JP2024526464A - 半導体構造及びその製造方法、メモリ及びその動作方法 - Google Patents

Abstract

本発明は、半導体構造及びその製造方法、メモリ及びその動作方法を提供し、前記半導体構造は、基板であって、前記基板の表面に近い複数の活性領域を有する、基板と、前記基板の上の第１構造層に配置されたゲート構造であって、前記ゲート構造及び前記活性領域が選択トランジスタを構成する、ゲート構造と、前記第１構造層の上の第２構造層に配置され、且つ第１接続構造を介して１つの前記選択トランジスタの前記活性領域に接続されたアンチヒューズビット構造であって、前記アンチヒューズビット構造のブレークダウン状態及び非ブレークダウン状態は、異なる記憶データを表すために使用される、アンチヒューズビット構造と、を備える。

Description

［関連出願への相互参照］
本願は、２０２２年０６月２４日に中国特許局に提出された、出願番号が２０２２１０７２８７３４．６であり、発明の名称が「半導体構造及びその製造方法、メモリ及びその動作方法」である、中国特許出願に基づいて提出されるものであり、当該中国特許出願の優先権を主張し、当該中国特許出願の全ての内容が参照によって本願に援用される。

本発明は、半導体技術分野に関し、半導体構造及びその製造方法、メモリ及びその動作方法に関するが、これに限定されない。

現在の科学技術の持続的な開発に伴い、半導体記憶装置の性能はますます強力になったが、フィーチャサイズはますます小さくなっている。ここで、ワンタイムプログラマブル（ＯＴＰ：Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）メモリは、不揮発性メモリ（ＮＶＭ：Ｎｏｎ－Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ）の一種であり、電源が遮断されても記憶されたデータを保持することができる。ワンタイムプログラマブルメモリは、一度しかプログラムできず、電気的に消去することはできず、プログラムコードメモリ、シリアル・コンフィギュレーション・メモリ、システム・オン・チップ（ＳＯＣ：Ｓｙｓｔｅｍ－ｏｎ－Ｃｈｉｐ）に適用でき、ＩＤ識別やメモリ修復などの役割を果たすことができる。

現在、ワンタイムプログラマブルメモリは、主に、ダイナミックランダムアクセスメモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に類似した構造を採用しており、１つの選択トランジスタと１つのブレークダウン可能なコンデンサ（１Ｔ１Ｃ）とを備え、コンデンサの誘電体層のブレークダウンは不可逆であるため、コンデンサのブレークダウン状態を読み取ることにより、固化した記憶データを取得することができる。しかし、ワンタイムプログラマブルメモリは、メモリセルの占有面積が大きい、集積度が低い、製造工程が複雑、製造コストが高いなどの問題に直面している。

これを鑑みて、本発明の実施例は、半導体構造及びその製造方法、メモリ及びその動作方法を提供する。

第１態様によれば、本発明の実施例は、半導体構造を提供し、前記半導体構造は、基板と、ゲート構造と、アンチヒューズビット構造と、を備え、
前記基板は、基板の表面に近い複数の活性領域を有し、前記ゲート構造は、前記基板の上の第１構造層に配置され、ゲート構造及び活性領域は、選択トランジスタを構成し、前記アンチヒューズビット構造は、第１構造層の上の第２構造層に配置され、前記アンチヒューズビット構造は、第１接続構造を介して１つの選択トランジスタの活性領域に接続され、前記アンチヒューズビット構造のブレークダウン状態及び非ブレークダウン状態は、異なる記憶データを表すために使用される。

いくつかの実施例において、アンチヒューズビット構造は、第１電極と、第２電極と、アンチヒューズビット誘電体層と、を備え、前記第１電極は、第１接続構造を介して活性領域に接続され、前記第２電極は、第１電極と同一平面に配置され、且つ第１電極及び第２電極が配置された平面は、基板の表面に平行であり、前記アンチヒューズビット誘電体層は、第１電極と第２電極との間に配置され、且つ第１電極と第２電極とを接続し、ここで、ブレークダウン状態は、アンチヒューズビット誘電体層がブレークダウンされた状態であり、非ブレークダウン状態は、アンチヒューズビット誘電体層がブレークダウンされていない状態である。

いくつかの実施例において、ゲート構造の延在方向に平行に配置された複数のアンチヒューズビット構造の第２電極は、互いに連結されている。

いくつかの実施例において、第１電極において第２電極に近い一方の側には、突出構造が設けられ、第２電極において第１電極に近い一方の側には、突出構造に対応する陥凹構造が設けられる。

いくつかの実施例において、基板におけるアンチヒューズビット構造の投影は、基板におけるゲート構造の投影と少なくとも部分的に重なる。

いくつかの実施例において、第１構造層は、更に、少なくともゲート構造のゲート電極の底面及び側面を取り囲む第１分離層を含み、第２構造層は、更に、少なくともアンチヒューズビット構造の底面及び側面を取り囲む第２分離層を含み、第１接続構造は、第１分離層及び第２分離層を貫通する。

いくつかの実施例において、第１分離層は酸化物材料であり、ここで、ゲート構造内の第１分離層の一部は、選択トランジスタのゲート誘電体として使用される。

いくつかの実施例において、活性領域は、同じドープタイプを有する第１ドープ領域及び第２ドープ領域を含み、第１ドープ領域及び第２ドープ領域は、それぞれゲート構造の両側に配置され、ここで、第１ドープ領域は、第１接続構造を介してアンチヒューズビット構造に接続される。

いくつかの実施例において、半導体構造は、更に、第２構造層の上の第３構造層に配置された第１金属線を備え、第１金属線は、第２接続構造を介して第２ドープ領域に接続され、第１金属線の延在方向は、ゲート構造の延在方向に垂直である。

いくつかの実施例において、第３構造層は、更に、少なくとも第１金属線の底面及び側面を取り囲む第３分離層を含む。

いくつかの実施例において、隣接する２つのアンチヒューズビット構造は対称的に設けられ、対称的に設けられた２つのアンチヒューズビット構造のそれぞれに接続された選択トランジスタは、同じ第２ドープ領域を共有する。

いくつかの実施例において、半導体構造は更に、隣接する２つの第１ドープ領域の間に配置された分離構造を含み、ここで、隣接する２つの第１ドープ領域は、第２ドープ領域を共有しない隣接する２つの選択トランジスタに対応する第１ドープ領域である。

第２態様によれば、本発明の実施例は、半導体構造の製造方法を提供し、前記方法は、基板を提供することであって、基板は、基板の表面に近い複数の活性領域を有することと、基板の上に、ゲート構造を含む第１構造層を形成することであって、ゲート構造及びゲート構造の下の活性領域は選択トランジスタを構成することと、第１構造層の上に、アンチヒューズビット構造を含む第２構造層を形成し、アンチヒューズビット構造と選択トランジスタの活性領域とを接続する第１接続構造を形成することと、を含み、アンチヒューズビット構造のブレークダウン状態及び非ブレークダウン状態は、異なる記憶データを表すために使用される。

いくつかの実施例において、第１構造層の上にアンチヒューズビット構造を含む第２構造層を形成し、アンチヒューズビット構造と選択トランジスタの活性領域とを接続する第１接続構造を形成することは、第１構造層の上に絶縁材料を堆積することであって、絶縁材料は、第２構造層内の第２分離層を形成するために使用されることと、絶縁材料に第１トレンチ及び第２トレンチを形成し、第１トレンチ内に、第１構造層を貫通する第１接続孔を形成することと、第１接続孔に導電材料を充填して、第１接続構造を形成することと、第１トレンチ及び第２トレンチに導電材料を充填して、第１電極及び第２電極をそれぞれ形成することと、を含み、第１電極及び第２電極以外の絶縁材料が第２分離層であり、第１電極と第２電極との間の第２分離層の一部は、アンチヒューズビット構造のアンチヒューズビット誘電体層として使用され、ここで、ブレークダウン状態は、アンチヒューズビット誘電体層がブレークダウンされた状態であり、非ブレークダウン状態は、アンチヒューズビット誘電体層がブレークダウンされていない状態である。

いくつかの実施例において、第１トレンチ及び第２トレンチの延在方向は、ゲート構造の延在方向に平行である。

いくつかの実施例において、第１トレンチ及び第２トレンチに導電材料を充填して、第１電極及び第２電極をそれぞれ形成することは、第１トレンチ及び第２トレンチに導電材料を充填することと、第１トレンチ内の導電材料の少なくとも一部を除去して、互いに分離された複数の第１電極と、ゲート構造の延在方向に平行な同一直線に配置された複数のアンチヒューズビット構造において互いに連結される第２電極とを形成することと、を含む。

第３態様によれば、本発明の実施例は、メモリの動作方法を提供し、メモリは、上記の実施例のいずれかに記載の半導体構造を備え、前記方法は、書き込まれるデータに従って、メモリのアンチヒューズビット構造の１つのターゲットアンチヒューズビット構造をブレークダウンして、ターゲットアンチヒューズビット構造を非ブレークダウン状態からブレークダウン状態に切り替えることと、非ターゲットアンチヒューズビット構造の非ブレークダウン状態を維持することと、を含み、ここで、非ターゲットアンチヒューズビット構造は、ターゲットアンチヒューズビット構造以外のアンチヒューズビット構造である。

いくつかの実施例において、メモリのアンチヒューズビット構造の１つのターゲットアンチヒューズビット構造をブレークダウンして、ターゲットアンチヒューズビット構造を非ブレークダウン状態からブレークダウン状態に切り替えることは、ターゲットアンチヒューズビット構造に接続された選択トランジスタのゲート構造に第１電圧を印加して、選択トランジスタを導通させることと、選択トランジスタに接続された第１金属線に第２電圧を印加することと、ターゲットアンチヒューズビット構造の第２電極に第３電圧を印加して、ターゲットアンチヒューズビット構造を非ブレークダウン状態からブレークダウン状態に切り替えることと、を含み、ここで、第２電圧と第３電圧との電圧差は、アンチヒューズビット構造のブレークダウン電圧以上である。

いくつかの実施例において、非ターゲットアンチヒューズビット構造の非ブレークダウン状態を維持することは、非ターゲットアンチヒューズビット構造に接続された選択トランジスタのゲート構造に第１電圧を印加して、選択トランジスタを導通させることと、選択トランジスタに接続された第１金属線に第４電圧を印加することと、非ターゲットアンチヒューズビット構造の第２電極に第３電圧を印加して、非ターゲットアンチヒューズビット構造を非ブレークダウン状態に維持させることと、を含み、ここで、第４電圧と第３電圧との電圧差はアンチヒューズビット構造のブレークダウン電圧より小さい。

いくつかの実施例において、非ターゲットアンチヒューズビット構造の非ブレークダウン状態を維持することは、非ターゲットアンチヒューズビット構造に接続された選択トランジスタのゲート構造に第５電圧を印加して、選択トランジスタを遮断させて、非ターゲットアンチヒューズビット構造を非ブレークダウン状態に維持させることを含む。

第４態様によれば、本発明の実施例はメモリを提供し、前記メモリは、上記の実施例のいずれかに記載の半導体構造を含むメモリアレイと、メモリアレイに結合された周辺回路とを備える。

本発明の実施例による半導体構造において、ゲート構造は、基板の上の第１構造層に配置され、アンチヒューズビット構造は、第１構造層の上の第２構造層に配置され、アンチヒューズビット構造は、第１接続構造を介して基板の活性領域に接続される。このようにして、アンチヒューズビット構造は、水平方向で追加の面積を占有する必要がなく、メモリの集積度が向上し、アンチヒューズビット構造を形成するために必要なマスク工程の回数が減少し、それにより、製造工程が簡略化される。

本発明の実施例による半導体構造の概略図である。 本発明の実施例による半導体構造の概略図である。 本発明の実施例による別の半導体構造の概略図である。 本発明の実施例による更に別の半導体構造の概略図である。 本発明の実施例による更に別の半導体構造の上面図である。 本発明の実施例による更に別の半導体構造の概略図である。 本発明の実施例による、半導体構造を形成するプロセスのフローチャートである。 本発明の実施例による、半導体構造を形成するためのプロセスを示す概略図である。 本発明の実施例による、半導体構造を形成するためのプロセスを示す概略図である。 本発明の実施例による、半導体構造を形成するためのプロセスを示す概略図である。 本発明の実施例による、アンチヒューズビット構造を形成するためのプロセスを示す概略図である。 本発明の実施例による、アンチヒューズビット構造を形成するためのプロセスを示す概略図である。 本発明の実施例による、アンチヒューズビット構造を形成するためのプロセスを示す概略図である。 本発明の実施例による、アンチヒューズビット構造を形成するためのプロセスを示す上面図である。 本発明の実施例による、アンチヒューズビット構造を形成するためのプロセスを示す上面図である。 本発明の実施例による、アンチヒューズビット構造を形成するためのプロセスを示す上面図である。 本発明の実施例による、アンチヒューズビット構造を形成するためのプロセスを示す上面図である。 本発明の実施例によるメモリの概略図である。 本発明の実施例によるメモリ内のメモリアレイの概略図である。

本発明の理解を容易にするために、以下では、関連する図面を参照して、本発明の例示的な実施形態をより全面的に説明する。図面には、本発明の例示的な実施形態が示されているが、本発明は、様々な形態で実現でき、本明細書に示される特定の実施形態によって限定されないことを理解されたい。むしろ、これらの実施形態は、本発明をより完全に理解させ、本発明の範囲を当業者に十分に伝えるために提供される。

以下の説明では、本発明をより完全に理解させるために、多数の具体的な詳細が与えられている。しかし、当業者なら自明であるが、本発明は、これらの詳細の１つ又は複数がなくても実施可能である。いくつかの実施例において、本発明との混同を避けるために、当技術分野で周知のいくつかの技術的特徴は説明されていない。即ち、本明細書には、実際の実施例のすべての特徴がここに記載されておらず、周知の機能及び構造は詳細に記載されていない。

通常、用語は、文脈におけるそれらの使用から少なくとも部分的に理解することができる。例えば、文脈に少なくとも部分的に依存して、本明細書で使用される「１つ又は複数」という用語は、任意の特徴、構造又は特性を単数形で記述するために使用されてもよいし、又は特徴、構造又は特性の組み合わせを複数形で記述するために使用されてもよい。同様に、「１つ」又は「前記」などの用語は、少なくとも部分的に文脈に応じて、単数使用又は複数使用を伝えるものとして同様に理解され得る。更に、「…に基づいて」という用語は、必ずしも１セットの排他的な要因を指すことを意図するものではなく、代わりに、必ずしも明示的に記述されていない付加の要因の存在も可能であり、これも、少なくとも部分的には文脈に依存する。

別段の定義がない限り、本明細書に使用される用語は、特定の実施例を説明することのみを目的としており、本発明を限定するものではない。本明細書で使用されるとき、文脈において別段の定義がない限り、単数形の「１」、「１つ」及び「／当該」は、複数形も含むことを意図する。更に、「構成」及び／又は「含む」という用語が、本明細書で使用される場合、記載された特徴、整数、ステップ、動作、素子及び／又は部品が存在するが、１つ又は複数の他の特徴、整数、ステップ、動作、素子、部品及び／又は組み合わせの存在又は追加を除外しないことを意味する。本明細書で使用される「及び／又は」という用語は、関連付けられた項目のいずれか及びそれらのすべての組み合わせを含む。

本発明を徹底的に理解させるために、以下では、詳細なステップ及び詳細な構造を例挙して、本発明の技術的解決策を説明する。以下、本発明の好ましい実施例について詳細に説明するが、本発明は、これらの詳細な説明に加えて、他の実施形態を有することができる。

いくつかの実施例において、図１及び図２に示すように、アンチヒューズビット（Ａｎｔｉ Ｆｕｓｅ Ｂｉｔ）構造を有する半導体構造１０ａ及び半導体構造１０ｂがそれぞれ提供される。半導体構造１０ａ及び半導体構造１０ｂは、ワンタイムプログラマブルメモリに使用される。ここで、半導体構造１０ａは、
ベース１００と、ベース１００上の絶縁層１０１と、絶縁層１０１上のＰ型半導体層１０２と、すべてＰ型半導体層１０２に配置された第１ドープ領域１０３と、第２ドープ領域１０４及び第３ドープ領域１０５と、第１ゲート誘電体１１１と、第１ゲート１２１と、第２ゲート誘電体１１２と、第２ゲート１２２と、を備え、ここで、第１ドープ領域１０３、第２ドープ領域１０４及び第３ドープ領域１０５は、Ｎ型ドープ領域であってもよく、第１ドープ領域１０３は第１金属線１３０に接続され、第１金属線１３０はビットライン（ＢＬ：Ｂｉｔ Ｌｉｎｅ）であってもよく、
第１ゲート誘電体１１１は、第１ドープ領域１０３と第２ドープ領域１０４との間のＰ型半導体層１０２の上に配置され、第１ゲート１２１は、第１ゲート誘電体１１１の上に配置され、第１ゲート１２１はワードライン（ＷＬ：Ｗｏｒｄ Ｌｉｎｅ）であってもよく、
第２ゲート誘電体１１２は、第２ドープ領域１０４と第３ドープ領域１０５との間のＰ型半導体層１０２の上に配置され、第２ゲート誘電体１１２はアンチヒューズビット誘電体層であってもよく、第２ゲート誘電体１１２のブレークダウン状態及び非ブレークダウン状態は、異なる記憶データ即ち、「０」又は「１」を表すために使用されることができ、第２ゲート１２２は、第２ゲート誘電体１１２の上に配置される。

留意されたいこととして、図中の各構造を明確に示すために、図面内の各構造の寸法の比例関係は実際の構造とは一致しない場合がある。このように、第１ドープ領域１０３、第２ドープ領域１０４、第１ゲート誘電体１１１及び第１ゲート１２１は、選択トランジスタを構成し、第２ドープ領域１０４、第３ドープ領域１０５、第２ゲート誘電体１１２及び第２ゲート１２２は、アンチヒューズビット構造を構成し、１つの選択トランジスタと１つのアンチヒューズビット構造がメモリセルを構成する。

いくつかの実施例において、図２に示すように、半導体構造１０ｂ内のＰ型半導体層１０２の厚さは、各ドープ領域の深度より大きくてもよく、半導体構造１０ｂは、更に、ディープＮウェル（ＤＮＷ：Ｄｅｅｐ Ｎ－Ｗｅｌｌ）１０６と、ディープＮウェル１０６の下に配置されたＰ型ベース１０７とを備える。このようにして、Ｐ型半導体層１０２とディープＮウェル１０６との間、及びディープＮウェル１０６とＰ型のベース１０７との間に逆バイアスのＰＮ接合を形成することにより、半導体構造１０ａ内の絶縁層１０１を置換し、電気的分離作用をなす。

したがって、第１ゲート１２１により、選択トランジスタの導通及び遮断を制御することができる。選択トランジスタが導通されると、第１金属線１３０に印加された電圧は、選択トランジスタのチャネルを介して第２ドープ領域１０４に伝達されることができ、このとき、第２ゲート１２２と第２ドープ領域１０４との電圧差は、第２ゲート誘電体１１２のブレークダウン電圧以上にすることができ、それにより、第２ゲート誘電体１１２が永久的にブレークダウンされ、メモリセルに対する書き込み動作が完了する。理解できるように、第３ドープ領域１０５は、書き込み動作中に浮遊状態（Ｆｌｏａｔｉｎｇ）にある。

いくつかの実施例において、第１ドープ領域１０３、第２ドープ領域１０４及び第３ドープ領域１０５は、高濃度のＮ型ドープ領域、即ち、Ｎ＋型ドープ領域であってもよく、第１ゲート誘電体１１１及び第２ゲート誘電体１１２は、比較的薄い酸化層であってもよく、これにより、メモリセルの占有面積を減少させ、且つ第２ゲート誘電体１１２がブレークダウンしやすくなり、それによってメモリの低電力消費の要件を満たすことができる。

理解できるように、半導体構造１０ａ及び半導体構造１０ｂにおいて、選択トランジスタ及びアンチヒューズビット構造は、水平方向において隣接する位置に配置されるため、水平方向でより多くの面積を占有し、メモリセルのサイズも比較的に大きいので、メモリの集積度が低くなる。

図３に示すように、本発明の実施例は、半導体構造２０を提供し、前記半導体構造２０は、基板２００と、ゲート構造２１１と、アンチヒューズビット構造２５０と、を備え、前記基板２００は、基板２００の表面に近い複数の活性領域２０１を有し、前記ゲート構造２１１は、基板２００の上の第１構造層２１０に配置され、ゲート構造２１１及び活性領域２０１は選択トランジスタ２４０を構成し、前記アンチヒューズビット構造２５０は、第１構造層２１０の上の第２構造層２２０に配置され、且つアンチヒューズビット構造２５０は、第１接続構造２２１を介して１つの選択トランジスタ２４０の活性領域２０１に接続され、アンチヒューズビット構造２５０のブレークダウン状態及び非ブレークダウン状態は、異なる記憶データを表すために使用される。

本発明の実施例において、基板２００の材料は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）などの元素半導体材料を含んでもよいし、又は窒化ガリウム（ＧａＮ）、砒化ガリウム（ＧａＡｓ）又はリン化インジウム（ＩｎＰ）などの化合物半導体材料を含んでもよい。いくつかの実施例において、基板２００は、Ｐウェル及びＰウェルの下に配置されたディープＮウェルなどのウェル領域を有することができ、ここで、Ｐウェルは、選択トランジスタ２４０の活性領域２０１を形成するために使用されることができ、ディープＮウェルは、Ｐウェルを分離し、Ｐウェルに形成されたデバイスへのノイズ干渉を低減するために使用されることができる。活性領域２０１は、基板２００のドープ領域であってもよく、複数の活性領域２０１のドープタイプは同じであり得、ここで、Ｐ型ドープ領域によってドープされる不純物イオンは、ボロンなどの３価元素であってもよく、Ｎ型ドープ領域にドープされる不純物イオンは、リン、砒素などの５価元素であってもよい。例示的に、活性領域２０１は、Ｐウェル内のＮ＋型ドープ領域であってもよく、選択トランジスタ２４０のソース電極及びドレイン電極を構成するために使用される。

本発明の実施例において、基板２００の上には、第１構造層２１０が設けられ、第１構造層２１０はゲート構造２１１を含み、ゲート構造２１１及びゲート構造２１１の下の活性領域２０１は選択トランジスタ２４０を構成する。ゲート構造２１１は更に、ゲート電極２１１１及びゲート誘電体２１１２を含み得、ここで、ゲート電極２１１１は、メモリ内のワードラインであってもよく、ゲート電極２１１１の材料は、金属、ドープ半導体などの導電材料を含み得、ゲート誘電体２１１２は、第１構造層２１０において基板２００に近い側に配置されることができ、ゲート誘電体２１１２は、酸化シリコン、酸化ハフニウムなどの材料であってもよい。理解できるように、第１構造層２１０は、図３には示されていない他の構造を含むこともできる。

本発明の実施例において、第１構造層２１０の上に第２構造層２２０が設けられ、第２構造層２２０は、アンチヒューズビット構造２５０を含み、アンチヒューズビット構造２５０は、ブレークダウン可能なコンデンサ構造であってもよい。アンチヒューズビット構造２５０は、第１接続構造２２１を介して少なくとも１つの選択トランジスタ２４０の活性領域２０１に接続され、ここで、第１接続構造２２１は第１構造層２１０を貫通し、第１接続構造２２１の材料は、金属、ドープ半導体などの導電材料を含み得る。いくつかの実施例において、アンチヒューズビット構造２５０は、同一平面に配置された２つの電極と、２つの電極の間に配置されたアンチヒューズビット誘電体層とを含み得る。例示的に、上記の２つの電極は導電材料であってもよく、アンチヒューズビット誘電体層は酸化シリコンなどの材料であってもよい。アンチヒューズビット構造２５０のブレークダウン状態及び非ブレークダウン状態は、異なる記憶データ、即ち、「０」又は「１」を表すために使用されることができる。理解できるように、第２構造層２２０は、図３には示されていない他の構造を含むこともできる。

いくつかの実施例において、１つの選択トランジスタ２４０及び１つのアンチヒューズビット構造２５０は、ＯＴＰメモリの１つのメモリセルを構成し、ここで、ゲート構造２１１は、その延在方向に配置された複数のメモリセルを接続する。ゲート構造２１１に異なる電圧を印加することにより、選択トランジスタ２４０の導通及び遮断を制御することができる。いくつかの実施例において、選択トランジスタ２４０の一端は更にビットラインに接続され、選択トランジスタ２４０が導通されると、ビットライン上の電圧をアンチヒューズビット構造２５０の一方の電極に印加することができ、このとき、他方の電極に適切な電圧を印加することにより、アンチヒューズビット構造２５０の２つの電極間の電圧差を、アンチヒューズビット誘電体層のブレークダウン電圧以上にすることができ、それにより、アンチヒューズビット構造２５０を永久的にブレークダウンさせて、メモリセルに対するワンタイムプログラム動作を完了することができる。

アンチヒューズビット構造２５０は、第１構造層２１０の上の第２構造層２２０に配置されているため、即ち、アンチヒューズビット構造２５０が、選択トランジスタ２４０の上に配置されているため、アンチヒューズビット構造２５０は、水平方向で追加の面積を占有する必要がなく、したがって、メモリセルのサイズが小さくなり、メモリの集積度が改善される。更に、アンチヒューズビット構造２５０の２つの電極は、第２構造層２２０に同時に形成することができ、必要とされるマスク工程回数が少なくなり、それによって製造工程を簡略化される。一方、ゲート構造２１１が第１構造層２１０に配置されているため、ゲート構造２１１内のゲート誘電体２１１２をより厚くすることができ、それにより、選択トランジスタ２４０のプログラミング電圧がより安定し、且つゲート誘電体２１１２が誤ってブレークダウンされにくくなり、メモリの信頼性を向上させることができる。

いくつかの実施例において、図４に示すように、アンチヒューズビット構造２５０は、第１電極２５１と、第２電極２５２と、アンチヒューズビット誘電体層２５３と、を備え、前記第１電極２５１は、第１接続構造２２１を介して活性領域２０１に接続され、前記第２電極２５２は、第１電極２５１と同一平面に配置され、第１電極２５１及び第２電極２５２が配置された平面は、基板２００の表面に平行であり、前記アンチヒューズビット誘電体層２５３は、第１電極２５１と第２電極２５２との間に配置され、且つ第１電極２５１と第２電極２５２とを接続し、ここで、ブレークダウン状態は、アンチヒューズビット誘電体層２５３がブレークダウンされた状態であり、非ブレークダウン状態は、アンチヒューズビット誘電体層２５３がブレークダウンされていない状態である。

本発明の実施例において、アンチヒューズビット構造２５０は、第１電極２５１、第２電極２５２及びアンチヒューズビット誘電体層２５３を含む。第１電極２５１及び第２電極２５２は、第２構造層２２０において同一平面に配置され、且つ第１電極２５１及び第２電極２５２が配置された平面は、基板２００の表面に平行である。アンチヒューズビット誘電体層２５３は、第１電極２５１と第２電極２５２との間に配置され、且つ第１電極２５１と第２電極２５２とを接続することにより、ブレークダウン可能なコンデンサ構造を形成する。ここで、第１電極２５１は、第１構造層２１０を貫通する第１接続構造２２１を介して、同じ選択トランジスタ２４０に配置された活性領域２０１に接続される。このようにして、第１電極２５１と第２電極２５２との電圧差が、アンチヒューズビット誘電体層２５３のブレークダウン電圧以上である場合、アンチヒューズビット誘電体層２５３はブレークダウンされ、即ち、アンチヒューズビット構造２５０は永久的にブレークダウンされ、それにより、メモリセルに対するワンタイムプログラム動作を完了する。

いくつかの実施例において、第１電極２５１及び第２電極２５２は、導電材料であってもよく、例示的に、第１電極２５１及び第２電極２５２の材料はタングステン（Ｗ）であってもよく、アンチヒューズビット誘電体層２５３は、酸化シリコンなどの材料であってもよい。理解できるように、第１電極２５１及び第２電極２５２は、同時に形成されることができる。例示的に、１回のマスク工程のみによって、第１電極２５１及び第２電極２５２に対応するトレンチを同一平面に形成した後、トレンチに導電材料を充填して、第１電極２５１及び第２電極２５２を形成し、それにより、製造工程を簡略化する。

いくつかの実施例において、基板２００におけるアンチヒューズビット構造２５０の投影は、基板２００におけるゲート構造２１１の投影と少なくとも部分的に重なる。

本発明の実施例において、図４に示すように、基板２００におけるアンチヒューズビット構造２５０の投影は、基板２００におけるゲート構造２１１の投影と少なくとも部分的に重なり、即ち、アンチヒューズビット構造２５０は、少なくとも部分的にゲート構造２１１の上に配置され、このようにして、アンチヒューズビット構造２５０及び選択トランジスタ２４０が水平方向で占有する面積を更に減少させることができ、半導体構造の集積度を向上させることができる。例示的に、アンチヒューズビット構造２５０の第２電極２５２は、ゲート構造２１１の上に配置されて、水平方向の占有面積を減少させ、第１電極２５１の少なくとも一部は、ゲート構造２１１からずれて配置され、その結果、第１接続構造２２１は、第１電極２５１を第１電極２５１の下の活性領域２０１に垂直に接続することができ、それにより、第１接続構造２２１の配置及び製造工程を簡略化することができる。

いくつかの実施例において、図５は、半導体構造２０の上面図を示しており、ゲート構造３１１の延在方向に平行に配置された複数のアンチヒューズビット構造２５０の第２電極２５２は、互いに連結されている。

本発明の実施例において、ゲート構造２１１のゲート電極２１１１は、メモリ内のワードラインであり得、ゲート構造２１１は、その延在方向に配置された複数のメモリセル内の選択トランジスタ２４０に接続される。図５に示すように、ゲート構造２１１の延在方向に平行に配置された複数のメモリセルのアンチヒューズビット構造２５０の第２電極２５２は、互いに連結されている。このようにして、ゲート構造２１１を介して、ゲート構造２１１の延在方向に配置された複数のメモリセル内の選択トランジスタ２４０の導通又は遮断を制御することができ、このとき、第２電極２５２に適切な電圧を印加することにより、複数のメモリセル内のアンチヒューズビット構造２５０内の少なくとも一部の第２電極２５２に同時に電圧を加えることができ、これにより、メモリの動作を簡略化させることができる。留意されたいこととして、ゲート構造２１１の延在方向に平行に配置された複数のメモリセルのアンチヒューズビット構造２５０の第１電極２５１は、互いに分離されている。

いくつかの実施例において、図５に示すように、第１電極２５１において第２電極２５２に近い一方の側には、突出構造２５４が設けられ、第２電極２５２において第１電極２５１に近い一方の側には、突出構造２５４に対応する陥凹構造２５５が設けられる。

本発明の実施例において、第１電極２５１及び第２電極２５２は、単純な長方形構造でなくてもよく、互いに入れ子構造に配置されることができ、例えば、陥凹構造２５５が突出構造２５４を半包囲する。このようにして、尖端構造としての突出構造２５４は、周囲の電界を増強することができ、そのため、隣接するアンチヒューズビット誘電体層２５３がより容易にブレークダウンされ、これにより、半導体デバイスの低電力消費の要件を満たすことができ、更に、突出構造２５４及び陥凹構造２５５は、第１電極２５１及び第２電極２５２の表面積を増大させ、それにより、アンチヒューズビット構造２５０のブレークダウン及び非ブレークダウン状態をより安定させ、読み取りの信頼性を向上させることができる。理解できるように、突出構造２５４及び陥凹構造２５５は、更に、図５に示す形状以外の他の形状であってもよく、例えば、第１電極２５１は、複数の突出構造２５４を有することができ、第２電極は、複数の陥凹構造２５２を有することができ、これらは互いに入れ子になっている。突出構造２５４はまた、三角形形状、ジグザグ形状などの尖端構造を有する形状であってもよい。

いくつかの実施例において、図６に示すように、第１構造層２１０は、更に、少なくともゲート構造２１１のゲート電極２１１１の底面及び側面を取り囲む第１分離層２１２を含み、第２構造層２２０は、更に、少なくともアンチヒューズビット構造２５０の底面及び側面を取り囲む第２分離層２２２を含み、第１接続構造２２１は、第１分離層２１２及び第２分離層２２２を貫通する。

本発明の実施例において、第１構造層２１０は更に、第１分離層２１２を含み、第１分離層２１２は、ゲート電極２１１１の底面及び側面を取り囲むことができ、第２構造層２２０は更に、第２分離層２２２を含み、第２分離層２２２は、アンチヒューズビット構造２５０の底面及び側面を取り囲むことができる。ここで、第１分離層２１２は。第１構造層２１０のゲート電極２１１１と基板２００の活性領域２０１とを分離するために使用されることができ、第２分離層２２２は、第２構造層２２０のアンチヒューズビット構造２５０と第１構造層２１０のゲート電極２１１１とを分離するために使用されることができる。第１分離層２１２及び第２分離層２２２の材料は、酸化シリコン（ＳｉＯ２）、スピンオン絶縁誘電体（ＳＯＤ：Ｓｐｉｎ－ｏｎ Ｄｉｅｌｅｃｔｒｉｃｓ）、窒化シリコン（Ｓｉ３Ｎ４）、酸窒化シリコン（ＳｉＯＮ）などを含むが、これらに限定されない。理解できるように、第１分離層２１２及び第２分離層２２２の材料及び厚さは、メモリの性能要件に応じて調整できる。いくつかの実施例において、第１構造層２１０内の、ゲート電極２１１１以外の部分は、第１分離層２１２であり、ゲート電極２１１１の下に配置された第１分離層２１２の一部は、ゲート誘電体２１１２として使用されることができる。いくつかの実施例において、第２構造層２２０内の、第１電極２５１及び第２電極２５２以外の部分は、第２分離層２２２であり、第１電極２５１と第２電極２５２との間に配置された第２分離層２２２の一部は、アンチヒューズビット誘電体層２５３として使用されることができる。このようにして、製造工程を簡略化し、製造コストを削減することができる。

いくつかの実施例において、図６に示すように、第１分離層２１２は酸化物材料であり、ここで、ゲート構造２１１内の第１分離層２１２の一部は、選択トランジスタ２４０のゲート誘電体２１１２として使用される。

本発明の実施例において、第１分離層２１２は、酸化シリコンなどの酸化物材料である。ここで、ゲート構造２１１に配置された第１分離層２１２の一部は、選択トランジスタ２４０のゲート誘電体２１１２として使用されることができ、このようにして、製造工程を簡略化し、製造コストを削減することができる。理解できるように、第１分離層２１２が第１構造層２１０に配置され、アンチヒューズビット構造２５０を形成する前に第１分離層２１２を形成することができるため、比較的に厚い酸化物層を形成して、第１分離層２１２として使用することができる。このように、選択トランジスタ２４０のゲート誘電体２１１２が比較的に厚いため、選択トランジスタ２４０のプログラム電圧はより安定し、ゲート誘電体２１１２が誤ってブレークダウンされにくくなり、半導体デバイスの信頼性が向上する。

いくつかの実施例において、図６に示すように、活性領域２０１は、同じドープタイプを有する第１ドープ領域２０２及び第２ドープ領域２０３を含み、第１ドープ領域２０２及び第２ドープ領域２０３は、それぞれゲート構造２１１の両側に配置され、ここで、第１ドープ領域２０２は、第１接続構造２２１を介してアンチヒューズビット構造２５０に接続される。

本発明の実施例において、活性領域２０１は、ゲート構造２１１の両側にそれぞれ配置された第１ドープ領域２０２及び第２ドープ領域２０３を含むことができる。第１ドープ領域２０２及び第２ドープ領域２０３のドープタイプは同じであり、選択トランジスタ２４０のソース電極及びドレイン電極として使用されることができ、ゲート構造２１１は、第１ドープ領域２０２と第２ドープ領域２０３との間のチャネルの導通又は遮断を制御するために使用される。例示的に、基板２００にはＰウェルが設けられ、第１ドープ領域２０２及び第２ドープ領域２０３はＰウェル内に形成され、第１ドープ領域２０２及び第２ドープ領域２０３は、Ｎ型ドープ領域又はＮ＋型ドープ領域であり、即ち、選択トランジスタ２４０はＮＭＯＳトランジスタであり、ＮＭＯＳトランジスタは、導通抵抗が小さく、製造が容易であるという利点を有する。

いくつかの実施例において、半導体構造２０は、更に、第２構造層２２０の上の第３構造層２３０に配置された第１金属線２３１を備え、第１金属線２３１は、第２接続構造２３２を介して第２ドープ領域２０３に接続され、第１金属線２３１の延在方向は、ゲート構造２１１の延在方向に垂直である。

本発明の実施例において、図６に示すように、半導体構造２０は、更に、第２構造層２２０の上に配置された第３構造層２３０を備え、第３構造層２３０は第１金属線２３１を有し、ここでの第１金属線２３１は、メモリのビットラインであってもよい。選択トランジスタ２４０が導通されると、第１金属線２３１の電圧を、選択トランジスタ２４０を介してアンチヒューズビット構造２５０の第１電極２５１に印加することができ、このとき、第２電極２５２に適切な電圧を印加することにより、第１電極２５１と第２電極２５２との電圧差を、アンチヒューズビット誘電体層２５３のブレークダウン電圧以上にして、アンチヒューズビット構造２５０を永久的にブレークダウンさせることができ、それにより、メモリセルに対するワンタイムプログラム動作を完了することができる。第１金属線２３１の延在方向は、ゲート構造２１１の延在方向に垂直であり得、即ち、メモリ内のビットラインとワードラインの延在方向は互いに垂直であり、これによって、ビットラインとワードライン延在方向の交点にメモリセルを配置して、メモリセルアレイを形成することができる。他の実施例において、第１金属線２３１の延在方向は、ゲート構造２１１の延在方向と交差するが、直交しない。理解できるように、第３構造層２３０は、図６には示されていない他の構造を含むこともできる。第１金属線２３１は、第２接続構造２３２を介して第２ドープ領域２０３に接続され、ここで、第２接続構造２３２は、金属、ドープ半導体などの導電材料であってもよく、例示的に、第２接続構造２３２の材料はタングステンである。

いくつかの実施例において、第３構造層２３０は、更に、少なくとも第１金属線２３１の底面及び側面を取り囲む第３分離層２３３を含む。

本発明の実施例において、図６に示すように、第３構造層２３０は、更に第３分離層２３３を含み、第３分離層２３３は、第１金属線２３１の底面及び側面を取り囲むことができる。第３分離層２３３は、第３構造層２３０の第１金属線２３１と、第２構造層２２０のアンチヒューズビット構造２５０とを分離するために使用される。第３分離層２３３の材料は、酸化シリコン、スピンオン絶縁誘電体、窒化シリコン、酸窒化シリコンなどを含むが、これらに限定されない。第２接続構造２３２は、第１分離層２１２、第２分離層２２２及び第３分離層２３３を貫通する。第３分離層２３３の材料及び厚さは、メモリの性能要件に応じて調整できる。

いくつかの実施例において、隣接する２つのアンチヒューズビット構造２５０は対称的に設けられ、対称的に設けられた２つのアンチヒューズビット構造２５０にそれぞれ接続された選択トランジスタ２４０は、同じ第２ドープ領域２０３を共有する。

本発明の実施例において、図６に示すように、隣接する２つのアンチヒューズビット構造２５０は対称的に設けられ、対称的に設けられた２つのアンチヒューズビット構造２５０にそれぞれ接続された選択トランジスタ２４０は、同じ第２ドープ領域２０３を共有する。このようにして、ワンタイムプログラマブルメモリにおいて、隣接する２つのメモリセルは対称的に設けられ、且つ１つの第２ドープ領域２０３を共有することにより、各メモリセルの占有面積を減少し、更に、１つのビットライン（第１金属線２３１）は、１つの第２接続構造２３２を介して、隣接する２つのメモリセルに接続され、これによって２つのメモリセルの読み書き動作を同時に実行し、メモリの動作効率を向上させることができる。

いくつかの実施例において、半導体構造２０は更に、隣接する２つの第１ドープ領域２０２の間に配置された分離構造２０４を備え、ここで、隣接する２つの第１ドープ領域２０２は、第２ドープ領域２０３を共有しない隣接する２つの選択トランジスタ２４０に対応する第１ドープ領域２０２である。

本発明の実施例において、図６に示すように、第２ドープ領域２０３を共有しない隣接する２つの選択トランジスタ２４０に対応する第１ドープ領域２０２は、互いに近接している。したがって、隣接する２つの第１ドープ領域２０２の間に分離構造２０４を配置することにより、第２ドープ領域２０３を共有しない隣接する２つの選択トランジスタ２４０を分離して、漏れ電流現象の発生を防止することができる。ここで、分離構造２０４の深度は、第１ドープ領域２０２のドープ深度より大きい。例示的に、分離構造２０４は、低コスト、良好な分離効果などの利点を有するシャロートレンチ分離（ＳＴＩ：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）であってもよく、分離構造２０４の材料は、酸化シリコンなどを含むが、これらに限定されない。

図７及び図８Ａ～図８Ｃに示すように、本発明の実施例は、半導体構造３０の製造方法を更に提供し、その対応する構造は、図８Ａないし図８Ｃに示す通りであり、製造方法は、以下のステップを含む。

ステップＳ１０において、基板３００を提供し、基板３００は、基板３００の表面に近い複数の活性領域３０１を有する。ステップＳ２０において、基板３００の上に、ゲート構造３１１を含む第１構造層３１０を形成し、ゲート構造３１１及びゲート構造３１１の下の活性領域３０１は選択トランジスタ３４０を構成する。ステップＳ３０において、第１構造層３１０の上に、アンチヒューズビット構造３５０を含む第２構造層３２０を形成し、アンチヒューズビット構造３５０と選択トランジスタ３４０の活性領域３０１とを接続する第１接続構造３２１を形成し、アンチヒューズビット構造３５０のブレークダウン状態及び非ブレークダウン状態は、異なる記憶データを表すために使用される。

図８Ａに示すように、基板３００を提供し、基板３００の材料は、シリコン、ゲルマニウムなどの元素半導体材料を含んでもよいし、又は窒化ガリウム、砒化ガリウム又はリン化インジウムなどの化合物半導体材料を含んでもよい。いくつかの実施例において、基板３００には、Ｐウェル及びＰウェルの下に配置されたディープＮウェルなどのウェル領域が設けられことができ、ここで、Ｐウェルは、選択トランジスタ３４０の活性領域３０１を形成するために使用されることができ、ディープＮウェルは、Ｐウェルを分離し、Ｐウェルに形成されたデバイスへのノイズ干渉を低減するために使用されることができる。活性領域３０１は、基板３００内のドープ領域であってもよく、複数の活性領域３０１のドープタイプは同じであってもよい。例示的に、活性領域３０１は、Ｐウェル内のＮ＋型ドープ領域であってもよく、選択トランジスタ３４０のソース電極及びドレイン電極を形成するために使用される。

図８Ｂに示すように、堆積、フォトリソグラフィ（Ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）、エッチング（Ｅｔｃｈｉｎｇ）などの工程により、基板３００の上に、ゲート構造３１１を含む第１構造層３１０を形成することができ、ここで、ゲート構造３１１及びゲート構造３１１の下の活性領域３０１は、選択トランジスタ３４０を構成する。形成されたゲート構造３１１は、ゲート電極３１１１及びゲート誘電体３１１２を含み得、ここで、ゲート電極３１１１は、メモリ内のワードラインであってもよい。例示的に、堆積工程により、基板３００の上に絶縁材料を堆積し、ここでの絶縁材料は、酸化シリコンなどの材料であってもよく、その後、フォトリソグラフィ及びエッチング工程により、絶縁材料にゲート電極３１１１に対応するトレンチを形成し、次に、堆積工程により、トレンチに導電材料を充填してゲート電極３１１１を形成し、ここで、ゲート電極３１１１の下の絶縁材料の一部は、ゲート構造３１１のゲート誘電体３１１２である。理解できるように、第１構造層３１０には、図８Ｂに示されていない他の構造を形成することもできる。ここでの堆積工程は、化学気相堆積（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）又は物理気相堆積（ＰＶＤ：Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を含むが、これらに限定されない。エッチング工程は、ドライエッチング（Ｄｒｙ Ｅｔｃｈｉｎｇ）及びウェットエッチング（Ｗｅｔ Ｅｔｃｈｉｎｇ）を含むが、これらに限定されない。ここで、ドライエッチングは、イオンビームミリングエッチング（Ｉｏｎ Ｂｅａｍ Ｍｉｌｌｉｎｇ Ｅｔｃｈｉｎｇ）、プラズマエッチング（Ｐｌａｓｍａ Ｅｔｃｈｉｎｇ）、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）又はレーザーアブレーション（Ｌａｓｅｒ Ａｂｌａｔｉｏｎ）などを含み得、ウェットエッチングは、酸塩基溶液などの溶媒又は溶液を利用してエッチングすることである。

図８Ｃに示すように、堆積、フォトリソグラフィ、エッチングなどの工程により、第１構造層３１０の上に、アンチヒューズビット構造３５０を含む第２構造層３２０を形成し、アンチヒューズビット構造３５０と選択トランジスタ３４０の活性領域３０１とを接続する第１接続構造３２１を形成することができる。形成されたアンチヒューズビット構造３５０は、ブレークダウン可能なコンデンサ構造であり得、同一平面に配置された２つの電極と、２つの電極間のアンチヒューズビット誘電体層とを含む。例示的に、堆積工程により、第１構造層３１０の上に絶縁材料を堆積し、ここでの絶縁材料は、酸化シリコンなどの材料であってもよく、その後、フォトリソグラフィ及びエッチング工程により、絶縁材料に、アンチヒューズビット構造３５０の２つの電極に対応するトレンチと、第１構造層３１０を貫通して活性領域３０１に連結される第１接続孔とを形成し、その後、堆積工程により、トレンチ及び第１接続孔に導電材料を充填して、アンチヒューズビット構造３５０の２つの電極及び第１接続構造３２１を形成し、ここで、２つの電極間の絶縁材料の一部は、アンチヒューズビット誘電体層である。いくつかの実施例において、自己整合ダブルパターニング（ＳＡＤＰ：Ｓｅｌｆ－Ａｌｉｇｎｅｄ Ｄｏｕｂｌｅ Ｐａｔｔｅｒｎｉｎｇ）により、アンチヒューズビット構造３５０を有する第２構造層３２０を形成することもでき、自己整合ダブルパターニングは、露光回数を減少し、製造効率と生産性を向上させることができる。アンチヒューズビット構造３５０のブレークダウン状態及び非ブレークダウン状態は、異なる記憶データ、即ち、「０」又は「１」を表すために使用されることができる。理解できるように、第２構造層３２０には、図８Ｃに示されていない他の構造を形成することもできる。

アンチヒューズビット構造３５０は、第１構造層３１０の上の第２構造層３２０に形成され、即ち、アンチヒューズビット構造３５０は、選択トランジスタ３４０の上に形成されるため、アンチヒューズビット構造３５０は、水平方向で追加の面積を占有する必要がなく、そのため、メモリセルのサイズが小さくなり、メモリの集積度が向上し、更に、アンチヒューズビット構造３５０の２つの電極は、第２構造層３２０に同時に形成することができ、即ち、必要とされるマスク工程回数が少なくなり、そのため、製造工程が簡略化される。一方、ゲート構造３１１が第１構造層３１０に配置されるため、エッチングの深度を制御することにより、ゲート構造３１１内のゲート誘電体３１１２をより厚くすることができ、それにより、選択トランジスタ３４０のプログラム電圧がより安定し、且つゲート誘電体３１１２が誤ってブレークダウンされにくくなり、メモリの信頼性を向上させることができる。

いくつかの実施例において、図９Ａないし図９Ｃに示すように、第１構造層３１０の上に、アンチヒューズビット構造３５０を含む第２構造層３２０を形成し、アンチヒューズビット構造３５０と選択トランジスタ３４０の活性領域３０１とを接続する第１接続構造３２１を形成することは、第１構造層３１０の上に絶縁材料を堆積することであって、前記絶縁材料は、第２構造層３２０の第２分離層３２２を形成するために使用されることと、絶縁材料に第１トレンチ３２０２及び第２トレンチ３２０３を形成し、第１トレンチ３２０２内に、第１構造層３１０を貫通する第１接続孔３２０４を形成することと、第１接続孔３２０４に導電材料を充填して、第１接続構造３２１を形成することと、第１トレンチ３２０２及び第２トレンチ３２０３に導電材料を充填して、第１電極３５１及び第２電極３５２をそれぞれ形成することと、を含み、第１電極３５１及び第２電極３５２以外の絶縁材料は、第２分離層３２２であり、第１電極３５１と第２電極３５２との間の第２分離層３２２の一部は、アンチヒューズビット構造３５０のアンチヒューズビット誘電体層３５３として使用され、ここで、ブレークダウン状態は、アンチヒューズビット誘電体層３５３がブレークダウンされた状態であり、非ブレークダウン状態は、アンチヒューズビット誘電体層３５３がブレークダウンされていない状態である。

図９Ａに示すように、ＣＶＤなどの工程により、ゲート構造３１１が形成された第１構造層３１０の上に、絶縁材料を堆積することができる。例示的に、ここでの絶縁材料は、酸化シリコン、スピンオン絶縁誘電体、窒化シリコン、酸窒化シリコンなどの材料であってもよい。第１構造層３１０の上の絶縁材料は、第２構造層３２０内の第２分離層３２２を形成するために使用されることができ、ここで、第２分離層３２２は、第２構造層３２０内のアンチヒューズビット構造３５０と、第１構造層３１０内のゲート電極３１１１とを分離するために使用されることができる。

図９Ｂに示すように、フォトリソグラフィ及びエッチング工程により、絶縁材料に、第１トレンチ３２０２及び第２トレンチ３２０３を形成し、第１トレンチ３２０２に、第１構造層３１０を貫通する第１接続孔３２０４を形成することができる。ここで、第１トレンチ３２０２及び第２トレンチ３２０３はそれぞれ、第１電極３５１及び第２電極３５２を形成するために使用され、第１接続孔３２０４は、第１接続構造３２１を形成するために使用される。例示的に、１回のマスク工程のみにより、絶縁材料表面に、第１トレンチ３２０２及び第２トレンチ３２０３に対応するマスクを形成し、その後、エッチング工程により、第１トレンチ３２０２及び第２トレンチ３２０３を同時に形成し、第１トレンチ３２０２に、第１構造層３１０を貫通して活性領域３０１に連結される第１接続孔３２０４を形成することができる。第１トレンチ３２０２及び第２トレンチ３２０３の深度は同じであってもよく、両方の深度は、堆積された絶縁材料の厚さより小さい。

図９Ｃに示すように、堆積工程により、第１接続孔３２０４に導電材料を充填して、第１接続構造３２１を形成し、第１トレンチ３２０２及び第２トレンチ３２０３に導電材料を充填して、第１電極３５１及び第２電極３５２をそれぞれ形成することができる。ここでの導電材料は、金属であってもよいし、ドープ半導体などの材料であってもよい。理解できるように、第１電極３５１及び第２電極３５２を形成した後に残る絶縁材料は、第２分離層３２２であり、第１電極３５１と第２電極３５２との間に配置された第２分離層３２２の一部は、アンチヒューズビット誘電体層３５３として使用されることができる。

このように、第１電極３５１と第２電極３５２との電圧差が、アンチヒューズビット誘電体層３５３のブレークダウン電圧以上である場合、アンチヒューズビット誘電体層３５３はブレークダウンされ、即ち、アンチヒューズビット構造３５０は永久的にブレークダウンされ、それにより、メモリセルに対するワンタイムプログラム動作を完了する。

いくつかの実施例において、第１電極３５１及び第２電極３５２は、ＳＡＤＰ工程により同時に形成され、そのため、必要とされるマスク工程の回数を減少することができ、それにより、製造工程を簡略化させ、製造コストを削減することができる。

図１０Ａないし図１０Ｄは、製造過程における半導体構造３０の上面図である。いくつかの実施例において、第１トレンチ３２０２及び第２トレンチ３２０３の延在方向は、ゲート構造３１１の延在方向に平行である。

本発明の実施例において、図１０Ａに示すように、ゲート構造３１１内のゲート電極は、メモリのワードラインであってもよく、即ち、第１トレンチ３２０２及び第２トレンチ３２０３の延在方向は、ワードラインの延在方向に平行である。第２トレンチ３２０３を用いて第２電極を形成することにより、ゲート構造３１１の延在方向に平行に配置された複数のアンチヒューズビット構造内の第２電極が互いに連結される。このように、ゲート構造３１１を介して、その延在方向に配置された複数のメモリセルの選択トランジスタの導通又は遮断を制御することができ、この場合、第２電極に適切な電圧を印加することにより、複数のメモリセルの少なくとも一部のアンチヒューズビット構造の第２電極に同時に電圧を加えることができ、これにより、メモリの動作を簡略化させることができる。留意されたいこととして、第１トレンチ３２０２に形成された複数の第１電極は、互いに分離されている。

いくつかの実施例において、自己整合ダブルパターニングにより、第１トレンチ３２０２及び第２トレンチ３２０３を形成することもでき、第１トレンチ３２０２及び第２トレンチ３２０３に導電材料を充填し、その後、後続のマスク工程及びエッチング工程により、第１トレンチ３２０２内に、互いに分離された複数の第１電極を形成することができる。

いくつかの実施例において、図１０Ｂに示すように、自己整合ダブルパターニングにより、突出構造３５４を有する第１電極と、陥凹構造３５５を有する第２電極とを形成することもでき、陥凹構造３５５は、突出構造３５４を半包囲する。このようにして、尖端構造としての突出構造３５４は、周囲の電界を増強することができ、そのため、隣接するアンチヒューズビット誘電体層３５３がより容易にブレークダウンされ、これにより、半導体デバイスの低電力消費の要件を満たすことができ、更に、突出構造３５４及び陥凹構造３５５は、第１電極及び第２電極の表面積を増大させ、それにより、アンチヒューズビット構造のブレークダウン及び非ブレークダウン状態をより安定させ、読み取りの信頼性を向上させることができる。

いくつかの実施例において、図１０Ｂないし図１０Ｄに示すように、第１トレンチ３２０２及び第２トレンチ３２０３に導電材料を充填して、第１電極３５１及び第２電極３５２をそれぞれ形成することは、第１トレンチ３２０２及び第２トレンチ３２０３に導電材料を充填することと、第１トレンチ３２０２内の導電材料の少なくとも一部を除去して、互いに分離された複数の第１電極３５１と、ゲート構造３１１の延在方向に平行な同一直線に配置された複数のアンチヒューズビット構造３５０において互いに連結される第２電極３５２とを形成することと、を含む。ゲート構造３１１は、図１０Ｂないし図１０Ｄには示されていない。

図１０Ｂに示すように、堆積工程により、第１トレンチ３２０２及び第２トレンチ３２０３に導電材料を充填することができ、ここでの導電材料は、金属であってもよいし、ドープ半導体などの材料であってもよい。例示的に、堆積工程により、第１トレンチ３２０２及び第２トレンチ３２０３にタングステンを充填することにより、後続の工程での第１電極及び第２電極の形成を容易にする。

図１０Ｃに示すように、フォトリソグラフィ又はＳＡＤＰなどの工程により、導電材料が充填された第１トレンチ３２０２及び第２トレンチ３２０３の上に、マスク層３２０５を形成することができ、ここでのマスク層３２０５は、ハードマスク（Ｈａｒｄ Ｍａｓｋ）であってもよく、後続のエッチング工程でハードマスクの下の領域を遮蔽するために使用され、それにより、遮蔽された領域がエッチングによって除去されないようにする。例示的に、まず、ＣＶＤ工程により、導電材料が充填された第１トレンチ３２０２及び第２トレンチ３２０３の上に、一層のＳｉＮやＳｉＯ２などの無機薄膜材料を形成し、その後、無機薄膜材料上にフォトレジストを塗布し、フォトリソグラフィ工程により、パターンを無機薄膜材料に転写して、マスク層３２０５を形成することができる。理解できるように、マスク層３２０５によって遮蔽されていない領域は、後続の工程でエッチングにより除去される領域である。

図１０Ｄに示すように、マスク層３２０５を介して、第１トレンチ３２０２及び第２トレンチ３２０３内の導電材料をエッチングすることにより、第１トレンチ３２０２内の導電材料の少なくとも一部が分離されて、互いに分離された複数の第１電極３５１と、ゲート構造３１１の延在方向に平行な同一直線に配置された複数のアンチヒューズビット構造３５０において互いに連結される第２電極３５２とを形成する。

いくつかの実施例において、互いに分離された複数の第１電極３５１を形成した後、第１トレンチ３２０２及び第２トレンチ３２０３内の導電材料の一部がエッチングにより除去されているため、続けて第１トレンチ３２０２及び第２トレンチ３２０３に絶縁材料を充填することにより、互いに分離された複数の第１電極３５１を隔離することができる。

図１１に示すように、本発明の実施例はメモリ４０を更に提供し、前記メモリ４０は、上記の実施例のいずれかに記載の半導体構造を含むメモリアレイ４１と、メモリアレイ４１に結合された周辺回路４２とを備える。

本発明の実施例において、メモリ４０は、メモリアレイ４１と、メモリアレイ４１に結合された周辺回路４２とを備える。ここで、メモリアレイ４１は、上記の実施例のいずれかに記載の半導体構造を含む。周辺回路４２は、行／列アドレス情報をラッチしてデコードするためのアドレス回路と、アンチヒューズユニットによって記憶された情報を監視及び判断するためのセンス回路と、動作モードを切り替えるための制御回路とを備える。このようにして、アンチヒューズビット構造の占有面積が小さくなり、メモリセルのサイズが小さくなり、メモリ４０の集積度が向上し、更に、アンチヒューズビット構造を形成するために必要なマスク工程の回数が少なくなり、それにより、メモリ４０の製造工程が簡略化される。一方、ゲート誘電体をより厚くすることができ、それにより、選択トランジスタのプログラム電圧をより安定させ、メモリ４０の信頼性を向上させることができる。

図１２は、メモリアレイ４１の概略図であり、ここで、１つの選択トランジスタ４４０と１つのアンチヒューズビット構造４５０が１つのメモリセル４１０を構成し、各ワードライン４１１及び第２電極４５２は、それぞれの延在方向における複数のメモリセル４１０を接続し、１つの第１金属線４３０（ビットライン）は、ソース電極又はドレイン電極を共有する隣接する２つのメモリセル４１０を接続する。

本発明の実施例は、メモリ４０の動作方法を更に提供し、メモリ４０は、上記の実施例のいずれかに記載の半導体構造を備え、前記方法は、書き込まれるデータに従って、メモリ４０のアンチヒューズビット構造４５０の１つのターゲットアンチヒューズビット構造４５０をブレークダウンして、ターゲットアンチヒューズビット構造４５０を非ブレークダウン状態からブレークダウン状態に切り替えることと、非ターゲットアンチヒューズビット構造４５０の非ブレークダウン状態を維持することと、を含み、ここで、非ターゲットアンチヒューズビット構造４５０は、ターゲットアンチヒューズビット構造以外のアンチヒューズビット構造４５０である。

本発明の実施例において、図１２を参照すると、メモリ４０の動作方法は、ターゲットメモリセルに対して書き込み動作を実行する際に、書き込まれるデータに従って、メモリアレイ４１内の１つのターゲットアンチヒューズビット構造４５０をブレークダウンして、当該ターゲットアンチヒューズビット構造４５０を非ブレークダウン状態からブレークダウン状態に切り替えることと、非ターゲットメモリセル内の非ターゲットアンチヒューズビット構造４５０の非ブレークダウン状態を維持することとを含む。ここでの非ターゲットアンチヒューズビット構造４５０は、ターゲットアンチヒューズビット構造４５０以外のアンチヒューズビット構造４５０である。

例示的に、第１電極４５１及び第２電極４５２に異なる電圧を印加することにより、両者間の電圧差がブレークダウン電圧Ｖｂｌｏｗ以上になるようにし、それにより、アンチヒューズビット構造４５０のブレークダウンを実現する。両者間の電圧差がブレークダウン電圧Ｖｂｌｏｗより小さい場合、アンチヒューズビット構造４５０の非ブレークダウン状態を維持することができる。

以下では、表１に示す動作電圧及び図１２を参照して、メモリ４０の動作方法を説明する。ここで、非ターゲットメモリセル４１０ｂ及びターゲットメモリセル４１０ａは、同じワードライン及び同じ第２電極に接続され、非ターゲットメモリセル４１０ｃ及びターゲットメモリセル４１０ａは、同じワードライン、同じ第２電極、又は同じビットラインのいずれにも接続されていない。

いくつかの実施例において、メモリ４０のアンチヒューズビット構造４５０内の１つのターゲットアンチヒューズビット構造４５０ａをブレークダウンして、ターゲットアンチヒューズビット構造４５０ａを非ブレークダウン状態からブレークダウン状態に切り替えることは、ターゲットアンチヒューズビット構造４５０ａに接続された選択トランジスタのゲート構造４４０ａに第１電圧Ｖ１を印加して、選択トランジスタ４４０ａを導通させることと、選択トランジスタ４４０ａに接続された第１金属線４３０に第２電圧Ｖ２を印加することであって、第２電圧Ｖ２は、選択トランジスタ４４０ａを介してターゲットアンチヒューズビット構造４５０ａの第１電極４５１ａに印加されることと、ターゲットアンチヒューズビット構造４５０ａの第２電極４５２に第３電圧Ｖ３を印加して、ターゲットアンチヒューズビット構造４５０ａを非ブレークダウン状態からブレークダウン状態に切り替えることと、を含み、ここで、第２電圧Ｖ２と第３電圧Ｖ３との電圧差は、アンチヒューズビット構造４５０のブレークダウン電圧以上である。

本発明の実施例において、ターゲットメモリセル４１０ａ内のターゲットアンチヒューズビット構造４５０ａをブレークダウンすることによって、データの書き込みを実現することができる。具体的には、図１２に示すように、ターゲットアンチヒューズビット構造４５０ａに接続された選択トランジスタ４４０ａのゲート構造に第１電圧Ｖ１を印加し、即ち、ワードライン４１１に第１電圧Ｖ１を印加し、例示的に、選択トランジスタ４４０ａの導通を確保するために、ここでの第１電圧Ｖ１はブレークダウン電圧Ｖｂｌｏｗの１／２より大きいことができる。同時に、選択トランジスタ４４０ａに接続された第１金属線４３０に第２電圧Ｖ２を印加し、ターゲットアンチヒューズビット構造４５０ａの第２電極４５２に第３電圧Ｖ３を印加し、このようにして、第２電圧Ｖ２は、導通された選択トランジスタ４４０ａを介してターゲットアンチヒューズビット構造４５０ａの第１電極４５１ａに印加され、第２電圧Ｖ２と第３電圧Ｖ３との電圧差は、ブレークダウン電圧Ｖｂｌｏｗ以上であるため、ターゲットアンチヒューズビット構造４５０ａは、非ブレークダウン状態からブレークダウン状態に切り替えられ、例示的に、ここでの第２電圧Ｖ２は０Ｖであってもよく、第３電圧Ｖ３は、ブレークダウン電圧Ｖｂｌｏｗであってもよい。

いくつかの実施例において、非ターゲットアンチヒューズビット構造４５０ｂの非ブレークダウン状態を維持することは、非ターゲットアンチヒューズビット構造４５０ｂに接続された選択トランジスタ４４０ｂのゲート構造に第１電圧Ｖ１を印加して、選択トランジスタ４４０ｂを導通させることと、選択トランジスタ４４０ｂに接続された第１金属線４３０ｂに第４電圧Ｖ４を印加することであって、第４電圧Ｖ４は、選択トランジスタ４４０ｂを介して非ターゲットアンチヒューズビット構造４５０ｂの第１電極４５１ｂに印加されることと、非ターゲットアンチヒューズビット構造４５０ｂの第２電極４５２に第３電圧Ｖ３を印加して、非ターゲットアンチヒューズビット構造４５０ｂを非ブレークダウン状態に維持させることと、を含み、ここで、第４電圧Ｖ４と第３電圧Ｖ３との電圧差は、アンチヒューズビット構造４５０のブレークダウン電圧より小さい。

本発明の実施例において、ターゲットメモリセル４１０ａ内のターゲットアンチヒューズ構造４５０ａをブレークダウンするとき、非ターゲットメモリセル４１０ｂ内の非ターゲットアンチヒューズビット構造４５０ｂの非ブレークダウン状態を維持する必要がある。具体的には、図１２に示すように、ターゲットメモリセル４１０ａと同じワードライン４１１及び同じ第２電極４５２に接続された非ターゲットメモリセル４１０ｂについて、非ターゲットアンチヒューズビット構造４５０ｂに接続された選択トランジスタ４４０ｂのゲート構造、即ち、ワードライン４１１に第１電圧Ｖ１が印加されるため、選択トランジスタ４４０ｂが導通され、したがって、非ターゲットアンチヒューズビット構造４５０ｂの第１電極４５１ｂと第２電極４５２との電圧差がブレークダウン電圧Ｖｂｌｏｗより小さいことを確保する必要がある。したがって、選択トランジスタ４４０ｂに接続された第１金属線４３０ｂに第４電圧Ｖ４を印加し、このようにして、第４電圧Ｖ４は、導通された選択トランジスタ４４０ｂを介して非ターゲットアンチヒューズビット構造４５０ｂの第１電極４５１ｂに印加され、第２電極４５２上の第３電圧Ｖ３と第１電極４５１ｂ上の第４電圧Ｖ４との電圧差は、ブレークダウン電圧Ｖｂｌｏｗより小さいため、非ターゲットアンチヒューズビット構造４５０ｂを非ブレークダウン状態に維持させる。例示的に、ここでの第３電圧Ｖ３は、ブレークダウン電圧Ｖｂｌｏｗであってもよく、第４電圧Ｖ２はＶｂｌｏｗの１／２であってもよい。

いくつかの実施例において、非ターゲットアンチヒューズビット構造４５０ｃの非ブレークダウン状態を維持することは、非ターゲットアンチヒューズビット構造４５０ｃに接続された選択トランジスタ４４０ｃのゲート構造に第５電圧Ｖ５を印加して、選択トランジスタ４４０ｃを遮断させて、非ターゲットアンチヒューズビット構造４５０ｃを非ブレークダウン状態に維持させることを含む。

本発明の実施例において、ターゲットメモリセル４１０ａ内のターゲットアンチヒューズ構造４５０ａをブレークダウンするとき、非ターゲットメモリセル４１０ｃ内の非ターゲットアンチヒューズビット構造４５０ｃの非ブレークダウン状態を維持する必要がある。具体的には、図１２に示すように、非ターゲットメモリセル４１０ｃ及びターゲットメモリセル４１０ａは、同じワードライン４１１にも同じ第１金属線４３０にも接続されていないため、選択トランジスタ４４０ｃを遮断するだけで、非ターゲットアンチヒューズビット構造４５０ｃの非ブレークダウン状態を維持することができる。具体的には、非ターゲットアンチヒューズビット構造４５０ｃに接続された選択トランジスタ４４０ｃのゲート構造（ワードライン４１１）に第５電圧Ｖ５印加して、選択トランジスタ４４０ｃを遮断させて、非ターゲットアンチヒューズビット構造４５０ｃを非ブレークダウン状態に維持させる。選択的に、ここでの第５電圧Ｖ５は０Ｖであってもよい。

いくつかの実施例において、表２に示す動作電圧に応じて、メモリ４０に対して書き込み／読み取り動作を実行することができる。ここで、Ｖｂｌｒは第１金属線４３０、即ち、ビットラインの読み取り電圧であり、Ｖｗｌｒは、ワードライン４１１の読み取り電圧である。

留意されたいこととして、本発明で提供されるいくつかの方法又は機器の実施例で開示される特徴は、競合することなく任意に組み合わせて、新たな方法の実施例又は機器の実施例を取得することができる。上記の説明は、本発明の特定の実施形態に過ぎず、本発明の保護範囲はこれに限定されなく、本発明の技術的範囲内で当業者によって容易に想到し得る変更又は置換は、すべて本発明の保護範囲内に含まれるべきである。したがって、本発明の保護範囲は、特許請求の保護範囲に従うものとする。

本発明の実施例による半導体構造において、ゲート構造は、基板の上の第１構造層に配置され、アンチヒューズビット構造は、第１構造層の上の第２構造層に配置され、アンチヒューズビット構造は、第１接続構造を介して基板内の活性領域に接続される。このようにして、アンチヒューズビット構造は、水平方向で追加の面積を占有する必要がなく、メモリの集積度が向上し、アンチヒューズビット構造を形成するために必要なマスク工程の回数が減少し、それにより、製造工程が簡略化される。

Claims (21)

1. 半導体構造であって、
   基板であって、前記基板の表面に近い複数の活性領域を有する、基板と、
   前記基板の上の第１構造層に配置されたゲート構造であって、前記ゲート構造及び前記活性領域が選択トランジスタを構成する、ゲート構造と、
   前記第１構造層の上の第２構造層に配置され、且つ第１接続構造を介して１つの前記選択トランジスタの前記活性領域に接続されたアンチヒューズビット構造であって、前記アンチヒューズビット構造のブレークダウン状態及び非ブレークダウン状態は、異なる記憶データを表すために使用される、アンチヒューズビット構造と、を備える、前記半導体構造。
2. 前記アンチヒューズビット構造は、
   前記第１接続構造を介して前記活性領域に接続される、第１電極と、
   前記第１電極と同一平面に配置された第２電極であって、前記第１電極及び前記第２電極が配置された平面は前記基板の表面に平行である、第２電極と、
   前記第１電極と前記第２電極との間に配置され、且つ前記第１電極と前記第２電極とを接続するアンチヒューズビット誘電体層と、を備え、前記ブレークダウン状態は、前記アンチヒューズビット誘電体層がブレークダウンされた状態であり、前記非ブレークダウン状態は、前記アンチヒューズビット誘電体層がブレークダウンされていない状態である、
   請求項１に記載の半導体構造。
3. 前記ゲート構造の延在方向に平行に配置された複数のアンチヒューズビット構造の前記第２電極は、互いに連結されている、
   請求項２に記載の半導体構造。
4. 前記第１電極において前記第２電極に近い一方の側には、突出構造が設けられ、前記第２電極において前記第１電極に近い一方の側には、前記突出構造に対応する陥凹構造が設けられる、
   請求項２に記載の半導体構造。
5. 前記基板における前記アンチヒューズビット構造の投影は、前記基板における前記ゲート構造の投影と少なくとも部分的に重なる、
   請求項１に記載の半導体構造。
6. 前記第１構造層は更に、少なくとも前記ゲート構造のゲート電極の底面及び側面を取り囲む第１分離層を含み、
   前記第２構造層は更に、少なくとも前記アンチヒューズビット構造の底面及び側面を取り囲む第２分離層を含み、前記第１接続構造は、前記第１分離層及び前記第２分離層を貫通する、
   請求項１に記載の半導体構造。
7. 前記第１分離層は酸化物材料であり、前記ゲート構造内の前記第１分離層の一部は、前記選択トランジスタのゲート誘電体として使用される、
   請求項６に記載の半導体構造。
8. 前記活性領域は、
   同じドープタイプを有する第１ドープ領域及び第２ドープ領域を含み、前記第１ドープ領域及び前記第２ドープ領域は、それぞれ前記ゲート構造の両側に配置され、
   前記第１ドープ領域は、前記第１接続構造を介して前記アンチヒューズビット構造に接続される、
   請求項１に記載の半導体構造。
9. 前記半導体構造は更に、
   前記第２構造層の上の第３構造層に配置された第１金属線を備え、前記第１金属線は、第２接続構造を介して前記第２ドープ領域に接続され、前記第１金属線の延在方向は、前記ゲート構造の延在方向に垂直である、
   請求項８に記載の半導体構造。
10. 前記第３構造層は更に、少なくとも前記第１金属線の底面及び側面を取り囲む第３分離層を含む、
    請求項９に記載の半導体構造。
11. 隣接する２つの前記アンチヒューズビット構造は対称的に設けされ、対称的に設けされた２つの前記アンチヒューズビット構造のそれぞれに接続された前記選択トランジスタは、同じ前記第２ドープ領域を共有する、
    請求項８に記載の半導体構造。
12. 前記半導体構造は更に、
    隣接する２つの前記第１ドープ領域の間に配置された分離構造を含み、隣接する２つの前記第１ドープ領域は、前記第２ドープ領域を共有しない隣接する２つの前記選択トランジスタに対応する前記第１ドープ領域である、
    請求項１１に記載の半導体構造。
13. 半導体構造の製造方法であって、
    基板を提供することであって、前記基板は、前記基板の表面に近い複数の活性領域を有することと、
    前記基板の上に、ゲート構造を含む第１構造層を形成することであって、前記ゲート構造及び前記活性領域が選択トランジスタを構成することと、
    前記第１構造層の上に、アンチヒューズビット構造を含む第２構造層を形成し、前記アンチヒューズビット構造と前記選択トランジスタの前記活性領域とを接続する第１接続構造を形成することと、を含み、前記アンチヒューズビット構造のブレークダウン状態及び非ブレークダウン状態は、異なる記憶データを表すために使用される、前記半導体構造の製造方法。
14. 前記第１構造層の上に、アンチヒューズビット構造を含む第２構造層を形成し、前記アンチヒューズビット構造と前記選択トランジスタの前記活性領域とを接続する第１接続構造を形成することは、
    前記第１構造層の上に絶縁材料を堆積することであって、前記絶縁材料は、前記第２構造層内の第２分離層を形成するために使用されることと、
    前記絶縁材料に第１トレンチ及び第２トレンチを形成し、前記第１トレンチ内に、前記第１構造層を貫通する第１接続孔を形成することと、
    前記第１接続孔に導電材料を充填して、前記第１接続構造を形成することと、
    前記第１トレンチ及び前記第２トレンチに導電材料を充填して、第１電極及び第２電極をそれぞれ形成することと、を含み、前記第１電極及び前記第２電極以外の前記絶縁材料は、前記第２分離層であり、前記第１電極と前記第２電極との間の前記第２分離層の一部は、前記アンチヒューズビット構造のアンチヒューズビット誘電体層として使用され、前記ブレークダウン状態は、前記アンチヒューズビット誘電体層がブレークダウンされた状態であり、前記非ブレークダウン状態は、前記アンチヒューズビット誘電体層がブレークダウンされていない状態である、
    請求項１３に記載の半導体構造の製造方法。
15. 前記第１トレンチ及び前記第２トレンチの延在方向は、前記ゲート構造の延在方向に平行である、
    請求項１４に記載の半導体構造の製造方法。
16. 前記第１トレンチ及び前記第２トレンチに導電材料を充填して、第１電極及び第２電極をそれぞれ形成することは、
    前記第１トレンチ及び前記第２トレンチに導電材料を充填することと、
    前記第１トレンチ内の導電材料の少なくとも一部を除去して、互いに分離された複数の第１電極と、前記ゲート構造の延在方向に平行な同一直線に配置された複数のアンチヒューズビット構造において互いに連結される前記第２電極とを形成することと、を含む、
    請求項１５に記載の半導体構造の製造方法。
17. メモリの動作方法であって、前記メモリは、請求項１ないし１２のいずれか一項に記載の半導体構造を含み、前記メモリの動作方法は、
    書き込まれるデータに従って、前記メモリのアンチヒューズビット構造におけるターゲットアンチヒューズビット構造をブレークダウンして、前記ターゲットアンチヒューズビット構造を非ブレークダウン状態からブレークダウン状態に切り替えることと、
    非ターゲットアンチヒューズビット構造の非ブレークダウン状態を維持することと、を含み、前記非ターゲットアンチヒューズビット構造は、前記ターゲットアンチヒューズビット構造以外のアンチヒューズビット構造である、メモリの動作方法。
18. 前記メモリのアンチヒューズビット構造におけるターゲットアンチヒューズビット構造をブレークダウンして、前記ターゲットアンチヒューズビット構造を非ブレークダウン状態からブレークダウン状態に切り替えることは、
    前記ターゲットアンチヒューズビット構造に接続された前記選択トランジスタの前記ゲート構造に対して第１電圧を印加して、前記選択トランジスタを導通させることと、
    前記選択トランジスタに接続された第１金属線に第２電圧を印加することと、
    前記ターゲットアンチヒューズビット構造の第２電極に第３電圧を印加して、前記ターゲットアンチヒューズビット構造を非ブレークダウン状態からブレークダウン状態に切り替えることと、を含み、前記第２電圧と前記第３電圧との電圧差は、前記アンチヒューズビット構造のブレークダウン電圧以上である、
    請求項１７に記載のメモリの動作方法。
19. 前記非ターゲットアンチヒューズビット構造の非ブレークダウン状態を維持することは、
    前記非ターゲットアンチヒューズビット構造に接続された前記選択トランジスタの前記ゲート構造に第１電圧を印加して、前記選択トランジスタを導通させることと、
    前記選択トランジスタに接続された第１金属線に第４電圧を印加することと、
    前記非ターゲットアンチヒューズビット構造の第２電極に第３電圧を印加して、前記非ターゲットアンチヒューズビット構造を非ブレークダウン状態に維持させることと、を含み、前記第４電圧と前記第３電圧との電圧差は、前記アンチヒューズビット構造のブレークダウン電圧より小さい、
    請求項１７に記載のメモリの動作方法。
20. 前記非ターゲットアンチヒューズビット構造の非ブレークダウン状態を維持することは、
    前記非ターゲットアンチヒューズビット構造に接続された前記選択トランジスタの前記ゲート構造に第５電圧を印加して、前記選択トランジスタを遮断させて、前記非ターゲットアンチヒューズビット構造を非ブレークダウン状態に維持させることを含む、
    請求項１７に記載のメモリの動作方法。
21. メモリであって、
    請求項１ないし１２のいずれか一項に記載の半導体構造を含む、メモリアレイと、
    前記メモリアレイに結合された周辺回路と、を備える、メモリ。

Images