JP2025067387A - Multi-amplifier circuit - Google Patents
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Abstract
Description
本発明は、複数のアンプにおける入力オフセット電圧のバラツキ低減に関する。 The present invention relates to reducing the variation in input offset voltage in multiple amplifiers.
特許文献１は、オフセット電圧キャンセル回路を有するＯＰアンプを開示する。このＯＰアンプは、第１差動入力回路と、第２差動入力回路と、を備える。第１差動入力回路と第２差動入力回路において対をなすトランジスタのサイズが異なっているため、それぞれの差動入力回路は非対称的構成となっている。それぞれの差動入力回路に流れるテール電流を制御することにより、第１差動入力回路及び第２差動入力回路の何れの性能が支配的であるかを調整することができる。この結果、ＯＰアンプのオフセットを連続的に調整することができる。
特許文献２においても、特許文献１と類似したオフセット調整回路が開示されている。
特許文献１のＯＰアンプを単独ではなく複数用いる場合、複数のアンプの間で入力オフセット電圧の差をなくすニーズがある。しかしながら、特許文献１及び２は何れも回路を単独で開示するだけであり、複数の回路間で入力オフセットを調整する構成を開示していない。
When using multiple op amps such as those described in
本発明は以上の事情に鑑みてされたものであり、その目的は、入力オフセット電圧を調整可能なアンプが複数ある場合に、オフセット差を少なくすることにある。 The present invention was made in consideration of the above circumstances, and its purpose is to reduce the offset difference when there are multiple amplifiers with adjustable input offset voltages.
本発明の解決しようとする課題は以上の如くであり、次にこの課題を解決するための手段とその効果を説明する。 The problem that the present invention aims to solve is as described above. Next, we will explain the means for solving this problem and its effects.
本発明の第１の観点によれば、以下の構成の複数アンプ回路が提供される。即ち、複数アンプ回路は、第１アンプと、第２アンプと、モニタアンプと、を備える。前記第１アンプは、２つの入力の差電圧を増幅して出力する。前記第２アンプは、２つの入力の差電圧を増幅して出力する。前記第１アンプと前記第２アンプのうち少なくとも何れかが、第１差動入力回路と、第２差動入力回路と、電流調整部と、を備える。前記第１差動入力回路は、２つの入力の差電圧を増幅して出力するトランジスタ対を備え、入力オフセット電圧を発生させる非対称構造を有する。前記第２差動入力回路は、前記第１差動入力回路への２つの入力の差電圧を増幅して出力するトランジスタ対を備え、前記第１差動入力回路の入力オフセット電圧とは正負が逆の入力オフセット電圧を発生させる非対称構造を有する。前記電流調整部は、前記第１差動入力回路及び前記第２差動入力回路に流れる電流の電流比を調整する。前記モニタアンプは、前記第１アンプの２つの入力のうち１つと、前記第２アンプの２つの入力のうち１つと、の差電圧を増幅して出力する。前記電流調整部は、前記モニタアンプが出力する電圧に応じて前記電流比を調整する。 According to a first aspect of the present invention, a multiple amplifier circuit having the following configuration is provided. That is, the multiple amplifier circuit includes a first amplifier, a second amplifier, and a monitor amplifier. The first amplifier amplifies and outputs a differential voltage between two inputs. The second amplifier amplifies and outputs a differential voltage between two inputs. At least one of the first amplifier and the second amplifier includes a first differential input circuit, a second differential input circuit, and a current adjustment unit. The first differential input circuit includes a transistor pair that amplifies and outputs a differential voltage between two inputs, and has an asymmetric structure that generates an input offset voltage. The second differential input circuit includes a transistor pair that amplifies and outputs a differential voltage between two inputs to the first differential input circuit, and has an asymmetric structure that generates an input offset voltage that is opposite in sign to the input offset voltage of the first differential input circuit. The current adjustment unit adjusts the current ratio of the currents flowing through the first differential input circuit and the second differential input circuit. The monitor amplifier amplifies and outputs the difference voltage between one of the two inputs of the first amplifier and one of the two inputs of the second amplifier. The current adjustment unit adjusts the current ratio according to the voltage output by the monitor amplifier.
これにより、モニタアンプの出力に基づいて、２つのアンプの間で入力オフセット電圧の差を少なくする調整を行うことができる。この結果、信号増幅の精度を向上させることができる。 This allows adjustments to be made to reduce the difference in input offset voltage between the two amplifiers based on the output of the monitor amplifier. As a result, the accuracy of signal amplification can be improved.
本発明の第２の観点によれば、以下の構成の複数アンプ回路が提供される。即ち、複数アンプ回路は、第１アンプと、第２アンプと、モニタアンプと、を備える。前記第１アンプは、２つの入力の差電圧を増幅して出力する。前記第２アンプは、２つの入力の差電圧を増幅して出力する。前記第１アンプと前記第２アンプのうち少なくとも何れかが、第１差動入力回路と、第２差動入力回路と、電流調整部と、を備える。前記第１差動入力回路は、２つの入力の差電圧を増幅して出力するトランジスタ対を備え、入力オフセット電圧を発生させる非対称構造を有する。前記第２差動入力回路は、前記第１差動入力回路への２つの入力の差電圧を増幅して出力するトランジスタ対を備え、前記第１差動入力回路の入力オフセット電圧とは正負が逆の入力オフセット電圧を発生させる非対称構造を有する。前記電流調整部は、前記第１差動入力回路及び前記第２差動入力回路に流れる電流の電流比を調整する。前記モニタアンプは、前記第１アンプの出力と、前記第２アンプの出力と、の差電圧を増幅して出力する。前記電流調整部は、前記モニタアンプが出力する電圧に応じて前記電流比を調整する。 According to a second aspect of the present invention, a multiple amplifier circuit having the following configuration is provided. That is, the multiple amplifier circuit includes a first amplifier, a second amplifier, and a monitor amplifier. The first amplifier amplifies and outputs a differential voltage between two inputs. The second amplifier amplifies and outputs a differential voltage between two inputs. At least one of the first amplifier and the second amplifier includes a first differential input circuit, a second differential input circuit, and a current adjustment unit. The first differential input circuit includes a transistor pair that amplifies and outputs a differential voltage between two inputs, and has an asymmetric structure that generates an input offset voltage. The second differential input circuit includes a transistor pair that amplifies and outputs a differential voltage between two inputs to the first differential input circuit, and has an asymmetric structure that generates an input offset voltage that is opposite in sign to the input offset voltage of the first differential input circuit. The current adjustment unit adjusts the current ratio of the currents flowing through the first differential input circuit and the second differential input circuit. The monitor amplifier amplifies and outputs a differential voltage between the output of the first amplifier and the output of the second amplifier. The current adjustment unit adjusts the current ratio according to the voltage output by the monitor amplifier.
これにより、モニタアンプの出力に基づいて、２つのアンプの間で入力オフセット電圧の差等を少なくする調整を行うことができる。この結果、信号増幅の精度を向上させることができる。 This allows adjustments to be made to reduce differences in input offset voltage between the two amplifiers based on the output of the monitor amplifier. As a result, the accuracy of signal amplification can be improved.
次に、図面を参照して本発明の実施の形態を説明する。図１は、本発明の第１実施形態に係る複数アンプ回路１０１を示す回路図である。本実施形態の説明においては、前述の比較例と同一又は類似の部材には図面に同一の符号を付し、説明を省略する場合がある。
Next, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a circuit diagram showing a
図１に示す本実施形態の複数アンプ回路１０１は、第１アンプ１と、第２アンプ２と、モニタアンプ５１と、を備える。
The
第１アンプ１には、第１センサ１１が出力する信号が入力され、第２アンプ２には、第２センサ１２が出力する信号が入力される。センサ１１，１２は、例えば、光を検知して電流を出力するフォトダイオードとすることができ、第１アンプ１及び第２アンプ２は、例えば、センサ１１，１２が出力する電流を入力して電圧信号に変換するトランスインピーダンスアンプとすることができる。ただし、これに限定されない。
The
第１アンプ１は、第１入力端子ＩＮ１と、第２入力端子ＩＮ２と、出力端子ＯＵＴと、第１電流調整端子ＴＡＩＬ１と、第２電流調整端子ＴＡＩＬ２と、を備える。第１入力端子ＩＮ１には、第１センサ１１の出力端子が電気的に接続される。第１入力端子ＩＮ１と出力端子ＯＵＴは、第１帰還抵抗２１を介して電気的に接続されている。
The
第２アンプ２は、第１入力端子ＩＮ１と、第２入力端子ＩＮ２と、出力端子ＯＵＴと、第１電流調整端子ＴＡＩＬ１と、第２電流調整端子ＴＡＩＬ２と、を備える。第１入力端子ＩＮ１には、第２センサ１２の出力端子が電気的に接続される。第１入力端子ＩＮ１と出力端子ＯＵＴは、第２帰還抵抗２２を介して電気的に接続されている。
The
第１アンプ１の第２入力端子ＩＮ２、及び、第２アンプ２の第２入力端子ＩＮ２には、共通の基準電位が入力される。
A common reference potential is input to the second input terminal IN2 of the
第１センサ１１及び第２センサ１２が出力する電流が何れもゼロの場合を考える。理想的には、第１アンプ１において、第１入力端子ＩＮ１の電位が第２入力端子ＩＮ２の電位（言い換えれば、基準電位）と等しくなるので、出力端子ＯＵＴの電位は基準電位になる。しかし、実際は、第１アンプ１に備えられる差動トランジスタ対の特性が厳密には一致しない等の理由により、出力端子ＯＵＴの電位は基準電位に一致しない。逆に言えば、出力端子ＯＵＴの電位を基準電位と一致させるには、第１入力端子ＩＮ１の電位と第２入力端子ＩＮ２の電位の間に、特性の不一致を相殺する電位差が生じていなければならない。この電位差は、入力オフセット電圧と呼ばれる。第２アンプ２においても同様である。
Consider the case where the currents output by the
第１アンプ１と第２アンプ２との間には個体差があるため、入力オフセット電圧は通常異なる。第１アンプ１の第１入力端子ＩＮ１と、第２アンプ２の第１入力端子ＩＮ１と、の電位差が、センサ１１，１２を用いた測定精度に影響を及ぼす。第１アンプ１及び第２アンプ２のそれぞれにおいて第１入力端子ＩＮ１と第２入力端子ＩＮ２との間の電位差のバラツキ（標準偏差）がσで表される場合、２つのアンプ１，２の第１入力端子ＩＮ１同士の電位差のバラツキは（√２）×σとなる。
Because there are individual differences between the
本実施形態の複数アンプ回路１０１においては、第１アンプ１及び第２アンプ２のそれぞれについて、入力オフセット電圧を調整可能なアンプが用いられている。入力オフセット電圧を調整可能なアンプは、例えば前述の特許文献１及び２で開示されているアンプを用いることができるが、これに限定されない。
In the
図２には、第１アンプ１における２つの差動入力回路Ｄ１，Ｄ２に関して、複数の例が示されている。
Figure 2 shows several examples of the two differential input circuits D1 and D2 in the
第１例において、差動入力回路Ｄ１は、２つのトランジスタＭ１，Ｍ２からなる差動トランジスタ対を備える。トランジスタＭ１，Ｍ２は、それぞれ公知のＭＯＳＦＥＴとして構成されている。トランジスタＭ１のゲートは第１入力端子ＩＮ１に接続され、トランジスタＭ２のゲートは第２入力端子ＩＮ２に接続される。トランジスタＭ１，Ｍ２のソースは、共通の第１電流シンクＩ１に接続される。 In the first example, the differential input circuit D1 includes a differential transistor pair consisting of two transistors M1 and M2. The transistors M1 and M2 are each configured as a known MOSFET. The gate of the transistor M1 is connected to a first input terminal IN1, and the gate of the transistor M2 is connected to a second input terminal IN2. The sources of the transistors M1 and M2 are connected to a common first current sink I1.
第１例は前述の特許文献１で開示された構成に対応しており、トランジスタＭ１，Ｍ２のサイズを異ならせることで、非対称を実現している。第１例において、サイズの差異は、ＭＯＳトランジスタのチャネル幅Ｗを異ならせることで実現されているが、チャネル長Ｌを異ならせても良いし、チャネル幅Ｗ及びチャネル長Ｌの両方を異ならせても良い。
The first example corresponds to the configuration disclosed in the
差動入力回路Ｄ２は、差動入力回路Ｄ１と同様に、２つのトランジスタＭ１，Ｍ２からなる差動トランジスタ対を備える。トランジスタＭ１のゲートは第１入力端子ＩＮ１に接続され、トランジスタＭ２のゲートは第２入力端子ＩＮ２に接続される。トランジスタＭ１，Ｍ２のソースは、共通の第２電流シンクＩ２に接続される。 The differential input circuit D2, like the differential input circuit D1, has a differential transistor pair consisting of two transistors M1 and M2. The gate of the transistor M1 is connected to the first input terminal IN1, and the gate of the transistor M2 is connected to the second input terminal IN2. The sources of the transistors M1 and M2 are connected to a common second current sink I2.
差動入力回路Ｄ２においても、差動入力回路Ｄ１と同様に、対をなすトランジスタＭ１，Ｍ２のサイズが異なっている。ここで、トランジスタＭ１，Ｍ２のサイズの大小関係は、差動入力回路Ｄ１と逆となっている。言い換えれば、それぞれの差動入力回路Ｄ１，Ｄ２に付与される構造的非対称性が相補的である。従って、各差動入力回路Ｄ１，Ｄ２を単独で考えた場合の入力オフセット電圧は、互いに正負が逆となる相補的な関係となる。これは第２例以降においても同様である。 In the differential input circuit D2, like the differential input circuit D1, the sizes of the paired transistors M1 and M2 are different. Here, the size relationship between the transistors M1 and M2 is the opposite of that in the differential input circuit D1. In other words, the structural asymmetry imparted to each of the differential input circuits D1 and D2 is complementary. Therefore, when each of the differential input circuits D1 and D2 is considered individually, the input offset voltages are complementary, being opposite in sign to each other. This is the same in the second and subsequent examples.
差動入力回路Ｄ１のトランジスタＭ１のドレーン、及び、差動入力回路Ｄ２のトランジスタＭ１のドレーンが、負荷６０の一側の端子に接続される。差動入力回路Ｄ１のトランジスタＭ２のドレーン、及び、差動入力回路Ｄ２のトランジスタＭ２のドレーンが、負荷６０の他側の端子に接続される。負荷６０の２つの端子間の電圧が、図略の出力段側へ引き出される。
The drain of the transistor M1 of the differential input circuit D1 and the drain of the transistor M1 of the differential input circuit D2 are connected to one terminal of the
２つの差動入力回路Ｄ１，Ｄ２のうち何れの特性が強く現れるかは、第１電流シンクＩ１と第２電流シンクＩ２の間の電流の大小関係に応じて定まる。例えば、第１電流シンクＩ１と第２電流シンクＩ２とで電流の大きさが等しい場合、２つの差動入力回路Ｄ１，Ｄ２の間でトランジスタＭ１，Ｍ２のサイズ不均衡が相殺されるため、入力オフセット電圧の調整は実質的に行われない。第１電流シンクＩ１の電流が第２電流シンクＩ２の電流よりも大きい場合は、差動入力回路Ｄ１の特性が強く表れるため、入力オフセット電圧を一側（例えば、プラス側）に調整することができる。第２電流シンクＩ２の電流が第１電流シンクＩ１の電流よりも大きい場合は、差動入力回路Ｄ２の特性が強く表れるため、入力オフセット電圧を反対側（例えば、マイナス側）に調整することができる。 Which of the two differential input circuits D1, D2 has stronger characteristics is determined according to the magnitude relationship of the current between the first current sink I1 and the second current sink I2. For example, when the magnitude of the current is equal between the first current sink I1 and the second current sink I2, the size imbalance of the transistors M1, M2 is offset between the two differential input circuits D1, D2, so that the input offset voltage is not adjusted substantially. When the current of the first current sink I1 is larger than the current of the second current sink I2, the characteristics of the differential input circuit D1 are stronger, so that the input offset voltage can be adjusted to one side (e.g., the positive side). When the current of the second current sink I2 is larger than the current of the first current sink I1, the characteristics of the differential input circuit D2 are stronger, so that the input offset voltage can be adjusted to the opposite side (e.g., the negative side).
第２例では、差動入力回路Ｄ１において対をなすトランジスタＭ１，Ｍ２のバックゲート電位を変更することで、非対称を実現している。具体的には、差動入力回路Ｄ１において、トランジスタＭ１のバックゲートはソースに接続され、トランジスタＭ２のバックゲートは接地されている。差動入力回路Ｄ２の説明は省略する。 In the second example, asymmetry is achieved by changing the backgate potentials of the pair of transistors M1 and M2 in the differential input circuit D1. Specifically, in the differential input circuit D1, the backgate of transistor M1 is connected to the source, and the backgate of transistor M2 is grounded. A description of the differential input circuit D2 is omitted.
第３例も第２例と同様に、差動入力回路Ｄ１において対をなすトランジスタＭ１，Ｍ２のバックゲート電位を変更することで、非対称を実現している。具体的には、差動入力回路Ｄ１において、トランジスタＭ１のバックゲートは所定の電位とされ、トランジスタＭ２のバックゲートは接地されている。トランジスタＭ２のバックゲートが、トランジスタＭ１のバックゲートとは異なる所定の電位とされても良い。差動入力回路Ｄ２の説明は省略する。 In the third example, similar to the second example, the asymmetry is achieved by changing the back-gate potential of the pair of transistors M1 and M2 in the differential input circuit D1. Specifically, in the differential input circuit D1, the back-gate of transistor M1 is set to a predetermined potential, and the back-gate of transistor M2 is grounded. The back-gate of transistor M2 may be set to a predetermined potential different from that of the back-gate of transistor M1. A description of the differential input circuit D2 is omitted.
第４例では、差動入力回路Ｄ１において対をなすトランジスタＭ１，Ｍ２のうち、１つのトランジスタＭ１だけにソース抵抗を付加することで、非対称を実現している。両方のトランジスタＭ１，Ｍ２に、抵抗値が互いに異なるソース抵抗を付加することによっても、非対称を実現することができる。差動入力回路Ｄ２の説明は省略する。 In the fourth example, asymmetry is achieved by adding a source resistor to only one of the pair of transistors M1 and M2 in the differential input circuit D1. Asymmetry can also be achieved by adding source resistors with different resistance values to both transistors M1 and M2. A description of the differential input circuit D2 is omitted.
図２に示す４つの例において、トランジスタは何れもＮＭＯＳトランジスタで構成されているが、ＰＭＯＳトランジスタを用いて差動入力回路Ｄ１，Ｄ２を構成することもできる。 In the four examples shown in FIG. 2, all of the transistors are NMOS transistors, but the differential input circuits D1 and D2 can also be configured using PMOS transistors.
上記のほか、差動入力回路Ｄ１において対をなすトランジスタＭ１，Ｍ２は、特許文献２で示すように、それぞれ公知のバイポーラトランジスタとして構成することもできる。特許文献２で例示されているように、対をなすトランジスタＭ１，Ｍ２のトランジスタ数がｎ：ｍ（ｎ＞ｍ）となるように構成し、各エミッタを共通に接続することで、エミッタサイズの非対称を実現することができる。
In addition to the above, the pair of transistors M1 and M2 in the differential input circuit D1 can be configured as known bipolar transistors, as shown in
第１アンプ１は、図１に示すように、電流調整部３０を備える。電流調整部３０は、図２に示す第１電流シンクＩ１及び第２電流シンクＩ２に流れる電流の大きさを制御する。本実施形態では、一例として、第１アンプ１が備える第１電流調整端子ＴＡＩＬ１に第２電流調整端子ＴＡＩＬ２よりも高い電圧が加わった場合、電流調整部３０の制御により、第１電流シンクＩ１に流れる電流が、第２電流シンクＩ２に流れる電流よりも大きくなるように構成されている。この結果、差動入力回路Ｄ１の性能が支配的になる。２つの電流シンクＩ１，Ｉ２に流れる電流の差は、第１電流調整端子ＴＡＩＬ１と第２電流調整端子ＴＡＩＬ２の電位差に応じた値となる。一方、第２電流調整端子ＴＡＩＬ２に第１電流調整端子ＴＡＩＬ１よりも高い電圧が加わった場合、電流調整部３０の制御により、第２電流シンクＩ２に流れる電流が、第１電流シンクＩ１に流れる電流よりも大きくなる。この結果、差動入力回路Ｄ２の性能が支配的になる。
As shown in FIG. 1, the
モニタアンプ５１は、公知の差動アンプとして構成されている。モニタアンプ５１は、第１監視端子ＭＯＮ１と、第２監視端子ＭＯＮ２と、第１出力端子ＭＯＤ１と、第２出力端子ＭＯＤ２と、を備える。
The
モニタアンプ５１の第１監視端子ＭＯＮ１は、第２アンプ２の第１入力端子ＩＮ１と電気的に接続される。第２監視端子ＭＯＮ２は、第１アンプ１の第１入力端子ＩＮ１と電気的に接続される。
The first monitoring terminal MON1 of the
モニタアンプ５１の第１出力端子ＭＯＤ１は、第１アンプ１の第１電流調整端子ＴＡＩＬ１、及び、第２アンプ２の第２電流調整端子ＴＡＩＬ２と電気的に接続される。第２出力端子ＭＯＤ２は、第１アンプ１の第２電流調整端子ＴＡＩＬ２、及び、第２アンプ２の第１電流調整端子ＴＡＩＬ１と電気的に接続される。
The first output terminal MOD1 of the
この構成で、第１アンプ１の出力端子ＯＵＴの電位、及び、第２アンプ２の出力端子ＯＵＴの電位を何れも基準電圧とした場合を考える。
In this configuration, consider the case where the potential of the output terminal OUT of the
第１アンプ１及び第２アンプ２は何れも差動アンプであるので、理想的には、第１アンプ１の第１入力端子ＩＮ１、及び、第２アンプ２の第１入力端子ＩＮ１は、何れも、第２入力端子ＩＮ２の電位である基準電位と等しくなる。しかしながら、実際は、第１アンプ１及び第２アンプ２にそれぞれ存在する入力オフセット電圧が原因で、第１アンプ１の第１入力端子ＩＮ１、及び、第２アンプ２の第１入力端子ＩＮ１は、基準電圧と一致しない。今回の説明では、２つの第１入力端子ＩＮ１の電位が何れも基準電圧よりも大きく、かつ、第１アンプ１の第１入力端子ＩＮ１の電位が、第２アンプ２の第１入力端子ＩＮ１の電位よりも高い場合を考える。
Because both the
前述のとおり、モニタアンプ５１の第２監視端子ＭＯＮ２は第１アンプ１の第１入力端子ＩＮ１と接続されており、第１監視端子ＭＯＮ１は第２アンプ２の第１入力端子ＩＮ１と接続されている。従って、モニタアンプ５１の第２監視端子ＭＯＮ２の電位が、第１監視端子ＭＯＮ１の電位よりも高くなる。モニタアンプ５１は、この電位差を増幅して、第１出力端子ＭＯＤ１及び第２出力端子ＭＯＤ２に出力する。この結果、モニタアンプ５１の第２出力端子ＭＯＤ２の電位は、第１出力端子ＭＯＤ１の電位よりも高くなる。
As described above, the second monitoring terminal MON2 of the
第１アンプ１に着目する。前述のとおり、モニタアンプ５１の第１出力端子ＭＯＤ１は第１アンプ１の第１電流調整端子ＴＡＩＬ１と接続されており、第２出力端子ＭＯＤ２は第１アンプ１の第２電流調整端子ＴＡＩＬ２と接続されている。従って、第１アンプ１において、第２電流調整端子ＴＡＩＬ２の電位は、第１電流調整端子ＴＡＩＬ１の電位よりも高くなる。これにより、第１アンプ１においては、第２電流シンクＩ２に流れる電流が第１電流シンクＩ１に流れる電流よりも大きくなるように制御される。この結果、第１アンプ１では差動入力回路Ｄ２の性能が支配的になるので、第１アンプ１の入力オフセット電圧が小さくなる。第１アンプ１において第２入力端子ＩＮ２の電位は基準電位で一定であるので、入力オフセット電圧の減少は、第１アンプ１の第１入力端子ＩＮ１の電位が下がることを意味する。
Focus on the
第２アンプ２に着目する。前述のとおり、モニタアンプ５１の第１出力端子ＭＯＤ１は第２アンプ２の第２電流調整端子ＴＡＩＬ２と接続されており、第２出力端子ＭＯＤ２は第２アンプ２の第１電流調整端子ＴＡＩＬ１と接続されている。従って、第２アンプ２において、第１電流調整端子ＴＡＩＬ１の電位は、第２電流調整端子ＴＡＩＬ２の電位よりも高くなる。これにより、第２アンプ２においては、第１電流シンクＩ１に流れる電流が第２電流シンクＩ２に流れる電流よりも大きくなるように制御される。この結果、第２アンプ２では差動入力回路Ｄ１の性能が支配的になるので、第２アンプ２の入力オフセットが大きくなる。第２アンプ２において第２入力端子ＩＮ２の電位は基準電位で一定であるので、入力オフセット電圧の増大は、第２アンプ２の第１入力端子ＩＮ１の電位が上がることを意味する。
Focus on the
以上により、第１アンプ１の第１入力端子ＩＮ１の電位と、第２アンプ２の第１入力端子ＩＮ１の電位と、の差が小さくなっていく。従って、モニタアンプ５１の第２出力端子ＭＯＤ２の電位と、第１出力端子ＭＯＤ１の電位と、の差もゼロに近づく。このように、第１アンプ１の第１入力端子ＩＮ１と第２アンプ２の第１入力端子ＩＮ１との間で電位差が小さくなるのに伴って、第１アンプ１及び第２アンプ２のそれぞれにおける電流変更の度合いが弱まっていく。最終的には、第１アンプ１の第１入力端子ＩＮ１の電位と、第２アンプ２の第１入力端子ＩＮ１の電位と、が等しくなった時点で、複数アンプ回路１０１が平衡状態で安定することになる。
As a result, the difference between the potential of the first input terminal IN1 of the
上記の説明は、第１アンプ１の第１入力端子ＩＮ１の電位が、第２アンプ２の第１入力端子ＩＮ１の電位よりも高い場合である。電位の高低が逆の場合は動作が逆になるだけであるので、説明を省略する。
The above explanation is for the case where the potential of the first input terminal IN1 of the
先ほど、第１アンプ１の第１入力端子ＩＮ１の電位と、第２アンプ２の第１入力端子ＩＮ１の電位と、が等しくなれば、複数アンプ回路１０１が平衡状態になる旨を述べた。しかし、実際には、モニタアンプ５１にも入力オフセット電圧が存在する。従って、実際は、モニタアンプ５１の第１監視端子ＭＯＮ１と第２監視端子ＭＯＮ２との間の電位差が、その入力オフセット電圧にほぼ一致した時点で平衡状態になる。言い換えれば、平衡状態における第１アンプ１の第１入力端子ＩＮ１と、第２アンプ２の第１入力端子ＩＮ１と、の電位差は、モニタアンプ５１が有する入力オフセット電圧によってほぼ規定される。
As mentioned above, the
次に、上記の特徴による効果について説明する。 Next, we will explain the effects of the above features.
第１アンプ１と第２アンプ２との間で入力オフセット電圧の調整を行わない従来の構成を考える。第１アンプ１及び第２アンプ２のそれぞれにおいて第１入力端子ＩＮ１と第２入力端子ＩＮ２との間の電位差のバラツキ（標準偏差）がσで表される場合、上述のとおり、２つのアンプ１，２の第１入力端子ＩＮ１同士の電位差のバラツキは、（√２）×σとなる。一方、本実施形態の構成では、第１アンプ１の第１入力端子ＩＮ１と、第２アンプ２の第１入力端子ＩＮ１と、の電位差は、モニタアンプ５１が有する入力オフセット電圧によってほぼ規定される。従って、モニタアンプ５１の第１監視端子ＭＯＮ１と第２監視端子ＭＯＮ２との間のバラツキ（標準偏差）が上記のσと等しいと仮定すると、第１アンプ１の第１入力端子ＩＮ１と、第２アンプ２の第１入力端子ＩＮ１と、の電位差のバラツキは実質的にσとなる。従って、測定精度に悪影響となるバラツキを１／√２＝約７０％程度に抑制することができる。
Consider a conventional configuration in which the input offset voltage is not adjusted between the
次に、アンプの入力オフセット電圧低減を入力トランジスタの面積増加によって実現する場合であって、更に、これらのトランジスタが他の素子よりも極端に大きく、これらのトランジスタのみによってレイアウト面積を考えても差し支えない場合を考える。面積を増加させる必要があるトランジスタは、ＯＰアンプでは２個であるので、一般的なペアアンプでは４個である。一方、上記実施形態では、モニタアンプ５１の２個で十分である。従って、同一のレイアウト面積が与えられたとき、本実施形態では、入力トランジスタを倍の面積で形成することができる。面積が倍になれば、バラツキは１／√２＝約７０％程度に抑制することができる。
Next, consider the case where the input offset voltage of the amplifier is reduced by increasing the area of the input transistors, and furthermore, where these transistors are much larger than other elements and it is acceptable to consider the layout area only for these transistors. The number of transistors for which the area needs to be increased is two in an OP amplifier, whereas in a typical pair amplifier it is four. On the other hand, in the above embodiment, two transistors in the
従って、幾つかの条件を満たすことが前提になるが、（１／√２）×（１／√２）＝１／２であるから、上記の効果の組合せによって、同一のレイアウト面積においてバラツキを５０％に低減することができる。従って、測定精度を効果的に向上させることができる。 Therefore, although it is a prerequisite that certain conditions are met, since (1/√2) x (1/√2) = 1/2, the combination of the above effects can reduce variation to 50% in the same layout area. Therefore, measurement accuracy can be effectively improved.
以上に説明したように、本実施形態の複数アンプ回路１０１は、第１アンプ１と、第２アンプ２と、モニタアンプ５１と、を備える。第１アンプ１は、２つの入力の差電圧を増幅して出力する。第２アンプ２は、２つの入力の差電圧を増幅して出力する。第１アンプ１及び第２アンプ２のそれぞれが、第１差動入力回路Ｄ１と、第２差動入力回路Ｄ２と、電流調整部３０と、を備える。第１差動入力回路Ｄ１は、２つの入力の差電圧を増幅して出力するトランジスタ対を備える。第１差動入力回路Ｄ１は、入力オフセット電圧を発生させる非対称構造を有する。第２差動入力回路Ｄ２は、第１差動入力回路Ｄ１への２つの入力の差電圧を増幅して出力するトランジスタ対を備える。第２差動入力回路Ｄ２は、第１差動入力回路Ｄ１の入力オフセット電圧とは正負が逆の入力オフセット電圧を発生させる非対称構造を有する。電流調整部３０は、第１差動入力回路Ｄ１及び第２差動入力回路Ｄ２に流れる電流の電流比を調整する。モニタアンプ５１は、第１アンプ１への２つの入力のうち１つと、第２アンプ２への２つの入力のうち１つと、の差電圧を増幅して出力する。電流調整部３０は、モニタアンプ５１が出力する電圧に応じて、第１差動入力回路Ｄ１及び第２差動入力回路Ｄ２に流れる電流の電流比を調整する。
As described above, the
これにより、モニタアンプ５１の出力に基づいて、第１アンプ１と第２アンプ２の間で入力オフセット電圧の差を少なくする調整を行うことができる。この結果、信号増幅の精度を向上させることができる。
This allows adjustments to be made to reduce the difference in input offset voltage between the
本実施形態の複数アンプ回路１０１において、第１アンプ１及び第２アンプ２の両方が、第１差動入力回路Ｄ１、第２差動入力回路Ｄ２、及び電流調整部３０を備える。
In the
これにより、入力オフセット電圧の差を効率的に調整することができる。 This allows the difference in input offset voltages to be adjusted efficiently.
本実施形態の複数アンプ回路１０１において、第１差動入力回路Ｄ１及び第２差動入力回路Ｄ２における非対称構造は、図２の第１例で示すように、トランジスタ対を構成するトランジスタの間でデバイスサイズを異ならせることで実現することができる。デバイスサイズの相違は、例えば、トランジスタ対におけるチャネル幅Ｗ及びチャネル長Ｌのうち少なくとも何れかを異ならせることで実現することができる。
In the
この場合、複数アンプ回路１０１の簡素かつコンパクトな構成を実現することができる。
In this case, a simple and compact configuration of the
ただし、図２の第２例及び第３例で示すように、トランジスタ対におけるバックゲート電位を非対称とすることで非対称構造を実現することができる。また、第４例で示すように、トランジスタ対に設けられるソース抵抗を非対称とすることで非対称構造を実現することができる。更に、前述のとおり、トランジスタ対におけるトランジスタ数が互いに異なることで非対称構造を実現することもできる。 However, as shown in the second and third examples of FIG. 2, an asymmetric structure can be realized by making the back gate potentials in the transistor pairs asymmetric. Also, as shown in the fourth example, an asymmetric structure can be realized by making the source resistors provided in the transistor pairs asymmetric. Furthermore, as described above, an asymmetric structure can also be realized by making the number of transistors in the transistor pairs different from each other.
本実施形態の複数アンプ回路１０１において、第１センサ１１及び第２センサ１２のそれぞれが、電流を出力するフォトダイオードである。第１アンプ１及び第２アンプ２のそれぞれが、フォトダイオードの電流出力を電圧信号に変換するトランスインピーダンスアンプである。
In the
これにより、フォトダイオードが出力する電流を良好な精度で測定することができる。 This allows the current output by the photodiode to be measured with good accuracy.
次に、第２実施形態を説明する。図３は、第２実施形態の複数アンプ回路１０２を示す回路図である。本実施形態以降の説明においては、前述の実施形態と同一又は類似の部材には図面に同一の符号を付し、説明を省略する場合がある。
Next, a second embodiment will be described. FIG. 3 is a circuit diagram showing a
図３に示す第２実施形態の複数アンプ回路１０２において、第２アンプ２は、入力オフセット電圧を調整する機能を有していない。
In the
第１アンプ１は、電流調整端子ＴＡＩＬを１つだけ有している。モニタアンプ５１は、出力端子ＭＯＤを１つだけ有している。モニタアンプ５１は、第２監視端子ＭＯＮ２の電位と、第１監視端子ＭＯＮ１の電位と、の差を増幅して出力する。モニタアンプ５１の出力端子ＭＯＤは、電流調整端子ＴＡＩＬに電気的に接続される。
The
第１アンプ１において、電流調整端子ＴＡＩＬの電位が所定電位より高ければ、電流調整部３０は、第２電流シンクＩ２に流れる電流が第１電流シンクＩ１に流れる電流よりも大きくなるように制御する。逆に、電流調整端子ＴＡＩＬの電位が所定電位より低ければ、電流調整部３０は、第１電流シンクＩ１に流れる電流が第２電流シンクＩ２に流れる電流よりも大きくなるように制御する。
In the
このように、モニタアンプ５１からの帰還経路の数は１つであっても良いし、第１アンプ１及び第２アンプ２のうち一方だけが入力オフセット電圧を調整する機能を有していても良い。
In this way, the number of feedback paths from the
以上に説明したように、本実施形態の複数アンプ回路１０２において、第１アンプ１のみが、第１差動入力回路Ｄ１、第２差動入力回路Ｄ２、及び電流調整部３０を備える。
As described above, in the
これにより、簡素な構成を実現することができる。 This allows for a simple configuration.
本実施形態の複数アンプ回路１０２において、電流調整部３０を備える第１アンプ１は、モニタアンプ５１が出力する電圧を入力するための１つの電流調整端子ＴＡＩＬを備える。電流調整部３０は、電流調整端子ＴＡＩＬに入力される電圧が所定値を上回る場合と下回る場合とで、第１差動入力回路Ｄ１及び第２差動入力回路Ｄ２に流れる電流の大小関係が反対となるように、第１差動入力回路Ｄ１及び第２差動入力回路Ｄ２に流れる電流の電流比を調整する。
In the
これにより、簡素な構成を実現することができる。 This allows for a simple configuration.
本実施形態の複数アンプ回路１０２は、入力オフセット電圧調整機能を有しない第２アンプ２を備えているが、この第２アンプ２を省略し、任意の電位がモニタアンプ５１の第１監視端子ＭＯＮ１に入力されるように変更することもできる。
The
次に、第３実施形態を説明する。図４は、第３実施形態の複数アンプ回路１０３を示す回路図である。
Next, the third embodiment will be described. Figure 4 is a circuit diagram showing the
図４に示す第３実施形態の複数アンプ回路１０３は、第３アンプ３を備える。第１アンプ１は、入力オフセット電圧を調整する機能を有していない。第１アンプ１の構成は、前述の第２実施形態の第２アンプ２と同様であるので、説明を省略する。
The
第２アンプ２及び第３アンプ３は、入力オフセット電圧を調整する機能を有している。第２アンプ２及び第３アンプ３の構成は、前述の第２実施形態の第１アンプ１と同様であるので、説明を省略する。
The
第３アンプ３は、第１入力端子ＩＮ１と、第２入力端子ＩＮ２と、出力端子ＯＵＴと、電流調整端子ＴＡＩＬと、を備える。第１入力端子ＩＮ１には、第３センサ１３の出力端子が電気的に接続される。第１入力端子ＩＮ１と出力端子ＯＵＴは、第３帰還抵抗２３を介して電気的に接続されている。
The
複数アンプ回路１０３は、第１モニタアンプ５１と、第２モニタアンプ５２と、を備える。第１モニタアンプ５１及び第２モニタアンプ５２の構成は、前述の第２実施形態のモニタアンプ５１と同様であるので、説明を省略する。
The
第１モニタアンプ５１が備える第１監視端子ＭＯＮ１は、第２アンプ２の第１入力端子ＩＮ１と電気的に接続される。第２監視端子ＭＯＮ２は、第１アンプ１の第１入力端子ＩＮ１と電気的に接続される。
The first monitor terminal MON1 of the
第１モニタアンプ５１は、出力端子ＭＯＤの電位が、第２監視端子ＭＯＮ２の電位と、第１監視端子ＭＯＮ１の電位と、の差を増幅して出力する。第１モニタアンプ５１が備える出力端子ＭＯＤは、第２アンプ２の電流調整端子ＴＡＩＬと接続される。
The
第２モニタアンプ５２が備える第１監視端子ＭＯＮ１は、第３アンプ３の第１入力端子ＩＮ１と電気的に接続される。第２監視端子ＭＯＮ２は、第１アンプ１の第１入力端子ＩＮ１と電気的に接続される。
The first monitoring terminal MON1 of the
第２モニタアンプ５２は、出力端子ＭＯＤの電位が、第２監視端子ＭＯＮ２の電位と、第１監視端子ＭＯＮ１の電位と、の差を増幅して出力する。第２モニタアンプ５２が備える出力端子ＭＯＤは、第３アンプ３の電流調整端子ＴＡＩＬと接続される。
The
第３実施形態の複数アンプ回路１０３は、３つのアンプの間で入力オフセット電圧の差を小さくすることができる。
The
次に、第４実施形態を説明する。図５は、第４実施形態の複数アンプ回路１０４を示す回路図である。
Next, the fourth embodiment will be described. FIG. 5 is a circuit diagram showing a
図５に示す第４実施形態の複数アンプ回路１０４は、第２実施形態に対して、モニタアンプ５１が第１アンプ１及び第２アンプ２の出力を監視するように変更したものである。
The fourth embodiment of the
第１アンプ１の出力端子ＯＵＴは、抵抗４１を介して、モニタアンプ５１の第２監視端子ＭＯＮ２に電気的に接続される。第２アンプ２の出力端子ＯＵＴは、抵抗４２を介して、モニタアンプ５１の第１監視端子ＭＯＮ１に電気的に接続される。第１監視端子ＭＯＮ１と第２監視端子ＭＯＮ２の間は、コンデンサ４３を介して接続される。
The output terminal OUT of the
モニタアンプ５１は、出力端子ＭＯＤの電位が、第２監視端子ＭＯＮ２の電位と、第１監視端子ＭＯＮ１の電位と、の差を増幅して出力する。第１モニタアンプ５１が備える出力端子ＭＯＤは、第１アンプ１の電流調整端子ＴＡＩＬと接続される。
The
本実施形態の複数アンプ回路１０４は、入力オフセット電圧の差に加えて、センサ１１，１２に由来する直流ノイズ差も除去することができる。本実施形態は、第１アンプ１及び第２アンプ２の信号に周波数成分があって、信号とノイズ、オフセットを周波数で区別できる場合に適用することができる。
The
以上に本発明の好適な実施の形態を説明したが、上記の構成は例えば以下のように変更することができる。変更は単独で行われても良いし、複数の変更が任意に組み合わせて行われても良い。 The above describes a preferred embodiment of the present invention, but the above configuration can be modified, for example, as follows. A single modification may be made, or multiple modifications may be combined in any desired manner.
図２で説明した非対称構造のそれぞれの例は、単独で適用されても良いし、適宜組み合わせて適用されても良い。 Each of the examples of asymmetric structures described in FIG. 2 may be used alone or in appropriate combination.
第２実施形態において、第１アンプ１の代わりに第２アンプ２だけが、入力オフセット電圧を調整する機能を有していても良い。
In the second embodiment, only the
第２実施形態において、モニタアンプ５１が、２つの出力端子ＭＯＤ１，ＭＯＤ２を有するように構成されても良い。第３実施形態及び第４実施形態においても同様である。
In the second embodiment, the
１ 第１アンプ
２ 第２アンプ
５１ モニタアンプ
１０１～１０４ 複数アンプ回路
Ｄ１ 第１差動入力回路
Ｄ２ 第２差動入力回路
Ｍ１，Ｍ２ トランジスタ
1
Claims (11)
２つの入力の差電圧を増幅して出力する第２アンプと、
モニタアンプと、
を備え、
前記第１アンプと前記第２アンプのうち少なくとも何れかが、
２つの入力の差電圧を増幅して出力するトランジスタ対を備え、入力オフセット電圧を発生させる非対称構造を有する第１差動入力回路と、
前記第１差動入力回路への２つの入力の差電圧を増幅して出力するトランジスタ対を備え、前記第１差動入力回路の入力オフセット電圧とは正負が逆の入力オフセット電圧を発生させる非対称構造を有する第２差動入力回路と、
前記第１差動入力回路及び前記第２差動入力回路に流れる電流の電流比を調整する電流調整部と、
を備え、
前記モニタアンプは、前記第１アンプの２つの入力のうち１つと、前記第２アンプの２つの入力のうち１つと、の差電圧を増幅して出力し、
前記電流調整部は、前記モニタアンプが出力する電圧に応じて前記電流比を調整することを特徴とする複数アンプ回路。 a first amplifier that amplifies and outputs a differential voltage between two inputs;
a second amplifier that amplifies and outputs a differential voltage between the two inputs;
A monitor amplifier and
Equipped with
At least one of the first amplifier and the second amplifier,
a first differential input circuit having an asymmetric structure that includes a transistor pair that amplifies and outputs a differential voltage between two inputs and generates an input offset voltage;
a second differential input circuit having an asymmetric structure that includes a transistor pair that amplifies and outputs a differential voltage between two inputs to the first differential input circuit and generates an input offset voltage that is opposite in sign to the input offset voltage of the first differential input circuit;
a current adjusting unit that adjusts a current ratio of currents flowing through the first differential input circuit and the second differential input circuit;
Equipped with
the monitor amplifier amplifies and outputs a differential voltage between one of the two inputs of the first amplifier and one of the two inputs of the second amplifier;
The multiple amplifier circuit is characterized in that the current adjustment section adjusts the current ratio in response to a voltage output by the monitor amplifier.
２つの入力の差電圧を増幅して出力する第２アンプと、
モニタアンプと、
を備え、
前記第１アンプと前記第２アンプのうち少なくとも何れかが、
２つの入力の差電圧を増幅して出力するトランジスタ対を備え、入力オフセット電圧を発生させる非対称構造を有する第１差動入力回路と、
前記第１差動入力回路への２つの入力の差電圧を増幅して出力するトランジスタ対を備え、前記第１差動入力回路の入力オフセット電圧とは正負が逆の入力オフセット電圧を発生させる非対称構造を有する第２差動入力回路と、
前記第１差動入力回路及び前記第２差動入力回路に流れる電流の電流比を調整する電流調整部と、
を備え、
前記モニタアンプは、前記第１アンプの出力と、前記第２アンプの出力と、の差電圧を増幅して出力し、
前記電流調整部は、前記モニタアンプが出力する電圧に応じて前記電流比を調整することを特徴とする複数アンプ回路。 a first amplifier that amplifies and outputs a differential voltage between two inputs;
a second amplifier that amplifies and outputs a differential voltage between the two inputs;
A monitor amplifier and
Equipped with
At least one of the first amplifier and the second amplifier,
a first differential input circuit having an asymmetric structure that includes a transistor pair that amplifies and outputs a differential voltage between two inputs and generates an input offset voltage;
a second differential input circuit having an asymmetric structure that includes a transistor pair that amplifies and outputs a differential voltage between two inputs to the first differential input circuit and generates an input offset voltage that is opposite in sign to the input offset voltage of the first differential input circuit;
a current adjusting unit that adjusts a current ratio of currents flowing through the first differential input circuit and the second differential input circuit;
Equipped with
the monitor amplifier amplifies and outputs a difference voltage between an output of the first amplifier and an output of the second amplifier;
The multiple amplifier circuit is characterized in that the current adjustment section adjusts the current ratio in response to a voltage output by the monitor amplifier.
前記第１アンプ及び前記第２アンプの両方が、前記第１差動入力回路、前記第２差動入力回路、及び前記電流調整部を備えることを特徴とする複数アンプ回路。 3. The multiple amplifier circuit according to claim 1,
A multiple amplifier circuit, wherein both the first amplifier and the second amplifier include the first differential input circuit, the second differential input circuit, and the current adjustment unit.
前記第１アンプ及び前記第２アンプのうち一方のみが、前記第１差動入力回路、前記第２差動入力回路、及び前記電流調整部を備えることを特徴とする複数アンプ回路。 3. The multiple amplifier circuit according to claim 1,
A multiple amplifier circuit, wherein only one of the first amplifier and the second amplifier comprises the first differential input circuit, the second differential input circuit, and the current adjustment unit.
前記電流調整部を備える前記第１アンプ又は前記第２アンプは、前記モニタアンプが出力する電圧を入力するための１つの電流調整端子を備え、
前記電流調整部は、前記電流調整端子に入力される電圧が所定値を上回る場合と下回る場合とで、前記第１差動入力回路及び前記第２差動入力回路に流れる電流の大小関係が反対となるように、前記電流比を調整することを特徴とする複数アンプ回路。 3. The multiple amplifier circuit according to claim 1,
the first amplifier or the second amplifier including the current adjustment unit includes one current adjustment terminal for inputting a voltage output by the monitor amplifier,
The current adjustment unit adjusts the current ratio so that the magnitude relationship of the currents flowing through the first differential input circuit and the second differential input circuit is reversed when the voltage input to the current adjustment terminal exceeds a predetermined value and when it falls below a predetermined value.
前記第１差動入力回路及び前記第２差動入力回路のそれぞれにおいて、前記トランジスタ対を構成するトランジスタの間でデバイスサイズが異なることを特徴とする複数アンプ回路。 3. The multiple amplifier circuit according to claim 1,
a first differential input circuit and a second differential input circuit, each of which has a different device size between transistors constituting the transistor pairs;
前記第１差動入力回路及び前記第２差動入力回路のそれぞれにおいて、前記トランジスタ対を構成するトランジスタの間で、チャネル幅Ｗ及びチャネル長Ｌのうち少なくとも何れかが異なることを特徴とする複数アンプ回路。 7. The multiple amplifier circuit of claim 6,
a first differential input circuit and a second differential input circuit, each of which has a transistor pair and a channel width W and a channel length L that differ between the transistors constituting the transistor pairs;
前記第１差動入力回路及び前記第２差動入力回路のそれぞれにおいて、前記トランジスタ対におけるバックゲート電位が非対称であることを特徴とする複数アンプ回路。 3. The multiple amplifier circuit according to claim 1,
a back gate potential of each of the transistor pairs being asymmetric in each of the first differential input circuit and the second differential input circuit;
前記第１差動入力回路及び前記第２差動入力回路のそれぞれにおいて、前記トランジスタ対に設けられるソース抵抗が非対称であることを特徴とする複数アンプ回路。 3. The multiple amplifier circuit according to claim 1,
a first differential input circuit that is connected to the first input terminal of the first amplifier and a second differential input circuit that is connected to the second input terminal of the second amplifier;
前記第１差動入力回路及び前記第２差動入力回路のそれぞれにおいて、前記トランジスタ対におけるトランジスタ数が異なることを特徴とする複数アンプ回路。 3. The multiple amplifier circuit according to claim 1,
a first differential input circuit and a second differential input circuit, the first differential input circuit and the second differential input circuit each having a different number of transistors in the transistor pairs;
前記第１アンプ及び前記第２アンプのそれぞれが、フォトダイオードの電流出力を電圧信号に変換するトランスインピーダンスアンプであることを特徴とする複数アンプ回路。 3. The multiple amplifier circuit according to claim 1,
11. A multiple amplifier circuit, comprising: a first amplifier and a second amplifier, each of which is a transimpedance amplifier that converts a current output of a photodiode into a voltage signal.
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