JP2025028268A

JP2025028268A - Semiconductor Device

Info

Publication number: JP2025028268A
Application number: JP2024221404A
Authority: JP
Inventors: 佑紀中野; Yuuki Nakano; 亮太中村; Ryota Nakamura; 寛之坂入; Hiroyuki Sakairi
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2020-04-07
Filing date: 2024-12-18
Publication date: 2025-02-28
Also published as: JP7360493B2; JP2023165988A; JP7048659B2; JP2020127023A; JP7608552B2; JP2022088500A

Abstract

To provide a semiconductor device with a new structure.SOLUTION: A semiconductor device comprises: a plurality of gate trenches which is dug from a front surface of a SiC semiconductor layer and has a side surface part and a bottom surface part; a gate electrode which is embedded in a gate trench; a source layer and a channel layer which are sequentially formed from the front surface of the SiC semiconductor layer in such a way as to be in contact with the side surface of the gate trench in an active region; an interlayer insulating film which is formed in such a way as to cover a portion of the front surface of the source layer and the gate electrode; a gate pad which is electrically connected to the gate electrode; a gate finger which is formed in a non-active region and is electrically connected to the gate electrode; and a pillar layer which is connected to the channel layer between the plurality of gate trenches in the active region and is formed to be deeper than the gate trenches.SELECTED DRAWING: Figure 2

Description

本発明は、トレンチゲート構造を有する半導体装置に関する。 The present invention relates to a semiconductor device having a trench gate structure.

たとえば、特許文献１は、アクティブセルアレイおよびゲートバスエリアが形成されたエピタキシャル層と、アクティブセルアレイに形成されたゲートトレンチと、ゲートトレンチに形成されたゲート酸化膜と、ゲートトレンチに埋め込まれたポリシリコンからなるゲート電極と、ゲートバスエリアに形成され、ゲートトレンチと繋がるトレンチと、ゲートバスエリアにおいてエピタキシャル層の表面を覆うようにトレンチに埋め込まれたポリシリコンからなるゲートバスとを含む、トレンチゲート縦型ＭＯＳＦＥＴを開示している。 For example, Patent Document 1 discloses a trench-gate vertical MOSFET including an epitaxial layer in which an active cell array and a gate bus area are formed, a gate trench formed in the active cell array, a gate oxide film formed in the gate trench, a gate electrode made of polysilicon embedded in the gate trench, a trench formed in the gate bus area and connected to the gate trench, and a gate bus made of polysilicon embedded in the trench so as to cover the surface of the epitaxial layer in the gate bus area.

特表２００６－５２００９１号公報Special Publication No. 2006-520091

本発明の目的は、新規の構成の半導体装置を提供することにある。 The object of the present invention is to provide a semiconductor device with a new configuration.

本発明の一実施形態は、トランジスタが形成されるアクティブ領域と、前記アクティブ領域を取り囲む非アクティブ領域とを有するＳｉＣ半導体層と、前記ＳｉＣ半導体層の表面から掘り下げられかつ側面部および底面部を有する複数のゲートトレンチと、少なくとも前記ゲートトレンチの前記側面部および前記底面部を覆うように形成されたゲート絶縁膜と、前記ゲートトレンチに埋め込まれたゲート電極と、前記アクティブ領域において、前記ゲートトレンチの側面に接するように前記ＳｉＣ半導体層の表面から順に形成されたソース層およびチャネル層と、前記ソース層の表面の一部と前記ゲート電極を覆うように形成された層間絶縁膜と、前記ゲート電極に電気的に接続されたゲートパッドと、前記非アクティブ領域に形成され、前記ゲート電極に電気的に接続されたゲートフィンガーと、前記アクティブ領域において、前記複数のゲートトレンチ間に前記チャネル層と繋がり、且つ、前記ゲートトレンチよりも深く形成されたピラー層とを備え、前記ＳｉＣ半導体層は、平面視において、四角形状であり、前記ゲートパッドは、前記ＳｉＣ半導体層の第１辺の中央部付近に配置されており、前記ゲートフィンガーは、前記ゲートパッドに接続されかつ前記ＳｉＣ半導体層の前記第１辺に沿って延びた第1部分と、前記第１部分における前記第１辺と直交する第２辺側の端から前記第２辺に沿って延びた第２部分と、前記第１部分における前記第１辺と直交する第３辺側の端から前記第３辺に沿って延びた第３部分とを含む、半導体装置を提供する。 One embodiment of the present invention includes a SiC semiconductor layer having an active region in which a transistor is formed and a non-active region surrounding the active region, a plurality of gate trenches dug from the surface of the SiC semiconductor layer and having side and bottom portions, a gate insulating film formed to cover at least the side and bottom portions of the gate trenches, a gate electrode embedded in the gate trench, a source layer and a channel layer formed in the active region from the surface of the SiC semiconductor layer in order to contact the side of the gate trench, an interlayer insulating film formed to cover a portion of the surface of the source layer and the gate electrode, a gate pad electrically connected to the gate electrode, and a gate insulating film formed in the non-active region. The semiconductor device includes a gate finger formed on the gate electrode and electrically connected to the gate electrode, and a pillar layer in the active region that is connected to the channel layer between the gate trenches and is formed deeper than the gate trenches, the SiC semiconductor layer is rectangular in plan view, the gate pad is disposed near the center of a first side of the SiC semiconductor layer, and the gate finger includes a first portion connected to the gate pad and extending along the first side of the SiC semiconductor layer, a second portion extending along the second side from an end of the first portion on a second side that is perpendicular to the first side, and a third portion extending along the third side from an end of the first portion on a third side that is perpendicular to the first side.

本発明の一実施形態では、前記ゲートトレンチの一部は、前記アクティブ領域から前記ゲートフィンガーの下方に延びている。 In one embodiment of the invention, a portion of the gate trench extends from the active area below the gate finger.

本発明の一実施形態では、前記ゲートトレンチの開口部側の幅は、当該開口部に向かって広がっている。 In one embodiment of the present invention, the width of the gate trench on the opening side widens toward the opening.

本発明の一実施形態では、前記ゲート絶縁膜は、前記ＳｉＣ半導体層の表面上にも形成されており、前記ＳｉＣ半導体層の表面上の前記ゲート絶縁膜の厚さは、前記ゲートトレンチの前記側面部上の前記ゲート絶縁膜の厚さより大きい。 In one embodiment of the present invention, the gate insulating film is also formed on the surface of the SiC semiconductor layer, and the thickness of the gate insulating film on the surface of the SiC semiconductor layer is greater than the thickness of the gate insulating film on the side portion of the gate trench.

本発明の一実施形態では、前記ゲートトレンチの前記底面部の前記ゲート絶縁膜の厚さは、前記ＳｉＣ半導体層の表面上の前記ゲート絶縁膜の厚さ以上である。 In one embodiment of the present invention, the thickness of the gate insulating film at the bottom of the gate trench is equal to or greater than the thickness of the gate insulating film on the surface of the SiC semiconductor layer.

本発明の一実施形態では、前記ゲート電極は、ポリシリコンからなる。 In one embodiment of the present invention, the gate electrode is made of polysilicon.

本発明の一実施形態では、前記ゲートフィンガーは、アルミニウムからなる。 In one embodiment of the present invention, the gate fingers are made of aluminum.

本発明の一実施形態では、前記ゲートフィンガーは、前記第２部分の前記第１辺と離れた位置から、前記第３辺に向かって突出した第４部分と、前記第３部分の前記第１辺と離れた位置から、前記第２辺に向かって突出した第５部分とをさらに含む。 In one embodiment of the present invention, the gate finger further includes a fourth portion that protrudes from a position away from the first side of the second portion toward the third side, and a fifth portion that protrudes from a position away from the first side of the third portion toward the second side.

本発明の一実施形態では、平面視において、前記第２部分および前記第４部分からなる部分と、前記第３部分および前記第５部分からなる部分は、前記ＳｉＣ半導体層の前記第１辺の中央点と前記第１辺に対向する第４辺の中央点とを結ぶ仮想線に対して線対称である。 In one embodiment of the present invention, in a plan view, the portion consisting of the second portion and the fourth portion and the portion consisting of the third portion and the fifth portion are symmetrical with respect to a virtual line connecting the center point of the first side of the SiC semiconductor layer and the center point of the fourth side opposite the first side.

本発明の一実施形態では、平面視において、前記第２部分および前記第４部分は、それぞれ前記ＳｉＣ半導体層の前記第２辺および前記第４辺の外周に沿って配置され、前記第３部分および前記第５部分は、それぞれ前記ＳｉＣ半導体層の前記第３辺および前記第４辺の外周に沿って配置されている。 In one embodiment of the present invention, in a plan view, the second portion and the fourth portion are arranged along the outer periphery of the second side and the fourth side of the SiC semiconductor layer, respectively, and the third portion and the fifth portion are arranged along the outer periphery of the third side and the fourth side of the SiC semiconductor layer, respectively.

本発明の一実施形態では、平面視において、前記ＳｉＣ半導体層の外周部には、前記ゲートフィンガーが形成されていない部分が存在する。 In one embodiment of the present invention, in a plan view, there is a portion of the outer periphery of the SiC semiconductor layer where the gate fingers are not formed.

本発明の一実施形態では、前記ソース層と電気的に接続され、前記ゲートフィンガーに重ならない領域に形成されたソースパッドをさらに含む。 In one embodiment of the present invention, the device further includes a source pad electrically connected to the source layer and formed in an area that does not overlap the gate finger.

本発明の一実施形態では、前記チャネル層と接するとともに前記ＳｉＣ半導体層の裏面まで到達するように形成されたドレイン層と、前記ＳｉＣ半導体層の裏面側で前記ドレイン層と電気的に接続するドレイン電極とをさらに含む。 In one embodiment of the present invention, the device further includes a drain layer that is in contact with the channel layer and is formed to reach the back surface of the SiC semiconductor layer, and a drain electrode that is electrically connected to the drain layer on the back surface side of the SiC semiconductor layer.

本発明の一実施形態では、前記ソース層および前記ドレイン層はｎ型であり、前記チャネル層および前記ピラー層はｐ型である。 In one embodiment of the present invention, the source layer and the drain layer are n-type, and the channel layer and the pillar layer are p-type.

本発明の一実施形態では、前記ソース層および前記ドレイン層はｐ型であり、前記チャネル層および前記ピラー層はｎ型である。 In one embodiment of the present invention, the source layer and the drain layer are p-type, and the channel layer and the pillar layer are n-type.

本発明の一実施形態では、前記ゲートトレンチは、前記非アクティブ領域において前記ＳｉＣ半導体層の表面から掘り下げられかつ前記ＳｉＣ半導体層の表面と前記側面部とが円形面を介して連なっているコンタクトトレンチを含む。 In one embodiment of the present invention, the gate trench includes a contact trench that is dug down from the surface of the SiC semiconductor layer in the non-active region and in which the surface of the SiC semiconductor layer and the side portion are connected via a circular surface.

本発明の一実施形態では、平面視において、複数の前記ゲートトレンチは、前記アクティブ領域においては、格子状に形成され、前記コンタクトトレンチは、ストライプ状に形成されている。 In one embodiment of the present invention, in a plan view, the gate trenches are formed in a lattice pattern in the active region, and the contact trenches are formed in a stripe pattern.

本発明の一実施形態では、前記コンタクトトレンチを含む前記ゲートトレンチは、断面視において、前記側面部は、円形面を介して、前記底面部に連なる様に形成されている。 In one embodiment of the present invention, the gate trench including the contact trench is formed such that, in a cross-sectional view, the side portion is connected to the bottom portion via a circular surface.

本発明の一実施形態では、前記コンタクトトレンチを含む前記ゲートトレンチの前記底面部上の前記ゲート絶縁膜の厚さは、前記コンタクトトレンチを含む前記ゲートトレンチの前記側面部上の前記ゲート絶縁膜の厚さより大きい。 In one embodiment of the present invention, the thickness of the gate insulating film on the bottom portion of the gate trench including the contact trench is greater than the thickness of the gate insulating film on the side portion of the gate trench including the contact trench.

本発明の一実施形態では、前記ゲート絶縁膜は、前記非アクティブ領域においては、前記ＳｉＣ半導体層の表面上にも形成されており、前記ＳｉＣ半導体層の表面上の前記ゲート絶縁膜の厚さは、前記コンタクトトレンチの前記側面部上の前記ゲート絶縁膜の厚さより大きい。 In one embodiment of the present invention, the gate insulating film is also formed on the surface of the SiC semiconductor layer in the non-active region, and the thickness of the gate insulating film on the surface of the SiC semiconductor layer is greater than the thickness of the gate insulating film on the side portion of the contact trench.

本発明の一実施形態では、前記ゲート絶縁膜は、前記コンタクトトレンチの側面上の側面絶縁膜および前記コンタクトトレンチの底面上の底面絶縁膜を一体的に含み、前記側面絶縁膜は、前記コンタクトトレンチの開口端に形成された上部エッジにおいて、前記コンタクトトレンチの内方のみに突出するように、当該側面絶縁膜の他の部分に比べて選択的に厚くなったオーバーハング部を含む。 In one embodiment of the present invention, the gate insulating film integrally includes a side insulating film on the side surface of the contact trench and a bottom insulating film on the bottom surface of the contact trench, and the side insulating film includes an overhang portion at an upper edge formed at the opening end of the contact trench that is selectively thicker than other portions of the side insulating film so as to protrude only inwardly into the contact trench.

本発明の一実施形態は、ＭＯＳＦＥＴが形成されるアクティブ領域と、前記アクティブ領域を取り囲む非アクティブ領域とを有するＳｉＣ半導体層と、前記ＳｉＣ半導体層の表面から掘り下げられかつ側面部および底面部を有する複数のゲートトレンチと、少なくとも前記ゲートトレンチの前記側面部および前記底面部を覆うように形成されたゲート絶縁膜と、前記ゲートトレンチに埋め込まれたゲート電極と、前記アクティブ領域において、前記ゲートトレンチの側面に接するように前記ＳｉＣ半導体層の表面から順に形成されたソース層およびチャネル層と、前記ソース層の表面の一部と前記ゲート電極を覆うように形成された層間絶縁膜と、前記ゲート電極に電気的に接続されたゲートパッドと、前記非アクティブ領域に形成され、前記ゲート電極に電気的に接続されたゲートフィンガーと、前記アクティブ領域において、前記複数のゲートトレンチ間に前記チャネル層と繋がり、且つ、前記ゲートトレンチよりも深く形成されたピラー層と、前記非アクティブ領域において、前記ＳｉＣ半導体層の表面から掘り下げられたコンタクトトレンチと、前記コンタクトトレンチの側面および底面を前記コンタクトトレンチの外方から覆うように形成されたｐ型層とを備え、前記ＳｉＣ半導体層は、平面視において、四角形状であり、前記ゲートパッドは、前記ＳｉＣ半導体層の第１辺の中央部付近に配置されており、前記ゲートフィンガーは、前記ゲートパッドに接続されかつ前記ＳｉＣ半導体層の前記第１辺に沿って延びた第1部分と、前記第１部分における前記第１辺と直交する第２辺側の端から前記第２辺に沿って延びた第２部分と、前記第１部分における前記第１辺と直交する第３辺側の端から前記第３辺に沿って延びた第３部分とを含む、半導体装置を提供する。 One embodiment of the present invention includes a SiC semiconductor layer having an active region in which a MOSFET is formed and a non-active region surrounding the active region, a plurality of gate trenches dug from the surface of the SiC semiconductor layer and having side and bottom portions, a gate insulating film formed to cover at least the side and bottom portions of the gate trenches, a gate electrode embedded in the gate trenches, a source layer and a channel layer formed in the active region from the surface of the SiC semiconductor layer in that order so as to contact the side of the gate trench, an interlayer insulating film formed to cover a portion of the surface of the source layer and the gate electrode, a gate pad electrically connected to the gate electrode, a gate finger formed in the non-active region and electrically connected to the gate electrode, and a gate electrode formed in the active region from the surface of the SiC semiconductor layer. The present invention provides a semiconductor device comprising: a pillar layer connected to the channel layer between the gate trenches and formed deeper than the gate trench; a contact trench dug down from the surface of the SiC semiconductor layer in the inactive region; and a p-type layer formed to cover the side and bottom surfaces of the contact trench from the outside of the contact trench; the SiC semiconductor layer is rectangular in plan view; the gate pad is disposed near the center of a first side of the SiC semiconductor layer; and the gate finger includes a first portion connected to the gate pad and extending along the first side of the SiC semiconductor layer, a second portion extending along the second side from an end of the first portion on a second side perpendicular to the first side, and a third portion extending along the third side from an end of the first portion on a third side perpendicular to the first side.

本発明の一実施形態では、前記コンタクトトレンチは、前記ＳｉＣ半導体層の表面と前記側面部とが円形面を介して連なっている。 In one embodiment of the present invention, the contact trench has a surface of the SiC semiconductor layer and a side portion that are connected via a circular surface.

図１（ａ）（ｂ）は、本発明の一実施形態に係る半導体装置の模式的な平面図であって、図１（ａ）は全体図、図１（ｂ）は内部拡大図をそれぞれ示す。1A and 1B are schematic plan views of a semiconductor device according to an embodiment of the present invention, with FIG. 1A showing an overall view and FIG. 1B showing an internal enlarged view. 図２（ａ）（ｂ）（ｃ）は、前記半導体装置の断面図であって、図２（ａ）は図１（ｂ）の切断線IIａ－IIａでの切断面、図２（ｂ）は図１（ｂ）の切断線IIｂ－IIｂでの切断面、図２（ｃ）は図１（ｂ）の切断線IIｃ－IIｃでの切断面をそれぞれ示す。2(a), (b), and (c) are cross-sectional views of the semiconductor device, where FIG. 2(a) shows a cross section taken along line IIa-IIa in FIG. 1(b), FIG. 2(b) shows a cross section taken along line IIb-IIb in FIG. 1(b), and FIG. 2(c) shows a cross section taken along line IIc-IIc in FIG. 1(b). 図３は、前記半導体装置のゲートフィンガー部の第１の実施形態を示す断面図である。FIG. 3 is a cross-sectional view showing a first embodiment of a gate finger portion of the semiconductor device. 図４は、前記半導体装置のゲートフィンガー部の第２の実施形態を示す断面図である。FIG. 4 is a cross-sectional view showing a second embodiment of the gate finger portion of the semiconductor device. 図５は、前記半導体装置のゲートフィンガー部の第３の実施形態を示す断面図である。FIG. 5 is a cross-sectional view showing a third embodiment of the gate finger portion of the semiconductor device. 図６は、前記半導体装置のゲートフィンガー部の第４の実施形態を示す断面図である。FIG. 6 is a cross-sectional view showing a fourth embodiment of the gate finger portion of the semiconductor device. 図７は、前記半導体装置のゲートフィンガー部の第５の実施形態を示す断面図である。FIG. 7 is a cross-sectional view showing a fifth embodiment of the gate finger portion of the semiconductor device. 図８は、前記半導体装置のゲートフィンガー部の第６の実施形態を示す断面図である。FIG. 8 is a cross-sectional view showing a sixth embodiment of the gate finger portion of the semiconductor device. 図９は、前記半導体装置のゲートフィンガー部の第７の実施形態を示す断面図である。FIG. 9 is a cross-sectional view showing a seventh embodiment of the gate finger portion of the semiconductor device. 図１０は、前記半導体装置の製造方法を説明するためのフロー図である。FIG. 10 is a flow chart for explaining the method for manufacturing the semiconductor device. 図１１は、上部エッジに傾斜面を形成する工程を説明するための図である。FIG. 11 is a diagram for explaining a process of forming an inclined surface on the upper edge. 図１２は、上部エッジに円形面を形成する工程を説明するための図である。FIG. 12 is a diagram for explaining a process for forming a circular surface on the upper edge.

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。 Below, an embodiment of the present invention will be described in detail with reference to the attached drawings.

図１（ａ）（ｂ）は、本発明の一実施形態に係る半導体装置の模式的な平面図であって、図１（ａ）は全体図、図１（ｂ）は内部拡大図をそれぞれ示す。 Figures 1(a) and (b) are schematic plan views of a semiconductor device according to one embodiment of the present invention, with Figure 1(a) showing an overall view and Figure 1(b) showing an enlarged view of the inside.

半導体装置１は、ＳｉＣ（炭化シリコン）を用いたパワーＭＯＳＦＥＴ(Metal-Oxide-Semiconductor Field Effect Transistor)素子（個別素子）を含み、たとえば、図１の紙面における上下方向の長さは１ｍｍ程度である。 The semiconductor device 1 includes a power MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor) element (discrete element) that uses SiC (silicon carbide), and has a length of about 1 mm in the vertical direction on the paper surface of FIG. 1, for example.

図１（ａ）に示すように、半導体装置１は、半導体層の一例としてのＳｉＣ基板２上の中央部に配置され、電界効果トランジスタとして機能するアクティブ領域３と、アクティブ領域３を取り囲む非アクティブ領域としての外周領域４とを備えている。たとえばアルミニウムからなるソースパッド５は、アクティブ領域３のほぼ全域を覆うように形成されている。ソースパッド５は、この実施形態では、平面視正方形状である。ソースパッド５の周縁部には、外周領域４に沿ってソースパッド５の中央領域を取り囲む除去領域６が形成されている。除去領域６は、一部が選択的にソースパッド５の中央領域へ向かって窪んでいる。この窪みに、ゲートパッド７が設置されている。たとえばアルミニウムからなるゲートフィンガー８は、ゲートパッド７から外周領域４に沿って除去領域６全体に渡って延びている。この実施形態では、一対のゲートフィンガー８がゲートパッド７に対して対称な形状で形成されている。 As shown in FIG. 1(a), the semiconductor device 1 is disposed in the center of a SiC substrate 2 as an example of a semiconductor layer, and includes an active region 3 that functions as a field effect transistor, and an outer peripheral region 4 that surrounds the active region 3 as an inactive region. A source pad 5 made of aluminum, for example, is formed so as to cover almost the entire active region 3. In this embodiment, the source pad 5 is square in plan view. A removal region 6 that surrounds the central region of the source pad 5 is formed along the outer peripheral region 4 at the peripheral portion of the source pad 5. A portion of the removal region 6 is selectively recessed toward the central region of the source pad 5. A gate pad 7 is installed in this recess. A gate finger 8 made of aluminum, for example, extends from the gate pad 7 along the outer peripheral region 4 across the entire removal region 6. In this embodiment, a pair of gate fingers 8 are formed in a symmetrical shape with respect to the gate pad 7.

図１（ｂ）に示すように、ソースパッド５等の直下においてＳｉＣ基板２には、ゲートトレンチ９が形成されている。ゲートトレンチ９は、アクティブ領域３および外周領域４に跨って形成されている。ゲートトレンチ９は、アクティブ領域３において格子状に形成され、ＭＯＳＦＥＴのゲートとして利用されるアクティブトレンチ９１と、アクティブトレンチ９１の各端部から外周領域４に引き出されたストライプ状に形成され、アクティブトレンチ９１内のゲート電極１５（後述）へのコンタクトとなるコンタクトトレンチ９２とを含む。コンタクトトレンチ９２は、アクティブトレンチ９１の延長部で構成されている。なお、アクティブトレンチ９１およびコンタクトトレンチ９２のパターンは、これらの形状に限らない。たとえば、アクティブトレンチ９１はストライプ状やハニカム状等であってもよい。また、コンタクトトレンチ９２は格子状やハニカム状等であってもよい。 1B, a gate trench 9 is formed in the SiC substrate 2 directly below the source pad 5, etc. The gate trench 9 is formed across the active region 3 and the peripheral region 4. The gate trench 9 includes an active trench 91 formed in a lattice shape in the active region 3 and used as a gate of the MOSFET, and a contact trench 92 formed in a stripe shape drawn from each end of the active trench 91 to the peripheral region 4 and serving as a contact to a gate electrode 15 (described later) in the active trench 91. The contact trench 92 is configured as an extension of the active trench 91. The patterns of the active trench 91 and the contact trench 92 are not limited to these shapes. For example, the active trench 91 may be striped or honeycomb-shaped. The contact trench 92 may be lattice-shaped or honeycomb-shaped.

アクティブ領域３は、アクティブトレンチ９１によって、さらに多数の単位セル１０に区画されている。アクティブ領域３には、多数の単位セル１０がマトリクス状（行列状）に規則的に配列されることとなる。各単位セル１０の上面には、その中央領域にｐ^＋型チャネルコンタクト層１１が形成され、ｐ^＋型チャネルコンタクト層１１を取り囲むようにｎ^＋型ソース層１２が形成されている。ｎ^＋型ソース層１２は、各単位セル１０の側面（アクティブトレンチ９１の側面）を形成している。 The active region 3 is further divided into a large number of unit cells 10 by active trenches 91. In the active region 3, a large number of unit cells 10 are regularly arranged in a matrix (rows and columns). On the upper surface of each unit cell 10, a p ⁺ type channel contact layer 11 is formed in the central region, and an n ⁺ type source layer 12 is formed so as to surround the p ⁺ type channel contact layer 11. The n ⁺ type source layer 12 forms the side surface of each unit cell 10 (the side surface of the active trench 91).

外周領域４においてゲートフィンガー８は、ストライプ状のコンタクトトレンチ９２を横切る方向に沿って敷設されている。この実施形態では、ゲートフィンガー８は、コンタクトトレンチ９２の長手方向終端部（アクティブトレンチ９１に対して反対側の端部）よりも内側領域に敷設されていて、コンタクトトレンチ９２の終端部はゲートフィンガー８よりも外側にはみ出している。この終端部よりもさらに外側の領域においてＳｉＣ基板２には、外周領域４全周に渡って掘り下げられた低段部１３が形成されている。 In the peripheral region 4, the gate fingers 8 are laid along a direction crossing the stripe-shaped contact trenches 92. In this embodiment, the gate fingers 8 are laid in an inner region than the longitudinal end of the contact trench 92 (the end opposite the active trench 91), and the end of the contact trench 92 protrudes outward beyond the gate fingers 8. In a region further outward than this end, a low step 13 is formed in the SiC substrate 2 that is dug down around the entire circumference of the peripheral region 4.

次に、半導体装置１のアクティブ領域３および外周領域４の基本的な断面構造を説明する。 Next, we will explain the basic cross-sectional structure of the active region 3 and peripheral region 4 of the semiconductor device 1.

図２（ａ）（ｂ）（ｃ）は、前記半導体装置の断面図であって、図２（ａ）は図１（ｂ）の切断線IIａ－IIａでの切断面、図２（ｂ）は図１（ｂ）の切断線IIｂ－IIｂでの切断面、図２（ｃ）は図１（ｂ）の切断線IIｃ－IIｃでの切断面をそれぞれ示す。 Figures 2(a), 2(b), and 2(c) are cross-sectional views of the semiconductor device, with Figure 2(a) showing a cross section taken along line IIa-IIa in Figure 1(b), Figure 2(b) showing a cross section taken along line IIb-IIb in Figure 1(b), and Figure 2(c) showing a cross section taken along line IIc-IIc in Figure 1(b).

前述のように、半導体装置１は、ＳｉＣ基板２を備えている。ＳｉＣ基板２は、この実施形態では、第１導電型としてのｎ型であり、電界効果トランジスタのドレイン領域（ドリフト層）として機能する。 As described above, the semiconductor device 1 includes a SiC substrate 2. In this embodiment, the SiC substrate 2 has a first conductivity type of n-type and functions as a drain region (drift layer) of the field effect transistor.

ＳｉＣ基板２の表面２１側には、ｐ型チャネル層１４が形成されている。ｐ型チャネル層１４内には、ｎ^＋型ソース層１２と、このｎ^＋型ソース層１２に取り囲まれた、第２導電型不純物領域の一例としてのｐ^＋型チャネルコンタクト層１１とが形成されている。ｎ^＋型ソース層１２およびｐ^＋型チャネルコンタクト層１１は共にＳｉＣ基板２の表面２１に露出している。 A p-type channel layer 14 is formed on the surface 21 side of the SiC substrate 2. An n ⁺ -type source layer 12 and a p + -type channel contact layer 11 as an example of a second conductivity type impurity region are formed in the p ^- type channel layer 14 and surrounded by the n ⁺ -type source layer 12. Both the n ⁺ -type source layer 12 and the p ⁺ -type channel contact layer 11 are exposed at the surface 21 of the SiC substrate 2.

また、ＳｉＣ基板２の表面２１側には、ｎ^＋型ソース層１２およびｐ型チャネル層１４を貫通してドレイン領域としてのＳｉＣ基板２に達するゲートトレンチ９が形成されている。ゲートトレンチ９によって、ｐ型チャネル層１４は、たとえば格子配列する多数の単位セル１０に区画されている。 Further, a gate trench 9 is formed on the front surface 21 side of the SiC substrate 2, penetrating the n ⁺ type source layer 12 and the p type channel layer 14 to reach the SiC substrate 2 as a drain region. The gate trench 9 divides the p type channel layer 14 into a large number of unit cells 10 arranged, for example, in a lattice.

そして、ゲートトレンチ９に、たとえばポリシリコンからなるゲート電極１５が埋め込まれており、このゲート電極１５とＳｉＣ基板２との間にゲート絶縁膜１６が介在されている。 A gate electrode 15 made of, for example, polysilicon is embedded in the gate trench 9, and a gate insulating film 16 is interposed between the gate electrode 15 and the SiC substrate 2.

ゲート電極１５は、たとえば図１（ｂ）に斜線ハッチングで示されるように、アクティブ領域３においては、ＳｉＣ基板２の表面２１までゲートトレンチ９（アクティブトレンチ９１）に埋め込まれている。これにより、ゲート電極１５も格子状に形成されており、各単位セル１０の上面はゲート電極１５で覆われずに露出している。一方、外周領域４においては、ゲートトレンチ９（コンタクトトレンチ９２）の開口端からＳｉＣ基板２の表面２１を覆うように形成されたオーバーラップ部１７を有している。オーバーラップ部１７は、この実施形態では、ゲートフィンガー８に沿ってストライプ状のコンタクトトレンチ９２を横切るように形成されている。ゲート絶縁膜１６は、ゲートトレンチ９の側面上の側面絶縁膜１８、底面上の底面絶縁膜１９およびＳｉＣ基板２の表面２１上の平面絶縁膜２０を一体的に含む。この実施形態では、平面絶縁膜２０は、少なくともオーバーラップ部１７とＳｉＣ基板２の表面２１との間に介在されている。 1B, the gate electrode 15 is embedded in the gate trench 9 (active trench 91) up to the surface 21 of the SiC substrate 2 in the active region 3. As a result, the gate electrode 15 is also formed in a lattice shape, and the upper surface of each unit cell 10 is exposed without being covered by the gate electrode 15. On the other hand, the peripheral region 4 has an overlap portion 17 formed so as to cover the surface 21 of the SiC substrate 2 from the opening end of the gate trench 9 (contact trench 92). In this embodiment, the overlap portion 17 is formed so as to cross the stripe-shaped contact trench 92 along the gate finger 8. The gate insulating film 16 integrally includes a side insulating film 18 on the side of the gate trench 9, a bottom insulating film 19 on the bottom, and a planar insulating film 20 on the surface 21 of the SiC substrate 2. In this embodiment, the planar insulating film 20 is interposed at least between the overlap portion 17 and the surface 21 of the SiC substrate 2.

アクティブ領域３において、ゲート電極１５は、ｎ^＋型ソース層１２とドレイン領域としてのＳｉＣ基板２との間に跨っていて、ｐ型チャネル層１４の表面（アクティブトレンチ９１の側面）における反転層（チャネル）の形成を制御する。すなわち、この半導体装置１は、いわゆるトレンチゲート型構造のＭＯＳＦＥＴを有している。 In the active region 3, the gate electrode 15 straddles between the n ⁺ type source layer 12 and the SiC substrate 2 serving as the drain region, and controls the formation of an inversion layer (channel) on the surface (side surface of the active trench 91) of the p type channel layer 14. That is, the semiconductor device 1 has a MOSFET with a so-called trench gate structure.

また、アクティブ領域３では、ドレイン領域としてのＳｉＣ基板２内にｐ型ピラー層２２が形成されている。ｐ型ピラー層２２は、各単位セル１０のｐ型チャネル層１４の内方の領域に形成されている。より具体的には、この実施形態では、ｐ型ピラー層２２は、ｐ型チャネル層１４のほぼ中央の領域において、たとえばｐ型チャネル層１４と相似形（図１（ｂ）のレイアウトでは平面視四角形）に形成されている。ｐ型ピラー層２２は、ｐ型チャネル層１４に連なるように形成されており、ドレイン領域としてのＳｉＣ基板２において、ｐ型チャネル層１４よりも深い位置までＳｉＣ基板２の裏面に向かって延びている。すなわち、ｐ型ピラー層２２は、ほぼ柱状（図１（ｂ）のレイアウトではほぼ四角柱状）に形成されている。これにより、ＳｉＣ基板２には、適当なピッチで配列されたｐ型ピラー層２２と、互いに隣り合うｐ型ピラー層２２の間に挟まれたｎ型ドレイン領域としてのＳｉＣ基板２とが表面２１に沿う方向に交互に配列されている。 In addition, in the active region 3, a p-type pillar layer 22 is formed in the SiC substrate 2 as the drain region. The p-type pillar layer 22 is formed in a region inside the p-type channel layer 14 of each unit cell 10. More specifically, in this embodiment, the p-type pillar layer 22 is formed in a substantially central region of the p-type channel layer 14, for example, in a shape similar to the p-type channel layer 14 (a square shape in a plan view in the layout of FIG. 1B). The p-type pillar layer 22 is formed so as to be continuous with the p-type channel layer 14, and extends toward the back surface of the SiC substrate 2 to a position deeper than the p-type channel layer 14 in the SiC substrate 2 as the drain region. That is, the p-type pillar layer 22 is formed in a substantially columnar shape (a substantially square pillar shape in the layout of FIG. 1B). As a result, the SiC substrate 2 has p-type pillar layers 22 arranged at an appropriate pitch and the SiC substrate 2 serving as n-type drain regions sandwiched between adjacent p-type pillar layers 22 arranged alternately in a direction along the surface 21.

ＳｉＣ基板２の表面２１には、たとえば酸化シリコンからなる層間膜２３が形成されている。層間膜２３には、アクティブ領域３において、ｐ型チャネル層１４の中央領域にコンタクトホール２４が選択的に形成されている。このコンタクトホール２４は、ｐ^＋型チャネルコンタクト層１１およびその周囲のｎ^＋型ソース層１２の一部を選択的に露出させることができる領域に形成されている。また、図１（ｂ）に示すように、層間膜２３には、外周領域４において、ゲートフィンガー８の直下にコンタクトホール２５が選択的に形成されている。この実施形態では、コンタクトホール２５は、ゲートフィンガー８の幅方向中央において、外周領域４に沿ってアクティブ領域３を取り囲む直線状に形成されている。 An interlayer film 23 made of, for example, silicon oxide is formed on the surface 21 of the SiC substrate 2. In the interlayer film 23, a contact hole 24 is selectively formed in the central region of the p-type channel layer 14 in the active region 3. The contact hole 24 is formed in a region that can selectively expose the p ⁺ -type channel contact layer 11 and a part of the n ⁺ -type source layer 12 therearound. In addition, as shown in FIG. 1B, a contact hole 25 is selectively formed in the interlayer film 23 directly below the gate finger 8 in the peripheral region 4. In this embodiment, the contact hole 25 is formed in a straight line surrounding the active region 3 along the peripheral region 4 at the center in the width direction of the gate finger 8.

層間膜２３上には、ソースパッド５およびゲートフィンガー８（ゲートパッド７）が形成されている。ソースパッド５は、全てのコンタクトホール２４に一括して入り込んでいて、各単位セル１０においてｎ^＋型ソース層１２およびｐ^＋型チャネルコンタクト層１１に接続されている。したがって、ｎ^＋型ソース層１２は、ソースパッド５と同電位となる。また、ｐ型チャネル層１４は、ｐ^＋型チャネルコンタクト層１１を介してソースパッド５に接続されるので、このソースパッド５と同電位となる。ゲートフィンガー８は、コンタクトホール２５に入り込んでいて、ゲート電極１５のオーバーラップ部１７に接続されている。したがって、アクティブトレンチ９１に埋め込まれたゲート電極１５は、オーバーラップ部１７を介してゲートフィンガー８に接続されるので、ゲートフィンガー８（ゲートパッド７）と同電位となる。 On the interlayer film 23, a source pad 5 and a gate finger 8 (gate pad 7) are formed. The source pad 5 is inserted into all the contact holes 24 at once, and is connected to the n ⁺ type source layer 12 and the p ⁺ type channel contact layer 11 in each unit cell 10. Therefore, the n ⁺ type source layer 12 has the same potential as the source pad 5. In addition, the p type channel layer 14 is connected to the source pad 5 via the p ⁺ type channel contact layer 11, and therefore has the same potential as the source pad 5. The gate finger 8 is inserted into the contact hole 25, and is connected to the overlap portion 17 of the gate electrode 15. Therefore, the gate electrode 15 embedded in the active trench 91 is connected to the gate finger 8 via the overlap portion 17, and therefore has the same potential as the gate finger 8 (gate pad 7).

そして、このような構成の半導体装置１では、ゲートフィンガー８にオン電圧を印加すると、これによってゲート電極１５のオーバーラップ部１７にもオン電圧がかかる。そのため、オーバーラップ部１７から発生する電界がコンタクトトレンチ９２の上部エッジに集中しやすい。その結果、コンタクトトレンチ９２の上部エッジにおいてゲート絶縁膜１６が絶縁破壊するおそれがある。そこで、本願発明者らは、このようなゲート絶縁膜１６の絶縁破壊を防止可能な構造として、図３～図９に示す構造を見出した。 In the semiconductor device 1 configured as described above, when an on-voltage is applied to the gate finger 8, the on-voltage is also applied to the overlap portion 17 of the gate electrode 15. This means that the electric field generated from the overlap portion 17 tends to concentrate at the upper edge of the contact trench 92. As a result, there is a risk of dielectric breakdown of the gate insulating film 16 at the upper edge of the contact trench 92. The inventors of the present application therefore discovered the structure shown in Figures 3 to 9 as a structure capable of preventing such dielectric breakdown of the gate insulating film 16.

図３～図９は、前記半導体装置のゲートフィンガー部の第１～７の実施形態を示す断面図である。図４～図９において、各図よりも前述した図に示された各部と対応する部分には同一の参照符号を付して示す。 Figures 3 to 9 are cross-sectional views showing first to seventh embodiments of the gate finger portion of the semiconductor device. In Figures 4 to 9, parts corresponding to those shown in the figures described above are denoted by the same reference numerals.

図３に示すように、第１の実施形態では、側面絶縁膜１８は、コンタクトトレンチ９２の上部エッジ２６においてコンタクトトレンチ９２の内方へ突出するように、当該側面絶縁膜１８の他の部分に比べて選択的に厚くなったオーバーハング部２７を含んでいる。ここで、上部エッジ２６は、コンタクトトレンチ９２の側面とＳｉＣ基板２の表面２１とが交わってできる交線を含む角部のことである。 As shown in FIG. 3, in the first embodiment, the side insulating film 18 includes an overhang portion 27 that is selectively thicker than other portions of the side insulating film 18 at the upper edge 26 of the contact trench 92 so as to protrude inward into the contact trench 92. Here, the upper edge 26 refers to a corner that includes the intersection line formed by the intersection of the side of the contact trench 92 and the surface 21 of the SiC substrate 2.

このオーバーハング部２７によって、上部エッジ２６におけるゲート絶縁膜１６の耐圧を向上させることができる。そのため、ゲートのオン時に上部エッジ２６に電界が集中しても、上部エッジ２６でのゲート絶縁膜１６の絶縁破壊を防止することができる。その結果、ゲートオン電圧に対する信頼性を向上させることができる。 This overhang portion 27 can improve the breakdown voltage of the gate insulating film 16 at the upper edge 26. Therefore, even if an electric field concentrates at the upper edge 26 when the gate is on, it is possible to prevent dielectric breakdown of the gate insulating film 16 at the upper edge 26. As a result, reliability against gate-on voltage can be improved.

また、ゲート絶縁膜１６の各部の厚さの関係について、底面絶縁膜１９の厚さｔ_２が平面絶縁膜２０の厚さｔ_１以上であり（ｔ_２≧ｔ_１）、厚さｔ_１，ｔ_２が共に側面絶縁膜１８（オーバーハング部２７を除く）の厚さｔ_３に比べて大きいことが好ましい。つまり、ｔ_２≧ｔ_１＞ｔ_３の関係を満たしている。 Regarding the relationship of the thicknesses of the various parts of the gate insulating film 16, it is preferable that the thickness _t2 of the bottom insulating film 19 is equal to or greater than the thickness _t1 of the planar insulating film 20 ( _t2 ≥ _t1 ), and that both thicknesses _t1 and _t2 are greater than the thickness _t3 of the side insulating film 18 (excluding the overhanging portion 27). In other words, the relationship _t2 ≥ _t1 > _t3 is satisfied.

この構成によって、底面絶縁膜１９を介して互いに向かい合うゲート電極１５とｎ型ドレイン領域としてのＳｉＣ基板２とによって構成されるキャパシタの容量を低減することができる。その結果、ゲート全体としての容量（ゲート容量）を低減することができる。また、底面絶縁膜１９の耐圧を向上させることができるので、ゲートのオフ時における底面絶縁膜１９の絶縁破壊を防止することもできる。また、平面絶縁膜２０も厚いので、平面絶縁膜２０を介して互いに向かい合うゲート電極１５（オーバーラップ部１７）とｎ型ドレイン領域としてのＳｉＣ基板２とによって構成されるキャパシタの容量を低減することができる。その結果、ゲート全体としての容量（ゲート容量）を低減することができる。 This configuration makes it possible to reduce the capacitance of the capacitor formed by the gate electrode 15 and the SiC substrate 2 as the n-type drain region, which face each other through the bottom insulating film 19. As a result, the capacitance of the entire gate (gate capacitance) can be reduced. In addition, since the withstand voltage of the bottom insulating film 19 can be improved, it is also possible to prevent dielectric breakdown of the bottom insulating film 19 when the gate is off. In addition, since the planar insulating film 20 is also thick, it is possible to reduce the capacitance of the capacitor formed by the gate electrode 15 (overlap portion 17) and the SiC substrate 2 as the n-type drain region, which face each other through the planar insulating film 20. As a result, the capacitance of the entire gate (gate capacitance) can be reduced.

また、コンタクトトレンチ９２の底部における下部エッジが、コンタクトトレンチ９２の側面と底面とを連ならせる円形面２８である。つまり、コンタクトトレンチ９２の下部エッジが鋭くなっておらず、円形面２８によって丸みを帯びている。 In addition, the lower edge at the bottom of the contact trench 92 is a circular surface 28 that connects the side and bottom surfaces of the contact trench 92. In other words, the lower edge of the contact trench 92 is not sharp, but is rounded by the circular surface 28.

この構成によって、ゲートのオフ時に下部エッジにかかる電界を円形面２８内に分散させることができるので、下部エッジでの電界集中を緩和することができる。 This configuration allows the electric field acting on the lower edge when the gate is off to be dispersed within the circular surface 28, thereby mitigating electric field concentration at the lower edge.

図４に示す第２の実施形態では、図３の構成に加えてさらに、コンタクトトレンチ９２の上部エッジ２６が、ＳｉＣ基板２の表面２１とコンタクトトレンチ９２の側面とを連ならせる傾斜面２９となっている。つまり、コンタクトトレンチ９２の上部エッジ２６が面取りされた形状となっている。 In the second embodiment shown in FIG. 4, in addition to the configuration of FIG. 3, the upper edge 26 of the contact trench 92 is an inclined surface 29 that connects the surface 21 of the SiC substrate 2 to the side of the contact trench 92. In other words, the upper edge 26 of the contact trench 92 has a chamfered shape.

この構成によって、ゲートのオン時に上部エッジ２６にかかる電界を傾斜面２９内に分散させることができるので、上部エッジ２６での電界集中を緩和することができる。 This configuration allows the electric field applied to the upper edge 26 when the gate is on to be dispersed within the inclined surface 29, thereby mitigating electric field concentration at the upper edge 26.

図５に示す第３の実施形態では、図３の構成に加えてさらに、コンタクトトレンチ９２の上部エッジ２６が、ＳｉＣ基板２の表面２１とコンタクトトレンチ９２の側面とを連ならせる円形面３０となっている。つまり、コンタクトトレンチ９２の上部エッジ２６が鋭くなっておらず、円形面３０によって丸みを帯びている。 In the third embodiment shown in FIG. 5, in addition to the configuration of FIG. 3, the upper edge 26 of the contact trench 92 is a circular surface 30 that connects the surface 21 of the SiC substrate 2 to the side of the contact trench 92. In other words, the upper edge 26 of the contact trench 92 is not sharp, but is rounded by the circular surface 30.

この構成によって、ゲートのオン時に上部エッジ２６にかかる電界を円形面３０内に分散させることができるので、上部エッジ２６での電界集中を緩和することができる。 This configuration allows the electric field applied to the upper edge 26 when the gate is on to be dispersed within the circular surface 30, thereby reducing electric field concentration at the upper edge 26.

図６に示す第４の実施形態では、図４の構成に加えてさらに、ＳｉＣ基板２の表面２１側に、アクティブ領域３のｐ型チャネル層１４（図２（ａ）参照）と同じ深さ位置に形成された第２導電型層としてのｐ型層３１が形成されている。 In the fourth embodiment shown in FIG. 6, in addition to the configuration of FIG. 4, a p-type layer 31 is formed as a second conductive type layer on the surface 21 side of the SiC substrate 2 at the same depth as the p-type channel layer 14 (see FIG. 2(a)) of the active region 3.

この構成によって、外周領域４のｐ型層３１を、アクティブ領域３のｐ型チャネル層１４と同一の工程で形成することができるので、半導体装置１の製造工程を簡略化することができる。また、ゲート絶縁膜１６とｎ型ドレイン領域としてのＳｉＣ基板２との接触面積を減らすことができるので、リーク電流を低減することができ、ゲート容量を低減することもできる。 This configuration allows the p-type layer 31 in the peripheral region 4 to be formed in the same process as the p-type channel layer 14 in the active region 3, simplifying the manufacturing process of the semiconductor device 1. In addition, the contact area between the gate insulating film 16 and the SiC substrate 2 as the n-type drain region can be reduced, reducing the leakage current and the gate capacitance.

図７に示す第５の実施形態では、図６の構成に加えてさらに、ｐ型層３１内に、アクティブ領域３のｎ^＋型ソース層１２（図２（ａ）参照）と同じ深さ位置に形成された第１導電型層としてのｎ^＋型層３２が形成されている。 In the fifth embodiment shown in Figure 7, in addition to the configuration of Figure 6, an n ⁺ type layer 32 is formed as a first conductivity type layer in the p-type layer 31 at the same depth position as the n ⁺ type source layer 12 (see Figure 2 (a)) of the active region 3.

この構成によって、外周領域４のｎ^＋型層３２を、アクティブ領域３のｎ^＋型ソース層１２と同一の工程で形成することができるので、半導体装置１の製造工程を簡略化することができる。 With this configuration, the n ⁺ type layer 32 in the peripheral region 4 can be formed in the same process as the n ⁺ type source layer 12 in the active region 3, thereby simplifying the manufacturing process of the semiconductor device 1.

図８に示す第６の実施形態では、図６の構成に加えてさらに、ｐ型層３１に連なるように、アクティブ領域３のｐ型ピラー層２２と同じ深さ位置に形成された底部第２導電型層としての底部ｐ型層３３が形成されている。底部ｐ型層３３は、ｐ型層３１の下方でコンタクトトレンチ９２に露出するドレイン領域としてのＳｉＣ基板２が隠れるように、コンタクトトレンチ９２の底面および側面に形成されている。底部ｐ型層３３は、コンタクトトレンチ９２の側面においてｐ型層３１に連続している。 In the sixth embodiment shown in FIG. 8, in addition to the configuration of FIG. 6, a bottom p-type layer 33 is formed as a bottom second conductivity type layer at the same depth as the p-type pillar layer 22 of the active region 3 so as to be continuous with the p-type layer 31. The bottom p-type layer 33 is formed on the bottom and side surfaces of the contact trench 92 so as to hide the SiC substrate 2 as a drain region exposed in the contact trench 92 below the p-type layer 31. The bottom p-type layer 33 is continuous with the p-type layer 31 on the side surface of the contact trench 92.

この構成によって、底部ｐ型層３３とｎ型ドレイン領域としてのＳｉＣ基板２との接合（ｐｎ接合）によって生じる空乏層を、コンタクトトレンチ９２付近に発生させることができる。そして、この空乏層の存在によって、等電位面をゲート絶縁膜１６から遠ざけることができる。その結果、コンタクトトレンチ９２の底部においてゲート絶縁膜１６にかかる電界を緩和することができる。さらに、外周領域４の底部ｐ型層３３を、アクティブ領域３のｐ型ピラー層２２と同一の工程で形成することができるので、半導体装置１の製造工程を簡略化することもできる。この底部ｐ型層３３は、図９に示す第７実施形態のように、図７の構成と組み合わされてもよい。 With this configuration, a depletion layer caused by the junction (pn junction) between the bottom p-type layer 33 and the SiC substrate 2 as the n-type drain region can be generated near the contact trench 92. The presence of this depletion layer can move the equipotential surface away from the gate insulating film 16. As a result, the electric field applied to the gate insulating film 16 at the bottom of the contact trench 92 can be relaxed. Furthermore, since the bottom p-type layer 33 of the peripheral region 4 can be formed in the same process as the p-type pillar layer 22 of the active region 3, the manufacturing process of the semiconductor device 1 can be simplified. This bottom p-type layer 33 may be combined with the configuration of FIG. 7, as in the seventh embodiment shown in FIG. 9.

なお、ここでは図示しなかったが、図３～図９に示したオーバーハング部２７、円形面２８、傾斜面２９、円形面３０は、アクティブトレンチ９１にも同様に形成されていてもよい。 Although not shown here, the overhang portion 27, the circular surface 28, the inclined surface 29, and the circular surface 30 shown in Figures 3 to 9 may also be formed in the active trench 91 in a similar manner.

図１０は、前記半導体装置の製造方法を説明するためのフロー図である。 Figure 10 is a flow diagram for explaining the manufacturing method of the semiconductor device.

半導体装置１を製造するには、たとえば、ＳｉＣ基板２の表面２１に選択的に不純物を注入し、アニール処理する（ステップＳ１）。これにより、ｐ型チャネル層１４、ｎ^＋型ソース層１２、ｐ^＋型チャネルコンタクト層１１等の不純物領域が形成される。次に、所定パターンでＳｉＣ基板２を表面２１からエッチングすることによって、ＳｉＣ基板２にゲートトレンチ９（アクティブトレンチ９１およびコンタクトトレンチ９２）が形成される（ステップＳ２）。 To manufacture the semiconductor device 1, for example, impurities are selectively implanted into the surface 21 of the SiC substrate 2 and annealed (step S1). This forms impurity regions such as the p-type channel layer 14, the n ⁺ -type source layer 12, and the p ⁺ -type channel contact layer 11. Next, the SiC substrate 2 is etched from the surface 21 in a predetermined pattern to form the gate trenches 9 (active trenches 91 and contact trenches 92) in the SiC substrate 2 (step S2).

次の工程は、ゲート絶縁膜１６の形成である（ステップＳ３）。ゲート絶縁膜１６の形成は、コンタクトトレンチ９２の上部エッジ２６において他の部分に比べて選択的に厚くなるオーバーハング部２７が形成されるように、所定の条件（ガス流量、ガス種、ガス比率、ガス供給時間等）下でのＣＶＤ法を用いてゲートトレンチ９内に絶縁材料を堆積させる。これによって、オーバーハング部２７を有するゲート絶縁膜１６が形成される。 The next step is the formation of the gate insulating film 16 (step S3). The gate insulating film 16 is formed by depositing an insulating material in the gate trench 9 using a CVD method under predetermined conditions (gas flow rate, gas type, gas ratio, gas supply time, etc.) so that an overhang portion 27 that is selectively thicker at the upper edge 26 of the contact trench 92 compared to other portions is formed. This results in the formation of the gate insulating film 16 having the overhang portion 27.

ここで、図４および図６～図９に示したように上部エッジ２６に傾斜面２９を形成する場合には、ゲートトレンチ９の形成後ゲート絶縁膜１６の形成前に、ＳｉＣ基板２を熱酸化する。具体的には、図１１に示すように、ＳｉＣ基板２を熱酸化することによって、犠牲酸化膜３４が形成される。犠牲酸化膜３４の形成に際して、コンタクトトレンチ９２近傍では、ＳｉＣ基板２の表面２１およびコンタクトトレンチ９２の側面の両方から一様に酸化が始まる。そのため、上部エッジ２６ではＳｉＣ基板２の表面２１から進行した酸化膜と、コンタクトトレンチ９２の側面から進行した酸化膜が、他の領域に比べて先に一体化する。これによって一体化した酸化膜の下方に傾斜面２９が形成されることとなる。その後、犠牲酸化膜３４を除去し、ゲート絶縁膜１６をＣＶＤ法で形成すればよい。 Here, when the inclined surface 29 is formed on the upper edge 26 as shown in FIG. 4 and FIG. 6 to FIG. 9, the SiC substrate 2 is thermally oxidized after the gate trench 9 is formed and before the gate insulating film 16 is formed. Specifically, as shown in FIG. 11, the SiC substrate 2 is thermally oxidized to form a sacrificial oxide film 34. When the sacrificial oxide film 34 is formed, oxidation begins uniformly from both the surface 21 of the SiC substrate 2 and the side of the contact trench 92 near the contact trench 92. Therefore, at the upper edge 26, the oxide film that has progressed from the surface 21 of the SiC substrate 2 and the oxide film that has progressed from the side of the contact trench 92 are integrated earlier than in other regions. As a result, the inclined surface 29 is formed below the integrated oxide film. Thereafter, the sacrificial oxide film 34 is removed, and the gate insulating film 16 is formed by the CVD method.

この図１１の手法を採用する場合、図６～図９のようにＳｉＣ基板２の表面２１側にｐ型層３１やｎ^＋型層３２が形成されていれば、当該部分においてはドレイン領域としてのＳｉＣ基板２よりも熱酸化レートが速くなるので、より簡単に傾斜面２９を形成することができる。 When the technique of FIG. 11 is adopted, if a p-type layer 31 or an n ⁺ -type layer 32 is formed on the surface 21 side of the SiC substrate 2 as shown in FIGS. 6 to 9 , the thermal oxidation rate in that portion will be faster than that of the SiC substrate 2 serving as the drain region, and therefore the inclined surface 29 can be formed more easily.

一方、図５に示したように上部エッジ２６に円形面３０を形成する場合には、ゲートトレンチ９の形成後ゲート絶縁膜１６の形成前に、ＳｉＣ基板２をＨ_２アニール処理する。具体的には、図１２に示すように、ＳｉＣ基板２に対して１４００℃以上でＨ_２アニール（Ｈ_２エッチング）を施すことによって、上部エッジ２６に円形面３０が形成される。 On the other hand, when the circular surface 30 is formed on the upper edge 26 as shown in Fig. 5, the SiC substrate 2 is subjected to _H2 annealing treatment after the gate trench 9 is formed and before the gate insulating film 16 is formed. Specifically, as shown in Fig. 12, the SiC substrate 2 is subjected to _H2 annealing ( _H2 etching) at 1400°C or higher to form the circular surface 30 on the upper edge 26.

再び図１０に戻って、ゲート絶縁膜１６の形成後、ゲートトレンチ９を埋め戻し、ゲートトレンチ９全体が隠れるまでポリシリコンを堆積する（ステップＳ４）。そして、堆積したポリシリコンをパターニングすることによって、アクティブ領域３においてはアクティブトレンチ９１外のポリシリコンを除去し、同時に、外周領域４においてはポリシリコンをオーバーラップ部１７として残存させる。 Returning to FIG. 10, after the gate insulating film 16 is formed, the gate trench 9 is backfilled and polysilicon is deposited until the entire gate trench 9 is covered (step S4). The deposited polysilicon is then patterned to remove the polysilicon outside the active trench 91 in the active region 3, while at the same time leaving the polysilicon as the overlap portion 17 in the peripheral region 4.

次に、ＣＶＤ法によって、ＳｉＣ基板２上に、層間膜２３を形成する（ステップＳ５）。次に、層間膜２３をパターニングすることによって、コンタクトホール２４およびコンタクトホール２５を同時に形成する（ステップＳ６）。 Next, the interlayer film 23 is formed on the SiC substrate 2 by the CVD method (step S5). Next, the interlayer film 23 is patterned to simultaneously form the contact holes 24 and 25 (step S6).

次に、スパッタ法、蒸着法によって、層間膜２３上にアルミニウム等の金属材料を堆積させる（ステップＳ７）。これにより、ソースパッド５、ゲートパッド７およびゲートフィンガー８が形成される。以上の工程等を経て、図１に示す半導体装置１が得られる。 Next, a metal material such as aluminum is deposited on the interlayer film 23 by sputtering or vapor deposition (step S7). This forms the source pad 5, gate pad 7, and gate finger 8. Through the above steps, the semiconductor device 1 shown in FIG. 1 is obtained.

以上、本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することも可能である。 Although the embodiment of the present invention has been described above, the present invention can also be implemented in other forms.

たとえば、前述の半導体装置１の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。 For example, a configuration in which the conductivity type of each semiconductor portion of the semiconductor device 1 described above is inverted may be adopted. For example, in the semiconductor device 1, the p-type portion may be n-type, and the n-type portion may be p-type.

また、半導体装置１に採用される半導体は、ＳｉＣに限らず、たとえば、Ｓｉ、ＧａＮ、ダイヤモンド等であってもよい。 In addition, the semiconductor used in the semiconductor device 1 is not limited to SiC, but may be, for example, Si, GaN, diamond, etc.

また、オーバーラップ部１７は、外周領域４に限らず、アクティブ領域３に形成されていてもよい。たとえば、各単位セル１０の上面が隠れない程度にアクティブトレンチ９１の開口端の周囲のみを覆うことによって、アクティブ領域３にもオーバーラップ部１７を形成してもよい。この場合、アクティブトレンチ９１にもオーバーハング部２７を形成しておけば、前述と同様の耐圧向上効果を得ることができる。すなわち、ゲートフィンガー８の直下の構造は、本発明のオーバーハング部２７による耐圧向上の効果を示す一例に過ぎず、同様の効果を得ることができる構造であれば、ゲートフィンガー部だけに限らない。 The overlap portion 17 may also be formed in the active region 3, not limited to the peripheral region 4. For example, the overlap portion 17 may also be formed in the active region 3 by covering only the periphery of the open end of the active trench 91 to the extent that the upper surface of each unit cell 10 is not hidden. In this case, if an overhang portion 27 is also formed in the active trench 91, the same effect of improving breakdown voltage as described above can be obtained. In other words, the structure directly below the gate finger 8 is merely one example showing the effect of improving breakdown voltage by the overhang portion 27 of the present invention, and is not limited to the gate finger portion as long as the structure can achieve the same effect.

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 In addition, various design changes may be made within the scope of the claims.

１半導体装置
２ＳｉＣ基板
２１表面
３アクティブ領域
４外周領域
８ゲートフィンガー
９ゲートトレンチ
９１アクティブトレンチ
９２コンタクトトレンチ
１２ｎ^＋型ソース層
１４ｐ型チャネル層
１５ゲート電極
１６ゲート絶縁膜
１７オーバーラップ部
１８側面絶縁膜
１９底面絶縁膜
２０平面絶縁膜
２２ｐ型ピラー層
２３層間膜
２６上部エッジ
２７オーバーハング部
２８円形面
２９傾斜面
３０円形面
３１ｐ型層
３２ｎ^＋型層
３３底部ｐ型層
３４犠牲酸化膜 REFERENCE SIGNS LIST 1 semiconductor device 2 SiC substrate 21 surface 3 active region 4 peripheral region 8 gate finger 9 gate trench 91 active trench 92 contact trench 12 n ⁺ type source layer 14 p type channel layer 15 gate electrode 16 gate insulating film 17 overlapping portion 18 side insulating film 19 bottom insulating film 20 planar insulating film 22 p type pillar layer 23 interlayer film 26 upper edge 27 overhang portion 28 circular surface 29 inclined surface 30 circular surface 31 p type layer 32 n ⁺ type layer 33 bottom p type layer 34 sacrificial oxide film

本発明の一実施形態は、トランジスタが形成されるアクティブ領域と、前記アクティブ領域を取り囲む非アクティブ領域とを有するＳｉＣ半導体層と、前記ＳｉＣ半導体層の表面から掘り下げられかつ側面部および底面部を有する複数のゲートトレンチと、少なくとも前記ゲートトレンチの前記側面部および前記底面部を覆うように形成されたゲート絶縁膜と、前記ゲートトレンチに埋め込まれたゲート電極と、前記アクティブ領域において、前記ゲートトレンチの側面に接するように前記ＳｉＣ半導体層の表面から順に形成されたソース層およびチャネル層と、前記ソース層の表面の一部と前記ゲート電極を覆うように形成された層間絶縁膜と、前記ゲート電極に電気的に接続されたゲートパッドと、前記非アクティブ領域に形成され、前記ゲート電極に電気的に接続されたゲートフィンガーと、前記アクティブ領域において、前記複数のゲートトレンチ間に前記チャネル層と繋がり、且つ、前記ゲートトレンチよりも深く形成されたピラー層とを備え、前記ＳｉＣ半導体層は、平面視において、四角形状であり、前記ゲートパッドは、前記ＳｉＣ半導体層の第１辺に沿って配置されており、前記ゲートフィンガーは、前記ゲートパッドに接続されかつ前記ＳｉＣ半導体層の前記第１辺に沿って延びた第1部分と、前記第１部分における前記第１辺と直交する第２辺の端から前記第２辺に沿って延びた第２部分とを含み、前記ゲート電極は、前記非アクティブ領域において、前記ゲートトレンチの開口端から前記ＳｉＣ半導体層の表面を覆うように形成されたオーバーラップ部をさらに有しており、前記ゲート絶縁膜は、前記非アクティブ領域において、前記ＳｉＣ半導体層の表面上に形成された平面絶縁膜を含み、前記平面絶縁膜は、少なくとも前記オーバーラップ部と前記ＳｉＣ半導体層の表面との間に介在されている、半導体装置を提供する。 An embodiment of the present invention includes a SiC semiconductor layer having an active region in which a transistor is formed and a non-active region surrounding the active region, a plurality of gate trenches dug down from a surface of the SiC semiconductor layer and having side portions and a bottom portion, a gate insulating film formed so as to cover at least the side portions and the bottom portions of the gate trenches, a gate electrode embedded in the gate trenches, a source layer and a channel layer formed in this order from a surface of the SiC semiconductor layer so as to contact a side surface of the gate trench in the active region, an interlayer insulating film formed so as to cover a part of a surface of the source layer and the gate electrode, a gate pad electrically connected to the gate electrode, a gate finger formed in the non-active region and electrically connected to the gate electrode, and and a pillar layer formed deeper than the gate trench, the SiC semiconductor layer being rectangular in plan view, the gate pad being arranged along a first side of the SiC semiconductor layer, the gate finger including a first portion connected to the gate pad and extending along the first side of the SiC semiconductor layer, and a second portion extending along the second side from an end of a second side of the first portion perpendicular to the first side , the gate electrode further having an overlap portion formed in the non-active region from an opening end of the gate trench to cover a surface of the SiC semiconductor layer, and the gate insulating film including a planar insulating film formed on the surface of the SiC semiconductor layer in the non-active region, the planar insulating film being interposed between at least the overlap portion and the surface of the SiC semiconductor layer .

本発明の一実施形態では、前記平面絶縁膜の厚さは、前記ゲートトレンチの前記側面部上の前記ゲート絶縁膜の厚さより大きい。 In one embodiment of the present invention , the thickness of the planar insulating film is greater than the thickness of the gate insulating film on the side portions of the gate trench.

本発明の一実施形態では、前記ゲートトレンチの上部エッジに円形面が形成されている。 In one embodiment of the present invention, a circular surface is formed on the upper edge of the gate trench.

本発明の一実施形態では、前記ゲートトレンチは、前記非アクティブ領域において前記ＳｉＣ半導体層の表面から掘り下げられているコンタクトトレンチを含む。 In one embodiment of the invention, the gate trench comprises a contact trench recessed from the surface of the SiC semiconductor layer in the non-active area.

本発明の一実施形態では、平面視において、前記コンタクトトレンチは、ストライプ状に形成されている。 In one embodiment of the present invention, the contact trenches are formed in a stripe shape in a plan view.

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。この明細書からはさらに以下のような特徴が抽出され得る。
「Ａ１」トランジスタが形成されるアクティブ領域と、前記アクティブ領域を取り囲む非アクティブ領域とを有するＳｉＣ半導体層と、
前記ＳｉＣ半導体層の表面から掘り下げられかつ側面部および底面部を有する複数のゲートトレンチと、
少なくとも前記ゲートトレンチの前記側面部および前記底面部を覆うように形成されたゲート絶縁膜と、
前記ゲートトレンチに埋め込まれたゲート電極と、
前記アクティブ領域において、前記ゲートトレンチの側面に接するように前記ＳｉＣ半導体層の表面から順に形成されたソース層およびチャネル層と、
前記ソース層の表面の一部と前記ゲート電極を覆うように形成された層間絶縁膜と、
前記ゲート電極に電気的に接続されたゲートパッドと、
前記非アクティブ領域に形成され、前記ゲート電極に電気的に接続されたゲートフィンガーと、
前記アクティブ領域において、前記複数のゲートトレンチ間に前記チャネル層と繋がり、且つ、前記ゲートトレンチよりも深く形成されたピラー層とを備え、
前記ＳｉＣ半導体層は、平面視において、四角形状であり、
前記ゲートパッドは、前記ＳｉＣ半導体層の第１辺の中央部付近に配置されており、
前記ゲートフィンガーは、前記ゲートパッドに接続されかつ前記ＳｉＣ半導体層の前記第１辺に沿って延びた第1部分と、前記第１部分における前記第１辺と直交する第２辺側の端から前記第２辺に沿って延びた第２部分と、前記第１部分における前記第１辺と直交する第３辺側の端から前記第３辺に沿って延びた第３部分とを含む、半導体装置。
「Ａ２」前記ゲートトレンチの一部は、前記アクティブ領域から前記ゲートフィンガーの下方に延びている、「Ａ１」に記載の半導体装置。
「Ａ３」前記ゲートトレンチの開口部側の幅は、当該開口部に向かって広がっている、「Ａ１」に記載の半導体装置。
「Ａ４」前記ゲート絶縁膜は、前記ＳｉＣ半導体層の表面上にも形成されており、
前記ＳｉＣ半導体層の表面上の前記ゲート絶縁膜の厚さは、前記ゲートトレンチの前記側面部上の前記ゲート絶縁膜の厚さより大きい、「Ａ１」に記載の半導体装置。
「Ａ５」前記ゲートトレンチの前記底面部の前記ゲート絶縁膜の厚さは、前記ＳｉＣ半導体層の表面上の前記ゲート絶縁膜の厚さ以上である、「Ａ４」に記載の半導体装置。
「Ａ６」前記ゲート電極は、ポリシリコンからなる、「Ａ１」～「Ａ５」のいずれかに記載の半導体装置。
「Ａ７」前記ゲートフィンガーは、アルミニウムからなる、「Ａ１」～「Ａ６」のいずれかに記載の半導体装置。
「Ａ８」前記ゲートフィンガーは、
前記第２部分の前記第１辺と離れた位置から、前記第３辺に向かって突出した第４部分と、
前記第３部分の前記第１辺と離れた位置から、前記第２辺に向かって突出した第５部分とをさらに含む、「Ａ１」～「Ａ７」のいずれかに記載の半導体装置。
「Ａ９」平面視において、前記第２部分および前記第４部分からなる部分と、前記第３部分および前記第５部分からなる部分は、前記ＳｉＣ半導体層の前記第１辺の中央点と前記第１辺に対向する第４辺の中央点とを結ぶ仮想線に対して線対称である、「Ａ８」に記載の半導体装置。
「Ａ１０」平面視において、前記第２部分および前記第４部分は、それぞれ前記ＳｉＣ半導体層の前記第２辺および前記第４辺の外周に沿って配置され、
前記第３部分および前記第５部分は、それぞれ前記ＳｉＣ半導体層の前記第３辺および前記第４辺の外周に沿って配置されている、「Ａ９」に記載の半導体装置。
「Ａ１１」平面視において、前記ＳｉＣ半導体層の外周部には、前記ゲートフィンガーが形成されていない部分が存在する、「Ａ１０」に記載の半導体装置。
「Ａ１２」前記ソース層と電気的に接続され、前記ゲートフィンガーに重ならない領域に形成されたソースパッドをさらに含む、「Ａ１」～「Ａ１１」のいずれかに記載の半導体装置。
「Ａ１３」前記チャネル層と接するとともに前記ＳｉＣ半導体層の裏面まで到達するように形成されたドレイン層と、
前記ＳｉＣ半導体層の裏面側で前記ドレイン層と電気的に接続するドレイン電極とをさらに含む、「Ａ１」に記載の半導体装置。
「Ａ１４」前記ソース層および前記ドレイン層はｎ型であり、前記チャネル層および前記ピラー層はｐ型である、「Ａ１３」に記載の半導体装置。
「Ａ１５」前記ソース層および前記ドレイン層はｐ型であり、前記チャネル層および前記ピラー層はｎ型である、「Ａ１３」に記載の半導体装置。
「Ａ１６」前記ゲートトレンチは、前記非アクティブ領域において前記ＳｉＣ半導体層の表面から掘り下げられかつ前記ＳｉＣ半導体層の表面と前記側面部とが円形面を介して連なっているコンタクトトレンチを含む、「Ａ１」～「Ａ１５」のいずれかに記載の半導体装置。
「Ａ１７」平面視において、複数の前記ゲートトレンチは、前記アクティブ領域においては、格子状に形成され、前記コンタクトトレンチは、ストライプ状に形成されている、「Ａ１６」に記載の半導体装置。
「Ａ１８」前記コンタクトトレンチを含む前記ゲートトレンチは、断面視において、前記側面部は、円形面を介して、前記底面部に連なる様に形成されている、「Ａ１６」または「Ａ１７」に記載の半導体装置。
「Ａ１９」前記コンタクトトレンチを含む前記ゲートトレンチの前記底面部上の前記ゲート絶縁膜の厚さは、前記コンタクトトレンチを含む前記ゲートトレンチの前記側面部上の前記ゲート絶縁膜の厚さより大きい、「Ａ１６」～「Ａ１８」のいずれかに記載の半導体装置。
「Ａ２０」前記ゲート絶縁膜は、前記非アクティブ領域においては、前記ＳｉＣ半導体層の表面上にも形成されており、
前記ＳｉＣ半導体層の表面上の前記ゲート絶縁膜の厚さは、前記コンタクトトレンチの前記側面部上の前記ゲート絶縁膜の厚さより大きい、「Ａ１９」に記載の半導体装置。
「Ａ２１」前記ゲート絶縁膜は、前記コンタクトトレンチの側面上の側面絶縁膜および前記コンタクトトレンチの底面上の底面絶縁膜を一体的に含み、
前記側面絶縁膜は、前記コンタクトトレンチの開口端に形成された上部エッジにおいて、前記コンタクトトレンチの内方のみに突出するように、当該側面絶縁膜の他の部分に比べて選択的に厚くなったオーバーハング部を含む、請求項「Ａ１８」～「Ａ２０」のいずれかに記載の半導体装置。
「Ａ２２」ＭＯＳＦＥＴが形成されるアクティブ領域と、前記アクティブ領域を取り囲む非アクティブ領域とを有するＳｉＣ半導体層と、
前記ＳｉＣ半導体層の表面から掘り下げられかつ側面部および底面部を有する複数のゲートトレンチと、
少なくとも前記ゲートトレンチの前記側面部および前記底面部を覆うように形成されたゲート絶縁膜と、
前記ゲートトレンチに埋め込まれたゲート電極と、
前記アクティブ領域において、前記ゲートトレンチの側面に接するように前記ＳｉＣ半導体層の表面から順に形成されたソース層およびチャネル層と、
前記ソース層の表面の一部と前記ゲート電極を覆うように形成された層間絶縁膜と、
前記ゲート電極に電気的に接続されたゲートパッドと、
前記非アクティブ領域に形成され、前記ゲート電極に電気的に接続されたゲートフィンガーと、
前記アクティブ領域において、前記複数のゲートトレンチ間に前記チャネル層と繋がり、且つ、前記ゲートトレンチよりも深く形成されたピラー層と、
前記非アクティブ領域において、前記ＳｉＣ半導体層の表面から掘り下げられたコンタクトトレンチと、
前記コンタクトトレンチの側面および底面を前記コンタクトトレンチの外方から覆うように形成されたｐ型層とを備え、
前記ＳｉＣ半導体層は、平面視において、四角形状であり、
前記ゲートパッドは、前記ＳｉＣ半導体層の第１辺の中央部付近に配置されており、
前記ゲートフィンガーは、前記ゲートパッドに接続されかつ前記ＳｉＣ半導体層の前記第１辺に沿って延びた第1部分と、前記第１部分における前記第１辺と直交する第２辺側の端から前記第２辺に沿って延びた第２部分と、前記第１部分における前記第１辺と直交する第３辺側の端から前記第３辺に沿って延びた第３部分とを含む、半導体装置。
「Ａ２３」前記ゲートトレンチの開口部側の幅は、当該開口部に向かって広がっている、請求項２２に記載の半導体装置。
「Ａ２４」前記コンタクトトレンチは、前記ＳｉＣ半導体層の表面と前記側面部とが円形面を介して連なっている、「Ａ２２」に記載の半導体装置。 In addition, various design modifications are possible within the scope of the claims. The following features can be further extracted from this specification.
"A1" a SiC semiconductor layer having an active area in which a transistor is formed and a non-active area surrounding the active area;
a plurality of gate trenches dug from a surface of the SiC semiconductor layer and having side and bottom portions;
a gate insulating film formed so as to cover at least the side surface and the bottom surface of the gate trench;
a gate electrode embedded in the gate trench;
In the active region, a source layer and a channel layer are formed in this order from a surface of the SiC semiconductor layer so as to contact a side surface of the gate trench;
an interlayer insulating film formed so as to cover a part of a surface of the source layer and the gate electrode;
a gate pad electrically connected to the gate electrode;
a gate finger formed in the non-active region and electrically connected to the gate electrode;
a pillar layer formed between the gate trenches in the active region, the pillar layer being connected to the channel layer and being deeper than the gate trenches;
The SiC semiconductor layer has a quadrangular shape in a plan view,
the gate pad is disposed near a center of a first side of the SiC semiconductor layer,
the gate finger includes a first portion connected to the gate pad and extending along the first side of the SiC semiconductor layer, a second portion extending along the second side from an end of the first portion on a second side perpendicular to the first side, and a third portion extending along the third side from an end of the first portion on a third side perpendicular to the first side.
"A2" The semiconductor device according to "A1", wherein a portion of the gate trench extends from the active area below the gate finger.
"A3" The semiconductor device according to "A1", wherein the width of the gate trench on the opening side increases toward the opening.
"A4" The gate insulating film is also formed on the surface of the SiC semiconductor layer,
The semiconductor device according to "A1", wherein a thickness of the gate insulating film on a surface of the SiC semiconductor layer is greater than a thickness of the gate insulating film on the side portion of the gate trench.
"A5" The semiconductor device according to "A4", wherein a thickness of the gate insulating film at the bottom portion of the gate trench is equal to or greater than a thickness of the gate insulating film on a surface of the SiC semiconductor layer.
[A6] The semiconductor device according to any one of [A1] to [A5], wherein the gate electrode is made of polysilicon.
[A7] The semiconductor device according to any one of [A1] to [A6], wherein the gate finger is made of aluminum.
"A8" The gate finger is
a fourth portion protruding from a position of the second portion away from the first side toward the third side; and
The semiconductor device according to any one of "A1" to "A7", further including a fifth portion protruding from a position of the third portion away from the first side toward the second side.
"A9" The semiconductor device according to "A8", wherein, in a planar view, a portion consisting of the second portion and the fourth portion, and a portion consisting of the third portion and the fifth portion are linearly symmetrical with respect to a virtual line connecting a midpoint of the first side of the SiC semiconductor layer and a midpoint of a fourth side opposite to the first side.
"A10" In a plan view, the second portion and the fourth portion are arranged along outer peripheries of the second side and the fourth side of the SiC semiconductor layer, respectively;
The semiconductor device according to "A9", wherein the third portion and the fifth portion are arranged along the outer periphery of the third side and the fourth side of the SiC semiconductor layer, respectively.
"A11" The semiconductor device according to "A10", wherein in a plan view, a portion in which the gate fingers are not formed is present at an outer periphery of the SiC semiconductor layer.
[A12] The semiconductor device according to any one of [A1] to [A11], further including a source pad electrically connected to the source layer and formed in a region not overlapping the gate finger.
"A13" a drain layer formed in contact with the channel layer and reaching a back surface of the SiC semiconductor layer;
The semiconductor device according to "A1", further including a drain electrode electrically connected to the drain layer on a back surface side of the SiC semiconductor layer.
[A14] The semiconductor device according to [A13], wherein the source layer and the drain layer are n-type, and the channel layer and the pillar layer are p-type.
"A15" The semiconductor device according to "A13", wherein the source layer and the drain layer are p-type, and the channel layer and the pillar layer are n-type.
"A16" The semiconductor device according to any one of "A1" to "A15", wherein the gate trench includes a contact trench that is dug down from the surface of the SiC semiconductor layer in the non-active region and in which the surface of the SiC semiconductor layer and the side portion are connected via a circular surface.
[A17] The semiconductor device according to [A16], wherein, in a plan view, the gate trenches are formed in a lattice pattern in the active region, and the contact trenches are formed in a stripe pattern.
"A18" The semiconductor device according to "A16" or "A17", wherein the gate trench including the contact trench is formed so that, in a cross-sectional view, the side portion is connected to the bottom portion via a circular surface.
"A19" The semiconductor device according to any one of "A16" to "A18", wherein a thickness of the gate insulating film on the bottom portion of the gate trench including the contact trench is greater than a thickness of the gate insulating film on the side portion of the gate trench including the contact trench.
"A20" The gate insulating film is also formed on the surface of the SiC semiconductor layer in the non-active region,
The semiconductor device according to "A19", wherein the thickness of the gate insulating film on the surface of the SiC semiconductor layer is greater than the thickness of the gate insulating film on the side portion of the contact trench.
"A21" The gate insulating film integrally includes a side insulating film on a side surface of the contact trench and a bottom insulating film on a bottom surface of the contact trench,
A semiconductor device described in any of claims "A18" to "A20", wherein the side insulating film includes an overhang portion at an upper edge formed at the opening end of the contact trench, which is selectively thicker than other portions of the side insulating film so as to protrude only inward into the contact trench.
"A22" A SiC semiconductor layer having an active area in which a MOSFET is formed and a non-active area surrounding the active area;
a plurality of gate trenches dug from a surface of the SiC semiconductor layer and having side portions and a bottom portion;
a gate insulating film formed so as to cover at least the side surface and the bottom surface of the gate trench;
a gate electrode embedded in the gate trench;
In the active region, a source layer and a channel layer are formed in this order from a surface of the SiC semiconductor layer so as to contact a side surface of the gate trench;
an interlayer insulating film formed so as to cover a part of a surface of the source layer and the gate electrode;
a gate pad electrically connected to the gate electrode;
a gate finger formed in the non-active region and electrically connected to the gate electrode;
a pillar layer formed between the gate trenches in the active region, the pillar layer being connected to the channel layer and being deeper than the gate trenches;
a contact trench recessed from a surface of the SiC semiconductor layer in the non-active region;
a p-type layer formed so as to cover the side and bottom surfaces of the contact trench from the outside of the contact trench;
The SiC semiconductor layer has a quadrangular shape in a plan view,
the gate pad is disposed near a center of a first side of the SiC semiconductor layer,
the gate finger includes a first portion connected to the gate pad and extending along the first side of the SiC semiconductor layer, a second portion extending along the second side from an end of the first portion on a second side perpendicular to the first side, and a third portion extending along the third side from an end of the first portion on a third side perpendicular to the first side.
"A23" The semiconductor device according to claim 22, wherein the width of the gate trench on the opening side increases toward the opening.
"A24" The semiconductor device according to "A22", wherein the contact trench has a surface of the SiC semiconductor layer and the side portion connected thereto via a circular surface.

Claims

a SiC semiconductor layer having an active area in which a transistor is formed and a non-active area surrounding the active area;
a plurality of gate trenches dug from a surface of the SiC semiconductor layer and having side and bottom portions;
a gate insulating film formed so as to cover at least the side surface and the bottom surface of the gate trench;
a gate electrode embedded in the gate trench;
In the active region, a source layer and a channel layer are formed in this order from a surface of the SiC semiconductor layer so as to contact a side surface of the gate trench;
an interlayer insulating film formed so as to cover a part of a surface of the source layer and the gate electrode;
a gate pad electrically connected to the gate electrode;
a gate finger formed in the non-active region and electrically connected to the gate electrode;
a pillar layer formed between the gate trenches in the active region, the pillar layer being connected to the channel layer and being deeper than the gate trenches;
The SiC semiconductor layer has a quadrangular shape in a plan view,
the gate pad is disposed near a center of a first side of the SiC semiconductor layer,
the gate finger includes a first portion connected to the gate pad and extending along the first side of the SiC semiconductor layer, a second portion extending along the second side from an end of the first portion on a second side perpendicular to the first side, and a third portion extending along the third side from an end of the first portion on a third side perpendicular to the first side,
the gate electrode has an overlap portion formed in the non-active region so as to cover a surface of the SiC semiconductor layer from an opening end of the gate trench;
the gate insulating film includes a planar insulating film formed on a surface of the SiC semiconductor layer in the non-active region;
The planar insulating film is interposed at least between the overlap portion and a surface of the SiC semiconductor layer.

The semiconductor device of claim 1, wherein a portion of the gate trench extends from the active region below the gate finger.

The semiconductor device according to claim 1, wherein the width of the gate trench on the opening side widens toward the opening.

The semiconductor device of claim 1, wherein the thickness of the planar insulating film is greater than the thickness of the gate insulating film on the side portion of the gate trench.

The semiconductor device according to claim 4, wherein the thickness of the gate insulating film at the bottom of the gate trench is equal to or greater than the thickness of the planar insulating film.

The semiconductor device according to any one of claims 1 to 5, wherein the gate electrode is made of polysilicon.

The semiconductor device according to any one of claims 1 to 6, wherein the gate finger is made of aluminum.

The gate finger is
a fourth portion protruding from a position of the second portion away from the first side toward the third side; and
8. The semiconductor device according to claim 1, further comprising a fifth portion protruding from a position of said third portion away from said first side toward said second side.

The semiconductor device according to claim 8, wherein, in a plan view, the portion consisting of the second part and the fourth part and the portion consisting of the third part and the fifth part are symmetrical with respect to a virtual line connecting a center point of the first side of the SiC semiconductor layer and a center point of a fourth side opposite the first side.

In a plan view, the second portion and the fourth portion are disposed along outer peripheries of the second side and the fourth side of the SiC semiconductor layer, respectively;
The semiconductor device according to claim 9 , wherein the third portion and the fifth portion are disposed along outer peripheries of the third side and the fourth side of the SiC semiconductor layer, respectively.

The semiconductor device according to claim 10, wherein, in a plan view, there is a portion on the outer periphery of the SiC semiconductor layer where the gate fingers are not formed.

The semiconductor device according to any one of claims 1 to 11, further comprising a source pad electrically connected to the source layer and formed in a region not overlapping the gate finger.

a drain layer formed in contact with the channel layer and reaching a back surface of the SiC semiconductor layer;
The semiconductor device according to claim 1 , further comprising a drain electrode electrically connected to said drain layer on a back surface side of said SiC semiconductor layer.

The semiconductor device according to claim 13, wherein the source layer and the drain layer are n-type, and the channel layer and the pillar layer are p-type.

The semiconductor device according to claim 13, wherein the source layer and the drain layer are p-type, and the channel layer and the pillar layer are n-type.

The semiconductor device according to any one of claims 1 to 15, wherein the gate trench includes a contact trench that is dug down from the surface of the SiC semiconductor layer in the inactive region and in which the surface of the SiC semiconductor layer and the side portion are connected via a circular surface.

The semiconductor device according to claim 16, wherein, in a plan view, the gate trenches are formed in a lattice pattern in the active region, and the contact trenches are formed in a stripe pattern.

The semiconductor device according to claim 16 or 17, wherein the gate trench including the contact trench is formed so that, in a cross-sectional view, the side portion is connected to the bottom portion via a circular surface.

The semiconductor device according to claims 16 to 18, wherein the thickness of the gate insulating film on the bottom portion of the gate trench including the contact trench is greater than the thickness of the gate insulating film on the side portion of the gate trench including the contact trench.

The semiconductor device of claim 19, wherein the thickness of the planar insulating film is greater than the thickness of the gate insulating film on the side portion of the contact trench.

the gate insulating film integrally includes a side insulating film on a side surface of the contact trench and a bottom insulating film on a bottom surface of the contact trench;
The semiconductor device according to any one of claims 18 to 20, wherein the side insulating film includes an overhang portion at an upper edge formed at an opening end of the contact trench, the overhang portion being selectively thicker than other portions of the side insulating film so as to protrude only inward into the contact trench.

a SiC semiconductor layer having an active region in which a MOSFET is formed and a non-active region surrounding the active region;
a plurality of gate trenches dug from a surface of the SiC semiconductor layer and having side and bottom portions;
a gate insulating film formed so as to cover at least the side surface and the bottom surface of the gate trench;
a gate electrode embedded in the gate trench;
In the active region, a source layer and a channel layer are formed in this order from a surface of the SiC semiconductor layer so as to contact a side surface of the gate trench;
an interlayer insulating film formed so as to cover a part of a surface of the source layer and the gate electrode;
a gate pad electrically connected to the gate electrode;
a gate finger formed in the non-active region and electrically connected to the gate electrode;
a pillar layer formed between the gate trenches in the active region, the pillar layer being connected to the channel layer and being deeper than the gate trenches;
a contact trench recessed from a surface of the SiC semiconductor layer in the non-active region;
a p-type layer formed so as to cover the side and bottom surfaces of the contact trench from the outside of the contact trench;
The SiC semiconductor layer has a quadrangular shape in a plan view,
the gate pad is disposed near a center of a first side of the SiC semiconductor layer,
the gate finger includes a first portion connected to the gate pad and extending along the first side of the SiC semiconductor layer, a second portion extending along the second side from an end of the first portion on a second side perpendicular to the first side, and a third portion extending along the third side from an end of the first portion on a third side perpendicular to the first side,
the gate electrode has an overlap portion formed in the non-active region so as to cover a surface of the SiC semiconductor layer from an opening end of the gate trench;
the gate insulating film includes a planar insulating film formed on a surface of the SiC semiconductor layer in the non-active region;
The planar insulating film is interposed at least between the overlap portion and a surface of the SiC semiconductor layer.

The semiconductor device according to claim 22, wherein the width of the gate trench on the opening side widens toward the opening.

The semiconductor device according to claim 22, wherein the contact trench is connected to the surface of the SiC semiconductor layer and the side surface via a circular surface.