JP2025150264A

JP2025150264A - Overcurrent protection circuit, semiconductor device, power supply device

Info

Publication number: JP2025150264A
Application number: JP2024051069A
Authority: JP
Inventors: 信安坂
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Filing date: 2024-03-27
Publication date: 2025-10-09

Abstract

A stable overcurrent protection operation is performed regardless of manufacturing variations, temperature conditions, and the like.
[Solution] The overcurrent protection circuit 10 includes a detection resistor R10 connected between a first terminal VIN and a second terminal VOUT, a detection transistor M11 connected in series with the detection resistor R10 between the first terminal VIN and the second terminal VOUT and having a control electrode to which a drive signal G10 for the output transistor M10 is applied, an amplifier A1 connected between the first terminal VIN and an application terminal of a control signal Vc and outputting a difference signal V11 between a detection voltage Vs appearing across both ends of the detection resistor R10 and a predetermined upper limit voltage Vocp, an output circuit 11 that limits the control signal Vc in accordance with the difference signal V11, and a drive signal generation circuit 12 that applies an offset Vofs to the control signal Vc to generate a drive signal G10.
[Selected Figure] Figure 3

Description

本開示は、過電流保護回路、半導体装置及び電源装置に関する。 This disclosure relates to an overcurrent protection circuit, a semiconductor device, and a power supply device.

監視対象電流を所定の上限値以下に制限する過電流保護回路は、様々なアプリケーションで利用されている。 Overcurrent protection circuits, which limit the monitored current to a specified upper limit, are used in a variety of applications.

なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。 An example of related prior art can be found in Patent Document 1.

特開２００６－１１５６４６号公報Japanese Patent Application Laid-Open No. 2006-115646

［概要］
従来の過電流保護回路では、製造ばらつき及び温度条件などにより過電流保護動作が不安定になるおそれがあった。 [overview]
In conventional overcurrent protection circuits, there is a risk that the overcurrent protection operation may become unstable due to manufacturing variations, temperature conditions, and the like.

例えば、本開示に係る過電流保護回路は、第１端子と第２端子との間に接続された検出抵抗と、前記第１端子と前記第２端子との間で前記検出抵抗に直列接続されて制御電極に出力トランジスタの駆動信号が印加されるように構成された検出トランジスタと、前記第１端子又は前記第２端子と制御信号の印加端との間に接続されて前記検出抵抗の両端間に現れる検出電圧と所定の上限電圧との差分信号を出力するように構成されたアンプと、前記差分信号に応じて前記制御信号又は前記駆動信号を制限するように構成された出力回路と、前記制御信号にオフセットを付与して前記駆動信号を生成するように構成された駆動信号生成回路と、を備える。 For example, an overcurrent protection circuit according to the present disclosure includes a detection resistor connected between a first terminal and a second terminal; a detection transistor connected in series with the detection resistor between the first terminal and the second terminal and configured to apply a drive signal for an output transistor to a control electrode; an amplifier connected between the first terminal or the second terminal and a control signal application terminal and configured to output a differential signal between a detection voltage appearing across the detection resistor and a predetermined upper limit voltage; an output circuit configured to limit the control signal or the drive signal in accordance with the differential signal; and a drive signal generation circuit configured to generate the drive signal by applying an offset to the control signal.

図１は、電源装置の比較例を示す図である。FIG. 1 is a diagram showing a comparative example of a power supply device. 図２は、比較例における出力電流と出力電圧を示す図である。FIG. 2 is a diagram showing the output current and the output voltage in the comparative example. 図３は、電源装置の第１実施形態を示す図である。FIG. 3 is a diagram showing a first embodiment of the power supply device. 図４は、第１実施形態における出力電流と出力電圧を示す図である。FIG. 4 is a diagram showing the output current and the output voltage in the first embodiment. 図５は、電源装置の第２実施形態を示す図である。FIG. 5 is a diagram showing a second embodiment of the power supply device. 図６は、電源装置の第３実施形態を示す図である。FIG. 6 is a diagram showing a third embodiment of the power supply device. 図７は、電源装置の第４実施形態を示す図である。FIG. 7 is a diagram showing a fourth embodiment of the power supply device. 図８は、電源装置の第５実施形態を示す図である。FIG. 8 is a diagram showing a fifth embodiment of the power supply device.

［詳細な説明］
＜比較例＞
図１は、電源装置１の比較例（＝後出の実施形態と対比される構成）を示す図である。本比較例の電源装置１は、入力電圧Ｖｉｎから所望の出力電圧Ｖｏｕｔを生成するリニア電源（例えばＬＤＯ［low drop out］レギュレータ）である。 Detailed Description
<Comparative Example>
1 is a diagram showing a comparative example (i.e., a configuration to be compared with the embodiments described below) of a power supply device 1. The power supply device 1 of this comparative example is a linear power supply (e.g., an LDO [low drop out] regulator) that generates a desired output voltage Vout from an input voltage Vin.

本図に即して述べると、電源装置１は、出力トランジスタＭ１０と、過電流保護回路１０と、エラーアンプ２０と、帰還電圧生成回路３０と、基準電圧生成回路４０と、を備えている。これらの構成要素は、その一部又は全部が半導体装置１００（いわゆる電源制御ＩＣ［integrated circuit］）に集積化されてもよい。 With reference to this diagram, the power supply device 1 includes an output transistor M10, an overcurrent protection circuit 10, an error amplifier 20, a feedback voltage generation circuit 30, and a reference voltage generation circuit 40. Some or all of these components may be integrated into a semiconductor device 100 (a so-called power supply control IC [integrated circuit]).

半導体装置１００は、装置外部との電気的な接続を確立する手段として、入力端子ＶＩＮと、出力端子ＶＯＵＴと、接地端子ＧＮＤと、を備える。入力端子ＶＩＮは、入力電圧Ｖｉｎの印加端に接続される。出力端子ＶＯＵＴは、出力電圧Ｖｏｕｔの印加端に接続される。出力端子ＶＯＵＴと接地端との間には、位相補償用のキャパシタＣｏが外付けされてもよい。接地端子ＧＮＤは、接地端に接続される。 The semiconductor device 100 includes an input terminal VIN, an output terminal VOUT, and a ground terminal GND as means for establishing electrical connection with the outside of the device. The input terminal VIN is connected to the application terminal of the input voltage Vin. The output terminal VOUT is connected to the application terminal of the output voltage Vout. A phase compensation capacitor Co may be externally connected between the output terminal VOUT and the ground terminal. The ground terminal GND is connected to the ground terminal.

出力トランジスタＭ１０は、入力端子ＶＩＮと出力端子ＶＯＵＴとの間に接続される。出力トランジスタＭ１０は、Ｐチャネル型であってもよい。出力トランジスタＭ１０がＰＭＯＳＦＥＴ［P-channel type metal oxide semiconductor field effect transistor］である場合、出力トランジスタＭ１０のソースは、入力端子ＶＩＮに接続される。出力トランジスタＭ１０のドレインは、出力端子ＶＯＵＴに接続される。出力トランジスタＭ１０のゲートは、駆動信号Ｇ１０の印加端に接続される。出力トランジスタＭ１０の導通度は、駆動信号Ｇ１０が低いほど大きくなり、駆動信号Ｇ１０が高いほど小さくなる。 The output transistor M10 is connected between the input terminal VIN and the output terminal VOUT. The output transistor M10 may be a P-channel type. When the output transistor M10 is a PMOSFET (P-channel type metal oxide semiconductor field effect transistor), the source of the output transistor M10 is connected to the input terminal VIN. The drain of the output transistor M10 is connected to the output terminal VOUT. The gate of the output transistor M10 is connected to the application terminal of the drive signal G10. The conductivity of the output transistor M10 increases as the drive signal G10 decreases, and decreases as the drive signal G10 increases.

過電流保護回路１０は、出力トランジスタＭ１０に流れる出力電流Ｉｏｕｔを監視対象電流として過電流保護動作を行う（詳細は後述）。 The overcurrent protection circuit 10 performs overcurrent protection operation by monitoring the output current Iout flowing through the output transistor M10 (details will be described later).

エラーアンプ２０は、非反転入力端（＋）に入力される帰還電圧Ｖｆｂと、反転入力端（－）に入力される基準電圧Ｖｒｅｆとが一致するように、制御信号Ｖｃ１を生成する。制御信号Ｖｃ１は、駆動信号Ｇ１０として、出力トランジスタＭ１０のゲートに出力される。駆動信号Ｇ１０は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも低いときに低下する。従って、出力トランジスタＭ１０の導通度が大きくなるので、出力電流Ｉｏｕｔが増大する。一方、駆動信号Ｇ１０は、帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高いときに上昇する。従って、出力トランジスタＭ１０の導通度が小さくなるので、出力電流Ｉｏｕｔが減少する。 The error amplifier 20 generates a control signal Vc1 so that the feedback voltage Vfb input to the non-inverting input terminal (+) matches the reference voltage Vref input to the inverting input terminal (-). The control signal Vc1 is output as a drive signal G10 to the gate of the output transistor M10. The drive signal G10 decreases when the feedback voltage Vfb is lower than the reference voltage Vref. This increases the conductivity of the output transistor M10, thereby increasing the output current Iout. On the other hand, the drive signal G10 increases when the feedback voltage Vfb is higher than the reference voltage Vref. This decreases the conductivity of the output transistor M10, thereby decreasing the output current Iout.

帰還電圧生成回路３０は、出力端子ＶＯＵＴと接地端子ＧＮＤとの間に直列接続された抵抗３１及び３２を含む。帰還電圧生成回路３０は、出力端子ＶＯＵＴに印加される出力電圧Ｖｏｕｔを分圧して帰還電圧Ｖｆｂを生成する。帰還電圧生成回路３０が省略され、出力電圧Ｖｏｕｔがエラーアンプ２０の非反転入力端（＋）に直接入力されてもよい。 The feedback voltage generation circuit 30 includes resistors 31 and 32 connected in series between the output terminal VOUT and the ground terminal GND. The feedback voltage generation circuit 30 divides the output voltage Vout applied to the output terminal VOUT to generate the feedback voltage Vfb. The feedback voltage generation circuit 30 may be omitted, and the output voltage Vout may be input directly to the non-inverting input terminal (+) of the error amplifier 20.

基準電圧生成回路４０は、入力電圧Ｖｉｎから所定の基準電圧Ｖｒｅｆを生成してエラーアンプ２０の反転入力端（－）に出力する。 The reference voltage generation circuit 40 generates a predetermined reference voltage Vref from the input voltage Vin and outputs it to the inverting input terminal (-) of the error amplifier 20.

＜過電流保護回路＞
引き続き、図１を参照しながら、過電流保護回路１０について詳述する。本比較例の過電流保護回路１０は、アンプＡ１と、検出トランジスタＭ１１（例えばＰＭＯＳＦＥＴ）と、トランジスタＭ１２（例えばＰＭＯＳＦＥＴ）と、トランジスタＭ１３（例えばＮＭＯＳＦＥＴ）と、検出抵抗Ｒ１０と、抵抗Ｒ１１と、を含む。 <Overcurrent protection circuit>
Continuing with reference to Figure 1, the overcurrent protection circuit 10 will be described in detail. The overcurrent protection circuit 10 of this comparative example includes an amplifier A1, a detection transistor M11 (e.g., a PMOSFET), a transistor M12 (e.g., a PMOSFET), a transistor M13 (e.g., an NMOSFET), a detection resistor R10, and a resistor R11.

検出抵抗Ｒ１０の第１端は、入力端子ＶＩＮ（＝出力トランジスタＭ１０のソース）に接続される。一方、検出抵抗Ｒ１０の第２端は、検出トランジスタＭ１１のソースに接続される。検出トランジスタＭ１１のドレインは、出力端子ＶＯＵＴ（＝出力トランジスタＭ１０のドレイン）に接続される。検出トランジスタＭ１１のゲートは、出力トランジスタＭ１０のゲート（＝駆動信号Ｇ１０の印加端）に接続される。このように、検出抵抗Ｒ１０は、入力端子ＶＩＮと出力端子ＶＯＵＴとの間に接続される。また、検出トランジスタＭ１１は、入力端子ＶＩＮと出力端子ＶＯＵＴとの間で検出抵抗Ｒ１０に直列接続される。なお、検出トランジスタＭ１１のゲートには、出力トランジスタＭ１０の駆動信号Ｇ１０が印加される。 The first end of the detection resistor R10 is connected to the input terminal VIN (= the source of the output transistor M10). Meanwhile, the second end of the detection resistor R10 is connected to the source of the detection transistor M11. The drain of the detection transistor M11 is connected to the output terminal VOUT (= the drain of the output transistor M10). The gate of the detection transistor M11 is connected to the gate of the output transistor M10 (= the application terminal of the drive signal G10). In this way, the detection resistor R10 is connected between the input terminal VIN and the output terminal VOUT. Furthermore, the detection transistor M11 is connected in series with the detection resistor R10 between the input terminal VIN and the output terminal VOUT. The drive signal G10 for the output transistor M10 is applied to the gate of the detection transistor M11.

このように接続された検出トランジスタＭ１１のオン抵抗（導通度）は、出力トランジスタＭ１０のオン抵抗（導通度）と同一の挙動で制御される。従って、検出トランジスタＭ１１には、出力電流Ｉｏｕｔに比例した検出信号Ｉｓ（＝Ｉｏｕｔ／ｍ、ただし、ｍ＞１）が流れる。なお、検出信号Ｉｓは、入力端子ＶＩＮから検出抵抗Ｒ１０及び検出トランジスタＭ１１を介して出力端子ＶＯＵＴに至る電流経路に流れる。従って、検出抵抗Ｒ１０の両端間には、検出信号Ｉｓに応じた検出電圧Ｖｓ（＝Ｉｓ×Ｒ１０）が現れる。 The on-resistance (conductivity) of the detection transistor M11 connected in this manner is controlled in the same manner as the on-resistance (conductivity) of the output transistor M10. Therefore, a detection signal Is (= Iout/m, where m > 1) proportional to the output current Iout flows through the detection transistor M11. The detection signal Is flows through a current path from the input terminal VIN to the output terminal VOUT via the detection resistor R10 and the detection transistor M11. Therefore, a detection voltage Vs (= Is x R10) corresponding to the detection signal Is appears across the detection resistor R10.

アンプＡ１の上側電源端は、入力端子ＶＩＮに接続される。一方、アンプＡ１の下側電源端は、駆動信号Ｇ１０の印加端に接続される。アンプＡ１の反転入力端（－）には、入力電圧Ｖｉｎから所定の上限電圧Ｖｏｃｐを差し引いた電圧（＝Ｖｉｎ－Ｖｏｃｐ）が印加される。アンプＡ１の非反転入力端（＋）には、入力電圧Ｖｉｎから検出電圧Ｖｓを差し引いた電圧（＝Ｖｉｎ－Ｖｓ）が印加される。このように接続されたアンプＡ１は、検出電圧Ｖｓと上限電圧Ｖｏｃｐとの差分信号Ｖ１１を出力する。 The upper power supply terminal of amplifier A1 is connected to input terminal VIN. Meanwhile, the lower power supply terminal of amplifier A1 is connected to the terminal to which drive signal G10 is applied. A voltage obtained by subtracting a predetermined upper limit voltage Vocp from the input voltage Vin (= Vin - Vocp) is applied to the inverting input terminal (-) of amplifier A1. A voltage obtained by subtracting a detection voltage Vs from the input voltage Vin (= Vin - Vs) is applied to the non-inverting input terminal (+) of amplifier A1. Connected in this way, amplifier A1 outputs a differential signal V11 between the detection voltage Vs and the upper limit voltage Vocp.

トランジスタＭ１２のソースとトランジスタＭ１３のドレインは、いずれも入力端子ＶＩＮに接続される。トランジスタＭ１２のドレインと、トランジスタＭ１３のゲートと、抵抗Ｒ１１の第１端は、いずれも電圧信号Ｖ１２の印加端に接続される。トランジスタＭ１３のソースと抵抗Ｒ１１の第２端は、いずれも駆動信号Ｇ１０の印加端に接続される。トランジスタＭ１２のゲートは、差分信号Ｖ１１の印加端に接続される。このように接続されたトランジスタＭ１２及びＭ１３と抵抗Ｒ１１は、差分信号Ｖ１１に応じて駆動信号Ｇ１０（延いては制御信号Ｖｃ１）を制限する出力回路１１を形成する。 The source of transistor M12 and the drain of transistor M13 are all connected to the input terminal VIN. The drain of transistor M12, the gate of transistor M13, and the first end of resistor R11 are all connected to the application terminal of voltage signal V12. The source of transistor M13 and the second end of resistor R11 are all connected to the application terminal of drive signal G10. The gate of transistor M12 is connected to the application terminal of differential signal V11. Transistors M12 and M13 and resistor R11 connected in this manner form output circuit 11, which limits drive signal G10 (and therefore control signal Vc1) in accordance with differential signal V11.

検出電圧Ｖｓが上限電圧Ｖｏｃｐよりも低いときには、アンプＡ１から出力される差分信号Ｖ１１がハイレベル（≒Ｖｉｎ）に張り付いた状態となる。従って、トランジスタＭ１２がフルオフ状態となるので、電圧信号Ｖ１２が駆動信号Ｇ１０とほぼ等しくなる。その結果、トランジスタＭ１３がフルオフ状態となるので、出力トランジスタＭ１０のゲート・ソース間がオープン状態となる。そのため、出力トランジスタＭ１０のオン抵抗が引き上げられることはなく、出力トランジスタＭ１０に流れる出力電流Ｉｏｕｔには何ら制限が掛からない状態（＝過電流保護動作が解除された状態）となる。 When the detection voltage Vs is lower than the upper limit voltage Vocp, the differential signal V11 output from amplifier A1 is stuck at a high level (≒ Vin). Therefore, transistor M12 is fully off, and the voltage signal V12 becomes approximately equal to the drive signal G10. As a result, transistor M13 is fully off, and the gate-source of output transistor M10 is open. Therefore, the on-resistance of output transistor M10 is not increased, and no restrictions are placed on the output current Iout flowing through output transistor M10 (i.e., overcurrent protection is deactivated).

一方、出力異常等により出力電流Ｉｏｕｔが増大して、検出電圧Ｖｓが上限電圧Ｖｏｃｐよりも高くなると、両電圧の差分値に応じてアンプＡ１から出力される差分信号Ｖ１１がハイレベルから低下する。従って、トランジスタＭ１２がオン状態となるので、電圧信号Ｖ１２がローレベル（≒Ｇ１０）から上昇する。 On the other hand, if the output current Iout increases due to an output abnormality or other reason, and the detection voltage Vs becomes higher than the upper limit voltage Vocp, the differential signal V11 output from amplifier A1, which corresponds to the difference between the two voltages, drops from high level. Therefore, transistor M12 turns on, and the voltage signal V12 rises from low level (≒ G10).

このとき、出力トランジスタＭ１０のゲート・ソース間には、トランジスタＭ１３を介して駆動電流Ｉ１１（＝過電流保護信号に相当）が流れる。そのため、駆動信号Ｇ１０が上昇して出力トランジスタＭ１０のゲート・ソース間電圧が引き下げられる。その結果、出力トランジスタＭ１０のオン抵抗が上昇して、出力電流Ｉｏｕｔに制限が掛かった状態（＝過電流保護動作が発動された状態）となる。最終的には、検出電圧Ｖｓと上限電圧Ｖｏｃｐとがイマジナリショートする状態で駆動電流Ｉ１１が平衡する。 At this time, drive current I11 (equivalent to the overcurrent protection signal) flows between the gate and source of output transistor M10 via transistor M13. As a result, drive signal G10 rises and the gate-source voltage of output transistor M10 is pulled down. As a result, the on-resistance of output transistor M10 rises, and the output current Iout is limited (overcurrent protection operation is activated). Ultimately, drive current I11 balances when the detection voltage Vs and upper limit voltage Vocp are imaginarily shorted out.

このような過電流保護回路１０を備える構成であれば、出力トランジスタＭ１０に過大な出力電流Ｉｏｕｔが流れ得る状況であっても、出力電流Ｉｏｕｔに制限を掛けることができる。従って、電源装置１及びその周辺回路（負荷を含む）が保護され得る。 With a configuration including such an overcurrent protection circuit 10, it is possible to limit the output current Iout even in situations where an excessively large output current Iout may flow through the output transistor M10. Therefore, the power supply device 1 and its peripheral circuits (including the load) can be protected.

なお、本比較例の過電流保護回路１０では、アンプＡ１と出力回路１１がいずれも入力端子ＶＩＮと駆動信号Ｇ１０の印加端との間に接続される。本構成であれば、過電流保護回路１０の駆動電流Ｉ１１は、入力端子ＶＩＮから駆動信号Ｇ１０の印加端に流れることになる。従って、半導体装置１００の消費電流増加には繋がらないという効果がある。 In the overcurrent protection circuit 10 of this comparative example, the amplifier A1 and the output circuit 11 are both connected between the input terminal VIN and the application terminal of the drive signal G10. With this configuration, the drive current I11 of the overcurrent protection circuit 10 flows from the input terminal VIN to the application terminal of the drive signal G10. This has the effect of not leading to an increase in the current consumption of the semiconductor device 100.

＜過電流保護動作の安定性に関する考察＞
ただし、入力端子ＶＩＮと駆動信号Ｇ１０の印加端との間に接続される過電流保護回路１０は、動作電圧範囲が狭くなる。従って、製造ばらつき及び温度条件などによっては、過電流保護動作が作動しなかったり、過電流保護動作が働いても過電流制限値Ｉｏｃｐが大きくばらついたりするおそれがある。 <Considerations regarding the stability of overcurrent protection operation>
However, the operating voltage range of the overcurrent protection circuit 10 connected between the input terminal VIN and the application terminal of the drive signal G10 is narrowed, so that depending on manufacturing variations and temperature conditions, the overcurrent protection operation may not work, or even if the overcurrent protection operation works, the overcurrent limit value Iocp may vary greatly.

図２は、本比較例の電源装置１における出力電流Ｉｏｕｔと出力電圧Ｖｏｕｔとの関係を示す図である。本図では、製造ばらつき及び温度条件などに起因して過電流制限値Ｉｏｃｐが増大する様子が描写されている。このような状態に陥ると、本来の想定よりも過大な出力電流Ｉｏｕｔが流れるので、電源装置１及びその周辺回路（負荷を含む）を適切に保護することができなくなる。 Figure 2 shows the relationship between the output current Iout and the output voltage Vout in the power supply device 1 of this comparative example. This figure illustrates how the overcurrent limit value Iocp increases due to manufacturing variations, temperature conditions, and other factors. When this happens, an output current Iout that is greater than originally expected flows, making it impossible to adequately protect the power supply device 1 and its peripheral circuits (including the load).

上記の考察に鑑み、以下では、製造ばらつき及び温度条件などに依ることなく安定した過電流保護動作を行うことのできる新規な実施形態が提案される。 In light of the above considerations, the following proposes a new embodiment that can perform stable overcurrent protection operation regardless of manufacturing variations, temperature conditions, etc.

＜第１実施形態＞
図３は、電源装置１の第１実施形態を示す図である。本実施形態の電源装置１は、先出の比較例（図１）を基本としつつ、過電流保護回路１０に変更が加えられている。本図に即して述べると、過電流保護回路１０は、先出の構成要素に加えて、さらに、駆動信号生成回路１２を含む。 First Embodiment
3 is a diagram showing a first embodiment of a power supply device 1. The power supply device 1 of this embodiment is based on the comparative example (FIG. 1) described above, with modifications made to the overcurrent protection circuit 10. Referring to this diagram, the overcurrent protection circuit 10 further includes a drive signal generation circuit 12 in addition to the components described above.

駆動信号生成回路１２は、制御信号Ｖｃ１にオフセット電圧Ｖｏｆｓを付与して駆動信号Ｇ１０（＝Ｖｃ１＋Ｖｏｆｓ）を生成する。 The drive signal generation circuit 12 applies an offset voltage Vofs to the control signal Vc1 to generate the drive signal G10 (= Vc1 + Vofs).

本図に即して述べると、駆動信号生成回路１２は、抵抗Ｒ１２及びＲ１３を含む。抵抗Ｒ１２は、制御信号Ｖｃ１の印加端と駆動信号Ｇ１０の印加端との間に接続される。抵抗Ｒ１３は、入力端子ＶＩＮと駆動信号Ｇ１０の印加端との間に接続される。 Referring to this diagram, the drive signal generation circuit 12 includes resistors R12 and R13. Resistor R12 is connected between the application terminal of the control signal Vc1 and the application terminal of the drive signal G10. Resistor R13 is connected between the input terminal VIN and the application terminal of the drive signal G10.

なお、アンプＡ１及び出力回路１１は、入力端子ＶＩＮと制御信号Ｖｃ１の印加端との間に接続されている。すなわち、出力回路１１は、差分信号Ｖ１１に応じて制御信号Ｖｃ１を制限する。 The amplifier A1 and the output circuit 11 are connected between the input terminal VIN and the application terminal of the control signal Vc1. In other words, the output circuit 11 limits the control signal Vc1 in accordance with the differential signal V11.

本構成であれば、抵抗Ｒ１２の両端間には、抵抗Ｒ１２及びＲ１３の比率で決定されるオフセット電圧Ｖｏｆｓが発生する。その結果、電源装置１の動作に影響を与えずに過電流保護回路１０の動作電圧範囲が広げられる。従って、製造ばらつき及び温度条件などに依ることなく安定した過電流保護動作を行うこと可能となる。 With this configuration, an offset voltage Vofs is generated across resistor R12, determined by the ratio of resistors R12 and R13. As a result, the operating voltage range of the overcurrent protection circuit 10 is expanded without affecting the operation of the power supply 1. This enables stable overcurrent protection operation regardless of manufacturing variations or temperature conditions.

なお、抵抗Ｒ１２の導入に伴い、過電流保護回路１０の動作電圧範囲が広がる背反として、電源装置１の最低動作電圧がオフセット電圧Ｖｏｆｓだけ高くなる可能性がある。そのため、抵抗Ｒ１２及びＲ１３の比率は、上記のトレードオフを考慮して微調整されるとよい。例えば、オフセット電圧Ｖｏｆｓは、１００～２００ｍＶに設定されてもよい。 Note that the introduction of resistor R12 widens the operating voltage range of the overcurrent protection circuit 10, but at the cost of potentially increasing the minimum operating voltage of the power supply 1 by the offset voltage Vofs. Therefore, the ratio of resistors R12 and R13 should be fine-tuned, taking into account the above trade-off. For example, the offset voltage Vofs may be set to 100-200 mV.

また、改めて図示はされないが、出力回路１１では、先出のトランジスタＭ１３及び抵抗Ｒ１１が省略されてもよい。本変形例が採用される場合、トランジスタＭ１２のドレインは、制御信号Ｖｃ１または駆動信号Ｖ１０いずれかの印加端に直接接続されてもよい。このように、駆動信号生成回路１２の導入に際して、出力回路１１の構成は、先出の比較例（図１）に限定されない。 Furthermore, although not shown, the aforementioned transistor M13 and resistor R11 may be omitted from the output circuit 11. When this modification is adopted, the drain of transistor M12 may be directly connected to the application terminal of either the control signal Vc1 or the drive signal V10. In this way, when introducing the drive signal generation circuit 12, the configuration of the output circuit 11 is not limited to the aforementioned comparative example (Figure 1).

図４は、第１実施形態の電源装置１における出力電流Ｉｏｕｔと出力電圧Ｖｏｕｔとの関係を示す図である。本図では、製造ばらつき及び温度条件などに依ることなく過電流制限値Ｉｏｃｐが所望値に設定される様子が描写されている。従って、電源装置１及びその周辺回路（負荷を含む）が適切に保護され得る。 Figure 4 shows the relationship between the output current Iout and the output voltage Vout in the power supply device 1 of the first embodiment. This figure illustrates how the overcurrent limit value Iocp is set to a desired value regardless of manufacturing variations, temperature conditions, etc. Therefore, the power supply device 1 and its peripheral circuits (including the load) can be appropriately protected.

＜第２実施形態＞
図５は、電源装置１の第２実施形態を示す図である。本実施形態の電源装置１では、第１実施形態（図３）を基本としつつ、駆動信号生成回路１２に変更が加えられている。 Second Embodiment
5 is a diagram showing a second embodiment of the power supply device 1. The power supply device 1 of this embodiment is based on the first embodiment (FIG. 3), but has a modified drive signal generating circuit 12.

本図に即して述べると、駆動信号生成回路１２では、先出の抵抗Ｒ１２がトランジスタＭ１４（例えばＰＭＯＳＦＥＴ）に置換されている。トランジスタＭ１４のソースは、駆動信号Ｇ１０の印加端に接続される。トランジスタＭ１４のゲート及びドレインは、いずれも制御信号Ｖｃ１に接続される。すなわち、トランジスタＭ１４は、制御信号Ｖｃ１の印加端と駆動信号Ｇ１０の印加端との間にダイオード接続される。 Referring to this diagram, in the drive signal generation circuit 12, the aforementioned resistor R12 has been replaced with a transistor M14 (e.g., a PMOSFET). The source of transistor M14 is connected to the application terminal of drive signal G10. The gate and drain of transistor M14 are both connected to control signal Vc1. In other words, transistor M14 is diode-connected between the application terminal of control signal Vc1 and the application terminal of drive signal G10.

本構成であれば、トランジスタＭ１４のドレイン・ソース間にオフセット電圧Ｖｏｆｓ（＝トランジスタＭ１４のオン閾値電圧Ｖｔｈ）が発生する。その結果、先出の第１実施形態（図３）と同じく、電源装置１の動作に影響を与えずに過電流保護回路１０の動作電圧範囲が広げられる。 With this configuration, an offset voltage Vofs (= the on-threshold voltage Vth of transistor M14) is generated between the drain and source of transistor M14. As a result, as with the first embodiment (Figure 3) described above, the operating voltage range of the overcurrent protection circuit 10 is expanded without affecting the operation of the power supply device 1.

また、トランジスタＭ１４は、ダイオードＤ１に置換され得る。この場合、ダイオードＤ１は、カソードが制御信号Ｖｃ１の印加端に接続されてアノードが駆動信号Ｇ１０の印加端に接続されるとよい。本変形例であれば、ダイオードＤ１のアノード・カソード間にオフセット電圧Ｖｏｆｓ（＝ダイオードＤ１の順方向降下電圧Ｖｆ）が発生する。 Transistor M14 can also be replaced with diode D1. In this case, the cathode of diode D1 is connected to the application terminal of control signal Vc1, and the anode is connected to the application terminal of drive signal G10. In this modification, an offset voltage Vofs (= forward drop voltage Vf of diode D1) is generated between the anode and cathode of diode D1.

なお、トランジスタＭ１４又はダイオードＤ１の導入に伴い、電源装置１の最低動作電圧がオフセット電圧Ｖｏｆｓだけ高くなり得る。そのため、電源装置１の動作に影響しないかを検討する必要がある。 Note that the introduction of transistor M14 or diode D1 may increase the minimum operating voltage of power supply 1 by the offset voltage Vofs. Therefore, it is necessary to consider whether this will affect the operation of power supply 1.

また、本図中の破線枠で描写されるように、トランジスタＭ１４は、ダイオード接続されたＮＭＯＳＦＥＴ、又は、同じくダイオード接続されたｐｎｐ型若しくはｎｐｎ型のバイポーラトランジスタに置換されてもよい。 Furthermore, as depicted by the dashed line frame in this figure, transistor M14 may be replaced with a diode-connected NMOSFET or a similarly diode-connected pnp or npn bipolar transistor.

＜第３実施形態＞
図６は、電源装置１の第３実施形態を示す図である。本実施形態の電源装置１では、第１実施形態（図３）を基本としつつ、駆動信号生成回路１２に変更が加えられている。 Third Embodiment
6 is a diagram showing a third embodiment of the power supply device 1. The power supply device 1 of this embodiment is based on the first embodiment (FIG. 3), but has a modified drive signal generating circuit 12.

本図に即して述べると、駆動信号生成回路１２では、先出の抵抗Ｒ１３が電流源ＣＳ１に置換されている。電流源ＣＳ１は、入力端子ＶＩＮと駆動信号Ｇ１０の印加端との間に接続されて定電流Ｉ１２を生成する。本構成でも、先の第１実施形態（図３）と同様の作用・効果が享受され得る。 Referring to this diagram, in the drive signal generation circuit 12, the previously mentioned resistor R13 has been replaced with a current source CS1. The current source CS1 is connected between the input terminal VIN and the application terminal of the drive signal G10, and generates a constant current I12. With this configuration, the same functions and effects as those of the first embodiment (Figure 3) can be achieved.

＜第４実施形態＞
図７は、電源装置１の第４実施形態を示す図である。本実施形態の電源装置１は、先出の第１実施形態（図３）を基本としつつ、Ｐチャネル型の出力トランジスタＭ１０に代えてＮチャネル型の出力トランジスタＭ２０を備える。出力トランジスタＭ２０がＮＭＯＳＦＥＴ［N-channel type MOSFET］である場合、出力トランジスタＭ２０のドレインは、入力端子ＶＩＮに接続される。出力トランジスタＭ２０のソースは、出力端子ＶＯＵＴに接続される。 Fourth Embodiment
7 is a diagram showing a fourth embodiment of the power supply device 1. The power supply device 1 of this embodiment is based on the first embodiment (FIG. 3) described above, but includes an N-channel output transistor M20 instead of the P-channel output transistor M10. When the output transistor M20 is an NMOSFET (N-channel type MOSFET), the drain of the output transistor M20 is connected to the input terminal VIN. The source of the output transistor M20 is connected to the output terminal VOUT.

また、上記の変更に伴い、エラーアンプ２０の入力極性が先述とは逆になっている。すなわち、エラーアンプ２０の非反転入力端（＋）は、基準電圧Ｖｒｅｆの印加端に接続される。エラーアンプ２０の反転入力端（－）は、帰還電圧Ｖｆｂの印加端に接続される。エラーアンプ２０は、帰還電圧Ｖｆｂと基準電圧Ｖｒｅｆとが一致するように制御信号Ｖｃ２を生成する。 In addition, due to the above changes, the input polarity of the error amplifier 20 is reversed from that described above. That is, the non-inverting input terminal (+) of the error amplifier 20 is connected to the terminal to which the reference voltage Vref is applied. The inverting input terminal (-) of the error amplifier 20 is connected to the terminal to which the feedback voltage Vfb is applied. The error amplifier 20 generates the control signal Vc2 so that the feedback voltage Vfb and the reference voltage Vref match.

さらに、上記の変更に伴い、過電流保護回路１０の回路構成も変更されている。本図に即して述べると、過電流保護回路１０は、アンプＡ２と、検出トランジスタＭ２１（例えばＮＭＯＳＦＥＴ）と、トランジスタＭ２２（例えばＮＭＯＳＦＥＴ）と、トランジスタＭ２３（例えばＰＭＯＳＦＥＴ）と、検出抵抗Ｒ２０と、抵抗Ｒ２１と、を含む。 Furthermore, in accordance with the above changes, the circuit configuration of the overcurrent protection circuit 10 has also been changed. Referring to this diagram, the overcurrent protection circuit 10 includes an amplifier A2, a detection transistor M21 (e.g., an NMOSFET), a transistor M22 (e.g., an NMOSFET), a transistor M23 (e.g., a PMOSFET), a detection resistor R20, and a resistor R21.

検出抵抗Ｒ２０の第１端は、出力端子ＶＯＵＴ（＝出力トランジスタＭ２０のソース）に接続される。一方、検出抵抗Ｒ２０の第２端は、検出トランジスタＭ２１のソースに接続される。検出トランジスタＭ２１のドレインは、入力端子ＶＩＮ（＝出力トランジスタＭ２０のドレイン）に接続される。検出トランジスタＭ２１のゲートは、出力トランジスタＭ２０のゲート（＝駆動信号Ｇ２０の印加端）に接続される。このように、検出抵抗Ｒ２０は、入力端子ＶＩＮと出力端子ＶＯＵＴとの間に接続される。また、検出トランジスタＭ２１は、入力端子ＶＩＮと出力端子ＶＯＵＴとの間で検出抵抗Ｒ２０に直列接続される。なお、検出トランジスタＭ２１のゲートには、出力トランジスタＭ２０の駆動信号Ｇ２０が印加される。 The first end of the detection resistor R20 is connected to the output terminal VOUT (= the source of the output transistor M20). Meanwhile, the second end of the detection resistor R20 is connected to the source of the detection transistor M21. The drain of the detection transistor M21 is connected to the input terminal VIN (= the drain of the output transistor M20). The gate of the detection transistor M21 is connected to the gate of the output transistor M20 (= the application terminal of the drive signal G20). In this way, the detection resistor R20 is connected between the input terminal VIN and the output terminal VOUT. Furthermore, the detection transistor M21 is connected in series with the detection resistor R20 between the input terminal VIN and the output terminal VOUT. The drive signal G20 for the output transistor M20 is applied to the gate of the detection transistor M21.

このように接続された検出トランジスタＭ２１のオン抵抗（導通度）は、出力トランジスタＭ２０のオン抵抗（導通度）と同一の挙動で制御される。従って、検出トランジスタＭ２１には、出力電流Ｉｏｕｔに比例した検出信号Ｉｓ（＝Ｉｏｕｔ／ｍ、ただし、ｍ＞１）が流れる。なお、検出信号Ｉｓは、入力端子ＶＩＮから検出トランジスタＭ２１及び検出抵抗Ｒ２０を介して出力端子ＶＯＵＴに至る電流経路に流れる。従って、検出抵抗Ｒ２０の両端間には、検出信号Ｉｓに応じた検出電圧Ｖｓ（＝Ｉｓ×Ｒ２０）が現れる。 The on-resistance (conductivity) of the detection transistor M21 connected in this manner is controlled in the same manner as the on-resistance (conductivity) of the output transistor M20. Therefore, a detection signal Is (= Iout/m, where m > 1) proportional to the output current Iout flows through the detection transistor M21. The detection signal Is flows through a current path from the input terminal VIN to the output terminal VOUT via the detection transistor M21 and detection resistor R20. Therefore, a detection voltage Vs (= Is x R20) corresponding to the detection signal Is appears across the detection resistor R20.

アンプＡ２の上側電源端は、制御信号Ｖｃ２の印加端に接続される。一方、アンプＡ２の下側電源端は、出力端子ＶＯＵＴに接続される。アンプＡ２の反転入力端（－）には、出力電圧Ｖｏｕｔに所定の上限電圧Ｖｏｃｐを加えた電圧（＝Ｖｏｕｔ＋Ｖｏｃｐ）が印加される。アンプＡ２の非反転入力端（＋）には、出力電圧Ｖｏｕｔに検出電圧Ｖｓを加えた電圧（＝Ｖｏｕｔ＋Ｖｓ）が印加される。このように接続されたアンプＡ２は、検出電圧Ｖｓと上限電圧Ｖｏｃｐとの差分信号Ｖ２１を出力する。 The upper power supply terminal of amplifier A2 is connected to the terminal to which control signal Vc2 is applied. Meanwhile, the lower power supply terminal of amplifier A2 is connected to output terminal VOUT. A voltage obtained by adding a predetermined upper limit voltage Vocp to the output voltage Vout (= Vout + Vocp) is applied to the inverting input terminal (-) of amplifier A2. A voltage obtained by adding a detection voltage Vs to the output voltage Vout (= Vout + Vs) is applied to the non-inverting input terminal (+) of amplifier A2. Connected in this way, amplifier A2 outputs a differential signal V21 between the detection voltage Vs and the upper limit voltage Vocp.

トランジスタＭ２２のソースとトランジスタＭ２３のドレインは、いずれも、出力端子ＶＯＵＴに接続される。トランジスタＭ２２のドレインと、トランジスタＭ２３のゲートと、抵抗Ｒ２１の第１端は、いずれも電圧信号Ｖ２２の印加端に接続される。トランジスタＭ２３のソースと抵抗Ｒ２１の第２端は、いずれも制御信号Ｖｃ２の印加端に接続される。トランジスタＭ２２のゲートは、差分信号Ｖ２１の印加端に接続される。このように接続されたトランジスタＭ２２及びＭ２３と抵抗Ｒ２１は、差分信号Ｖ２１に応じて制御信号Ｖｃ１を制限する出力回路１１を形成する。 The source of transistor M22 and the drain of transistor M23 are all connected to the output terminal VOUT. The drain of transistor M22, the gate of transistor M23, and the first end of resistor R21 are all connected to the application terminal of voltage signal V22. The source of transistor M23 and the second end of resistor R21 are all connected to the application terminal of control signal Vc2. The gate of transistor M22 is connected to the application terminal of differential signal V21. Transistors M22 and M23 and resistor R21 connected in this manner form output circuit 11, which limits control signal Vc1 in response to differential signal V21.

検出電圧Ｖｓが上限電圧Ｖｏｃｐよりも低いときには、アンプＡ２から出力される差分信号Ｖ２１がローレベル（≒Ｖｏｕｔ）に張り付いた状態となる。従って、トランジスタＭ２２がフルオフ状態となるので、電圧信号Ｖ２２が制御信号Ｖｃ２とほぼ等しくなる。その結果、トランジスタＭ２３がフルオフ状態となるので、出力トランジスタＭ２０のゲート・ソース間がオープン状態となる。そのため、出力トランジスタＭ２０のオン抵抗が引き上げられることはなく、出力トランジスタＭ２０に流れる出力電流Ｉｏｕｔには何ら制限が掛からない状態（＝過電流保護動作が解除された状態）となる。 When the detection voltage Vs is lower than the upper limit voltage Vocp, the differential signal V21 output from amplifier A2 is stuck at a low level (≒ Vout). Therefore, transistor M22 is fully off, and the voltage signal V22 becomes approximately equal to the control signal Vc2. As a result, transistor M23 is fully off, and the gate and source of output transistor M20 are open. Therefore, the on-resistance of output transistor M20 is not increased, and no restrictions are placed on the output current Iout flowing through output transistor M20 (i.e., overcurrent protection operation is deactivated).

一方、出力異常等により出力電流Ｉｏｕｔが増大して、検出電圧Ｖｓが上限電圧Ｖｏｃｐよりも高くなると、両電圧の差分値に応じてアンプＡ２から出力される差分信号Ｖ２１がローレベルから上昇する。従って、トランジスタＭ２２がオン状態となるので、電圧信号Ｖ２２がハイレベル（≒Ｇ２０）から低下する。 On the other hand, if the output current Iout increases due to an output abnormality or other reason, and the detection voltage Vs becomes higher than the upper limit voltage Vocp, the differential signal V21 output from amplifier A2, based on the difference between the two voltages, rises from low level. Therefore, transistor M22 turns on, and the voltage signal V22 falls from high level (≒ G20).

このとき、出力トランジスタＭ２０のゲート・ソース間には、トランジスタＭ２３を介して駆動電流Ｉ２１（＝過電流保護信号に相当）が流れる。そのため、駆動信号Ｇ２０が低下して出力トランジスタＭ２０のゲート・ソース間電圧が引き下げられる。その結果、出力トランジスタＭ２０のオン抵抗が上昇して、出力電流Ｉｏｕｔに制限が掛かった状態（＝過電流保護動作が発動された状態）となる。最終的には、検出電圧Ｖｓと上限電圧Ｖｏｃｐとがイマジナリショートする状態で駆動電流Ｉ２１が平衡する。 At this time, drive current I21 (corresponding to the overcurrent protection signal) flows between the gate and source of output transistor M20 via transistor M23. As a result, drive signal G20 decreases, pulling down the gate-source voltage of output transistor M20. As a result, the on-resistance of output transistor M20 increases, and the output current Iout is limited (overcurrent protection operation is activated). Ultimately, drive current I21 balances when the detection voltage Vs and upper limit voltage Vocp are imaginarily shorted out.

このような過電流保護回路１０を備える構成であれば、出力トランジスタＭ２０に過大な出力電流Ｉｏｕｔが流れ得る状況であっても、出力電流Ｉｏｕｔに制限を掛けることができる。従って、電源装置１及びその周辺回路（負荷を含む）が保護され得る。 With a configuration including such an overcurrent protection circuit 10, it is possible to limit the output current Iout even in situations where an excessively large output current Iout may flow through the output transistor M20. Therefore, the power supply device 1 and its peripheral circuits (including the load) can be protected.

なお、本実施形態の過電流保護回路１０では、アンプＡ２と出力回路１１がいずれも制御信号Ｖｃ２の印加端と出力端子ＶＯＵＴとの間に接続される。本構成であれば、過電流保護回路１０の駆動電流Ｉ２１は、制御信号Ｖｃ２の印加端から出力端子ＶＯＵＴに流れることになる。従って、半導体装置１００の消費電流増加が抑えられる。 In the overcurrent protection circuit 10 of this embodiment, the amplifier A2 and the output circuit 11 are both connected between the application terminal of the control signal Vc2 and the output terminal VOUT. With this configuration, the drive current I21 of the overcurrent protection circuit 10 flows from the application terminal of the control signal Vc2 to the output terminal VOUT. Therefore, an increase in current consumption by the semiconductor device 100 is suppressed.

駆動信号生成回路１２は、制御信号Ｖｃ２にオフセット電圧Ｖｏｆｓを付与して駆動信号Ｇ２０（＝Ｖｃ２－Ｖｏｆｓ）を生成する。 The drive signal generation circuit 12 applies an offset voltage Vofs to the control signal Vc2 to generate the drive signal G20 (= Vc2 - Vofs).

本図に即して述べると、駆動信号生成回路１２は、抵抗Ｒ２２及びＲ２３を含む。抵抗Ｒ２２は、制御信号Ｖｃ２の印加端と駆動信号Ｇ２０の印加端との間に接続される。抵抗Ｒ２３は、出力端子ＶＯＵＴと駆動信号Ｇ２０の印加端との間に接続される。 Referring to this diagram, the drive signal generation circuit 12 includes resistors R22 and R23. Resistor R22 is connected between the application terminal of the control signal Vc2 and the application terminal of the drive signal G20. Resistor R23 is connected between the output terminal VOUT and the application terminal of the drive signal G20.

なお、アンプＡ２及び出力回路１１は、出力端子ＶＯＵＴと制御信号Ｖｃ２の印加端との間に接続されている。すなわち、出力回路１１は、差分信号Ｖ２１に応じて制御信号Ｖｃ２を制限する。 The amplifier A2 and the output circuit 11 are connected between the output terminal VOUT and the application terminal of the control signal Vc2. That is, the output circuit 11 limits the control signal Vc2 in accordance with the differential signal V21.

本構成であれば、抵抗Ｒ２２の両端間には、抵抗Ｒ２２及びＲ２３の比率で決定されるオフセット電圧Ｖｏｆｓが発生する。その結果、電源装置１の動作に影響を与えずに過電流保護回路１０の動作電圧範囲が広げられる。従って、製造ばらつき及び温度条件などに依ることなく安定した過電流保護動作を行うこと可能となる。 With this configuration, an offset voltage Vofs is generated across resistor R22, determined by the ratio of resistors R22 and R23. As a result, the operating voltage range of the overcurrent protection circuit 10 is expanded without affecting the operation of the power supply 1. This enables stable overcurrent protection operation regardless of manufacturing variations or temperature conditions.

なお、抵抗Ｒ２２の導入に伴い、過電流保護回路１０の動作電圧範囲が広がる背反として、電源装置１の最低動作電圧がオフセット電圧Ｖｏｆｓだけ高くなる可能性がある。そのため、抵抗Ｒ２２及びＲ２３の比率は、上記のトレードオフを考慮して微調整されるとよい。例えば、オフセット電圧Ｖｏｆｓは、１００～２００ｍＶに設定されてもよい。 Note that the introduction of resistor R22 widens the operating voltage range of the overcurrent protection circuit 10, but at the cost of potentially increasing the minimum operating voltage of the power supply 1 by the offset voltage Vofs. Therefore, the ratio of resistors R22 and R23 should be fine-tuned, taking into account the above trade-off. For example, the offset voltage Vofs may be set to 100-200 mV.

＜第５実施形態＞
図８は、電源装置１の第５実施形態を示す図である。本実施形態の電源装置１では、第４実施形態（図７）を基本としつつ、駆動信号生成回路１２に変更が加えられている。 Fifth Embodiment
8 is a diagram showing a fifth embodiment of the power supply device 1. The power supply device 1 of this embodiment is based on the fourth embodiment (FIG. 7), but has a modified drive signal generating circuit 12.

本図に即して述べると、駆動信号生成回路１２では、先出の抵抗Ｒ２３が電流源ＣＳ２に置換されている。電流源ＣＳ２は、接地端子ＧＮＤと駆動信号Ｇ２０の印加端との間に接続されて定電流Ｉ２２を生成する。本構成でも、先の第４実施形態（図７）と同様の作用・効果が享受され得る。 Referring to this diagram, in the drive signal generation circuit 12, the previously mentioned resistor R23 has been replaced with a current source CS2. The current source CS2 is connected between the ground terminal GND and the application terminal of the drive signal G20, and generates a constant current I22. With this configuration, the same functions and effects as those of the fourth embodiment (Figure 7) can be achieved.

＜実施形態の組み合わせ＞
なお、これまでに説明してきた第１～第５実施形態は、矛盾のない限り、適宜組み合わせて実施してもよい。例えば、改めて図示はされないが、第２実施形態（図５）に倣い、第４実施形態（図７）又は第５実施形態（図８）の抵抗Ｒ２２がダイオード接続されたトランジスタ（又はダイオード）に置換されてもよい。 <Combination of Embodiments>
The first to fifth embodiments described above may be combined as appropriate as long as no contradictions are present. For example, although not shown, the resistor R22 in the fourth embodiment (FIG. 7) or the fifth embodiment (FIG. 8) may be replaced with a diode-connected transistor (or a diode) in accordance with the second embodiment (FIG. 5).

＜付記＞
本開示に係る過電流保護回路であれば、製造ばらつき及び温度条件などに依ることなく安定した過電流保護動作を行うことができる。以下では、上記開示について付記する。 <Additional Notes>
The overcurrent protection circuit according to the present disclosure can perform stable overcurrent protection operation regardless of manufacturing variations, temperature conditions, etc. The following additional notes are provided regarding the above disclosure.

［付記１］
第１端子（ＶＩＮ）と第２端子（ＶＯＵＴ）との間に接続された検出抵抗（Ｒ１０、Ｒ２０）と、
前記第１端子（ＶＩＮ）と前記第２端子（ＶＯＵＴ）との間で前記検出抵抗（Ｒ１０、Ｒ２０）に直列接続されて制御電極に出力トランジスタ（Ｍ１０、Ｍ２０）の駆動信号（Ｇ１０、Ｇ２０）が印加されるように構成された検出トランジスタ（Ｍ１１、Ｍ２１）と、
前記第１端子（ＶＩＮ）又は前記第２端子（ＶＯＵＴ）と制御信号（Ｖｃ１、Ｖｃ２）の印加端との間に接続されて前記検出抵抗（Ｒ１０、Ｒ２０）の両端間に現れる検出電圧（Ｖｓ）と所定の上限電圧（Ｖｏｃｐ）との差分信号（Ｖ１１、Ｖ２１）を出力するように構成されたアンプ（Ａ１、Ａ２）と、
前記差分信号（Ｖ１１、Ｖ２１）に応じて前記制御信号（Ｖｃ１、Ｖｃ２）又は前記駆動信号（Ｇ１０、Ｇ２０）を制限するように構成された出力回路（１１）と、
前記制御信号（Ｖｃ１、Ｖｃ２）にオフセット（Ｖｏｆｓ）を付与して前記駆動信号（Ｇ１０、Ｇ２０）を生成するように構成された駆動信号生成回路（１２）と、
を備える、過電流保護回路（１０）。 [Appendix 1]
Detecting resistors (R10, R20) connected between the first terminal (VIN) and the second terminal (VOUT);
detection transistors (M11, M21) connected in series with the detection resistors (R10, R20) between the first terminal (VIN) and the second terminal (VOUT), and configured to receive drive signals (G10, G20) of output transistors (M10, M20) at their control electrodes;
an amplifier (A1, A2) connected between the first terminal (VIN) or the second terminal (VOUT) and an application terminal of a control signal (Vc1, Vc2), and configured to output a difference signal (V11, V21) between a detection voltage (Vs) appearing across both ends of the detection resistor (R10, R20) and a predetermined upper limit voltage (Vocp);
an output circuit (11) configured to limit the control signals (Vc1, Vc2) or the drive signals (G10, G20) in response to the differential signals (V11, V21);
a drive signal generating circuit (12) configured to generate the drive signals (G10, G20) by adding an offset (Vofs) to the control signals (Vc1, Vc2);
An overcurrent protection circuit (10) comprising:

［付記２］
前記駆動信号生成回路（１２）は、前記制御信号（Ｖｃ１、Ｖｃ２）の印加端と前記駆動信号（Ｇ１０、Ｇ２０）の印加端との間に接続される第１抵抗（Ｒ１２、Ｒ２２）を含む、付記１に記載の過電流保護回路（１０）。 [Appendix 2]
The overcurrent protection circuit (10) described in Appendix 1, wherein the drive signal generation circuit (12) includes first resistors (R12, R22) connected between an application terminal of the control signal (Vc1, Vc2) and an application terminal of the drive signal (G10, G20).

［付記３］
前記駆動信号生成回路（１２）は、前記制御信号（Ｖｃ１、Ｖｃ２）の印加端と前記駆動信号（Ｇ１０、Ｇ２０）の印加端との間にダイオード接続されるトランジスタ（Ｍ１４）を含む、付記１又は２に記載の過電流保護回路（１０）。 [Appendix 3]
The overcurrent protection circuit (10) according to Appendix 1 or 2, wherein the drive signal generation circuit (12) includes a transistor (M14) diode-connected between an application terminal of the control signal (Vc1, Vc2) and an application terminal of the drive signal (G10, G20).

［付記４］
前記駆動信号生成回路（１２）は、前記制御信号（Ｖｃ１、Ｖｃ２）の印加端と前記駆動信号（Ｇ１０、Ｇ２０）の印加端との間に接続されるダイオード（Ｄ１）を含む、付記１～３のいずれかに記載の過電流保護回路（１０）。 [Appendix 4]
The overcurrent protection circuit (10) according to any one of Appendices 1 to 3, wherein the drive signal generation circuit (12) includes a diode (D1) connected between an application terminal of the control signal (Vc1, Vc2) and an application terminal of the drive signal (G10, G20).

［付記５］
前記駆動信号生成回路（１２）は、前記第１端子（ＶＩＮ）又は前記第２端子（ＶＯＵＴ）と前記駆動信号（Ｇ１０、Ｇ２０）の印加端との間に接続される第２抵抗（Ｒ１３、Ｒ２３）を含む、付記１～４のいずれかに記載の過電流保護回路（１０）。 [Appendix 5]
The overcurrent protection circuit (10) described in any one of Appendices 1 to 4, wherein the drive signal generation circuit (12) includes a second resistor (R13, R23) connected between the first terminal (VIN) or the second terminal (VOUT) and an application terminal of the drive signal (G10, G20).

［付記６］
前記駆動信号生成回路（１２）は、前記駆動信号（Ｇ１０、Ｇ２０）の印加端に接続されて定電流（Ｉ１２、Ｉ２２）を生成するように構成された電流源（ＣＳ１、ＣＳ２）を含む、付記１～４のいずれかに記載の過電流保護回路（１０）。 [Appendix 6]
The overcurrent protection circuit (10) according to any one of appendices 1 to 4, wherein the drive signal generation circuit (12) includes current sources (CS1, CS2) connected to application terminals of the drive signals (G10, G20) and configured to generate constant currents (I12, I22).

［付記７］
付記１～６のいずれかに記載の過電流保護回路（１０）と、
前記第１端子（ＶＩＮ）及び前記第２端子（ＶＯＵＴ）と、
前記第１端子（ＶＩＮ）と前記第２端子（ＶＯＵＴ）との間に接続された前記出力トランジスタ（Ｍ１０、Ｍ２０）と、
前記第２端子（ＶＯＵＴ）に印加される電圧に応じた帰還電圧Ｖｆｂが基準電圧Ｖｒｅｆと一致するように前記制御信号（Ｖｃ１、Ｖｃ２）の帰還制御を行うように構成されたエラーアンプ（２０）と、
を備える、半導体装置（１００）。 [Appendix 7]
An overcurrent protection circuit (10) according to any one of appendices 1 to 6;
the first terminal (VIN) and the second terminal (VOUT);
the output transistors (M10, M20) connected between the first terminal (VIN) and the second terminal (VOUT);
an error amplifier (20) configured to perform feedback control of the control signals (Vc1, Vc2) so that a feedback voltage Vfb corresponding to a voltage applied to the second terminal (VOUT) coincides with a reference voltage Vref;
A semiconductor device (100) comprising:

［付記８］
前記出力トランジスタ（Ｍ１０）は、Ｐチャネル型又はｐｎｐ型であり、
前記アンプ（Ａ１）及び前記出力回路（１１）は、いずれも前記第１端子（ＶＩＮ）と前記制御信号（Ｖｃ１）の印加端との間に接続される、付記７に記載の半導体装置（１００）。 [Appendix 8]
The output transistor (M10) is a P-channel type or a PNP type,
The semiconductor device (100) according to Appendix 7, wherein the amplifier (A1) and the output circuit (11) are both connected between the first terminal (VIN) and an application terminal of the control signal (Vc1).

［付記９］
前記出力トランジスタ（Ｍ２０）は、Ｎチャネル型又はｎｐｎ型であり、
前記アンプ（Ａ２）及び前記出力回路（１１）は、いずれも前記第２端子（ＶＯＵＴ）と前記制御信号（Ｖｃ２）の印加端との間に接続される、付記７に記載の半導体装置）１００）。 [Appendix 9]
The output transistor (M20) is an N-channel type or an npn type,
The semiconductor device (100) described in Appendix 7, wherein the amplifier (A2) and the output circuit (11) are both connected between the second terminal (VOUT) and an application terminal of the control signal (Vc2).

［付記１０］
付記７～９のいずれかに記載の半導体装置（１００）を備え、
前記第１端子（ＶＩＮ）に入力される入力電圧（Ｖｉｎ）から所望の出力電圧（Ｖｏｕｔ）を生成して前記第２端子（ＶＯＵＴ）に出力する、電源装置（１）。 [Supplementary Note 10]
A semiconductor device (100) according to any one of appendices 7 to 9,
The power supply device (1) generates a desired output voltage (Vout) from an input voltage (Vin) input to the first terminal (VIN) and outputs the output voltage to the second terminal (VOUT).

＜その他＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴは、それぞれ、ｎｐｎ型及びｐｎｐ型のバイポーラトランジスタに置換され得る。このように置換される場合、先述のドレイン、ソース及びゲートは、それぞれ、エミッタ、コレクタ及びベースと読み替えられる。 <Others>
In addition to the above-described embodiments, the various technical features disclosed in this specification can be modified in various ways without departing from the spirit of the technical creation. For example, the NMOSFET and PMOSFET can be replaced with npn-type and pnp-type bipolar transistors, respectively. In such a case, the drain, source, and gate described above can be read as the emitter, collector, and base, respectively.

このように、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきである。また、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。 As such, the above-described embodiments should be considered in all respects as illustrative and not restrictive. Furthermore, the technical scope of the present disclosure is defined by the claims, and should be understood to include all modifications that fall within the meaning and scope of the claims.

１電源装置（リニア電源）
１０過電流保護回路
１１出力回路
１２駆動信号生成回路
２０エラーアンプ
３０帰還電圧生成回路
３１、３２抵抗
４０基準電圧生成回路
１００半導体装置
Ａ１、Ａ２アンプ
Ｃｏキャパシタ
ＣＳ１、ＣＳ２電流源
Ｄ１ダイオード
ＧＮＤ接地端子
Ｍ１０出力トランジスタ（ＰＭＯＳＦＥＴ）
Ｍ１１検出トランジスタ（ＰＭＯＳＦＥＴ）
Ｍ１２トランジスタ（ＰＭＯＳＦＥＴ）
Ｍ１３トランジスタ（ＮＭＯＳＦＥＴ）
Ｍ１４トランジスタ（ＰＭＯＳＦＥＴ）
Ｍ２０出力トランジスタ（ＮＭＯＳＦＥＴ）
Ｍ２１検出トランジスタ（ＮＭＯＳＦＥＴ）
Ｍ２２トランジスタ（ＮＭＯＳＦＥＴ）
Ｍ２３トランジスタ（ＰＭＯＳＦＥＴ）
ＯＵＴ出力端子
Ｒ１０、Ｒ２０検出抵抗
Ｒ１１～Ｒ１３、Ｒ２１～Ｒ２３抵抗
ＶＩＮ入力端子 1. Power supply (linear power supply)
10 Overcurrent protection circuit 11 Output circuit 12 Drive signal generation circuit 20 Error amplifier 30 Feedback voltage generation circuit 31, 32 Resistor 40 Reference voltage generation circuit 100 Semiconductor device A1, A2 Amplifier Co Capacitor CS1, CS2 Current source D1 Diode GND Ground terminal M10 Output transistor (PMOSFET)
M11 Detector transistor (PMOSFET)
M12 Transistor (PMOSFET)
M13 Transistor (NMOSFET)
M14 Transistor (PMOSFET)
M20 Output transistor (NMOSFET)
M21 Detector transistor (NMOSFET)
M22 Transistor (NMOSFET)
M23 Transistor (PMOSFET)
OUT Output terminal R10, R20 Detection resistor R11 to R13, R21 to R23 Resistor VIN Input terminal

Claims

a sense resistor connected between the first terminal and the second terminal;
a detection transistor connected in series with the detection resistor between the first terminal and the second terminal, the detection transistor configured to receive a drive signal for an output transistor at a control electrode thereof;
an amplifier connected between the first terminal or the second terminal and a terminal to which a control signal is applied, and configured to output a differential signal between a detection voltage appearing across both ends of the detection resistor and a predetermined upper limit voltage;
an output circuit configured to limit the control signal or the drive signal in response to the differential signal;
a drive signal generating circuit configured to generate the drive signal by adding an offset to the control signal;
An overcurrent protection circuit comprising:

The overcurrent protection circuit of claim 1, wherein the drive signal generation circuit includes a first resistor connected between the application terminal of the control signal and the application terminal of the drive signal.

The overcurrent protection circuit of claim 1, wherein the drive signal generation circuit includes a transistor diode-connected between the application terminal of the control signal and the application terminal of the drive signal.

The overcurrent protection circuit of claim 1, wherein the drive signal generation circuit includes a diode connected between the application terminal of the control signal and the application terminal of the drive signal.

The overcurrent protection circuit of claim 1, wherein the drive signal generation circuit includes a second resistor connected between the first terminal or the second terminal and the application terminal of the drive signal.

The overcurrent protection circuit of claim 1, wherein the drive signal generation circuit includes a current source connected to an application terminal of the drive signal and configured to generate a constant current.

an overcurrent protection circuit according to claim 1;
the first terminal and the second terminal;
the output transistor connected between the first terminal and the second terminal;
an error amplifier configured to perform feedback control of the control signal so that a feedback voltage corresponding to a voltage applied to the second terminal coincides with a reference voltage;
A semiconductor device comprising:

the output transistor is a P-channel type or a PNP type;
8. The semiconductor device according to claim 7, wherein the amplifier and the output circuit are both connected between the first terminal and an application terminal of the control signal.

the output transistor is an N-channel type or an npn type,
8. The semiconductor device according to claim 7, wherein the amplifier and the output circuit are both connected between the second terminal and an application terminal of the control signal.

A semiconductor device according to any one of claims 7 to 9,
A power supply device that generates a desired output voltage from an input voltage input to the first terminal and outputs the output voltage to the second terminal.