JP2528719B2 - 半導体記憶装置 - Google Patents
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置に関し、特にビット線間
ノイズによる誤動作を防止し得るメモリセルアレイの構
造の改善に関するものである。
ノイズによる誤動作を防止し得るメモリセルアレイの構
造の改善に関するものである。
［従来の技術］ 半導体記憶装置のうち、記憶情報のランダムな入出力
が可能なものにDRAM（Dynamic Random Access Memor
y）がある。一般に、DRAMは、多数の記憶情報を蓄積す
る記憶領域であってメモリセルアレイと、外部との入出
力に必要な周辺回路とから構成される。
が可能なものにDRAM（Dynamic Random Access Memor
y）がある。一般に、DRAMは、多数の記憶情報を蓄積す
る記憶領域であってメモリセルアレイと、外部との入出
力に必要な周辺回路とから構成される。
第８図は、一般的なDRAMの構成を示すブロック図であ
る。本図を参照して、まずDRAM50は、記憶情報のデータ
信号を蓄積するためのメモリセルアレイ51と、単位記憶
回路を構成するメモリセルを選択するためのアドレス回
路信号（A0〜A9）を外部から受けるためのロウアンドカ
ラムアドレスバッファ52と、そのアドレス信号を解読す
ることによりメモリセルを指定するためのロウデコーダ
53およびカラムデコーダ54と、指定されたメモリセルに
蓄積された信号を増幅して読出すセンスリフレッシュア
ンプ55と、データ入出力のためのデータインバッファ56
およびデータアウトバッファ57と、クロック信号を発生
するクロックジェネレータ58とを含んでいる。
る。本図を参照して、まずDRAM50は、記憶情報のデータ
信号を蓄積するためのメモリセルアレイ51と、単位記憶
回路を構成するメモリセルを選択するためのアドレス回
路信号（A0〜A9）を外部から受けるためのロウアンドカ
ラムアドレスバッファ52と、そのアドレス信号を解読す
ることによりメモリセルを指定するためのロウデコーダ
53およびカラムデコーダ54と、指定されたメモリセルに
蓄積された信号を増幅して読出すセンスリフレッシュア
ンプ55と、データ入出力のためのデータインバッファ56
およびデータアウトバッファ57と、クロック信号を発生
するクロックジェネレータ58とを含んでいる。
第９図は、メモリセルアレイの記憶動作を説明するた
めのいわゆる折り返しビット線方式の１対のビット線対
構造を示す等価回路図である。互いに対をなすビット線
B0、▲▼は、１つのセンスアンプSAに接続されてい
る。ワード線WL1〜WL4はビット線B0、▲▼に平行に
伸びている。ビット線B0、▲▼とワード線WL1〜WL4
とは互いに直交するように形成されている。さらに、ビ
ット線B0、▲▼とワード線WL1〜WL4との交差部には
へメモリセルMCが形成されている。
めのいわゆる折り返しビット線方式の１対のビット線対
構造を示す等価回路図である。互いに対をなすビット線
B0、▲▼は、１つのセンスアンプSAに接続されてい
る。ワード線WL1〜WL4はビット線B0、▲▼に平行に
伸びている。ビット線B0、▲▼とワード線WL1〜WL4
とは互いに直交するように形成されている。さらに、ビ
ット線B0、▲▼とワード線WL1〜WL4との交差部には
へメモリセルMCが形成されている。
メモリセルMCは、１つのトランスファゲートトランジ
スタTRとキャパシタＣとを備える。DRAMは、このキャパ
シタＣに蓄積された電荷の有無を判定して記憶情報を識
別する。
スタTRとキャパシタＣとを備える。DRAMは、このキャパ
シタＣに蓄積された電荷の有無を判定して記憶情報を識
別する。
DRAMの基本動作について第９図を参照して説明する。
まず、データの書込動作において、たとえばワード線WL
1に正電圧を印加してトランスファゲートトランジスタT
RをONにする。この状態で、メモリセルMCに“L"を書込
む場合には、ビット線B0の電圧BBLを0Vに設定し、電子
をビット線B0からキャパシタＣに供給する。また、“H"
を書込む場合にはビット線電位VBLをVcc（電源電圧）に
設定し、電子をキャパシタＣから引き抜く。
まず、データの書込動作において、たとえばワード線WL
1に正電圧を印加してトランスファゲートトランジスタT
RをONにする。この状態で、メモリセルMCに“L"を書込
む場合には、ビット線B0の電圧BBLを0Vに設定し、電子
をビット線B0からキャパシタＣに供給する。また、“H"
を書込む場合にはビット線電位VBLをVcc（電源電圧）に
設定し、電子をキャパシタＣから引き抜く。
次に、データの読出動作を説明する。まず、１対のビ
ット線B0、▲▼をVCC/2の電位にプリチャージした
後、フローティング状態にする。特定のワード線WL1を
選択し、所定の電位を印加してトランスファゲートトラ
ンジスタTRをONする。これによりキャパシタＣに蓄積さ
れた電荷がビット線B0に読出され、ビット線B0の電位V
BLはVBL＋ΔVBLへとわずかに変動する。ビット線B0の変
動電位ΔVBLは、 となる。ここでCBはビット線の負荷容量、CSはキャパシ
タの容量を示す。そして、このビット線B0とビット線▲
▼との間に生じたわずかな電位差ΔVBLを高感度の
センスアンプSAで検出することによりデータの有無を判
定する。このように、信号電位（変動電位）ΔVBLは、C
BとCSとの比によって決まるため、この比の値を小さく
する必要がある。
ット線B0、▲▼をVCC/2の電位にプリチャージした
後、フローティング状態にする。特定のワード線WL1を
選択し、所定の電位を印加してトランスファゲートトラ
ンジスタTRをONする。これによりキャパシタＣに蓄積さ
れた電荷がビット線B0に読出され、ビット線B0の電位V
BLはVBL＋ΔVBLへとわずかに変動する。ビット線B0の変
動電位ΔVBLは、 となる。ここでCBはビット線の負荷容量、CSはキャパシ
タの容量を示す。そして、このビット線B0とビット線▲
▼との間に生じたわずかな電位差ΔVBLを高感度の
センスアンプSAで検出することによりデータの有無を判
定する。このように、信号電位（変動電位）ΔVBLは、C
BとCSとの比によって決まるため、この比の値を小さく
する必要がある。
第10図は、３組のビット線対を含むメモリセルアレイ
の等価回路図である。第10図を参照して、ビット線の負
荷容量CBは、CB＝CO＋2CBBで表わされる。COは浮遊容量
であり、CBBは絶縁層を介して隣接するビット線間に構
成されるビット線間容量である。近年のメモリの大容量
化によりメモリセルの面積が縮小化され、隣接するビッ
ト線の間隔も狭くなってきている。このためにビット線
間容量CBBが大きくなり、ビット線間に生じるノイズが
増大している。このために、メモリセルから呼出される
信号量がノイズの影響によって実効的に減少することが
「ISSCC Tech.Dig.Paper,T.Yoshihara et al.pp238
−239」に報告されている。この状態について第10図を
用いて説明する。
の等価回路図である。第10図を参照して、ビット線の負
荷容量CBは、CB＝CO＋2CBBで表わされる。COは浮遊容量
であり、CBBは絶縁層を介して隣接するビット線間に構
成されるビット線間容量である。近年のメモリの大容量
化によりメモリセルの面積が縮小化され、隣接するビッ
ト線の間隔も狭くなってきている。このためにビット線
間容量CBBが大きくなり、ビット線間に生じるノイズが
増大している。このために、メモリセルから呼出される
信号量がノイズの影響によって実効的に減少することが
「ISSCC Tech.Dig.Paper,T.Yoshihara et al.pp238
−239」に報告されている。この状態について第10図を
用いて説明する。
今、図示された３つのメモリセルMC0、MC1、MC2に
“H"のデータが書込まれていると仮定する。読出動作に
おいて、すべてのビット線B0〜▲▼が等電位にプリ
チャージされた後、ワード線WL1に所定電位が印加さ
れ、メモリセルMC0〜MC2からデータが読出される。この
とき、基準電位を与えるビット線▲▼〜▲▼で
は隣接する“H"が読出されたビット線B0〜B2からビット
線間容量CBB0〜CBB2を介して電位が上昇する方向にノイ
ズを受ける。一方、“H"が読出されたビット線B0〜B2は
逆に基準電位を与えるビット線▲▼〜▲▼から
電位の下がる方向にノイズを受ける。このために、対を
なすビット線（B0、▲▼）…間の読出電位差（信号
電位）ΔVBLが小さくなる。このために、センスアンプS
A0において信号電位を検出できない場合が生じたりす
る。
“H"のデータが書込まれていると仮定する。読出動作に
おいて、すべてのビット線B0〜▲▼が等電位にプリ
チャージされた後、ワード線WL1に所定電位が印加さ
れ、メモリセルMC0〜MC2からデータが読出される。この
とき、基準電位を与えるビット線▲▼〜▲▼で
は隣接する“H"が読出されたビット線B0〜B2からビット
線間容量CBB0〜CBB2を介して電位が上昇する方向にノイ
ズを受ける。一方、“H"が読出されたビット線B0〜B2は
逆に基準電位を与えるビット線▲▼〜▲▼から
電位の下がる方向にノイズを受ける。このために、対を
なすビット線（B0、▲▼）…間の読出電位差（信号
電位）ΔVBLが小さくなる。このために、センスアンプS
A0において信号電位を検出できない場合が生じたりす
る。
すなわち、上記の式（１）に示したように、ビット線
間容量CBBが増大すると、ビット線の負荷容量CBが増大
し、その結果、CB/CSが大きくなりΔVBLが減少する。
間容量CBBが増大すると、ビット線の負荷容量CBが増大
し、その結果、CB/CSが大きくなりΔVBLが減少する。
この信号電位ΔVBLの減少を抑制する方法として２つ
の方法が考えられる。
の方法が考えられる。
まず、１つの方法としては、キャパシタの容量CSを増
大させることである。このような例として第11図および
第12図に示すものがある。第11図は、メモリセルアレイ
の部分平面構造図であり、第12図は、第11図中の切断線
X II−X IIに沿った方向からの断面構造図である。この
例は「NOVEL STACKED CAPACITOR CELL FOR 64Mb
DRAM」（′89 Symposium on VLSI Technology Dig
est of Technical Papers,pp69−70,W.Wakamiya et
al.）に開示されている。DRAMのメモリセルアレイ
は、ｐ型シリコン基板20の主表面上に平行に伸びた複数
のワード線WL1〜WL6と、これに直交する方向に伸びた複
数のビット線B0、▲▼を備えている。ワード線WL1
〜WL6とビット線B0、▲▼との交差部近傍にはメモ
リセルMCが形成されている。メモリセルMCは１つのトラ
ンスファゲートトランジスタ１と１つのキャパシタ10と
を備えている。トランスファゲートトランジスタ１は１
対のｎ型不純物領域３、３とゲート絶縁膜２を介して形
成されたゲート電極（ワード線）WL1〜WL6とを備える。
ゲート電極（ワード線）WL1〜WL6の周囲は絶縁膜４によ
って覆われている。
大させることである。このような例として第11図および
第12図に示すものがある。第11図は、メモリセルアレイ
の部分平面構造図であり、第12図は、第11図中の切断線
X II−X IIに沿った方向からの断面構造図である。この
例は「NOVEL STACKED CAPACITOR CELL FOR 64Mb
DRAM」（′89 Symposium on VLSI Technology Dig
est of Technical Papers,pp69−70,W.Wakamiya et
al.）に開示されている。DRAMのメモリセルアレイ
は、ｐ型シリコン基板20の主表面上に平行に伸びた複数
のワード線WL1〜WL6と、これに直交する方向に伸びた複
数のビット線B0、▲▼を備えている。ワード線WL1
〜WL6とビット線B0、▲▼との交差部近傍にはメモ
リセルMCが形成されている。メモリセルMCは１つのトラ
ンスファゲートトランジスタ１と１つのキャパシタ10と
を備えている。トランスファゲートトランジスタ１は１
対のｎ型不純物領域３、３とゲート絶縁膜２を介して形
成されたゲート電極（ワード線）WL1〜WL6とを備える。
ゲート電極（ワード線）WL1〜WL6の周囲は絶縁膜４によ
って覆われている。
キャパシタ10は下部電極（ストレージノード）11と、
誘電体層12および上部電極（セルプレート）13の積層構
造からなる。下部電極11はその一部がトランスファゲー
トトランジスタ１の一方のｎ型不純物領域３に接続され
ている。また、この下部電極11は構造上２つの部分から
構成されている。１つはワード線WL3の上部から他方の
ワード線WL4の上部にまで絶縁膜４を介して延在した平
坦部11aであり、他方は、平坦部11aの表面から上方に向
かって突出した円筒形状を有する円筒部11bである。こ
の下部電極の円筒部11bを構成することにより、誘電体
層12を介して対向する下部電極11と上部電極13との対向
面積を増大させ、キャパシタの容量の拡大を図ってい
る。なお、ワード線WL1〜WL6の周囲を覆う絶縁膜の上部
には、エッチング保護膜として使用された窒化膜14が形
成されている。
誘電体層12および上部電極（セルプレート）13の積層構
造からなる。下部電極11はその一部がトランスファゲー
トトランジスタ１の一方のｎ型不純物領域３に接続され
ている。また、この下部電極11は構造上２つの部分から
構成されている。１つはワード線WL3の上部から他方の
ワード線WL4の上部にまで絶縁膜４を介して延在した平
坦部11aであり、他方は、平坦部11aの表面から上方に向
かって突出した円筒形状を有する円筒部11bである。こ
の下部電極の円筒部11bを構成することにより、誘電体
層12を介して対向する下部電極11と上部電極13との対向
面積を増大させ、キャパシタの容量の拡大を図ってい
る。なお、ワード線WL1〜WL6の周囲を覆う絶縁膜の上部
には、エッチング保護膜として使用された窒化膜14が形
成されている。
メモリセルMCの周囲はフィールドシールド分離構造に
より他のメモリセルMCと絶縁分離されている。フィール
ドシールド分離構造は、ｐ型シリコン基板20の表面上に
フィールドシールドゲート絶縁膜21を介して形成された
フィールドシールドゲート電極22を有している。また、
フィールドシールドゲート電極22の上部には絶縁層23を
介してワード線WL4、WL5が配置されている。
より他のメモリセルMCと絶縁分離されている。フィール
ドシールド分離構造は、ｐ型シリコン基板20の表面上に
フィールドシールドゲート絶縁膜21を介して形成された
フィールドシールドゲート電極22を有している。また、
フィールドシールドゲート電極22の上部には絶縁層23を
介してワード線WL4、WL5が配置されている。
メモリセルの上部は層間絶縁層24で覆われている。さ
らに、層間絶縁層24中にはトランスファゲートトランジ
スタ１の一方のｎ型不純物領域３に達するコンタクトホ
ール25が形成されている。ビット線▲▼は層間絶縁
層24の表面上に形成され、かつコンタクトホール25を介
してトランスファゲートトランジスタ１に電気的に接続
されている。
らに、層間絶縁層24中にはトランスファゲートトランジ
スタ１の一方のｎ型不純物領域３に達するコンタクトホ
ール25が形成されている。ビット線▲▼は層間絶縁
層24の表面上に形成され、かつコンタクトホール25を介
してトランスファゲートトランジスタ１に電気的に接続
されている。
また、信号電位ΔVBLの減少を抑制する他の方法とし
てビット線間ノイズの影響を排除する方法がある。この
ような例が第13図および第14図に示されている。この例
は、たとえばIEDM88「Ａ new stacked Capacitor D
RAM cell charact−erized by ａ storage Capac
itor on ａ Bit−line Structure」S.Kimura et
al.pp596−599に示されている。第13図は、この例に示
されるDRAMのメモリセルアレイの部分平面構造図であ
り、第14図は、13図中の切断線X IV−X IVに沿った方向
からの断面構造図である。両図を参照して、DRAMのメモ
リセルアレイはｐ型シリコン基板20の主表面上に互いに
平行に延びた複数のワード線WL1〜WL7とこれに直交する
方向に延びた複数のビット線B0、▲▼、B1とを備え
る。活性領域27はビット線B0〜B1に対して斜め方向に延
びて形成されている。ビット線B0〜B1は、ワード線WL1
〜WL6と交差する領域においては絶縁層４を介してワー
ド線WL1〜WL6の上部に乗上げており、またワード線の間
においてはトランスファゲートトランジスタ１の一方の
ｎ型不純物領域３に接続されている。互いに隣接するキ
ャパシタ10、10は、その一部が絶縁層26を介してビット
線B0〜B1の上部に延在している。すなわち、このメモリ
セルアレイは、ビット線B0〜B1の位置をｐ型シリコン基
板20表面位置にまで下げ、互いに隣接するビット線間に
キャパシタ10を配置している。したがって、ビット線間
に生じるビット線間ノイズは、キャパシタ10の上部電極
13などのシールド効果によりその影響が排除される。
てビット線間ノイズの影響を排除する方法がある。この
ような例が第13図および第14図に示されている。この例
は、たとえばIEDM88「Ａ new stacked Capacitor D
RAM cell charact−erized by ａ storage Capac
itor on ａ Bit−line Structure」S.Kimura et
al.pp596−599に示されている。第13図は、この例に示
されるDRAMのメモリセルアレイの部分平面構造図であ
り、第14図は、13図中の切断線X IV−X IVに沿った方向
からの断面構造図である。両図を参照して、DRAMのメモ
リセルアレイはｐ型シリコン基板20の主表面上に互いに
平行に延びた複数のワード線WL1〜WL7とこれに直交する
方向に延びた複数のビット線B0、▲▼、B1とを備え
る。活性領域27はビット線B0〜B1に対して斜め方向に延
びて形成されている。ビット線B0〜B1は、ワード線WL1
〜WL6と交差する領域においては絶縁層４を介してワー
ド線WL1〜WL6の上部に乗上げており、またワード線の間
においてはトランスファゲートトランジスタ１の一方の
ｎ型不純物領域３に接続されている。互いに隣接するキ
ャパシタ10、10は、その一部が絶縁層26を介してビット
線B0〜B1の上部に延在している。すなわち、このメモリ
セルアレイは、ビット線B0〜B1の位置をｐ型シリコン基
板20表面位置にまで下げ、互いに隣接するビット線間に
キャパシタ10を配置している。したがって、ビット線間
に生じるビット線間ノイズは、キャパシタ10の上部電極
13などのシールド効果によりその影響が排除される。
［発明が解決しようとする課題］ しかしながら、上記のような方法においても各々制約
がある。すなわち、前者の例では、構造の微細化に伴な
って、ビット線間容量は比例的に増大するのに対し、キ
ャパシタの容量はほぼ素子構造の縮小率の２乗に比例し
て減少する。したがって、ビット線容量CBとキャパシタ
容量CSとの比を一定にすべくキャパシタ容量の増大を図
ることは困難である。
がある。すなわち、前者の例では、構造の微細化に伴な
って、ビット線間容量は比例的に増大するのに対し、キ
ャパシタの容量はほぼ素子構造の縮小率の２乗に比例し
て減少する。したがって、ビット線容量CBとキャパシタ
容量CSとの比を一定にすべくキャパシタ容量の増大を図
ることは困難である。
また、後者の例においては、ビット線容量CBに占める
ビット線間容量CBBの割合を抑制することは可能であ
る。しかしながら、第14図に示されるように、ビット線
６の上部には絶縁層26を介してキャパシタ10の上部電極
13が覆い被さっている。このために、ビット線６と上部
電極13との間に形成される浮遊容量COが全体としてのビ
ット線容量CBの低減を妨げる。
ビット線間容量CBBの割合を抑制することは可能であ
る。しかしながら、第14図に示されるように、ビット線
６の上部には絶縁層26を介してキャパシタ10の上部電極
13が覆い被さっている。このために、ビット線６と上部
電極13との間に形成される浮遊容量COが全体としてのビ
ット線容量CBの低減を妨げる。
したがって、この発明は上記のような問題点を解消す
るためになされたもので、素子構造の微細化に対しても
ビット線容量の増大を抑制しメモリセルからの読出信号
量を確保し、十分な動作マージンを有する半導体記憶装
置を提供することを目的とする。
るためになされたもので、素子構造の微細化に対しても
ビット線容量の増大を抑制しメモリセルからの読出信号
量を確保し、十分な動作マージンを有する半導体記憶装
置を提供することを目的とする。
［課題を解決するための手段］ 上記課題を解決する本発明の請求項１に記載の半導体
装置は、半導体基板の主表面上に互いに平行に配置され
た複数のワード線、半導体基板の主表面上にワード線と
直交して配置された複数のビット線と、半導体基板の主
表面に形成された複数のメモリセルを備えている。
装置は、半導体基板の主表面上に互いに平行に配置され
た複数のワード線、半導体基板の主表面上にワード線と
直交して配置された複数のビット線と、半導体基板の主
表面に形成された複数のメモリセルを備えている。
そのメモリセルのそれぞれは、スイッチング素子とキ
ャパシタとを備えている。そのスイッチング素子は、ワ
ード線の一部からなるゲート電極層と、ワード線および
ビット線に対して斜めに交差する方向に、ゲート電極層
の両側に配列されるように半導体基板の主表面に形成さ
れた、半導体基板と逆導電型の１対の不純物領域を有
し、１対の不純物領域の一方が、ビット線に接続されて
いる。
ャパシタとを備えている。そのスイッチング素子は、ワ
ード線の一部からなるゲート電極層と、ワード線および
ビット線に対して斜めに交差する方向に、ゲート電極層
の両側に配列されるように半導体基板の主表面に形成さ
れた、半導体基板と逆導電型の１対の不純物領域を有
し、１対の不純物領域の一方が、ビット線に接続されて
いる。
キャパシタは、第１の電極層と、この第１の電極層に
絶縁膜を介して対向配置される第２の電極層とを有して
いる。その第１の電極層は、ビット線が形成される層の
上の層に形成されるとともにスイッチング素子の他方の
不純物領域に接続され、この接続されるスイッチング素
子のゲート電極層の上に、一部が絶縁膜を介して延在し
て形成される第１の部分と、この第１の部分から上方に
突出し、所定形状の空間領域を取囲むように形成された
第２の部分とを有している。このキャパシタは、第１の
電極層がスイッチング素子を介して接続されるビット線
と、このビット線と隣接するビット線との間に設けられ
ており、また、キャパシタの第１の電極層と第２の電極
層との対向部は、ビット線よりも高い位置に形成された
部分と、ビット線よりも低い位置に形成された部分とを
有している。
絶縁膜を介して対向配置される第２の電極層とを有して
いる。その第１の電極層は、ビット線が形成される層の
上の層に形成されるとともにスイッチング素子の他方の
不純物領域に接続され、この接続されるスイッチング素
子のゲート電極層の上に、一部が絶縁膜を介して延在し
て形成される第１の部分と、この第１の部分から上方に
突出し、所定形状の空間領域を取囲むように形成された
第２の部分とを有している。このキャパシタは、第１の
電極層がスイッチング素子を介して接続されるビット線
と、このビット線と隣接するビット線との間に設けられ
ており、また、キャパシタの第１の電極層と第２の電極
層との対向部は、ビット線よりも高い位置に形成された
部分と、ビット線よりも低い位置に形成された部分とを
有している。
請求項２に記載の半導体記憶装置においては、キャパ
シタの第２の電極層が、ビット線とメモリセルのスイッ
チング素子とのコンタクト部との対向位置に形成された
導電層によって一体構成されている。
シタの第２の電極層が、ビット線とメモリセルのスイッ
チング素子とのコンタクト部との対向位置に形成された
導電層によって一体構成されている。
請求項３に記載の半導体記憶装置においては、隣接す
るビット線間にメモリセルのキャパシタが設けられ、キ
ャパシタの第２電極層が、ビット線とメモリセルのスイ
ッチング素子とのコンタクト部との対向位置に開口部が
形成された導電層によって構成されている。
るビット線間にメモリセルのキャパシタが設けられ、キ
ャパシタの第２電極層が、ビット線とメモリセルのスイ
ッチング素子とのコンタクト部との対向位置に開口部が
形成された導電層によって構成されている。
請求項４に記載の半導体記憶装置においては、上記請
求項３に記載の半導体記憶装置のメモリセルを構成する
キャパシタの第１の電極層が、半導体基板の主表面上方
に突出した所定形状の空間領域を取囲む部分を有する。
求項３に記載の半導体記憶装置のメモリセルを構成する
キャパシタの第１の電極層が、半導体基板の主表面上方
に突出した所定形状の空間領域を取囲む部分を有する。
請求項５に記載の半導体記憶装置においては、メモリ
セルを構成するキャパシタの第２の電極層が、隣接する
ビット線の間に配置される複数の帯状の導電層によって
構成されている。
セルを構成するキャパシタの第２の電極層が、隣接する
ビット線の間に配置される複数の帯状の導電層によって
構成されている。
請求項６に記載の半導体記憶装置においては、請求項
５に記載の半導体記憶装置のキャパシタを構成するメモ
リセルの第１の電極層が、半導体基板の主表面上方に突
出した所定形状の空間領域を取囲む部分を有している。
５に記載の半導体記憶装置のキャパシタを構成するメモ
リセルの第１の電極層が、半導体基板の主表面上方に突
出した所定形状の空間領域を取囲む部分を有している。
請求項７に記載の半導体記憶装置においては、複数の
メモリセルがマトリックス状に配置され、これら複数の
メモリセルのキャパシタと対応した位置に交差部を有す
る格子形状をなし、その各交差部において、メモリセル
のキャパタの第２の電極層と電気的に接続される共通電
極層を備えている。
メモリセルがマトリックス状に配置され、これら複数の
メモリセルのキャパシタと対応した位置に交差部を有す
る格子形状をなし、その各交差部において、メモリセル
のキャパタの第２の電極層と電気的に接続される共通電
極層を備えている。
請求項８に記載の半導体記憶装置においては、複数の
メモリセルを構成するキャパシタが、ワード線の一部か
らなるゲート電極層と、このゲート電極層の両側に、か
つゲート電極層に対して斜めに位置する、半導体基板の
主表面に形成された半導体基板と略導電型の１対の不純
物領域とを有している。また、キャパシタの第２の電極
層が、ビット線とメモリセルのスイッチング素子とのコ
ンタクト部との対向位置に開口部が形成された導電層に
よって一体構成されている。
メモリセルを構成するキャパシタが、ワード線の一部か
らなるゲート電極層と、このゲート電極層の両側に、か
つゲート電極層に対して斜めに位置する、半導体基板の
主表面に形成された半導体基板と略導電型の１対の不純
物領域とを有している。また、キャパシタの第２の電極
層が、ビット線とメモリセルのスイッチング素子とのコ
ンタクト部との対向位置に開口部が形成された導電層に
よって一体構成されている。
［作用］ 本発明の請求項１に記載の半導体記憶装置によれば、
メモリセルを構成するキャパシタが隣接するビット線間
に形成され、しかもそのキャパシタが上方に突出する形
状を有することにより、隣接するビット線間に、固定電
位が印加されたキャパシタの第２電極層が存在する形と
なるため、ビット線間のシールド効果が得られ、ビット
線間容量が減少する。
メモリセルを構成するキャパシタが隣接するビット線間
に形成され、しかもそのキャパシタが上方に突出する形
状を有することにより、隣接するビット線間に、固定電
位が印加されたキャパシタの第２電極層が存在する形と
なるため、ビット線間のシールド効果が得られ、ビット
線間容量が減少する。
また、キャパシタを構成する第１の電極層が、その第
１の部分から上方に突出し、所定形状の空間領域を取囲
むように筒状に形成された第２の部分を有することによ
り、その筒状の第２の部分の内側表面をも、キャパシタ
の電荷蓄積領域として使用することができるため、キャ
パシタの容量を効率的に増加させることができる。
１の部分から上方に突出し、所定形状の空間領域を取囲
むように筒状に形成された第２の部分を有することによ
り、その筒状の第２の部分の内側表面をも、キャパシタ
の電荷蓄積領域として使用することができるため、キャ
パシタの容量を効率的に増加させることができる。
また、キャパシタの第１の電極層と第２の電極層との
対向部が、ビット線よりも高い位置に形成された部分
と、ビット線よりも低い位置に形成された部分とを有し
ていることにより、隣接するビット線間に固定電位に設
定される第２の電極層を配置することができる。その結
果、第２の電極層がシールド電極としての効果を奏し、
隣接するビット線間のビット線間容量を低減することが
できる。
対向部が、ビット線よりも高い位置に形成された部分
と、ビット線よりも低い位置に形成された部分とを有し
ていることにより、隣接するビット線間に固定電位に設
定される第２の電極層を配置することができる。その結
果、第２の電極層がシールド電極としての効果を奏し、
隣接するビット線間のビット線間容量を低減することが
できる。
さらに、スイッチング素子の１対の不純物領域が、ワ
ード線およびビット線に斜めに交差する方向に延びて、
ゲート電極の両側に配列されることにより、別の配線層
を介在させることなく、また必要最小限の不純物領域の
面積で、ビット線および第１の電極層を１対の不純物領
域に直接コンタクトさせることができる。
ード線およびビット線に斜めに交差する方向に延びて、
ゲート電極の両側に配列されることにより、別の配線層
を介在させることなく、また必要最小限の不純物領域の
面積で、ビット線および第１の電極層を１対の不純物領
域に直接コンタクトさせることができる。
また、請求項２に記載の半導体記憶装置のように、メ
モリセルのキャパシタを構成する第２の電極層が、ビッ
ト線とメモリセルのスイッチング素子とのコンタクト部
との対向位置に開口部が形成された導電層によって一体
構成されていることにより、ビット線の上方領域の少な
くとも一部分に、キャパシタの第１および第２電極層の
いずれもが存在しない絶縁層領域が形成されることにな
る。この構造により、従来の装置の問題点であった、ビ
ット線とその上方に形成された電極層との間で浮遊容量
が形成されるという不都合な現象が回避され、浮遊容量
が低減される。
モリセルのキャパシタを構成する第２の電極層が、ビッ
ト線とメモリセルのスイッチング素子とのコンタクト部
との対向位置に開口部が形成された導電層によって一体
構成されていることにより、ビット線の上方領域の少な
くとも一部分に、キャパシタの第１および第２電極層の
いずれもが存在しない絶縁層領域が形成されることにな
る。この構造により、従来の装置の問題点であった、ビ
ット線とその上方に形成された電極層との間で浮遊容量
が形成されるという不都合な現象が回避され、浮遊容量
が低減される。
このように、ビット線間容量と、ビット線と電極層と
の間の浮遊容量との両方を含めてビット線容量が低減さ
れ、メモリセルから読出される信号量がノイズによって
低減されることを抑制し、メモリセルから読出マージン
を大きくすることができる。
の間の浮遊容量との両方を含めてビット線容量が低減さ
れ、メモリセルから読出される信号量がノイズによって
低減されることを抑制し、メモリセルから読出マージン
を大きくすることができる。
［実施例］ 以下、この発明の実施例について図を用いて説明す
る。
る。
第１図は、この発明の第１の実施例によるDRAMの折り
返しビット線方式のメモリセルアレイの部分平面図であ
り、第２図は、第１図中の切断線II−IIに沿った方向か
らの断面構造図である。両図を参照して、ｐ型シリコン
基板20の主表面上には互いに平行に延びた複数のワード
線WL1〜WL7とこれに直交する方向に延びた複数のビット
線B0〜B1が形成されている。複数のメモリセルMCは、ビ
ット線B0〜B1に対して斜め方向に交差するように配置さ
れている。そして、２ビット分のメモリセルが１つのビ
ット線コンタクト部８を介してビット線B0〜B1に接続さ
れている。
返しビット線方式のメモリセルアレイの部分平面図であ
り、第２図は、第１図中の切断線II−IIに沿った方向か
らの断面構造図である。両図を参照して、ｐ型シリコン
基板20の主表面上には互いに平行に延びた複数のワード
線WL1〜WL7とこれに直交する方向に延びた複数のビット
線B0〜B1が形成されている。複数のメモリセルMCは、ビ
ット線B0〜B1に対して斜め方向に交差するように配置さ
れている。そして、２ビット分のメモリセルが１つのビ
ット線コンタクト部８を介してビット線B0〜B1に接続さ
れている。
メモリセルMCは、１つのトランスファゲートトランジ
スタ１と１つのキャパシタ10とを備える。トランスファ
ゲートトランジスタ１はｐ型シリコン基板20の表面に形
成された１対のｎ型不純物領域３、３と、ｐ型シリコン
基板20表面上にゲート絶縁層２を介して形成されたゲー
ト電極（ワード線）WL4とを備える。１対のｎ型不純物
領域３、３はビット線B0に対して斜め方向に形成されて
いる。そして、ビット線B0の下部を横切る領域において
ビット線コンタクト部８が形成されている。キャパシタ
10は、下部電極（ストレージノード）11と誘電体層12と
上部電極（セルプレート）13の積層構造から構成されて
いる。下部電極11はその一部がトランスファトランジス
タ１の一方のｎ型不純物領域３に接続され、かつその一
端がワード線WL4、ビット線B0の上部に絶縁層を介して
延在し、他方がワード線WL3、ビット線▲▼の上部
に絶縁層を介して延在した平坦部11aと、この平坦部11a
の表面上から上方に突出した円筒状の円筒部11bからな
る。誘電体層12および上部電極13は下部電極11の表面を
覆っている。特に第１図を参照して、キャパシタ10の下
部電極11および誘電体層12は複数のビット線B0〜B1の間
に配置されている。さらに、上記電極13はメモリセルア
レイの領域を覆うように形成されており、かつビット線
コンタクト部８を含むビット線上の領域に開口部15を有
している。なお、キャパシタ10とワード線WL1〜WL7、ビ
ット線B0〜B1との間には窒化膜14が形成されている。こ
の窒化膜14は、製造工程において、ビット線およびワー
ド線を覆う絶縁膜４、26のエッチングストッパとして使
用されたものである。さらに、メモリセルの上部は厚い
層間絶縁層24で覆われている。
スタ１と１つのキャパシタ10とを備える。トランスファ
ゲートトランジスタ１はｐ型シリコン基板20の表面に形
成された１対のｎ型不純物領域３、３と、ｐ型シリコン
基板20表面上にゲート絶縁層２を介して形成されたゲー
ト電極（ワード線）WL4とを備える。１対のｎ型不純物
領域３、３はビット線B0に対して斜め方向に形成されて
いる。そして、ビット線B0の下部を横切る領域において
ビット線コンタクト部８が形成されている。キャパシタ
10は、下部電極（ストレージノード）11と誘電体層12と
上部電極（セルプレート）13の積層構造から構成されて
いる。下部電極11はその一部がトランスファトランジス
タ１の一方のｎ型不純物領域３に接続され、かつその一
端がワード線WL4、ビット線B0の上部に絶縁層を介して
延在し、他方がワード線WL3、ビット線▲▼の上部
に絶縁層を介して延在した平坦部11aと、この平坦部11a
の表面上から上方に突出した円筒状の円筒部11bからな
る。誘電体層12および上部電極13は下部電極11の表面を
覆っている。特に第１図を参照して、キャパシタ10の下
部電極11および誘電体層12は複数のビット線B0〜B1の間
に配置されている。さらに、上記電極13はメモリセルア
レイの領域を覆うように形成されており、かつビット線
コンタクト部８を含むビット線上の領域に開口部15を有
している。なお、キャパシタ10とワード線WL1〜WL7、ビ
ット線B0〜B1との間には窒化膜14が形成されている。こ
の窒化膜14は、製造工程において、ビット線およびワー
ド線を覆う絶縁膜４、26のエッチングストッパとして使
用されたものである。さらに、メモリセルの上部は厚い
層間絶縁層24で覆われている。
このように、第１の実施例では、ビット線B0〜B1は、
キャパシタ10の頂部より低い位置に形成されており、ま
たキャパシタ10の下部電極11と上部電極13との対向部
は、ビット線B0〜B1よりも高い位置に形成された部分
と、それらよりも低い位置に形成された部分とを有して
いる。そして、隣接するビット線間にはキャパシタ10が
配置されている。この構造により、隣接するビット線間
に固定電位に設定されるキャパシタ10の上部電極13を配
置することができる。これによって、キャパシタ10の上
部電極13がシールド電極としての効果を奏し、隣接する
ビット線間のビット線間容量CBBが低減される。さら
に、ビット線B0〜B1のコンタクト部８の周辺領域におい
ては、キャパシタ10の上部電極13中に開口部15が形成さ
れている。したがって、この開口部においてはビット線
B0〜B1の上部に電極層が存在しない。したがって、メモ
リセルアレイ領域において、キャパシタ10の上部電極13
と絶縁層26およびビット線B0〜B1とによって構成される
浮遊容量COを低減することができる。そして、上記の相
互の効果によりビット線容量CBが低減される。さらに、
メモリセルは円筒形のキャパシタ10を備えている。これ
によりキャパシタの容量CSを増大することができる。こ
れら両者によってCB/CSの値を低減し、メモリセルから
読出される信号量を所定値以上に確保することができ
る。
キャパシタ10の頂部より低い位置に形成されており、ま
たキャパシタ10の下部電極11と上部電極13との対向部
は、ビット線B0〜B1よりも高い位置に形成された部分
と、それらよりも低い位置に形成された部分とを有して
いる。そして、隣接するビット線間にはキャパシタ10が
配置されている。この構造により、隣接するビット線間
に固定電位に設定されるキャパシタ10の上部電極13を配
置することができる。これによって、キャパシタ10の上
部電極13がシールド電極としての効果を奏し、隣接する
ビット線間のビット線間容量CBBが低減される。さら
に、ビット線B0〜B1のコンタクト部８の周辺領域におい
ては、キャパシタ10の上部電極13中に開口部15が形成さ
れている。したがって、この開口部においてはビット線
B0〜B1の上部に電極層が存在しない。したがって、メモ
リセルアレイ領域において、キャパシタ10の上部電極13
と絶縁層26およびビット線B0〜B1とによって構成される
浮遊容量COを低減することができる。そして、上記の相
互の効果によりビット線容量CBが低減される。さらに、
メモリセルは円筒形のキャパシタ10を備えている。これ
によりキャパシタの容量CSを増大することができる。こ
れら両者によってCB/CSの値を低減し、メモリセルから
読出される信号量を所定値以上に確保することができ
る。
この発明の第２の実施例について第３図を用いて説明
する。第３図は、第１図に相当するメモリセルアレイの
平面構造図であり、特にキャパシタ10の上部電極13とビ
ット線B0〜B1およびワード線WL〜WL7との関係を模式的
に示している。第２の実施例においては、キャパシタ10
の上部電極13はビット線B0〜B1の上部においてビット線
に沿って開口された形状を有している。これによって、
キャパシタ10とビット線B0〜B1との間に構成される浮遊
量COを第１の実施例に対してさらに低減することができ
る。なお、すべてのキャパシタ10上部電極13は同じ固定
電位に設定されるため、その端部において一体的に連結
されている。
する。第３図は、第１図に相当するメモリセルアレイの
平面構造図であり、特にキャパシタ10の上部電極13とビ
ット線B0〜B1およびワード線WL〜WL7との関係を模式的
に示している。第２の実施例においては、キャパシタ10
の上部電極13はビット線B0〜B1の上部においてビット線
に沿って開口された形状を有している。これによって、
キャパシタ10とビット線B0〜B1との間に構成される浮遊
量COを第１の実施例に対してさらに低減することができ
る。なお、すべてのキャパシタ10上部電極13は同じ固定
電位に設定されるため、その端部において一体的に連結
されている。
さらに、この発明の第３の実施例について第４図を用
いて説明する。第４図は、第３図と同様にメモリセルア
レイの平面構造を模式的に示した平面模式図である。こ
の例においては、複数のキャパシタ10はビット線B0〜B1
間の所定位置に各々独立して形成されている。そして、
キャパシタの上部において各々のキャパシタ10の上部電
極13を電気的に接続するための導電層９が網目状に形成
されている。導電層９はたとえばアルミニウムなどで構
成されている。
いて説明する。第４図は、第３図と同様にメモリセルア
レイの平面構造を模式的に示した平面模式図である。こ
の例においては、複数のキャパシタ10はビット線B0〜B1
間の所定位置に各々独立して形成されている。そして、
キャパシタの上部において各々のキャパシタ10の上部電
極13を電気的に接続するための導電層９が網目状に形成
されている。導電層９はたとえばアルミニウムなどで構
成されている。
第５図は、上記の第１ないし第３の実施例および、後
述する第４の実施例によるメモリセルアレイの等価回路
図である。第５図に示されるように、メモリセルアレイ
では複数のメモリセルがほぼ均等に配置されている。し
たがって、メモリセルのキャパシタ10もほぼ均等に配置
される。たとえば、第10図に示される従来の折返しビッ
ト線方式のメモリセルアレイでは、ビット線の延びる方
向に対してメモリセルが不均一に配置されていた。した
がって、互いに近接するメモリセル間ではキャパシタ10
間の距離が狭くなり、膜形成やパターニングなどのプロ
セス上困難な面であった。これに対し、この発明ではメ
モリセル間が均等に配置されているため、上述のような
問題を解消することが可能である。
述する第４の実施例によるメモリセルアレイの等価回路
図である。第５図に示されるように、メモリセルアレイ
では複数のメモリセルがほぼ均等に配置されている。し
たがって、メモリセルのキャパシタ10もほぼ均等に配置
される。たとえば、第10図に示される従来の折返しビッ
ト線方式のメモリセルアレイでは、ビット線の延びる方
向に対してメモリセルが不均一に配置されていた。した
がって、互いに近接するメモリセル間ではキャパシタ10
間の距離が狭くなり、膜形成やパターニングなどのプロ
セス上困難な面であった。これに対し、この発明ではメ
モリセル間が均等に配置されているため、上述のような
問題を解消することが可能である。
さらに、この発明の第４の実施例について第６図を用
いて説明する。第６図は、たとえば第１図中に示される
切断線II−IIに沿った方向からの断面に相当する断面構
造図である。この実施例は、ビット線B0〜B1の構造の変
形例である。したがって、キャパシタ10の上部電極13の
形状については上記第１、第２および第３の実施例と相
互に組合わせて実施することが可能である。ビット線B0
〜B1は基板の主表面上に延びた配線部7aとトランスファ
ゲートトランジスタ１の一方のｎ型不純物領域３に接続
されるコンタクト部7bとからなる。コンタクト部7bは層
間絶縁層24中に形成されたコンタクトホール25の内部に
選択CVD法により形成されたタングステン（Ｗ）から構
成されている。また、配線部7aは導電性を有する多結晶
シリコン層あるいは高融点金属層などから形成される。
このようなビット線構造は、上記第１ないし第３の実施
例に比べビット線の幅を微細に形成することが可能であ
る。したがって、キャパシタ10とビット線との重なり領
域を完全に排除することができる。したがって、キャパ
シタ10とビット線B0〜B1との間の浮遊容量COをほぼ完全
に排除することが可能となる。さらに、キャパシタ10の
下部電極11と上部電極13との対向部は、ビット線B0〜B1
よりも高い位置に形成された部分と、それらよりも低い
位置に形成された部分とを有している。その結果、隣接
するビット線間に、固定電位に設定されるキャパシタ10
の上部電極13を配置することができ、それによって上部
電極13がシールド電極としての効果を奏し、隣接するビ
ット線間のビット線間容量が低減される。
いて説明する。第６図は、たとえば第１図中に示される
切断線II−IIに沿った方向からの断面に相当する断面構
造図である。この実施例は、ビット線B0〜B1の構造の変
形例である。したがって、キャパシタ10の上部電極13の
形状については上記第１、第２および第３の実施例と相
互に組合わせて実施することが可能である。ビット線B0
〜B1は基板の主表面上に延びた配線部7aとトランスファ
ゲートトランジスタ１の一方のｎ型不純物領域３に接続
されるコンタクト部7bとからなる。コンタクト部7bは層
間絶縁層24中に形成されたコンタクトホール25の内部に
選択CVD法により形成されたタングステン（Ｗ）から構
成されている。また、配線部7aは導電性を有する多結晶
シリコン層あるいは高融点金属層などから形成される。
このようなビット線構造は、上記第１ないし第３の実施
例に比べビット線の幅を微細に形成することが可能であ
る。したがって、キャパシタ10とビット線との重なり領
域を完全に排除することができる。したがって、キャパ
シタ10とビット線B0〜B1との間の浮遊容量COをほぼ完全
に排除することが可能となる。さらに、キャパシタ10の
下部電極11と上部電極13との対向部は、ビット線B0〜B1
よりも高い位置に形成された部分と、それらよりも低い
位置に形成された部分とを有している。その結果、隣接
するビット線間に、固定電位に設定されるキャパシタ10
の上部電極13を配置することができ、それによって上部
電極13がシールド電極としての効果を奏し、隣接するビ
ット線間のビット線間容量が低減される。
さらにこの発明の第５の実施例について第７図を用い
て説明する。第７図は、１対のビット線対を含むメモリ
セルアレイの等価回路図である。この実施例において
は、センスアンプSA0を中心として左右に延在して配置
された１対のビット線B0、▲▼とからなるいわゆる
オープンビット線方式のメモリセルアレイが示されてい
る。一方のビット線B0は互いに平行に延びた２本のビッ
ト線をその端部においてコの字状に連結し、その一端が
センスアンプSA0に接続され、他端がフローティング状
態にされている。そして、このオープンビット線方式に
おいても上記の第１ないし第４実施例を適用することが
可能である。
て説明する。第７図は、１対のビット線対を含むメモリ
セルアレイの等価回路図である。この実施例において
は、センスアンプSA0を中心として左右に延在して配置
された１対のビット線B0、▲▼とからなるいわゆる
オープンビット線方式のメモリセルアレイが示されてい
る。一方のビット線B0は互いに平行に延びた２本のビッ
ト線をその端部においてコの字状に連結し、その一端が
センスアンプSA0に接続され、他端がフローティング状
態にされている。そして、このオープンビット線方式に
おいても上記の第１ないし第４実施例を適用することが
可能である。
なお、上記実施例においては、キャパシタ10は円筒形
のものについて説明したが、その形状は円筒形に限定さ
れるものではなく、たとえば楕円形、長方形、正方形あ
るいは多角形などのものであっても構わない。
のものについて説明したが、その形状は円筒形に限定さ
れるものではなく、たとえば楕円形、長方形、正方形あ
るいは多角形などのものであっても構わない。
［発明の効果］ 以上のように、この発明によれば、隣接するビット線
の間にキャパシタを配置し、ビット線をキャパシタより
低い位置に配置し、さらにビット線の上部にキャパシタ
の上部電極が存在しない絶縁層領域を形成したので、ビ
ット線間容量が低減し、かつビット線の浮遊容量が低減
され、メモリセルからの読出信号量が大きく動作マージ
ンの大きな半導体記憶装置を実現することができる。
の間にキャパシタを配置し、ビット線をキャパシタより
低い位置に配置し、さらにビット線の上部にキャパシタ
の上部電極が存在しない絶縁層領域を形成したので、ビ
ット線間容量が低減し、かつビット線の浮遊容量が低減
され、メモリセルからの読出信号量が大きく動作マージ
ンの大きな半導体記憶装置を実現することができる。
第１図は、この発明の第１の実施例によるDRAMのメモリ
セルアレイの平面構造図であり、第２図は、第１図中の
切断線II−IIに沿った方向からの断面構造図である。 第３図は、この発明の第２の実施例によるメモリセルア
レイのキャパシタの上部電極を模式的に示した平面模式
図である。 第４図は、この発明の第３の実施例によるメモリセルア
レイの平面模式図である。 第５図は、この発明によるDRAMのメモリセルの等価回路
図である。 第６図は、この発明の第４の実施例によるメモリセルの
断面構造図である。 第７図は、この発明の第５の実施例によるいわゆるオー
プンビット方式のメモリセルアレイの等価回路図であ
る。 第８図は、DRAMの一般的な構成を示すブロック図であ
る。第９図は、いわゆる折返しビット線方式のメモリセ
ルアレイの等価回路図である。第10図は、従来の折返し
ビット線方式のメモリセルアレイの構成を模式的に示し
た等価回路図である。第11図は、従来の第１の例による
DRAMのメモリセルの平面構造図であり、第12図は、第11
図中における切断線X II−X IIに沿った方向からの断面
構造図である。 第13図は、従来の他の例によるDRAMのメモリセルアレイ
の平面構造図であり、第14図は、第13図中の切断線X IV
−X IVに沿った方向からの断面構造図である。 図において、１はトランスファゲートトランジスタ、３
はｎ型不純物領域、６、B0、▲▼、B1、……はビッ
ト線、7aはビット線の配線部、7bはビット線のコンタク
ト部、８はビット線コンタクト部、10はキャパシタ、11
は下部電極、12は誘電体層、13は上部電極、15は開口
部、20はｐ型シリコン基板、24は層間絶縁層を各々示し
ている。 図中同一符号は同一または相当部分を示す。
セルアレイの平面構造図であり、第２図は、第１図中の
切断線II−IIに沿った方向からの断面構造図である。 第３図は、この発明の第２の実施例によるメモリセルア
レイのキャパシタの上部電極を模式的に示した平面模式
図である。 第４図は、この発明の第３の実施例によるメモリセルア
レイの平面模式図である。 第５図は、この発明によるDRAMのメモリセルの等価回路
図である。 第６図は、この発明の第４の実施例によるメモリセルの
断面構造図である。 第７図は、この発明の第５の実施例によるいわゆるオー
プンビット方式のメモリセルアレイの等価回路図であ
る。 第８図は、DRAMの一般的な構成を示すブロック図であ
る。第９図は、いわゆる折返しビット線方式のメモリセ
ルアレイの等価回路図である。第10図は、従来の折返し
ビット線方式のメモリセルアレイの構成を模式的に示し
た等価回路図である。第11図は、従来の第１の例による
DRAMのメモリセルの平面構造図であり、第12図は、第11
図中における切断線X II−X IIに沿った方向からの断面
構造図である。 第13図は、従来の他の例によるDRAMのメモリセルアレイ
の平面構造図であり、第14図は、第13図中の切断線X IV
−X IVに沿った方向からの断面構造図である。 図において、１はトランスファゲートトランジスタ、３
はｎ型不純物領域、６、B0、▲▼、B1、……はビッ
ト線、7aはビット線の配線部、7bはビット線のコンタク
ト部、８はビット線コンタクト部、10はキャパシタ、11
は下部電極、12は誘電体層、13は上部電極、15は開口
部、20はｐ型シリコン基板、24は層間絶縁層を各々示し
ている。 図中同一符号は同一または相当部分を示す。
Claims (8)
- 【請求項１】半導体基板の主表面上に互いに平行に配置
された複数のワード線、 前記半導体基板の主表面上に前記ワード線と直交して配
置された複数のビット線、および、 前記半導体基板の主表面に形成された複数のメモリセル
を備え、 前記メモリセルのそれぞれは、 前記ワード線の一部からなるゲート電極層、および、前
記ワード線および前記ビット線に対して斜めに交差する
方向に延びて前記ゲート電極層の両側に配列されるよう
に前記半導体基板の主表面に形成された、半導体基板と
逆導電型の１対の不純物領域を有し、該１対の不純物領
域の一方が前記ビット線に接続されるスイッチング素子
と、 前記ビット線が形成される層の上の層に形成されるとと
もに、前記スイッチング素子の他方の不純物領域に接続
され、この接続されるスイッチング素子のゲート電極層
の上に、一部が絶縁膜を介して延在して形成される第１
の部分と、この第１の部分から上方に突出し、所定形状
の空間領域を取囲むように形成された第２の部分とを有
する第１の電極層、およびこの第１の電極層に絶縁膜を
介して対向配置される第２の電極層を有し、前記第１の
電極層が前記スイッチング素子を介して接続されるビッ
ト線とこのビット線と隣接するビット線との間に設けら
れるキャパシタと を備え、 前記キャパシタの前記第１の電極層と前記第２の電極層
との対向部は、前記ビット線よりも高い位置に形成され
た部分と、前記ビット線よりも低い位置に形成された部
分とを有することを特徴とする半導体記憶装置。 - 【請求項２】半導体基板の主表面上に互いに平行に配置
された複数のワード線、 前記半導体基板の主表面上に前記ワード線と直交して配
置された複数のビット線、および、 それぞれが、前記ビット線に接続されるスイッチング素
子と、このスイッチング素子に接続されるとともに前記
ビット線が形成される層の上の層に形成される第１の電
極層、およびこの第１の電極層に絶縁膜を介して対向配
置される第２の電極層を有し、前記第１の電極層が前記
スイッチング素子を介して接続されるビット線とこのビ
ット線と隣接するビット線との間に設けられるキャパシ
タとを有する複数のメモリセルを備え、 前記複数のメモリセルにおけるキャパシタの第２の電極
層は、前記ビット線と前記メモリセルのスイッチング素
子とのコンタクト部との対向位置に開口部が形成された
導電層によって一体構成されていることを特徴とする半
導体記憶装置。 - 【請求項３】半導体基板の主表面上に互いに平行に配置
された複数のワード線、 前記半導体基板の主表面上に前記ワード線と直交して配
置された複数のビット線、および、 それぞれが、前記ビット線に接続されるスイッチング素
子と、このスイッチング素子に接続されるとともに前記
ビット線が形成される層の上の層に形成される第１の電
極層、およびこの第１の電極層に絶縁膜を介して対向配
置される第２の電極層を有し、前記第１の電極層が前記
スイッチング素子を介して接続されるビット線とこのビ
ット線と隣接するビット線との間に設けられるキャパシ
タとを有する複数のメモリセルを備え、 前記複数のメモリセルにおけるキャパシタの第２の電極
層は、前記ビット線と前記メモリセルのスイッチング素
子とのコンタクト部との対向位置に開口部が形成された
導電層によって構成されていることを特徴とする半導体
記憶装置。 - 【請求項４】半導体基板の主表面上に互いに平行に配置
された複数のワード線、 前記半導体基板の主表面上に前記ワード線と直交して配
置された複数のビット線、および、 それぞれが、前記ビット線に接続されるスイッチング素
子と、このスイッチング素子に接続されるとともに前記
ビット線が形成される層の上の層に形成され、前記半導
体基板の主表面上方に突出した所定形状の空間領域を取
囲む部分を有する第１の電極層、およびこの第１の電極
層に絶縁膜を介して対向配置される第２の電極層を有
し、前記第１の電極層が前記スイッチング素子を介して
接続されるビット線とこのビット線と隣接するビット線
との間に設けられるキャパシタとを有する複数のメモリ
セルを備え、 前記複数のメモリセルにおけるキャパシタの第２の電極
層は、前記ビット線と前記メモリセルのスイッチング素
子とのコンタクト部との対向位置に開口部が形成された
導電層によって構成されていることを特徴とする半導体
記憶装置。 - 【請求項５】半導体基板の主表面上に互いに平行に配置
された複数のワード線、 前記半導体基板の主表面上に前記ワード線と直交して配
置された複数のビット線、および、 それぞれが、前記ビット線に接続されるスイッチング素
子と、このスイッチング素子に接続されるとともに前記
ビット線が形成される層の上の層に形成される第１の電
極層、およびこの第１の電極層に絶縁膜を介して対向配
置される第２の電極層を有し、前記第１の電極層が前記
スイッチング素子を介して接続されるビット線とこのビ
ット線と隣接するビット線との間に設けられるキャパシ
タとを有する複数のメモリセルを備え、 前記複数のメモリセルにおけるキャパシタの第２の電極
層は、前記複数のビット線の隣接するビット線の間に配
置される複数の帯状の導電層によって構成されているこ
とを特徴とする半導体記憶装置。 - 【請求項６】半導体基板の主表面上に互いに平行に配置
された複数のワード線、 前記半導体基板の主表面上に前記ワード線と直交して配
置された複数のビット線、および、 それぞれが、前記ビット線に接続されるスイッチング素
子と、このスイッチング素子に接続されるとともに前記
ビット線が形成される層の上の層に形成され、前記半導
体基板の主表面上方に突出した所定形状の空間領域を取
囲む部分を有する第１の電極層、およびこの第１の電極
層に絶縁膜を介して対向配置される第２の電極層を有
し、前記第１の電極層が前記スイッチング素子を介して
接続されるビット線とこのビット線と隣接するビット線
との間に設けられるキャパシタとを有する複数のメモリ
セルを備え、 前記複数のメモリセルにおけるキャパシタの第２の電極
層は、前記ビット線の隣接するビット線の間に配置され
る複数の帯状の導電層によって構成されていることを特
徴とする半導体記憶装置。 - 【請求項７】半導体基板の主表面上に互いに平行に配置
された複数のワード線、 前記半導体基板の主表面上に前記ワード線と直交して配
置された複数のビット線、および、 それぞれが、前記ビット線に接続されるスイッチング素
子と、このスイッチング素子に接続されるとともに前記
ビット線が形成される層の上の層に形成される第１の電
極層、およびこの第１の電極層に絶縁膜を介して対向配
置される第２の電極層を有し、前記第１の電極層が前記
スイッチング素子を介して接続されるビット線とこのビ
ット線と隣接するビット線との間に設けられるキャパシ
タとを有し、マトリクス状に配置された複数のメモリセ
ル、および、 これら複数のメモリセルのキャパシタと対応した位置に
交差部を有する格子形状をなし、その各交差部にて前記
メモリセルにおけるキャパシタの第２の電極層と電気的
に接続される共通電極層を備えた半導体記憶装置。 - 【請求項８】半導体基板の主表面上に互いに平行に配置
された複数のワード線、 前記半導体基板の主表面上に前記ワード線と直交して配
置された複数のビット線、および、 前記ワード線の一部からなるゲート電極層、およびこの
ゲート電極層の両側にかつゲート電極層に対して斜めに
位置する前記半導体基板の主表面に形成された半導体基
板と逆導電型の１対の不純物領域を有し、１対の不純物
領域の一方が前記ビット線に接続されるスイッチング素
子と、前記ビット線が形成される層の上の層に形成され
るとともに前記スイッチング素子の他方の不純物領域に
接続される第１の電極層およびこの第１の電極層に絶縁
膜を介して対向配置される第２の電極層を有し、前記第
１の電極層が前記スイッチング素子を介して接続される
ビット線とこのビット線と隣接するビット線との間に設
けられるキャパシタとを有する複数のメモリセルを備
え、 前記複数のメモリセルにおけるキャパシタの第１の電極
層は、前記ビット線と前記メモリセルのスイッチング素
子とのコンタクト部との対向配置に開口部が形成された
導電層によって一体構成されていることを特徴とする半
導体記憶装置。
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|---|---|---|---|
| JP1313744A JP2528719B2 (ja) | 1989-12-01 | 1989-12-01 | 半導体記憶装置 |
| US07/524,769 US5045899A (en) | 1989-12-01 | 1990-05-17 | Dynamic random access memory having stacked capacitor structure |
| DE4018809A DE4018809A1 (de) | 1989-12-01 | 1990-06-12 | Dynamischer speicher mit wahlfreiem zugriff mit einer stapelkondensatorstruktur |
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