JP2755581B2 - デジタルデータ処理システム - Google Patents

Description

【発明の詳細な説明】 本発明は、ウォッチドック回路を有する、プログラミ
ングされたデジタルデータ処理システムであって、前記
のウォッチドック回路は、リセット信号入力端を有する
タイマ手段を具えており、このタイマ手段は所定の時間
長を超える動作中このリセット信号入力端に供給される
順次のリセット信号間の期間に応答して出力信号を発生
するようになっており、前記のデジタルデータ処理シス
テムは、前記の所定の時間長を超えない間隔で前記のリ
セット信号入力端にリセット信号を繰返し供給するよう
にプログラミングされ且つ前記の出力信号の発生に応答
してある所定の状態をとるように構成されている当該デ
ジタルデータ処理システムに関するものである。 上述した種類のデジタルデータ処理システムは周知で
あり、システムプログラムの正しい実行をモニタする作
用をする。前記のタイマ手段は例えば常にクロック動作
するカウンタの形態にすることができ、このカウンタは
その容量を越えた場合にオーバフロー信号（タイマ手段
出力信号）を生じる。このカウンタにはリセット入力端
が設けられており、このリセット入力端に信号が供給さ
れるとカウンタの内容が零にリセットされる。既知のデ
ータ処理システムは適切にプログラミングされたマイク
ロコンピュータを有し、このマイクロコンピュータの出
力ポートのうち１つの出力ポートの１ビット信号ライン
がカウンタのリセット入力端に結合され、このマイクロ
コンピュータは、カウンタをリセットする信号がこのカ
ウンタの容量のオーバフローの前にこのカウンタを常に
リセットするような速度で前記の１ビット信号ラインに
周期的に供給されるようにプログラミングされている場
合がある。従って、通常の動作では、カウンタは決して
オーバフロー信号を生じない。しかし、プログラムの実
行が何等かの理由で停止せしめられ、これによりカウン
タのリセット動作も停止せしめられると、カウンタ内容
が結局最大値に達し、カウンタがオーバフロー信号を生
じる。オーバフロー信号出力端は例えばマイクロコンピ
ュータの一般のリセット入力端に結合し、マイクロコン
ピュータ自体がこれらの状態の下でリセットされるよう
にすることができる。タイマに対するリセット信号を１
ビット信号ラインに供給することを伴うステップを含ま
ないプログラムループ、或いはこのようなステップを含
むもことステップがカウンタ内容のオーバフローを阻止
するには不十分な頻度で繰返されるようなプログラムル
ープに間違ってマイクロコンピュータが入った場合にも
上述したのと同様な結果が得られる。また既知の回路に
よっては応答しないような他の誤動作がある。 本発明の目的はこれらの誤動作のいずれにも応答する
ようにデジタルデータ処理システムを提供せんとするに
ある。 本発明は、ウォッチドック回路を有する、プログラミ
ングされたデジタルデータ処理システムであって、前記
ウォッチドック回路は、リセット信号入力端を有するタ
イマ手段を具えており、このタイマ手段は当該タイマ手
段の順次のリセット間の時間間隔が所定の時間長を超え
るのに応答して出力信号を発生するようになっており、
前記デジタルデータ処理システムは、主プログラムを実
行するとともに、前記タイマ手段をリセットするリセッ
ト信号を前記所定の時間長を超えない間隔で前記リセッ
ト信号入力端に順次に供給するようにプログラミングさ
れ、且つ前記出力信号の発生に応答してある所定の状態
をとるように構成されており、前記リセット信号の各々
は所定値をとる多ビットのワードの形態をしており、こ
の所定値は順次に供給するリセット信号に対し所定の方
法で変化させ、前記ウォッチドック回路は、前記リセッ
ト信号入力端に供給される多ビットの各リセット信号が
適切な所定値を有していない場合にも前記の出力信号を
発生するように構成されているデジタルデータ処理シス
テムにおいて、 このデジタルデータ処理システムは、順次の前記リセ
ット信号が前記リセット信号入力端に供給される間の各
時間間隔中、次のリセット信号として伝送する前記多ビ
ットのワードに次の所定値を割当て、且つこのような各
割当て処理とその直前及び直後のリセット信号の供給と
の間で前記主プログラムの工程を実行するようにプログ
ラミングされていることを特徴とする。 ここに、主プログラムとは、マイクロコンピュータが
実際に実行しているプログラムであり、ウオッチドック
回路をリセットするプログラムに直接関係するものでは
ない。 前記のタイマ手段は、各前記のリセット信号が所定値
を有する場合のみ単にこのリセット信号に応答し、前記
の所定の時間長を超える期間中に他の値を有するリセッ
ト信号が供給されてもこの期間中に前記の所定値を有す
るリセット信号がリセット信号入力端に供給されない場
合に前記のタイマ手段自体が前記の出力信号を発生する
ように構成することができる。しかし、前記のウォッチ
ドック回路は、前記のリセット信号入力端子に前記の所
定値を有していないリセット信号が供給されるのに対し
直ちに応答して前記の出力信号を発生するように構成す
るのが好ましい。 各リセット信号は所定値を有する多ビットのワードの
形態とし、前記のウォッチドック回路は、これに供給さ
れる各リセット信号が所定値を有さない場合に出力信号
を発生するように構成することにより、例えば数本のビ
ットラインを使用可能化でき、これらのビットラインを
経てリセット信号のそれぞれのビットを正しい機能の検
査用にウォッチドック回路に供給することができる。こ
れらのビットラインは、（これらが存在する場合には）
例えば、デジタルデータ処理システムの一部を構成しう
る、適切にプログラミングされたマイクロコンピュータ
の出力ポートのそれぞれのビット出力端に接続すること
ができる。 前記の所定値を順次のリセット信号に対し周期的な順
序に応じて変化させるようにすれば、プログラムが短い
ループに誤って入った場合に、タイマ手段の出力信号の
発生を阻止するような速度で正しい所定値のリセット信
号がリセット信号入力端に供給されてしまうおそれは、
従来のウォッチドック回路が同じ条件下で出力信号の発
生を阻止するおそれよりも著しく少なくなる。原理的に
は、周期的な順次に含まれる異なる所定の個数はいかな
る数にもすることができる。しかし、この個数は２個と
し、各一方の所定の値が他方の所定の値から得られるよ
うに、例えば各一方の所定の値を他方の所定の値の補
数、例えば隣接ビット間のクロストークに関して検査を
行ないうる、“0"及び“1"を交互に有するバイトとする
ことができ、このバイトはRAM中の１個所に記憶しう
る。リセット信号を必要とする度に、このRAM中の１個
所を読取ったり、ここに再書込みをしたりすることがで
き、このRAM中の１個所の内容の補数を各リセット信号
と次のリセット信号との間のある段階でとるようにする
ことができる。これらの動作がプログラム中で時間的に
分離されている場合には、プログラム機能が間違った際
にこれらの動作が正しい順序で且つ適切な速度で行われ
る可能性が少なくなる。更に、RAM中の記憶情報によ
り、RAMの関連部分がプログラムの誤動作に応答して間
違ってオーバーライト（重ね書き）されたか否かの検査
を行う。 デジタルデータ処理システムは各リセット信号をそれ
ぞれ所定の時間窓内でリセット信号入力端に供給するよ
うにプログラミングでき、ウォッチドック回路は、リセ
ット信号入力端に供給される各リセット信号が前記の所
定の時間窓内でこのリセット信号入力端に供給されない
場合にも前記の出力信号を発生するように構成すること
ができる。例えば、リセット信号入力端へのリセット信
号の供給が上述した所定の時間窓内で生じる場合のみ単
にウォッチドック回路がこのリセット信号の供給を前記
の期間の境界として処理し、リセット信号が前記の時間
窓外で依然として供給されるおそれがある場合でも、所
定の長さを超える期間中の前記各時間窓内でリセット信
号入力端にリセット信号が供給されない場合にタイマ手
段そのものが前記出力信号を発生するように構成するこ
とができる。しかし、前記時間窓以外でリセット信号を
リセット信号入力端に供給するのに直接応答して、前記
出力信号を発生させるべく回路を構成するのが好適であ
る。誤動作中にはリセット信号が斯様な時間窓以外で供
給されて、システムがその誤動作に応答してしまうこと
が有り得る。そこで、前記所定の時間窓には直前のリセ
ット信号がリセット信号入力端に供給された瞬時に対し
て所定の関係を持たせるように構成することができる。
従って、例えばタイマ手段を連続的にクロックされる２
進カウンタで構成し、該カウンタのリセット入力端にリ
セット信号入力端を結合させる場合には、カウンタの内
容の有る特定ビットが所定値を有している時間に各時間
窓を一致させることができる。また、このような場合に
は前記特定ビットの値を周期的にテストして、その特定
ビットがいつ所定値に変ったかを決定し、そのような変
化が検出された後にリセット信号をリセット信号入力端
に供給して、斯様な変化の検出時とづきのリセット信号
の供給時との間にて他のプログラムステップを実行させ
るべくシステムをプログラミングすることができる。他
のプログラムステップを実行させることによって、即ち
リセット信号の供給時点をそのもととなった特定ビット
の変化検出時点から離すことによって、誤動作中にリセ
ット信号が前記時間窓内にて供給されることは殆ど有り
得なくなる。 データ処理システムは例えば、リセット信号がリセッ
ト信号入力端に供給される度毎にウォッチドック回路に
特有のアドレスを発生させることによりウォッチドック
回路をストローブすべくプログラミングするのが好適で
ある。このようにすれば、例えば所定値を有していない
リセット信号及び／又は時間窓外のリセット信号のリセ
ット信号入力端への供給にウォッチドック回路を直接応
答し易くすることができる。 データ処理システムに外部アドレスラッチ回路を有す
るプログラムされたマイクロコンピュータが設けられて
いる場合には、この外部アドレスラッチ回路及びウォッ
チドック回路を同一半導体チップに集積化するのが好適
である。 図面につき本発明を説明する。 第１図は、外部アドレスラッチ回路５とウオッチドッ
ク回路とが設けられた、プログラミングされたマイクロ
コンピュータ１を具える、プログラミングされたデジタ
ルデータ処理システムを示す。 マイクロコンピュータ１は下位のアドレス／データ組
合せ母線AD0〜AD7と、上位のアドレス母線A8〜A15とを
有しており、これら母線はデジタルデータ処理システム
の他の部分（図示せず）、例えばプログラム或いはデー
タ或いはこれら双方を記憶する記憶装置2,3および４で
示すように結合することができる。母線AD0〜AD7は二重
の機能を有する為、アドレスラッチ回路５を既知のよう
に設ける。マイクロコンピュータ１が16ビットアドレス
を出力する場合、このマイクロコンピュータは、アドレ
スラッチ回路５のストローブ入力端７に接続された出力
端ALEにアドレスラッチイネーブル信号を出力する。こ
の信号は、アドレスラッチ回路５の入力端６に与えられ
る下位の８アドレスビットをアドレスラッチ回路５に記
憶させ、且つこれらビットを特に出力端４に供給するよ
うにする。上位の８アドレスビットは出力端３に供給さ
れ、その後にアドレス／データ母線AD0〜AD7がデータビ
ットを特にデータ入出力端２を経てマイクロコンピュー
タ１に入力させたり、マイクロコンピュータから出力さ
せたり、或いはこれらの双方を行ったりすることができ
るようになる。更に、マイクロコンピュータ１は既知の
ように、低レベルで有効となる読出し制御信号用の出力
端RDと、低レベルで有効となる書込み制御信号用の出力
端WRと、低レベルで有効となるリセット信号用の入力端
RSTとを有する。出力端RDおよびWRは処理システムの他
の部分（図示せず）に８および９で示すように結合する
ことができる。 ウオッチ・ドック回路は、第１比較器10と、第２比較
器11と、８−イントウ−１（８−into−１）デコーダ12
と、２−イントウ−１マルチプレクサ13と、Ｄ−フリッ
プフロップ14より成りそのＱ出力端がインバータ44を経
てそのデータ入力端Ｄに接続されている２分周器と、Ｄ
・フリップフロップ15と、クロックパルス源16と、カウ
ンタ17と、８ビット幅出力バッファ18と、電源投入時リ
セットパルス発生器68と、２つのANDゲート69および70
と、NORゲート19と、２つのORゲート20および21とを具
えている。ラッチ回路５の出力端は比較器11の８ビット
幅の第１入力端22に接続され、固定の８ビットバイトＺ
が比較器11の８ビット幅の第２入力端23に供給される。
デコーダ12の（低レベルで有効となる）出力端27は比較
器11の１ビット幅の第３入力端24に接続され、この比較
器11の１ビット幅の第４入力端25には固定の論理値“0"
の信号が供給される。比較器11はその入力端22に供給さ
れるビット群を入力端23に供給されるビット群と比較す
るとともに、入力端24に供給されるビットを入力端25に
供給されるビットと比較し、これら双方の場合で一致が
生じた際のみ出力端26に論理値“0"を生じる。デコーダ
12は、マイクロコンピュータ１がデコーダ入力端46に接
続されたビットラインA8〜A15に特定のビット群を発生
する場合のみ出力端27に論理値“0"を発生する。従っ
て、回路11,12はウオッチ・ドッグ回路に対するアドレ
スデコーダを構成する。すなわち、比較器11は、下位の
８ビットがバイトＺに相当し、上位の８ビットがデコー
ダ12が応答するビット群に相当するアドレスをマイクロ
コンピュータ１が発生する場合のみ出力端26に論理値
“0"を生じる。従って、比較器入力端22とデコーダ入力
端46とが相俟ってウオッチ・ドッグ回路のストローブ信
号入力端を構成する。比較器出力端26はORゲート20およ
び21の各々の第１入力端に接続され、これらORゲート20
および21の第２入力端にはマイクロコンピュータ出力端
RDおよびWRがそれぞれ接続されている。従って、ORゲー
ト20は、マイクロコンピュータ１がウオッチ・ドッグ回
路をアドレス（ストローブ）し低レベルで有効となる読
出し信号をも発生する場合のみ出力端28に論理値“0"を
生じ、ORゲート21は、マイクロコンピュータ１がウオッ
チ・ドッグ回路をアドレス（ストローブ）し低レベルで
有効となる書込み信号をも発生する場合のみ出力端29に
論理値“0"を発生する。 アドレス／データビットラインAD0〜AD7は比較器10の
８ビット幅の第１入力端30にも接続されており、この比
較器10の８ビット幅の第２入力端31にはマルチプレクサ
13の８ビット幅の出力端32が接続されている。マルチプ
レクサ13の２つの８ビット幅入力端33および34には固定
の８ビットバイトＸおよびＹがそれぞれ供給される。マ
ルチプレクサ13の制御入力端35には２分周用のフリップ
フロップ14の出力が供給される。比較器10は低レベルで
有効となるストローブ信号入力端36を有し、この入力端
はORゲート21の出力端29に接続されている。比較器10の
出力端37はフリップフロップ15のＤ入力端に直接接続さ
れ且つANDゲート70を経てカウンタ17の（低レベルで有
効となる）リセット入力端RSに接続されている。フリッ
プフロップ15の（負に向かう縁部に応答する）クロック
入力端38はORゲート21の出力端に接続され、カウンタ17
のクロック入力端39はクロック信号発生器16の出力端に
接続されている。NORゲート19の２つの入力端はフリッ
プフロップ15の出力端Ｑおよびカウンタ17の最上位ビッ
ト出力端Q_nとにそれぞれ接続され、このNORゲート19の
出力端はANDゲート69を経てマイクロコンピュータ１の
（低レベルで有効となる）リセット入力端RSTと、フリ
ップフロップ14および15の（低レベルで有効となる）非
同期リセット入力端RSTと、ANDゲート70の第２入力端と
に接続されている。ANDゲート69の第２入力端には、デ
ジタルデータ処理システムの電源が投入される度に短時
間の間リセットパルス発生器68の出力端から生ぜしめら
れる論理値“0"の出力パルスが供給される。このリセッ
トパルス発生器68は例えばシュミットトリガ回路を有す
るように構成し、このシュミットトリガ回路の入力端を
コンデンサを経て一方の電源ラインに接続し、且つ抵抗
を経て他方の電源ラインに接続するようにすることがで
きる。従って、マイクロコンピュータ１と、フリップフ
ロップ14および15と、カウンタ17とは電源投入時にリセ
ットされ、フリップフロップ15の出力か或いはカウンタ
17の最上位ビット出力のいずれかが論理値“1"となる場
合にもリセットされる。フリップフロップ14がリセット
状態になると、このフリップフロップはマルチプレクサ
13が比較器10の入力端31にバイトＸを供給するようにこ
のマルチプレクサ制御する。 カウンタ17の最上位から１つ下のビットの出力端Q_n-1
は出力バッファ18を経てビットラインAD0〜AD7のすべて
に結合されており、この出力バッファの（低レベル出力
で有効となる）イネーブル信号入力端40がORゲート20の
出力端28に接続されている。カウンタ17の出力端Q_n-1は
２分周用のフリップフロップ14の（負に向かう縁部に応
答する）クロック入力端41に、また比較器10の１ビット
幅の第３入力端42にも接続されている。比較器10の１ビ
ット幅の第４入力端43には固定の論理値“1"の信号が供
給される。比較器10の出力端37における信号レベルは通
常論理値“1"である。比較器10は、そのストローブ入力
端36に論理値“0"のレベルが存在する場合のみ、ビット
ラインAD0〜AD7から入力端30に与えられるバイトをマル
チプレクサ13により入力端31に与えられるバイト（Ｘま
たはＹ）と比較し、且つ入力端42におけるレベルを入力
端43に与えられる論理値“1"と比較し、これら双方の場
合で一致が生じる場合のみ出力端37に論理値“0"を生じ
る。 動作に際しては、マイクロコンピュータ１が２つの異
なるモードで、すなわち比較器11がその出力端26に論理
値“0"を生ぜしめるようにするラインAD0〜AD7,A8〜A15
におけるアドレスと関連して出力端RDに論理値“0"を生
ぜしめるか或いは出力端WRに論理値“0"を生ぜしめるか
に応じて読出しモードで或いは書込みモードでウオッチ
・ドッグ回路をアドレスする。読出しモードでは、ORゲ
ート20の出力信号によりバッファ18をイネーブル状態
（動作可能状態）にすることにより、このバッファがカ
ウンタ17の出力端Q_n-1の論理状態を書込み、この論理状
態を母線AD0〜AD7に、従ってマイクロコンピュータ１に
与え、従ってマイクロコンピュータ１はこの論理状態が
何であるかを確認しうる。（後に説明するように通常の
動作で前記の論理状態が“1"である場合のみ生じる）書
込みモードでは、マイクロコンピュータ１は通常の動作
で、マルチプレクサ13によりバイトＸおよびＹのうち比
較器10の入力端31に現在与えられている一方のバイトを
ビットラインAD0〜AD7に生ぜしめる。カウンタ17の出力
端Q_n-1が実際に論理値“1"の状態にあるものとすると、
ORゲート21によって入力端36に論理値“0"が供給される
ことによりストローブされた比較器10はその出力端37に
論理値“0"を生じる。この論理値“0"はカンウタ17の内
容を零にリセットするとともにORゲート21の出力端にお
ける負に向かうパルス縁部によりクロック動作せしめら
れたフリップフロップ15内に記憶される。従って、NOR
ゲート19の双方の入力は論理値“0"であり、マイクロコ
ンピュータ１およびフリップフロップ14および15のリセ
ット入力RSTは論理値“1"となり、従ってこれらの素子
はリセットされない。タイマ／カウンタ17がリセットさ
れると、その出力端Q_n-1におけるレベルが論理値“1"か
ら論理値“0"に変化し、この変化により２分周用のフリ
ップフロップ14をその他方の出力状態に変え、これによ
りマルチプレクサ13がバイトＸおよびＹのうち前記一方
とは異なる他方のバイトを比較器10の入力端31に供給す
るようにする。次にマイクロコンピュータ１が書込みモ
ードでウオッチ・ドッグ回路をアクセスする通常の動作
では、このマイクロコンピュータはこの他方のバイトを
ビットラインAD0〜AD7に出力し、上述したのと同様な結
果が生じる。ウオッチ・ドッグ回路を書込みモードで順
次アクセスするのにバイトＸおよびＹがビットラインAD
0〜AD7に交互に現れる為、比較器10の入力端30はタイマ
／カウンタ17のリセット信号に対する８ビット幅入力端
を構成する。 NORゲート19の２つの入力のいずれかがある理由で論
理値“1"となる場合には、このNORゲートによりマイク
ロコンピュータ１およびフリップフロップ14および15に
リセット信号が供給される。NORゲート19の一方の入力
が論理値“1"となる第１の状態は、（クロックパルス源
16により連続的にクロック動作されている）カウンタ17
が、その最上位ビット出力Q_nが論理値“1"となるのを阻
止する程度に十分頻繁にリセットされないという状態で
ある。マイクロコンピュータ１によって実行されるプロ
グラムには、各ウオッチ・ドッグ書込み作動が前節で述
べた結果を生じる場合に通常の動作で上述した状態が決
して生じなくなる程度に十分短い間隔でこれらウオッチ
・ドッグ書込み作動を含めるようにする。しかし、プロ
グラムの実行を何らかの理由で停止せしめてしまうか或
いはプログラムの実行がウオッチ・ドッグ書込み作動を
含まないプログラムループに間違って入ってしまった場
合には、カウンタ17の出力Q_nが最終的に論理値“1"とな
り、NORゲート19を経てマイクロコンピュータ１を所望
通りにリセットする。このことは既知のウオッチ・ドッ
グ回路の場合にも同じである。しかし、第１図の回路は
後に説明するようにデジタルデータ処理システムの他の
あるマルフアンクション（誤動作）にも応答する。NOR
ゲート19の一方が論理値“1"となり、マイクロコンピュ
ータ１をリセットする第２の状態は、フリップフロプ15
をセットする状態である。フリップフロップ15はウオッ
チ・ドッグ回路が書込みモードでアドレスされる度にク
ロック動作されるものであり、この際正しいバイトＸ或
いはＹがビットラインAD0〜AD7に存在せず、比較器10が
その出力端37に論理値“0"を生じそこなう場合には、論
理値“1"がクロック動作によりフリップフロップ15内に
入り、その出力端Ｑに現れ、従ってNORゲート19に供給
され、これによりリセット信号が直ちに、すなわちカウ
ンタ17の出力端Q_nが論理値“1"となるのを待つことな
く、マイクロコンピュータ１に供給される。 マイクロコンピュータによりリセットパルスが例えば
マイクロコンピュータ出力ポートの１つに接続された１
ビット幅のラインを経てカウンタ17に類似するクロック
動作カウンタに直接供給され、マイクロコンピュータは
電源投入時以外でカウンタのオーバフローにのみ応答し
てリセットされるようになっている既知のウオッチ・ド
ッグ回路と相違して、第１図のシステムではマイクロコ
ンピュータ１のリセットは、ウオッチ・ドッグ回路が書
込みモードでアドレスされた際にマイクロコンピュータ
１がアドレス／データビットラインAD0〜AD7に正しいバ
イトとは異なるバイトＸ或いはＹを生ぜしめるものにも
応答して行われる（その理由はこれらの状態の下でフリ
ップフロップ15がセットされる為である）ということを
第１の点として銘記すべきである。従って、マイクロコ
ンピュータ１は、ビット出力AD0〜AD7の１つまたはそれ
以上が誤動作する場合（実際にはビット出力A8〜A15の
１つまたはそれ以上が誤動作する場合にも）リセットさ
れる。更に、マイクロコンピュータ１が正しいバイトＸ
およびＹを交互に生じる短いプログラムループにこのマ
イクロプロセッサが間違って入った場合、このマイクロ
プロセッサの所要のリセットが実際に生じなくなるおそ
れは、単に特定の１つの出力ビットラインが繰返し書込
まれ、これにより既知の回路によるリセットを阻止して
しまうようになっているループの場合よりも著しく少な
くなる。更に、マイクロコンピュータ１は、これらのバ
イトをRAMに記憶し、これらバイトを検索し、検索した
バイトを所要に応じ再書込みするようにプログラミング
することができる。この場合には、ウオッチ・ドッグ回
路により、RAMの関連部分が何らかの理由で誤ったもの
となっているかどうか、例えばある誤り状態で生じる恐
れがあるようにプログラムが関連の記憶位置をオーバラ
イト（重ね書き）せしめてしまっているかどうかを検索
する。このオーバライトが生じている場合には、マイク
ロコンピュータに対するリセット信号が自動的に発生せ
しめられる。バイトＸおよびＹの各一方は他方から取り
出して、これらを交互に生ぜしめることができる。すな
わち各一方のバイトは例えば他方のバイトの補数とする
ことができる。この場合にはこれらのバイトを記憶する
のに１つのRAM位置しか必要とせず、従ってマイクロコ
ンピュータは、バイトＸ或いはＹを必要とする度にこの
RAM位置をアクセスし、その内容をウオッチ・ドッグ回
路に供給し、このアクセスされたバイトを同じ位置に書
戻し、各対の順次のアクセス間でこの記憶されたバイト
の他方のバイトに変換するようにプログラミングされ
る。この場合には、バイトＸおよびＹをそれぞれ101010
10および01010101としてビットラインAD0〜AD7の互いに
隣接するビットライン間のクロストークに関するある検
査を行うようにするのが好ましい。 また、カウンタ17の最上位よりも１つ下のビット出力
端Q_n-1が比較器10の入力端42に接続されているというこ
と（この比較器でこの出力端におけるレベルが入力端43
に供給される論理値“1"と比較されるということ）を第
２の点として銘記すべきである。このことは、ウオッチ
・ドッグ回路が書込みモードでアドレスされた場合、出
力端Q_n-1が論理値“1"にないとマイクロコンピュータ１
がたとえ正しいバイトＸ或いはＹをバイトラインAD0〜A
D7にい生ぜしめていたとしても比較器10は論理値“0"の
出力信号を生ぜしめないということを意味する。換言す
れば、カウンタ17の出力端Q_n-1が論理値“0"にある場合
にウオッチ・ドッグ回路が書込みモードでアドレスされ
た場合には、フリップフロップ15がNORゲート19を経て
マイクロコンピュータ１にリセット信号を供給する。こ
の特徴によればマイクロコピュータ１におけるプログラ
ムが正しく実行されているか否かの他の検査を行うこと
ができる。その理由は、出力バッファや、ウオッチ・ド
ッグ回路を読出しモードでアドレスする機構を設けた為
である。マイクロコンピュータ１は、ウオッチ・ドッグ
回路を読出しモードで周期的にアドレスし、カウンタ17
の出力端Q_n-1の論理状態を確認し、これにより、この論
理状態が“0"から“1"に変化した時を決定してその時に
標識（フラッグ）をセットするようにプログラミングす
ることができる。このプログラミングに設ける書込みモ
ードアドレスステップも、この標識が実際に関連の時間
でセットされた場合のみこの標識のリセットをも実際に
行うように構成することができる。出力端Q_n-1に現われ
る方形波信号の周期は分かっており、クロックパルス源
16の出力周波数とカウンタ17の容量とによって決定され
ること勿論である。従って、読出しモードアドレスステ
ップの回数およびこれらの各読出しモードアドレスステ
ップと次の書込みモードアドレスステップとの間の期間
は、通常の動作中標識がセットされて出力端Q_n-1におけ
る信号が依然として論理値“1"である場合に毎回上述し
た書込みモードアドレスステップが生じるように選択す
ることができる。（この場合の条件は、各対の第１およ
び第２の順次の読出しモードのアドレスステップ間の期
間と、これら読出しモードアドレスステップの第２の読
出しモードアドレスステップと次の書込みモードアドレ
スステップとの間の期間との和を、カウンタ17が零値か
ら最大値まで中断なく自由にカウントした場合に出力端
Q_n-1における信号が有するであろう周期の半分よりも少
なくする必要があるということである。）マイクロコン
ピュータが間違ったショートプログラムループに入る
も、この間違ったショートプログラムループが正しいプ
ログラムのうちの、すべてではないが多数のステップを
含む状態では、この間違ったショートプログラムループ
が正しいプログラムのウォッチドッグ書込みモードアド
レスステップを有してしまうおそれがある。この場合
で、このような間違ったショートプログラムループが、
この間違ったショートプログラムループで書込みモード
アドレスステップを実行するために必要とする正しいプ
ログラムの読出しモードアドレスステップをも含んでし
まう場合には、マイクロプロセッサが間違ったショート
プログラムループに入った際でもこの間違ったショート
プログラムループが依然としてウォッチドッグ回路を正
しいものとしてリセットしてしまうおそれがある。この
おそれを低減させるためには、正しいプログラムにおけ
る読出しモードアドレスステップと書込みモードアドレ
スステップとを時間的にできるだけ離して位置させる。
その理由は、このようにすることにより、間違ったショ
ートプログラムループが正しいプログラムの読出しモー
ドアドレスステップとウォッチドッグ書込みモードアド
レスステップとの双方を含んでしまうおそれが低くなる
為である。出力端Q_n-1を検査し、この出力端におけるレ
ベルが“0"から“1"に変化した際のみウオッチ・ドッグ
回路に書込みを行うようにした他の利点は、ウオッチ・
ドッグ書込み動作の繰り返し速度が出力端Q_n-1における
信号の周波数の1/2倍と１倍との間で自動的に調整さ
れ、これによりこの繰返し速度を最適化し、プログラム
が実行される度にこのプログラムが実際に取るブランチ
にこの繰返し速度がほとんど依存しないようにすること
である。 マイクロコンピュータ１をプログラミングしうるプロ
グラミングの部分であって本発明と関連する部分を第２
図の流れ図で示す。この第２図における種々のブロック
は以下の意味を有する。 50…スタート（第１図におけるマイクロコンピュータ１
のリセット入力端RSTにリセット信号が供給されると、
プログラムはこのスタート段に戻る）。 51…初期設定（RAM中の特定のアドレスADへのバイトＸ
の書込み（第１図の説明を参照のこと）と論理値“0"へ
の標識F1およびF2の設定とを含む）。 52…主プログラムの一部。 53…第１図のカウンタ17の出力端Q_n-1が論理値“1"であ
るか否か。 54…標識F1を論理値“1"に設定。 55…主プログラムの一部。 56…標識F1が論理値“1"であるか否か。 57…RAMアドレスADの内容をウオッチ・ドッグ回路に書
込む。 58…標識F2を論理値“1"に設定し、標識F1を論理値“0"
に設定する。 59…主プログラムの一部。 60…標識F2は論理値“1"か否か。 61…RAMアドレスADの内容の補数をとる。 62…標識F2の論理値“0"に設定。 開始（段50）後、バイトＸはステップ51でRAM中の位
置ADに書込まれる。このRAMはプログラムの誤動作が生
じた場合にオーバライト（重ね書き）されるおそれのあ
るものでもよい。更に、カウンタ17の出力端Q_n-1におけ
る信号が論理値“1"として決定された時を表わすのに用
いる標識F1と、ウオッチ・ドッグ回路に書込みが行われ
た時を表わすのに用いる標識F2とを論理値“0"に設定す
る。次に（ステップ52で）マイクロコンピュータの主プ
ログラムの一部を実行する。次にステップ53で、出力Q
_n-1が論理値“1"であるか否かを検査する。この際、マ
イクロコンピュータ１がまず最初その出力端AD0〜AD7に
アドレスバイトＺを、出力端A8〜A15にデコーダ12が応
答するバイトを発生させ、次に出力端RD（読出しモー
ド）に論理値“0"を発生させ、これによりイネーブル状
態にされたバッファ18の出力信号を出力／入力端AD0〜A
D7で読取る。出力Q_n-1が“1"（Y:イエス）である場合、
標識F1がステップ54で“1"に設定される。いかなる場合
にも主プログラムの他の一部分がブロック55で実行され
る。その後、ステップ56で、標識F1が設定されているか
否か、すなわちステップ53でQ_n-1が論理値“1"であった
ことを決定したか否かを確認する。これがイエス（Ｙ）
である場合には、RAMアドレスADの内容（初期的にはバ
イトX,例えば01010101）がステップ57でウオッチ・ドッ
グ回路に書込まれ（またアドレスADにも再書込みされ）
る。この場合、マイクロコンピュータ１はまず最初にア
ドレスバイトＺをその出力端AD0〜AD7に、デコーダ12が
応答するバイトを出力端A8〜A15に発生させ、次に論理
値“0"を出力端WR（書込みモード）に、バイトＸをRAM
アドレスADから出力端AD0〜AD7に発生させる。通常の動
作でステップ57が生じると、出力Q_n-1は依然として論理
値“1"であり、その結果カウンタ17がリセツされ、フリ
ップフロップ14も切変えるも、一般のリセットは生じな
い。次に、標識F1がリセットされ、標識F2が“1"に設定
され（ブロック58）、この標識F2の論理値“1"により、
ウオッチ・ドッグ回路に書込みが行われたということを
表わす。次に、プログラムはブロック59に進行する。ス
テップ56で標識F1が設定されていないという回答ノー
（Ｎ）が生じることが分かった場合にもこのステップ56
からブロック59に直接プログラムが進行する。ブロック
59は主プログラムの次の一部分を表わし、その後標識F2
が検査され（ステップ60）、ステップ57が実際にとられ
たか否かを確認する。ステップ57が実際にとられた場合
（Ｙ）には、ステップ61においてRAMアドレスADにおけ
るバイトの補数が形成されて再書込みされ、バイトはマ
ルチプレクサ13の新たな状態と一致するバイトＹとな
り、その後ステップ62で標識F2がリセットされ、その後
プログラムはブロック52に戻る。ステップ60の検査結果
が“ノー”（Ｎ）である場合にはプログラムはステップ
60からブロック52に直接戻る。 ステップ53の検査結果が“イエス”である場合、ステ
ップ57が実行された際にカウンタ17の出力Q_n-1が依然と
して“1"であるようにする為には、ステップ53における
順次の対の検査間の期間と、実際に実行された場合の次
のステップ57までの期間との合計が常にカウンタ17の出
力端Q_n-1に信号が現われる期間の半分よりも短かくす
る。 所望に応じ、第１図のANDゲート69の出力端に遅延素
子（図示せず）を設け、この出力端に生ずるいかなるリ
セット信号もこのリセット信号を生ぜしめるカウンタ17
或いはフリップフロップ15自体がリセットされる前の充
分に長い持続時間を有するようにすることができる。 第１図に示すシステムのうち、マイクロコンピュータ
１以外の部分はすべて同一の半導体チップ上に集積化す
るのが極めて有利である。

【図面の簡単な説明】 第１図は、本発明によるデジタルデータ処理システムの
一実施例を示すブロック線図、 第２図は、第１図の実施例の動作を示す流れ図である。 １……マイクロコンピュータ ５……外部アドレスラッチ回路 10,11……比較器 12……８−イントウ−１デコーダ 13……２−イントウ−１マルチプレクサ 14,15……Ｄ・フリップフロップ 16……クロックパルス源 17……カウンタ 18……８ビット幅出力のバッファ 19……NORゲート 20,21……ORゲート 44……インバータ 68……リセットパルス発生器 69,70……ANDゲート

Claims (1)

1. (57)【特許請求の範囲】 １．ウォッチドック回路を有する、プログラミングされ
   たデジタルデータ処理システムであって、前記ウォッチ
   ドック回路は、リセット信号入力端を有するタイマ手段
   を具えており、このタイマ手段は当該タイマ手段の順次
   のリセット間の時間間隔が所定の時間長を超えるのに応
   答して出力信号を発生するようになっており、前記デジ
   タルデータ処理システムは、主プログラムを実行すると
   ともに、前記タイマ手段をリセットするリセット信号を
   前記所定の時間長を超えない間隔で前記リセット信号入
   力端に順次に供給するようにプログラミングされ、且つ
   前記出力信号の発生に応答してある所定の状態をとるよ
   うに構成されており、前記リセット信号の各々は所定値
   をとる多ビットのワードの形態をしており、この所定値
   は順次に供給するリセット信号に対し所定の方法で変化
   させ、前記ウォッチドック回路は、前記リセット信号入
   力端に供給される多ビットの各リセット信号が適切な所
   定値を有していない場合にも前記の出力信号を発生する
   ように構成されているデジタルデータ処理システムにお
   いて、 このデジタルデータ処理システムは、順次の前記リセッ
   ト信号が前記リセット信号入力端に供給される間の各時
   間間隔中、次のリセット信号として伝送する前記多ビッ
   トのワードに次の所定値を割当て、且つこのような各割
   当て処理とその直前及び直後のリセット信号の供給との
   間で前記主プログラムの工程を実行するようにプログラ
   ミングされていることを特徴とするデジタルデータ処理
   システム。 ２．特許請求の範囲第１項に記載のデジタルデータ処理
   システムにおいて、前記ウォッチドック回路は、前記リ
   セット信号入力端に関連の所定値を有していないリセッ
   ト信号が供給されるのに対し直ちに応答して前記出力信
   号を発生するように構成されていることを特徴とするデ
   ジタルデータ処理システム。 ３．特許請求の範囲第１項または第２項に記載のデジタ
   ルデータ処理システムにおいて、前記所定値は順次リセ
   ット信号に対し周期的な順序で変化するようになってい
   ることを特徴とするデジタルデータ処理システム。 ４．特許請求の範囲第３項に記載のデジタルデータ処理
   システムにおいて、前記周期的な順序は２種類の所定値
   の順序となっており、これら２種類の所定値の各一方は
   他方の補数値となっていることを特徴とするデジタルデ
   ータ処理システム。 ５．特許請求の範囲第４項に記載のデジタルデータ処理
   システムにおいて、前記多ビットのワードの各々は“0"
   及び“1"を交互に有するバイトであることを特徴とする
   デジタルデータ処理システム。 ６．特許請求の範囲第１〜５項のいずれか１項に記載の
   デジタルデータ処理システムにおいて、前記多ビットの
   ワードはランダムアクセスメモリ内に記憶され、このラ
   ンダムアクセスメモリから前記多ビットのワードが前記
   リセット信号の各々に対して読出され且つ再書込みされ
   るようになっていることを特徴とするデジタルデータ処
   理システム。 ７．特許請求の範囲第４項または第５項に従属する特許
   請求の範囲第６項に記載のデジタルデータ処理システム
   において、順次の前記リセット信号の供給間の各時間間
   隔中、記憶された１つの前記多ビットのワードの所定値
   の補数をとるようにプログラミングされていることを特
   徴とするデジタルデータ処理システム。 ８．特許請求の範囲第７項に記載のデジタルデータ処理
   システムにおいて、補数をとる前記の動作の各々が、主
   プログラムステップにより、各リセット信号供給動作か
   ら分離されていることを特徴とするデジタルデータ処理
   システム。 ９．特許請求の範囲第１〜８項のいずれか１項に記載の
   デジタルデータ処理システムにおいて、リセット信号が
   リセット信号入力端に供給される度ウォッチドック回路
   をストローブするようにプログラミングされていること
   を特徴とするデジタルデータ処理システム。 １０．特許請求の範囲第１〜９項のいずれか１項に記載
   のデジタルデータ処理システムにおいて、各リセット信
   号をそれぞれの所定の時間窓内で前記リセット信号入力
   端に供給するようにプログラミングされており、リセッ
   ト信号入力端に供給される各リセット信号が前記所定の
   時間窓内で前記リセット信号入力端に供給されない場合
   でも、前記ウォッチドック回路は前記の出力信号を発生
   するように構成されていることを特徴とするデジタルデ
   ータ処理システム。 １１．特許請求の範囲第10項に記載のデジタルデータ処
   理システムにおいて、前記ウォッチドック回路は、前記
   時間窓の外部で前記リセット信号が前記リセット信号入
   力端に供給するのに直接応答して前記出力信号を発生さ
   せるように構成されていることを特徴とするデジタルデ
   ータ処理システム。 １２．特許請求の範囲第10項または第11項に記載のデジ
   タルデータ処理システムにおいて、前記所定の時間窓は
   直前のリセット信号がリセット信号入力端に供給された
   瞬時に対して所定の関係を有していることを特徴とする
   デジタルデータ処理システム。 １３．特許請求の範囲第12項に記載のデジタルデータ処
   理システムにおいて、前記タイマ手段が、常にクロック
   動作される二進カウンタを有し、そのリセット入力端に
   前記リセット信号入力端が結合され、各時間窓が、前記
   二進カウンタの特定のビットが所定値を有する時間に相
   当するようになっていることを特徴するデジタルデータ
   処理システム。 １４．特許請求の範囲第13項に記載のデジタルデータ処
   理システムにおいて、前記特定ビットの値を周期的に検
   査してこの値が所定値に変化した時を決定し、この変化
   が検出された後にリセット信号を前記リセット信号入力
   端に供給し、この変化の検出とその後のリセット信号の
   供給との間で他のプログラムステップを実行するように
   プログラミングされていることを特徴とするデジタルデ
   ータ処理システム。 １５．特許請求の範囲第１〜14項のいずれか一項に記載
   のデジタルデータ処理システムにおいて、このデジタル
   データ処理システムは、外部アドレスラッチ回路が設け
   られた、プログラミングされたマイクロコンピュータを
   具えており、前記外部アドレスラッチ回路とウォッチド
   ック回路とが同一の半導体チップ上に集積化されている
   ことを特徴とするデジタルデータ処理システム。