JP2776132B2

JP2776132B2 - オペランド内の情報のスタティックおよびダイナミック・マスキングを兼ね備えるデータ処理システム

Info

Publication number: JP2776132B2
Application number: JP4105242A
Authority: JP
Inventors: ウィリアム・シー・モイヤー; ジョセフ・エー・ガッテレズ; ユイ・カイヤ・ホー
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1991-04-02
Filing date: 1992-04-01
Publication date: 1998-07-16
Anticipated expiration: 2013-07-16
Also published as: EP0507208A2; US5341500A; JPH05173837A; EP0507208A3

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般にデータ・プロセ
ッサに関し、さらに詳しくは、データ・プロセッサに用
いられるオペランド情報のマスキングに関する。

【０００２】

【従来の技術】データ処理システムにおけるソフトウェ
ア・プログラムの開発中に、そのソフトウェア・プログ
ラムの機能性および効率性を分析するために多数の方法
がよく用いられる。一般に用いられる方法として、ソフ
トウェア・プログラムにブレイクポイントを挿入し、一
般にブレイクポイント(breakpoint)・アドレスと呼ばれ
る所定のアドレスにおいてソフトウェア・プログラムの
現在の実行を割り込むべくデータ処理システムに指示す
る方法がある。ブレイクポイント・アドレスは、データ
処理システムのユーザによって定義され、ブレイクポイ
ント・レジスタに保存される。概して、ブレイクポイン
ト・レジスタは、アドレス・バスからアドレスを受け取
り、この受け取ったアドレスをブレイクポイント・レジ
スタの内容と比較する。このアドレスとブレイクポイン
ト・レジスタに格納されたブレイクポイント・アドレス
またはブレイクポイントアドレス・レンジとが一致する
と、データ処理システム内の中央処理装置に信号が送ら
れ、データ処理システムのユーザによって指定される例
外処理ルーチンが実行されるのが一般的である。例外処
理ルーチンでは、データ・プロセッサの内部レジスタを
ブレイクポイント信号が現われる毎に表示するようにユ
ーザは指定することができる。

【０００３】ある場合には、データ処理システムのユー
ザはマスキング演算を利用して、ブレイクポイント・ア
ドレスの特定のビットがアドレス・バス上のアドレスと
ブレイクポイント・レジスタの内容との間の比較演算に
関与することを阻止する場合がある。概して、マスキン
グ演算はオペランドの所定のビットがその後のデータ処
理機能に関与することを阻止する。典型的なデータ処理
システムでは、マスキング演算中にスタティックまたは
ダイナミック・マスクのいずれかが用いられる。スタテ
ィック・マスクはデータ処理システムのユーザによって
定義され、アドレスとブレイクポイント・レジスタの内
容との間の比較演算が行われる前に実行されるのが一般
的である。概して、スタティック・マスクは条件付きマ
スクで、ブレイクポイント・アドレスの所定のビットが
比較演算に関与することを阻止する。

【０００４】対照的に、ダイナミック・マスクは比較演
算が行われるのと同時に定義され、実行される。ダイナ
ミック・マスクの値は、ブレイクポイント・アドレスへ
のアクセスのサイズと可変的に一致すべく修正されるの
が一般的である。アクセスのサイズは、バイトからカッ
ド・ワード(quad-word) まで変化しうる。

【０００５】

【発明が解決しようとする課題】データ処理システムの
設計は、スタティックまたはダイナミック・マスキング
演算のいずれか一方を実行するのが一般的である。スタ
ティック・マスク機能では、データ処理システムのユー
ザはブレイクポイント・アドレス内の特定のビットを条
件付きでマスキングすることができる。しかし、ダイナ
ミック・マスク機能は、ブレイクポイント演算中に高度
な柔軟性と効率性を可能にする。一般に、回路の複雑性
および制限は、先に述べたマスキング機能性の向上と関
連している。また、マスキング演算を実行することに伴
う実行時間は、システムオーバヘッドを大幅に増大す
る。従って、システム設計者はスタティックまたはダイ
ナミック・アドレス・マスキング方法のいずれか一方を
選ばなければならない。

【０００６】

【課題を解決するための手段】上記の必要性は、本発明
によって満たされる。従って、一例として、オペランド
内の情報のスタティックおよびダイナミック・マスキン
グを兼ね備えるデータ処理システムが提供される。この
データ処理システムは、命令実行に応答してオペランド
を与え、かつ第１および第２制御信号を与える処理装置
からなる。第１制御信号は命令実行前に定義されたスタ
ティック・マスク情報を有し、第２制御信号はオペラン
ドの第１部分から導出されたダイナミック・マスク情報
を有する。スタティックおよびダイナミック・マスク情
報は、総じてオペランドの第２部分を定義し、この第２
部分はデータ処理システムによって実行されるその後の
機能を実行する。またこのデータ処理システムは、処理
装置に結合され、第１および第２制御信号を受け取る論
理部を有する。この論理部は、スタティックおよびダイ
ナミック・マスク情報を合成して、オペランドの第２部
分を並行的に定義する合成マスク信号を与える。これら
およびその他の特徴および利点は、添付の図面と共に以
下の詳細な説明からさらに明確に理解されよう。

【０００７】

【実施例】データ処理システムにおいて、内容アドレッ
サブル・メモリ(contentaddressable memory: ＣＡＭ）
とは、保存される要素が保存アドレス番地ではなくデー
タ内容に基づいて識別されるメモリのことである。一般
に、ＣＡＭは行(row) と列(column)とに配列され一つの
アレイを形成するＣＡＭセルによって構成される。従来
のＣＡＭアレイ・アーキテクチャでは、情報を同時かつ
並列にアクセスされ、比較的短い時間内に非常に多くの
演算を実行するデータ処理システムを提供するのが一般
的である。ＣＡＭアレイの独自のアーキテクチャが多く
のデータ処理システムにおいて用いられてきている。例
えば、ＣＡＭアレイの並列処理により、メモリからの大
量のデータを従来のメモリ構成に比べて短い時間でデー
タ処理システムから取り出すことが可能になる。さらに
高度な用途では、ＣＡＭアレイはアドレス・トランスレ
ーション・キャッシュ（ＡＴＣ）として用いられ、この
ＣＡＭアレイによりユーザがデータ処理システム内のメ
モリ空間の一部を割り当て、制御し、そしてアクセスす
ることを可能している。

【０００８】本明細書で説明するように、ＣＡＭアレイ
はブレイクポイント演算を実行する論理回路と集積され
ている。一般に、ブレイクポイント演算は、プログラム
の所定のアドレスにおいてソフトウェア・プログラムの
現在の実行を割り込むべくデータ処理システムに指示す
る。この所定のアドレスは、一般にブレイクポイント・
アドレスという。データ処理システムにおいて、ブレイ
クポイント・アドレスの値はユーザによって定義され、
ブレイクポイント・レジスタに格納されるのが一般的で
ある。アドレス・バス上のアドレスと、ブレイクポイン
ト・レジスタに格納されたブレイクポイント・アドレス
またはブレイクポイント・アドレス・レンジとが一致す
ると、ブレイクポイント信号がデータ処理システム内の
中央処理装置に送られ、ブレイクポイント機能に関連す
る例外処理ルーチンを実行する。例えばシステムのユー
ザは、ブレイクポイント信号が現われる毎に例外処理ル
ーチンがデータ・プロセッサの内部レジスタを表示する
ことを指定できる。

【０００９】システムのユーザがマスキング演算を用い
て、アドレス・バス上のアドレスとブレイクポイント・
アドレスとの間の比較演算から特定のビットを除外する
こともできる。スタティック・マスクは、比較演算が行
われる前に定義され実行される。ダイナミック・マスク
は比較演算が行われるのと同時に定義され実行される。
以下に説明する本発明は、ブレイクポイント演算中にス
タティックおよびダイナミック・マスキング処理の両方
を実行する。

【００１０】図１は、内容アドレッサブル保存装置およ
びブレイクポイント装置用の共用制御および駆動回路を
具備するデータ処理システム１０のブロック図を示す。
ブレイクポイント装置は、スタティックおよびランダム
・マスキングすることができる。概して、データ処理シ
ステム１０は、中央処理装置（ＣＰＵ）１２，サイズ・
デコーダ１４，複数のＯＲゲート１６，１８，複数の内
容アドレッサブル・メモリ（ＣＡＭ）ドライバ２０，例
外処理装置２２，複数のブレイクポイント・レジスタ２
４，ＣＡＭアレイ２６およびランダム・アクセス・メモ
リ（ＲＡＭ）アレイ２８によって構成される。ＣＡＭア
レイ２６およびＲＡＭアレイ２８は、総じて「アドレス
・トランスレーション・キャッシュ」（ＡＴＣ）３０と
いう。

【００１１】ＣＰＵ１２は、サイズ・バス１３を介して
サイズ・デコーダ１４に複数の入力信号を与える。サイ
ズ・バス１３はＫビット幅で、ただしＫは整数である。
図示の本発明の実施例では、サイズ・バス１３によって
転送される情報は、ダイナミック・マスクの符号化され
た値であり、この値はブレイクポイント・レジスタに格
納されたブレイクポイント・アドレス値、またはＣＡＭ
２６に格納されたアドレス値のいずれか一方のアクセス
のサイズを示す。両方のアドレス値は、データ処理シス
テム１０のユーザによって決められるのが一般的であ
り、バイト，ハーフワード，ワード，ダブルワードおよ
びカッドワード長を含むさまざまなサイズでアクセスる
ことができる。

【００１２】一般的な複数のブレイクポイント・レジス
タ内のダイナミック・マスクの実行例について、以下の
例で説明する。ダイナミック・マスクは、ＣＡＭ２６内
でも同様に実行される。データ処理システムの動作中
に、論理アドレス・バスによってＣＰＵ１２から転送さ
れる各アドレス値は、複数のブレイクポイント・レジス
タ内に格納されたブレイクポイント・アドレス値のそれ
ぞれ一つと比較される。各アドレス値は１バイトの情報
に相当するので、任意のアドレス番地でバイトをアクセ
スすることができる。しかし、ハーフワード・アドレス
のアクセスでは２バイトの情報を必要とする。ハーフワ
ード・アドレスは、１６進アドレス＄０および２の倍数
の他の１６進アドレス、例えば＄２，＄４，＄６でしか
アクセスすることができない。同様に、ワード・アドレ
スのアクセスは４バイトの情報を必要とする。同様に、
ワード・アドレス値は、１６進アドレス＄０および４の
倍数の他の１６進アドレス、例えば＄４，＄８でしかア
クセスできない。データ処理システム１０のユーザがブ
レイクポイント・アドレス値＄５をブレイクポイント・
レジスタの一つに格納したと仮定する。バイト・アクセ
スが実行されると、ブレイクポイント・アドレス値と論
理アドレスとの間で一致するのは、アドレス＄５をアク
セスした場合にのみである。ハーフワード・アクセスが
実行されると、アドレス＄４がアクセスされた場合に一
致する。アドレス＄５がアクセスされると、一致は生じ
るが、アドレスの境界により、アドレス＄５からアドレ
ス＄６にハーフワードのアクセスを行わずに、ハーフワ
ード・アクセスはアドレス＄４から開始することが決ま
る。同様に、ワード・アクセスが実行されると、アドレ
ス＄５，アドレス＄５，アドレス＄６またはアドレス＄
７の一つがアクセスされた場合に一致は生じる。

【００１３】サイズ・デコーダ１４の複数の出力信号
は、上記のダイナミック・マスキング機能を実行するた
めにブレイクポイント・アドレス内のどのビットをマス
クすべきかを指示する。サイズ・デコーダ１４は、Ｋ本
の入力信号を複数のＮ本の出力信号にデコードする。た
だし、Ｎは整数である。このＮ本の出力信号は、マスキ
ング演算中に複数のＯＲゲート、例えば１６，１８によ
って処理することができる。サイズ・デコーダ１４の複
数のＮ本の出力信号のそれぞれは、「ダイナミック・マ
スク」と記されたＮビット幅のバスを介して複数のＯＲ
ゲート１６，１８の一つの第１入力に接続される。

【００１４】サイズ・デコーダ１４によって実行される
デコード演算の例を以下の表１に示す。サイズ・デコー
ダ１４が３つの入力信号と４つの出力信号を有するよう
に、Ｋ＝３およびＮ＝４と仮定する。

【００１５】

【表１】

【００１６】データ処理システム１０のユーザがバイト
のアドレス値をアクセスすると仮定する。符号化された
サイズ信号はバイナリ値０１１を有し、この値はバイナ
リは対応するアドレス・ビットが比較演算に関与するの
を阻止する。この場合、ダイナミック・マスク値内では
どのビットも値１を有していない。従って、ブレイクポ
イント・レジスタに格納されたブレイクポイント・アド
レスのすべてのビットは、アドレス・バス上のアドレス
と比較される。各ブレイクポイント・レジスタのアドレ
スは１バイトの情報を格納するので、比較演算中にすべ
てのビットを調べなければならない。一方、システムの
ユーザがワードの情報をアクセスした場合、サイズ信号
はバイナリ値０１０となり、対応するマスク信号のバイ
ナリ値は００１１となる。この例では、下位の２つのビ
ットは値１であり、従って、アドレス・バス上の現アド
レスとブレイクポイント・アドレスとの間の比較処理に
関与することが実質的に阻止される。対応するアドレス
の下位の２ビットは比較演算に関与することが阻止され
るので、ブレイクポイント・アドレスのワードは実質的
にマスクされる。

【００１７】スタティック・マスクもデータ処理システ
ム１０で実行される。上記のように、スタティック・マ
スクは、ブレイクポイント・レジスタに格納されたアド
レスをアクセスする前に、データ処理システムのユーザ
によって決定されていなければならない。スタティック
・マスクの値は、スタティック・マスク１５を介してＣ
ＰＵ１２によって与えられ、Ｍビット幅である。ただ
し、Ｍは整数である。本発明のこの実施例では、スタテ
ィック・マスクはブレイクポイント・レジスタ２４およ
びＣＡＭアレイ２８に格納された各行の情報について同
一である。スタティック・マスクの第１の所定部分はＮ
ビット幅で、スタティック・マスク・バス１５を介して
複数のＯＲゲート１６，１８の一つの第２入力に転送さ
れる。スタティック・マスクの第２部分はＹビット幅
で、ただしＹは整数であり、これは入力マスク・バス１
９を介してＣＡＭドライバ２０の第１群の入力信号に転
送される。入力マスク・バス１９は（Ｎ＋Ｙ）ビット幅
であり、「入力マスク」と記された信号を転送する。

【００１８】ＯＲゲート１６，１８からの複数の出力信
号は、合成スタティックおよびダイナミック・マスク信
号となり、これも入力マスク・バス１９によってＣＡＭ
２０の第１群の入力信号に接続される。この合成マスク
信号は、ブレイクポイント・レジスタ２４またはＣＡＭ
アレイ２６のいずれかに格納されている情報と、そこに
現在入れられる情報との間の比較演算中に、ブレイクポ
イント・アドレスのどのビットをマスクすべきかを指示
する。複数のＯＲゲート１６，１８を構成して合成マス
ク信号を出力することにより、スタティックおよびダイ
ナミック・マスク機能を組み合わせて、マスキング処理
を実行する。合成マスク信号としてこの２つのマスク機
能を実行することにより、逐次実行されるマスキング処
理に比べ実行時間が短くてすむ、より汎用的なマスキン
グ処理が得られる。

【００１９】アドレス・バス上のアドレスは、論理アド
レス・バス１１によってＣＡＭドライバ２０の第２群の
入力信号に接続される。複数のＣＡＭドライバ２０は、
論理アドレス・バス１１上のアドレスと、複数のブレイ
クポイント・レジスタ２４およびＣＡＭアレイ２６との
間のバッファとして機能する。

【００２０】図２は、複数のＣＡＭドライバ２０の一つ
の論理回路を示す。ＣＰＵ１２は、「論理アドレス」と
記された入力信号を論理アドレス・バス１１を介して複
数のＣＡＭドライバ２０のそれぞれに与える。論理アド
レス信号は、論理アドレス・バス１１を介して転送され
る論理アドレス値の１ビットの値である。論理アドレス
信号は、入力をインバータ３８に与え、そして第１入力
をＮＯＲゲート４２に与える。インバータ３８の出力
は、ＮＯＲゲート４０の第１入力に接続される。「入力
マスク信号」を介して転送される各入力マスク信号は、
第２入力をＮＯＲゲート４０に与え、そして第２入力を
ＮＯＲゲート４２に与える。入力マスク信号は、複数の
ＯＲゲート１６，１８から出力された合成マスク信号
か、またはスタティック・マスクの第２部分のいずれか
からなる。入力マスク信号の値は、アクセスされる複数
のＣＡＭドライバ２０のそれぞれ一つに依存する。例え
ば、合成マスク信号が複数のＣＡＭドライバ２０のうち
４つに影響を与える場合、入力マスク信号は、複数のＣ
ＡＭドライバ２０のこの４つの一つがアクセスされる任
意の時間に合成マスク信号を反映する。残りのすべての
時間では、入力マスク信号はスタティック・マスク信号
の第２部分の値を反映する。

【００２１】ＮＯＲゲート４０の出力は「Ｑｉ」と記さ
れた信号であり、ＮＯＲゲート４２の出力は「反転Ｑ
ｉ」と記された信号である。Ｑｉおよび反転Ｑｉ信号
は、ブレイクポイント・レジスタ２４とＣＡＭアレイ２
６とに入力を与える。Ｑｉ信号は、ＣＡＭドライバ２０
のＡ本の出力信号の一つである。ただし、Ａは整数であ
る。

【００２２】ブレイクポイント・レジスタ２４のビット
およびＣＡＭアレイ２６内のビットは共に、マスクする
ことのできる標準ＣＡＭセルからなる論理で実行され
る。ブレイクポイント・レジスタ２４およびＣＡＭアレ
イ２６にロードし、格納すべき情報は、一般に複数のビ
ット・ラインおよび反転ビット・ラインによって入力さ
れる。格納された情報は、一致値(coincidence value)
ともいう。この実施例では、Ｑｉおよび反転Ｑｉ信号
は、それぞれビット・ライン信号および反転ビット・ラ
イン信号という。ブレイクポイント・レジスタ２４また
はＣＡＭアレイ２６内のセルの所定の行をイネーブルす
る制御信号は、ワード・ライン信号（図１には図示せ
ず）という。ワード・ライン信号がイネーブルになる
と、対応する行の情報に情報が書き込まれるか、あるい
はそこから情報が読み出される。一般に、データ・プロ
セッサ・システムはどのワード・ライン信号をイネーブ
ルにするかを決定する。この情報は、Ｑｉ信号および反
転Ｑｉ信号によって入力されるか、あるいはＱｉ信号お
よび反転Ｑｉ信号に出力される。

【００２３】Ｑｉおよび反転Ｑｉ信号がブレイクポイン
ト・レジスタ２４とＣＡＭアレイ２６の両方にデータを
与える場合、両方の信号上の０はブレイクポイント・レ
ジスタ２４またはＣＡＭアレイ２６内の対応する番地に
格納された情報がデータ処理システム１０のユーザによ
って指定された処理に関与することを実質的に阻止す
る。両方の信号上の０は、対応する番地の情報を実質的
にマスクする。

【００２４】図２に示すように、入力マスク信号がバイ
ナリ値１を有している場合、Ｑｉおよび反転Ｑｉ信号は
共に値１を有する。従って、合成マスク値またはスタテ
ィック・マスク値の第２部分が値１の一つまたはそれ以
上のビットを有している場合、対応するＱｉおよび反転
Ｑｉ信号によってアクセスされるアドレス・ビットは、
データ処理システム１０のユーザによって指定される連
想一致機能に関与することはできない。入力マスク信号
がバイナリ値０を有している場合、Ｑｉおよび反転Ｑｉ
信号は論理アドレスのそれぞれのビットの値を反映す
る。

【００２５】ブレイクポイント・レジスタ２４およびＣ
ＡＭアレイ２６は、ビット・ラインと反転ビット・ライ
ンとによってブレイクポイント・レジスタ２４およびＣ
ＡＭアレイ２６の所定の行に駆動される現情報と、その
所定の行に先に格納された情報との間の比較機能を実行
する。ＣＡＭアレイ２６の構造のため、ブレイクポイン
ト・レジスタまたはＣＡＭアレイ２６の所定の行に駆動
される情報は、他のすべての行に同時に転送される。

【００２６】例えば、ブレイクポイント・レジスタ２４
に格納されたブレイクポイント・アドレスは、データ処
理システム１０のユーザによって決められ、ユーザがプ
ログラムの実行を中断したいアドレスを示すのが一般的
である。プログラムが実行されるにつれて、論理アドレ
ス値が論理アドレス・バス１１を介して転送される。デ
ータ処理システム１０の構造のため、論理アドレス値の
それぞれはブレイクポイント・レジスタ２４の内容と比
較される。論理アドレス値がブレイクポイント・レジス
タ２４の任意の一つの内容と一致する場合、ブレイクポ
イント・イネーブル信号がアサートされる。この例で
は、２つのブレイクポイント値がブレイクポイント・レ
ジスタ２４に格納される。従って、「ブレイクポイント
・イネーブル１」および「ブレイクポイント・イネーブ
ル２」と記された２つの可能なブレイクポイント・イネ
ーブル信号がそれぞれアサートされる。ブレイクポイン
ト・イネーブル１信号およびブレイクポイント・イネー
ブル２信号は、例外処理装置２２に接続される。この例
外処理装置２２は、データ処理システム１０のユーザが
決めるように、ブレイクポイント・イネーブル１信号と
ブレイクポイント・イネーブル２信号とを処理する。

【００２７】ＣＡＭアレイ２６では、ビット・ライン信
号および反転ビット・ライン信号によってロードされて
いる現情報は概して「タグ」ワードと呼ばれ、ＣＡＭア
レイ２６内のセルの行に先に格納された情報は「格納(s
tored)」ワードという。タグ・ワードが格納ワードと同
一の場合、ＣＡＭアレイ２６は複数のＸ本の出力信号を
与え（ただしＸは整数）、これらの出力信号のそれぞれ
は一致が生じたことを示す。複数のＸ本の出力信号のそ
れぞれは、「一致０」ないし「一致（Ｘ−１）」とそれ
ぞれ記されている。

【００２８】一致０ないし一致（Ｘ−１）信号は、複数
の入力信号をＲＡＭアレイ２８に与える。一致０ないし
一致（Ｘ−１）信号のそれぞれは、ＲＡＭアレイ２８内
の一つの対応するセルをイネーブルにする。ついで、Ｒ
ＡＭアレイ２８は、変換アドレスバス(Translated Addr
ess Bus)２３を介して物理アドレスの対応する第１部分
を物理アドレス・バス２５に与える。物理アドレスの第
２部分は、低論理アドレス・バス（Lower Logical Addr
ess Bus)２１を介して論理アドレスの一部を変換せずに
物理アドレス・バス２５に転送することによって与えら
れる。物理アドレスのこの２つの部分は合成されて、一
つのアドレス信号となり、このアドレス信号はデータ処
理システム１０内の情報の番地を示す。例えば、論理ア
ドレス・バス１１からＣＡＭアレイ２６に結合される論
理アドレス信号がＣＡＭアレイ２６内の格納ワードと同
一であると仮定する。その後、一致信号がアサートさ
れ、ＲＡＭアレイ２８の番地が選択される。選択された
ＲＡＭアレイ２８の番地に格納されたアドレスは、変換
アドレス・バス２３を介して物理アドレス・バス２５に
出力され、物理アドレス・バス２５を介して転送された
物理アドレスの上位部を与える。物理アドレス・バス２
５を介して転送された物理アドレスの下位部は、論理ア
ドレス・バス１１を介して転送された論理アドレスの所
定の下位部と同一である。

【００２９】ＡＴＣ３０は、ＣＡＭアレイ２６とＲＡＭ
アレイ２８とによって形成される。ＡＴＣ３０は、図３
においてより詳細に示されている。複数のＣＡＭドライ
バ２０は、ブレイクポイント・レジスタ２４とＣＡＭア
レイ２６とへの第１群の入力に論理アドレス・バス１１
を介して接続される。この複数のＣＡＭドライバ２０は
バッファとして機能し、情報をＣＰＵ２０からブレイク
ポイント・レジスタ２４またはＣＡＭアレイ２６のいず
れかの第１群の入力に転送する。複数のＣＡＭドライバ
２０からの複数の出力信号は、先に述べたようにＱｉ信
号および反転Ｑｉ信号という。また、複数のＣＡＭドラ
イバ２０は、第１制御信号をブレイクポイント・レジス
タ２４とＣＡＭアレイ２６とに与える。この第１制御信
号は、データ処理システム１０のユーザによって指定さ
れる機能を実行する。複数のＣＡＭワード・ライン・ド
ライバ４４は、ブレイクポイント・レジスタ２４の各行
の第２制御入力と、ＣＡＭアレイ２６の各行とに結合さ
れる。先にワード・ライン信号と言及した複数の第２制
御入力は、ブレイクポイント演算のリードまたはライト
動作中にブレイクポイント・レジスタ２４のどの行をア
クセスすべきかを決め、かつアドレス・トランスレーシ
ョン機能のリードまたはライト動作中にＣＡＭアレイ２
６のどの行をアクセスすべきかを決める。ＣＡＭリード
・ドライバおよびラッチ４８は、ブレイクポイント・レ
ジスタ２４とＣＡＭアレイ２６の両方の第１群の出力信
号に接続される。ＣＡＭリード・ドライバおよびラッチ
４８は、ブレイクポイント・レジスタ２４のビットおよ
びＣＡＭアレイ２６のセルをイネーブルにし、それによ
りセルに格納された情報を読み出す。その後、情報はデ
ータ処理システム１０のユーザが決めるように、その後
使用するためにラッチされる。

【００３０】先に説明したように、ブレイクポイント・
レジスタ２４は、「ブレイクポイント・イネーブル１」
および「ブレイクポイント・イネーブル２」と記された
２つの出力を与える。ブレイクポイント・イネーブル信
号のそれぞれは、ブレイクポイント・レジスタ２４の内
容に格納された値のひとつがＣＡＭドライバ２０によっ
てデータ処理システム１０のユーザに転送されたアドレ
スと同一であることを示す。ＣＡＭアレイ２６は、「一
致０」ないし「一致（Ｘ−１）」と記されたＸ本の出力
信号を複数のデータ・ワード・ライン・ドライバ４２に
与える。一致０ないし一致（Ｘ−１）信号のそれぞれ
は、ＣＡＭアレイ内のひとつの格納ワードがＣＡＭドラ
イバ２０によって転送されたアドレスと一致する場合
に、アサートされる。アサートされた一致信号は、ＲＡ
Ｍアレイ２８内の複数のアドレス番地のひとつを選択す
る。

【００３１】複数のＸ本の一致信号は、複数の入力信号
を複数のデータ・ワード・ライン・ドライバ４２に与え
る。この複数のデータ・ワード・ライン・ドライバ４２
は、ＲＡＭアレイ２８の各行の複数の第１制御信号に結
合される。複数のデータ・ワード・ライン・ドライバ４
２はバッファとして機能し、ＲＡＭアレイ２８内の所定
の行の情報を選択し、アドレス・トランスレーション機
能中にＲＡＭアレイ２８のどの行をアサートすべきかを
決める。ＲＡＭアレイ２８内の所定の行の情報が選択さ
れない場合、「ＡＴＣミス」と記された出力信号がアサ
ートされる。ＡＴＣミス信号は、ＲＡＭアレイ２８内の
番地がＣＡＭアレイ２６によって出力される複数の一致
信号によって指定されるアドレスに従って選択できない
ことを示す。その後、ＡＴＣミス信号はデータ処理シス
テム１０に出力され、エラーが発生したことをシステム
のユーザに知らせる。

【００３２】複数のＲＡＭ平衡(Equilibrates)およびラ
イト・ドライバ５０は、ＲＡＭアレイ２８への第１群の
入力に接続される。この複数のＲＡＭ平衡およびライト
・ドライバ５０はバッファとして機能し、ＲＡＭアレイ
２８の第１群の入力に情報を転送する。また、複数のＲ
ＡＭ平衡およびライト・ドライバ５０は第２制御信号を
ＲＡＭアレイ２８に与える。第２制御信号は、データ処
理システム１０のユーザが指定する機能を実行する。複
数のＲＡＭリード・ドライバおよびラッチ５２は、ＲＡ
Ｍアレイ２８の第１群の出力信号に接続される。この複
数のＲＡＭリード・ドライバおよびラッチ５２は、ＲＡ
Ｍアレイ２８のセルをイネーブルにし、それによりセル
に格納された情報を読み出す。その後、この情報はデー
タ処理システム１０のユーザによって指定されるよう
に、その後使用するためにラッチされる。

【００３３】ブレイクポイント装置の制御およびドライ
ブ回路を内容アドレッサブル保存装置と集積する装置
は、データ処理システムの効率的な動作を向上させるこ
とは明らかである。ブレイクポイント装置は、データ処
理システムのユーザにとって、その装置を試験する際に
有利である。現在のブレイクポイントの構成は、大量の
追加回路を必要とするのが一般的である。従って、回路
面積が制限されているデータ処理システムでは、ブレイ
クポイント機能を実行することができない。ここで説明
する本発明では、ブレイクポイント・アドレス値は、実
際のブレイクポイント機能に先立ちレジスタに格納され
る。同様な方法で、情報はＣＡＭアレイに格納される。
同様に、ブレイクポイント・レジスタの内容が比較され
る対象となるアドレスは、ＣＡＭアレイ内の比較演算中
に用いられる同じアドレスである。ブレイクポイント・
レジスタとＣＡＭアレイの両方によって実行される機能
は同様であるので、ブレイクポイント機能は、データ処
理システムですでに実行されている内容アドレッサブル
保存装置の同じ制御およびドライブ回路を用いて実行さ
れる。従って、ブレイクポイント機能は、多量の回路を
追加せずにデータ処理システム内で実行される。ブレイ
クポイント・レジスタとＣＡＭアレイとを集積すること
は、データ処理システムにおけるブレイクポイント演算
の必要性に対する効率的かつ安価な解決方法を提供す
る。

【００３４】さらに、ブレイクポイント機能中にスタテ
ィックおよびダイナミック・マスキング処理を兼用して
実行することにより、データ処理システムの柔軟性と効
率性とが向上される。システムのユーザは、比較演算中
にアドレスをアクセスする前に、かつ、比較演算中にア
ドレスがアクセスされるのと同時に、ブレイクポイント
・アドレスの所定のビットをマスクすることができるよ
うになる。スタティックおよびダイナミック・マスキン
グ処理を同時に実行することにより、位置に従って、か
つアドレス・アクセスのさまざまなサイズに従って、ア
ドレスのビットをマスクすることのできるブレイクポイ
ント演算が得られる。両方の場合にも、ブレイクポイン
ト・アドレスのマスクは、小量の外部回路を追加するだ
けで、データ処理システムのユーザによって効率的かつ
迅速に処理される。

【００３５】以上より、スタティックおよびダイナミッ
ク・マスキングを同時に行うことができるブレイクポイ
ント装置と、内容アドレッサブル保存装置の両方のため
の共用制御および駆動回路を具備するデータ・プロセッ
サを提供してきたことが明らかであろう。上記の発明を
実行するさらに多くの構成がある。例えば、本明細書で
説明した本発明の実施例はブレイクポイント・レジスタ
２４およびＣＡＭアレイ２６内のすべてのエントリに対
してひとつのスタティック・マスク値を実行している
が、複数のスタティック・マスク値を用いてもよい。ま
た、サイズ・デコーダ１４は、任意の数の入力信号と任
意の数の出力信号を有してもよい。ダイナミック・マス
ク値は制御信号からでも、アドレス・アクセスのサイズ
以外の情報からでも導出することができる。さらに、ス
タティック・マスクとダイナミック・マスクとはさまざ
まな別の論理機能を用いて集積することもできる。複数
のＯＲゲート１６，１８は、一例にすぎない。複数のＣ
ＡＭドライバ２０の構成は、別の方法で実現することも
できる。図２に示す論理回路によって実行される機能
は、同様な機能を実行する回路を用いて実行することも
できるが、必ずしも図示の論理回路と同一でなくてもよ
い。集積ブレイクポイント・レジスタ２４およびＣＡＭ
アレイ２６で用いられる共通のブレイクポイント・レジ
スタビットおよびＣＡＭセルは、任意の標準ＣＡＭセル
構成を用いて構築することができる。例えば、ひとつの
ビット・ラインを用い、反転ビット・ラインを用いずに
データを与えるＣＡＭセルは、集積ブレイクポイントお
よび内容アドレッサブル保存装置において容易に利用で
きる。また、集積ブレイクポイントおよび内容アドレッ
サブル保存装置をロードし読み出すための異なるデータ
経路を用いてもよい場合もある。別の例では、ブレイク
ポイント・アドレスと、論理アドレス・バス１１上の現
論理アドレス値との間で一致が生じた場合に、ブレイク
ポイント・レジスタによって出力されるブレイク信号を
合成して、ひとつの汎用ブレイクポイント信号にしても
よい。

【００３６】本発明の原理について説明してきたが、こ
の説明は一例にすぎず、本発明の範囲を制限するもので
ないことは当業者に明らかであろう。従って、特許請求
の範囲により本発明の真の精神および範囲に入る本発明
の一切の修正を内包するものとする。

【図面の簡単な説明】

【図１】本発明に従って、共用制御および駆動回路を具
備する内容アドレッサブル保存装置とブレイクポイント
機能を有するデータ・プロセッサの部分的ブロック図で
ある。

【図２】図１に示す複数のＣＡＭドライバのひとつの論
理図である。

【図３】図１に示すアドレス・トランスレーション・キ
ャッシュのブロック図である。

【符号の説明】

１０データ処理システム１１論理アドレスバス１２中央処理装置（ＣＰＵ）１３サイズ・バス１４サイズ・デコーダ１５スタティック・マスク１６，１８ＯＲゲート１９入力マスク・バス２０ＣＡＭドライバ２１低論理アドレス・バス２２例外処理装置２３変換アドレス・バス２４ブレイクポイント・レジスタ２５物理アドレス・バス２６ＣＡＭアレイ２８ＲＡＭアレイ３０アドレス・トランスレーション・キャッシュ（Ａ
ＴＣ）３８インバータ４０，４２ＮＯＲゲート４２データ・ワード・ライン・ドライバ４８ＣＡＭリード・ドライバおよびラッチ５０ＲＡＭ平衡およびライト・ドライバ５２ＲＡＭリード・ドライバおよびラッチ

───────────────────────────────────────────────────── フロントページの続き (72)発明者ユイ・カイヤ・ホーアメリカ合衆国テキサス州オ−スチン、シャノン・オークス・トレイル1313 (56)参考文献特開平２−126341（ＪＰ，Ａ) 特開昭59−154556（ＪＰ，Ａ) 特開平１−216443（ＪＰ，Ａ) 特開昭60−128541（ＪＰ，Ａ) ＭＯＴＯＲＯＬＡＩＮＣＯＲＰＯＲＡＴＥＤ著，「ＭＣ68020ユーザーズ・マニュアル」，第６版，ＣＱ出版株式会社，昭和63年５月，ＰＰ．222− 226，44−70 ＪＯＨＮＨ．ＣＲＡＷＦＯＲＤ，ＰＡＴＲＩＣＫＰ．ＧＥＬＳＩＮＧＥＲ著，岩谷宏訳，「80386プログラミング」，第１版，株式会社工学社，昭和63 年７月，Ｐ．62−63，144 (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 11/28

Claims

(57)【特許請求の範囲】

【請求項１】オペランド内の情報のスタティック・マ
スキングおよびダイナミック・マスキングを兼ね備えた
データ処理システム（１０）であって：命令実行に応答
してオペランドを与え、そして第１（１５）および第２
（１７）制御信号を与える処理装置（１２）であって、
該第１制御信号は命令実行前に定義されたスタティック
・マスク情報を有し、該第２制御信号は前記オペランド
の第１部分から導出されたダイナミック・マスク情報を
有し、前記スタテイックおよびダイナミック・マスク情
報はデータ処理システム（１０）によって実行されるそ
の後の機能を実行するために用いられるオペランドの第
２部分を総じて定義する処理装置（１２）；および前記処理装置（１０）に結合され、前記第１および第２
制御信号を受け取る論理手段（１６，１８）であって、
スタティックおよびダイナミック・マスク情報を合成し
て前記オペランドの第２部分を同時に定義する合成マス
ク信号を与える論理手段（１６，１８）；によって構成されることを特徴とするデータ処理システ
ム（１０）。
【請求項２】データ処理システム（１０）において、
オペランド内の情報のスタティック・マスキングおよび
ダイナミック・マスキングを兼ね備えた処理を実行する
方法であって：命令実行（１２）に応答して、前記オペランドを与える
段階；前記命令実行の前に定義されるスタティック・マスク情
報を有する第１制御信号（１５）と、前記オペランドの
第１部分から導出されるダイナミック・マスク情報を有
する第２制御信号（１７）とを与え、前記スタティック
およびダイナミック・マスク情報は、前記データ処理シ
ステムによって実行されるブレイクポイント機能を実行
するために用いられる前記オペランドの第２部分を総じ
て定義する、第１（１５）および第２（１７）制御信号
を与える段階；および前記第１および第２制御信号を用いて、合成マスク信号
を与え、該スタティックおよびダイナミック・マスク情
報を合成して、前記オペランドの第２部分（１６，１
８）を同時に定義する合成マスク信号を与える段階；によって構成されることを特徴とする方法。
【請求項３】アドレス・オペランド内の情報のスタテ
ィック・マスキングおよびダイナミック・マスキングを
兼ね備えたデータ処理システム（１０）において：命令実行に応答して前記アドレス・オペランドを与え、
そして第１（１５）および第２（１７）制御信号を与え
る処理装置（１２）であって、該第１制御信号（１５）
は命令実行の前に定義されたスタティック・マスク情報
を有し、該第２制御信号（１７）は前記アドレス・オペ
ランドの第１部分から導出されたダイナミック・マスク
情報を有し、前記スタティックおよびダイナミック・マ
スク情報は、前記データ処理システムによって実行され
るその後の機能を実行するために用いられる前記アドレ
ス・オペランドの第２部分を総じて定義する処理装置
（１２）；前記処理装置（１２）に結合され、前記第１および第２
制御信号を受け取る複数の論理ゲート（１６，１８）で
あって、前記スタティックおよびダイナミック・マスク
情報を合成して、前記アドレス・オペランドの第２部分
を同時に定義する合成マスク信号を与える複数の論理ゲ
ート（１６，１８）；および前記アドレス・オペランドおよび前記合成マスク信号を
受け取る複数のドライバ回路（２０）であって、前記ア
ドレス・オペランドの第２部分を構成すべくマスクする
前記アドレス・オペランドの第３部分を選択的に識別す
る前記複数のドライバ回路（２０）；によって構成され
ることを特徴とするデータ処理システム（１０）。