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JP2719224B2 - 表示装置の駆動回路 - Google Patents

表示装置の駆動回路

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JP2719224B2
JP2719224B2 JP2261473A JP26147390A JP2719224B2 JP 2719224 B2 JP2719224 B2 JP 2719224B2 JP 2261473 A JP2261473 A JP 2261473A JP 26147390 A JP26147390 A JP 26147390A JP 2719224 B2 JP2719224 B2 JP 2719224B2
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voltage
circuit
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data
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久夫 岡田
邦明 田中
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Sharp Corp
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Priority to EP91308892A priority patent/EP0483972B1/en
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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は表示装置の駆動回路に関し、特に、振幅変調
駆動方式によって階調表示を行うことができる表示装置
の駆動回路に関する。以下ではマトリクス型液晶表示装
置を例にとって説明を行うが、本発明は他の種類の表示
装置、例えばEL（エレクトロルミネッセンス）表示装
置、プラズマディスプレイ等の駆動回路にも適用可能で
ある。
（従来の技術） 液晶表示装置を駆動する場合、液晶の応答速度がCRT
（陰極線管）表示装置に使用される蛍光物質と比較して
非常に低いことから、特別の表示駆動回路が用いられ
る。すなわち、液晶表示駆動回路では、時々刻々送られ
てくる画像信号をそのまま各絵素に与えるのではなく、
１水平期間内に各絵素に対応してサンプリングした画像
信号をその水平期間中保持し、次の水平期間の先頭又は
その途中の適当な期間に一斉に出力する。そして、各絵
素に対する画像信号電圧の出力を開始した後、液晶の応
答速度を十分に上回る時間だけその信号電圧を保持して
おくのである。
この信号電圧の保持のため、従来の駆動回路はコンデ
ンサを用いていた。第16図は走査信号により選択された
１走査線上の多数個（ここでは120個とする）の絵素に
駆動電圧を供給する信号電圧出力回路（ソースドライ
バ）を示しており、第ｎ番目の絵素に対するソースドラ
イバは、第17図に示すように、アナログスイッチSW1、
サンプリングコンデンサCSMP、アナログスイッチSW2、
ホールドコンデンサCH、及び出力バッファアンプＡによ
り構成されている。これらの回路図及び第18図の信号タ
イミング図により従来の信号電圧出力の動作を説明す
る。アナログスイッチSW1に入力されるアナログの画像
信号vSは、水平同期信号Hsyn毎に選択される１本の走査
線上の120個の絵素の各々に対応するサンプリングクロ
ック信号TSMP1〜TSMP120によって順次サンプリングされ
る。このサンプリングにより、各時点における画像信号
vSの瞬時電圧TSMP1〜TSMP120が各サンプリングコンデン
サCSMPに印加される。第ｎ番目のサンプリングコンデン
サCSMPは第ｎ番目の絵素に対応する画像信号電圧の値V
SMPnにより充電され、その値を保持する。１水平期間の
間にこうして順次サンプリングされ、保持された信号電
圧TSMP1〜TSMP120は、全アナログスイッチSW2に一斉に
与えられる出力用パルスOEにより、各サンプリングコン
デンサCSMPから出力保持用のホールドコンデンサCHに移
動され、バッファアンプＡを介して、各絵素に接続され
ているソースラインO1〜O120に出力される。
（発明が解決しようとする課題） 以上説明した駆動回路は画像信号がアナログで与えら
れる場合のものであったが、液晶パネルの大容量化、高
精細化を進める上で次のようないくつかの問題があるこ
とが明らかとなっている。
（A1）サンプリングコンデンサCSMPに充電された電荷を
ホールドコンデンサCHに移すとき、ホールドコンデンサ
CHに現われる電圧VHとサンプリングされた電圧VSMP（サ
ンプリングコンデンサCSMPの電圧）との間には次式
（１）が成分する。
従って、ホールドコンデンサCHにより保持される電圧
VHがサンプリングされた電圧VSMPとほぼ同じ値となるた
めには、CSMP≫CHという条件を満たす必要がある。すな
わち、サンプリングコンデンサCSMPはある程度以上の大
きな値のものを使用する必要がある。しかし、サンプリ
ングコンデンサCSMPの値があまりに大きいと、これを充
電するための時間、すなわち１サンプリング時間を大き
くとる必要がある。しかし、液晶表示装置の大型化ある
いは高精細化に伴って１水平期間に対応する絵素の数が
増大するため、１サンプリング時間はそれに反比例して
短くする必要がある。このような理由から、アナログサ
ンプリング方式では液晶表示装置の大型化、高精細化に
限界がある。
（A2）マトリクス型表示装置における駆動回路では、CR
Tへの表示の場合とは異なり、クロックに従ってアナロ
グ画像信号をサンプリングし、マトリクス状に配列され
た絵素に表示を行う。このとき、バスラインにおける遅
延を含む駆動回路内での信号の遅延が避けられないこと
から、アナログ画像信号に対するサンプリング位置の精
度を確保することが非常に困難である。特に、画像信号
と表示絵素のアドレスとの間の関係を厳密に対応させな
ければならないコンピュータグラフィックスの場合に
は、駆動システム内で生じる信号遅延及び周波数特性の
劣化に起因する画像の表示位置のずれ、画像のにじみ等
が重要な問題となる。
アナログ画像信号を使用する場合に生ずるこれらの問
題の多くは、画像信号をデジタルデータとすることによ
り解決される。画像信号がデジタルデータで与えられる
場合には、第19図及び第20図に示すような駆動回路が用
いられる。なお、ここでは簡単のために、画像信号デー
タは２ビット（D0、D1）で構成されているものとする。
すなわち、画像信号データは０〜３の４つの値を持ち、
各絵素に与えられる信号電圧はV0〜V3の４レベルの中の
いずれかとなる。第19図は第16図に示したアナログソー
スドライバ回路に対応するデジタルソースドライバ回路
の回路図であり、第16図の場合と同様の120個の絵素に
駆動電圧を供給するソースドライバの全体を示してい
る。第20図はそのうち第ｎ番目の絵素に対する部分を示
すものであり、この回路は、画像信号データの各ビット
（D0、D1）毎に設けられた第１段目のＤフリップフロッ
プ（サンプリングメモリ）MSMP及び第２段目のフリップ
フロップ（ホールドメモリ）MH、１個のデコーダDEC、
それに４種の外部電圧源V0〜V3とソースラインOnとの間
に各々設けられたアナログスイッチASW0〜ASW3により構
成される。なお、デジタル画像信号データのサンプリン
グは、Ｄフリップフロップ以外にも種々のものを用いる
ことができる。
このデジタルソースドライバは次のように動作する。
画像信号データD0、D1は第ｎ番目の絵素に対応するサン
プリングパルスTSMPnの立ち上がり時点でサンプリング
フリップフロップMSMPにサンプリングされる。
１水平走査期間のサンプリングが終了した時点で出力
パルスOEがホールドフリップフロップMHに与えられ、サ
ンプリングデータが一斉にそれぞれに対応したデコーダ
DECに出力される。デコーダDECはこの２ビットの画像信
号データD0、D1をデコードし、その値（０〜３）に応じ
てアナログスイッチASW0〜ASW3のいずれか１個を導通と
して、４種の外部電圧V0〜V3のいずれかをソースライン
Onに出力する。
このデジタル画像信号でサンプリングを行うソースド
ライバは、アナログ画像信号でサンプリングを行う場合
に生じていた前記（A1）、（A2）の問題を解決するもの
であるが、なお次のような解決すべき課題がある。
（D1）デジタル画像信号データのビット数が増えるに従
い、駆動回路を構成する記憶セル、デコーダ等のサイズ
が急激に大きくなり、チップサイズの大型化及びコスト
アップが著しくなる。
（D2）外部から供給される電圧源（第19図及び第20図の
V0〜V3）は、アナログスイッチにより選択された場合、
そのまま液晶パネルのソースラインに接続され、ソース
ラインを駆動する必要がある。従って、液晶パネルとい
う重い負荷を十分に駆動できるだけの性能を備える必要
があり、コストアップの要因となる。特に、画像表示の
階調段数が増加して画像信号データのビット数が増えた
場合、第19図（あるいは20図）の回路では必要な外部電
圧源の数は２のべき乗で増加する。例えば、第19図（あ
るいは20図）のように画像信号データが２ビットである
場合には外部電圧源は22＝４レベルであったが、画像信
号データが３ビットとなると23＝８レベル、４ビットで
は24＝16レベル、…と急激に増加してゆく。このよう
に、データのビット数が増えるにつれて外部電圧源の数
が急激に増え、その上に各外部電圧源がそれぞれ上記の
ような重い負荷を駆動しなければならないとすると、駆
動回路の電源装置は極めて膨大なものとなってしまう。
本発明はこのような現状に鑑みてなされたものであ
り、その目的とするところは、前記アナログサンプリン
グの場合の欠点（A1）、（A2）を解決するためにデジタ
ル画像信号データに対応した駆動回路でありながら、こ
れらの課題（D1）、（D2）も解消した表示装置の駆動回
路を提供することにある。
（課題を解決するための手段） 本発明の表示装置の駆動回路は、並行する複数の信号
電極が設けられた表示装置の駆動回路において、入力デ
ジタル画像信号を電圧に変換して送出する少なくとも１
つのDA変換部と、各信号電極毎に備えられ、前記DA変換
部より送出された電圧を入力すると、この電圧を蓄積し
てから信号電極に送出する複数の信号電圧供給手段とを
備え、前記DA変換部を集積回路に組み込み、この集積回
路から各信号電圧供給手段を分離しており、そのことに
より上記目的が達成される。
また、本発明の一実施形態では、信号電圧供給手段
は、複数組の信号入力用スイッチ素子、電圧蓄積用コン
デンサ、及び信号出力用スイッチ素子を備え、１組の信
号入力用スイッチ素子及び信号出力用スイッチ素子をオ
ン及びオフにして、DA変換部からの電圧を該信号入力用
スイッチ素子を介して電圧蓄積用コンデンサに蓄積する
と共に、他の組の信号入力用スイッチ素子及び信号出力
用スイッチ素子をオフ及びオンにして、電圧蓄積用コン
デンサから該信号出力スイッチ素子を介して信号電極へ
と電圧を出力する。
また、本発明の一実施形態では、各信号電圧供給手段
のいずれかに接続される複数のDA変換部を備え、これら
のDA変換部による電圧の送出期間は、該各DA変換部に入
力されるデジタル画像信号の入力期間と該各DA変換部の
数の積に相当する期間である。
（作用） 本発明によれば、DA変換部は、集積回路に組み込み、
この集積回路から各信号電圧供給手段を分離している。
このため、DA変換部を含み集積回路と、各信号電圧供給
手段を構成する適宜の数の回路を要する。
また、本発明の一実施形態によれば、第１の段階にお
いては、信号電圧供給手段における１組の信号入力用ス
イッチ素子及び信号出力用スイッチ素子をオン及びオフ
にして、DA変換部からの電圧を該信号入力用スイッチ素
子を介して電圧蓄積用コンデンサに蓄積すると共に、他
の組の信号入力用スイッチ素子及び信号出力用スイッチ
素子をオフ及びオンにして、電圧蓄積用コンデンサから
該信号出力スイッチ素子を介して信号電極へと電圧を出
力する。第２の段階においては、前者の組の信号入力用
スイッチ素子及び信号出力用スイッチ素子をオフ及びオ
ンに切り換えて、電圧蓄積用コンデンサから該信号出力
スイッチ素子を介して信号電極へと電圧を出力すると共
に、後者の組の信号入力用スイッチ素子及び信号出力用
スイッチ素子をオン及びオフに切り換えて、DA変換部か
らの電圧を該信号入力用スイッチ素子を介して電圧蓄積
用コンデンサに蓄積する。以降、第１の段階と第２の段
階を繰り返してゆく。
また、本発明の一実施形態によれば、各信号電圧供給
手段のいずれかに接続される複数のDA変換部を備え、こ
れらのDA変換部による電圧の送出期間は、該各DA変換部
に入力されるデジタル画像信号の入力期間と該各DA変換
部の数の積に相当する期間である。したがって、DA変換
部からの電圧の送出期間が十分に長く、この電圧を信号
電圧供給手段で確実にサンプリングすることができる。
（実施例） 本発明を実施例について以下に説明する。
第１図に、本発明の一実施例を用いたマトリクス型液
晶表示装置の駆動回路のうち、多数の信号線（ソースラ
イン）に信号電圧を出力するための信号電圧出力回路
（ソースドライバ）を示す。本実施例では、簡単のため
に画像信号データは２ビットであるものとし、また、本
駆動回路の分担するソースラインの数は120本であると
する。第１図のソースドライバは、１走査線中の120個
の絵素に対して１個設けられている、デジタル画像信号
データに基づいて複数の外部電圧のいずれか１つを選択
する回路DA（以下、DA回路と呼ぶ）と、（120個の）各
絵素毎に設けられている信号電圧保持回路MOi（ｉは１
から120まで）とから構成される。DA回路において、
D0、D1の２ビットの画像信号データはサンプリングメモ
リMSMPによりサンプリングされ、デコーダDECに入力さ
れる。このサンプリングメモリMSMPは入力データの各ビ
ットに対応する２個のＤフリップフロップにより構成さ
れる。デコーダDECの入力端子Ａ、Ｂに入力された画像
信号データD0、D1に基づき、デコーダDECは４個の出力
端子Y0〜Y3のいずれかより、対応するアナログスイッチ
ASW0〜ASW3に導通制御信号を出力する。アナログスイッ
チASW0〜ASW3の一方の端子には外部の電圧源V0〜V3がそ
れぞれ接続され、他方の端子は各信号電圧保持回路MOi
（ｉは１〜120）の入力部の２個のアナログスイッチASW
M1及びASWM2に接続される。
各信号電圧保持回路MOi（ｉは１〜120）の構成を次に
説明する。DA回路からの２本の出力線（ただし、これら
の出力は常に同じ）は信号電圧保持回路MOi内の２本の
信号線にそれぞれ接続され、同一の出力は並列に別個の
処理が行われる。この２本の信号線にはそれぞれ入力用
アナログスイッチASWM1、ASWM2及び出力用アナログスイ
ッチASWO1、ASWO2が直列に接続され、各入力用アナログ
スイッチASWM1及びASWM2の出力側端子と接地点との間に
は信号電圧保持用のコンデンサCM1及びCM2が接続されて
いる。２本の信号線は出力用アナログスイッチASWO1及
びASWO2の出力端で１つにまとめられ、バッファアンプ
Ａを介してソースラインOiに接続される。
各出力電圧保持回路MOiのこれら４個のアナログスイ
ッチASWM1、ASWM2、ASWO1、ASWO2の導通制御を次に説明
する。一方の（第１の信号線の）入力用アナログスイッ
チASWM1の制御端子には、外部からの制御信号Ｓと選択
パルスTmiの論理積をとるアンド回路AND1の出力CNT1が
入力され、他方の（第２の信号線の）入力用アナログス
イッチASWM2の制御端子には、制御信号Ｓの反転信号S
INUと選択パルスTmiの論理積をとるアンド回路AND2の出
力CNT2が入力される。また、第２の信号線の出力用アナ
ログスイッチASWO2の制御端子には外部からの制御信号
Ｓがそのまま、第１の信号線の出力用アナログスイッチ
ASWO1の制御端子には制御信号Ｓの反転信号SINUが、そ
れぞれ入力される。
第１図のソースドライバの動作を、第２図のタイミン
グ図により説明する。２ビットのデジタル画像信号デー
タD0、D1はクロックパルスCKの立ち下がりに同期して送
られてくる。DA回路のサンプリングメモリMSMPではクロ
ックパルスCKの立ち上がり毎に個々の絵素に対応するデ
ジタル画像信号データData1、Data2、Data3、…がラッ
チされ、データDAMとしてデコーダDECに出力される。こ
のデータDataiを受けたデコーダDECはY0〜Y3のいずれか
の出力を有効とし、対応するアナログスイッチASW0〜AS
W3のいずれか１個を導通とする。例えば、Data1が
（D0、D1）＝（１、１）であったとするとASW3が導通と
なり、外部電圧V3が選択されてDA回路の出力DAoutとな
る。
DA回路の出力DAoutはすべての信号電圧保持回路MO
i（ｉは１〜120）の２本の信号線に送出されるが、信号
電圧保持回路MOiの入力用アナログスイッチASWM1、ASWM
2が導通となるまで、これらの電圧はコンデンサCM1又は
CM2には印加されず、信号電圧保持回路MOiには取り入れ
られない。
第２図に示すように、いま、制御信号Ｓがハイ（Ｈ）
レベルであるとする。このとき、制御信号Ｓの反転信号
SINUはローレベル（Ｌ）であり、これを一方の入力とす
る第２アンド回路AND2の出力CNT2は常にＬとなる。従っ
て、制御信号ＳがＨである期間中（第２図のタイミング
図では制御信号ＳはずっとＨである）、各信号電圧保持
回路MOiの第２信号線の入力用アナログスイッチASWM2は
常に非導通であり、コンデンサCM2にはDA回路の出力DAo
utは印加されない。一方、制御信号Ｓを一方の入力とす
る第１アンド回路AND1の方は、選択パルスTmiのレベル
に応じて出力が変化する。本実施例の回路の場合、第２
図に示すように選択パルスTm1、Tm2、Tm3、…はクロッ
クパルスCKの立ち上がりに同期して順次Ｈとなる。ま
た、各選択パルスTm1、Tm2、Tm3、…の継続時間はクロ
ックパルスCKの１周期と等しい。第１信号電圧保持回路
MO1に対応する選択パルスTm1がＨとなったとき、アンド
回路AND1の出力CNT1もＨとなり、第１信号線の入力用ア
ナログスイッチASWM1が導通となる。これにより、DA回
路の出力DAoutがコンデンサCM1に印加され、それを充電
する。このときのコンデンサCM1の充電時間は選択パル
スTm1の継続時間、すなわちクロックパルスCKの１周期
の時間である。
第１信号電圧保持回路MO1に対応する選択パルスTm1が
Ｌレベルに下がると同時に、次の信号電圧保持回路MO2
に対応する選択パルスTm2がＨとなり、第２信号電圧保
持回路MO2の第１信号線のコンデンサCM1をData2に対応
する外部電圧で充電する。このようにして、各信号電圧
保持回路MOiの第１信号線のコンデンサCM1が順次、それ
ぞれに対応してサンプリングされたデータDataiに相当
する電圧により充電されてゆく。
第１信号線の出力用アナログスイッチASWO1の制御端
子には制御信号Ｓの反転信号SINU（今は常にＬである）
が印加されているため、この間（すなわち第１信号線の
各コンデンサCM1に順次信号電圧が印加され、充電され
てゆく間）、全信号電圧保持回路MOiの出力用アナログ
スイッチASWO1は非導通であり、コンデンサCM1の電圧は
そのまま保持される。
１走査線上のすべての絵素に対応する信号電圧保持回
路MOiの第１信号線のコンデンサCM1が充電された後、制
御信号ＳがＬレベルに変化すると、全信号電圧保持回路
MOiの出力用アナログスイッチASWO1が導通となり、各コ
ンデンサCM1に保持されていた信号電圧が一斉にバッフ
ァアンプＡを介してソースラインOiに出力される。
制御信号ＳがＬレベルの間は、以上説明した制御信号
ＳがＨレベルの時の丁度逆の動作が行われる。すなわ
ち、全信号電圧保持回路MOiの入力用アナログスイッチA
SWM1は常に非導通となり、その間上記の通りコンデンサ
CM1に保持されていた信号電圧のソースラインOiへの出
力が行われる。第２信号線の入力用アナログスイッチAS
WM2は選択パルスTmiがＨレベルとなることにより順次導
通となり、サンプリングされた画像信号データData1、D
ata2、Data3、…に対応する外部電圧が各信号電圧保持
回路MOiのコンデンサCM2にそれぞれ保持されてゆく。そ
して、すべての信号電圧保持回路MOiのコンデンサCM2に
信号電圧が保持された後、制御信号Ｓが再びＨに変化し
たとき、第２信号線の出力用アナログスイッチASWO2が
一斉に導通となり、それらコンデンサCM2に保持されて
いた信号電圧が各ソースラインOiに出力されて液晶表示
装置の各絵素をそれぞれの信号電圧で充電する。
このように、第１図の実施例のソースドライバでは、
外部電圧源VXは選択パルスTmiにより選択された１個の
信号電圧保持回路MOiの２個のコンデンサCM1、CM2のう
ちのいずれか１個としか接続されない。このときの等価
回路は第13図（ａ）に示す通りであり、外部電圧VXの負
荷は１個の選択された入力用アナログスイッチASWM
1（又はASWM2）の導通抵抗RON及びコンデンサCM1（又は
CM2）の容量がそれぞれ１個ずつだけである。アナログ
スイッチASWM1（又はASWM2）の導通抵抗RONは小さい値
であるし、コンデンサCM1（又はCM2）の容量は0.4pF程
度と非常に小さい値とすることができるため、外部電圧
源の負荷は極めて軽い。これに対し、例えば第19図に示
した駆動回路の場合、外部電圧VXは液晶パネルの絵素を
直接駆動するため、第13図（ｃ）に示すように、アナロ
グスイッチASWMの導通抵抗RONの先に、ソースラインの
抵抗RS及び電気容量CSが接続される。具体的な数値を挙
げると、この抵抗RSの値は約30kΩ、容量CSは約120pFと
いう大きな値である。さらに、第19図の回路の場合、選
択された外部電圧源VXは１走査線上の絵素の中の複数個
（例えば、横640ドットのカラー表示装置の場合、最大6
40×３（RGB）＝1920個）に接続される。このように、
第19図の駆動回路では外部電圧源V0〜V3の負荷が非常に
大きいため、大容量の電圧源を用意する必要があった
が、上記第１図の実施例では外部電圧源V0〜V3はそれぞ
れ１個のコンデンサCM1（又はCM2）に電圧を印加するだ
けであるため、絵素の数にかかわらず、非常に簡単な電
源装置で済む。さらに、後述のようにデジタル画像信号
データのビット数が増加して外部電圧源の数が２のベキ
乗で急激に増加した場合、この電源装置の負荷の軽さは
駆動回路として非常に有利なものとなる。
さらに、第１図の実施例の場合、信号電圧保持回路MO
iのコンデンサCM1（又はCM2）に充電された電圧が、そ
のままバッファアンプＡを介してソースラインOiへの出
力電圧となる。第17図に示した従来の回路では、サンプ
リングコンデンサCSMPの電圧をホールドコンデンサCHへ
移動させるため、前記式（１）で示したような電圧の減
少が生じたが、本発明ではコンデンサを１個しか用いな
いため、このような信号電圧の減少を防止することがで
きる。従って、本実施例の回路におけるコンデンサ
CM1、CM2の容量の値は第17図の回路の場合のような制約
を考慮する必要がなく、電荷を必要な時間だけ保持する
ことができる限り、小さい値で十分である。これについ
て、第14図により詳しく説明する。従来のコンデンサC
SMPを充電する場合を同図（ａ）、本実施例の回路のコ
ンデンサCM1を充電する場合を同図（ｂ）に示す。それ
ぞれのコンデンサCSMP、CM1を充電するに必要な時間τ
SMP、τM1はそれぞれ、 τSMP＝ｋ・RONS×CSMP τM1＝ｋ・RONM×CM1 である。ここで、RONSは第17図のアナログスイッチSW1
の導通抵抗、RONMは第１図の入力用アナログスイッチAS
WM1の導通抵抗である。上記の通り、コンデンサCM1の容
量は従来のコンデンサCSMPよりも十分小さくする（CM1
≪CSMP）ことができるため、充電時間を等しくする（τ
SMP＝τM1）とすると、アナログスイッチASWM1の導通抵
抗RONMは従来回路（第17図）のアナログスイッチSW1の
導通抵抗RONSよりも十分大きくする（RONM≫RONS）こと
ができる。例えば、コンデンサCM1の容量を従来の1/10
（CM1＝CSMP/10）とすると、アナログスイッチASWM1の
導通抵抗RONMは従来の10倍（RONM＝10RONS）とすること
ができる。これは、アナログスイッチASWM1、ASWM2、コ
ンデンサCM1、CM2を従来よりもはるかに小さくすること
ができることを意味する。また、出力用アナログスイッ
チASWO1、ASWO2を介しての電荷の移動量も少ないため、
これら出力用アナログスイッチASWO1、ASWO2の導通抵抗
も特に小さくする必要はない。しかも、このような素子
の小型化が、ソースラインOiの本数（第１図の回路では
120個）だけ存在する信号電圧保持回路MOiのそれぞれに
おいて可能であるため、全体としての占有面積抵抗の効
果は極めて大きく、駆動回路LSIの高集積化を可能にす
る。また、コスト低減にも寄与する。また、コンデンサ
CM1（又はCM2）は信号電圧を十分保持することができれ
ば、各信号電圧保持回路MOi毎にばらついても構わない
ため、この点からもチップ製造の容易化、低コスト化が
可能となる。
第１図の実施例のソースドライバの構成を単純化した
ブロック図を第３図に示す。の実施例のソースドライバ
ではDA回路は１個だけ備えられており、その出力DAout
は120個の信号電圧保持回路MO1〜MO120の２本の信号線
のそれぞれに接続されている。しかし、実際に信号電圧
が送出されるのは、その中で選択パルスTmiにより選択
される１個の信号電圧保持回路MOi（の１本の信号線）
のみである。なお、第３図において、デジタル画像信号
データは一般化してｉビットであるものとし、ベクトル
Diで表わした。また、外部電圧はこれに対応して2iレベ
ル必要となるが、これはベクトルViで表わした。
次に、本発明の第２の実施例として、DA回路を２個設
け、それぞれ、120本のソースラインO1〜O120の半分
（（120/2）＝60本）を分担させるようにしたソースド
ライバの構成を第４図（ブロック図は第７図）に示す。
この回路では２個のDA回路がそれぞれデジタル画像信号
データを受け、その値に従って外部電圧V0〜V3のいずれ
か１つをDA1out及びDA2outとして出力する。１番目のDA
回路は、１番目、３番目、…と、奇数番目のソースライ
ンO2k-1の信号電圧保持回路MO2k-1と接続され、２番目
のDA回路は、２番目、４番目、…と、偶数番目のソース
ラインO2kの信号電圧保持回路MO2kと接続される。ここ
ではクロックパルスCKそのものを使用せず、それを２分
周したパルスCKHを、１番目のDA回路のサンプリングメ
モリMSMPではそのまま、２番目のDA回路のサンプリング
メモリMSMPではインバータINVにより反転して、サンプ
リングパルスとして用いる。
この回路の動作を第５図の信号タイミング図により説
明する。デジタル画像信号データD0、D1は２分周クロッ
クパルスCKHの立ち上がり毎に（時刻t1、t3、…）１番
目のDA回路のサンプリングメモリMSMPによりサンプリン
グされ、CKHの反転信号CKHINUの立ち上がり（CKHの立ち
下がり）毎に（時刻t2、t4、…）２番目のDA回路のサン
プリングメモリMSMPによりサンプリングされる。従っ
て、１番目のサンプリングメモリMSMP1は１番目のデー
タData1、３番目のデータData3、…と奇数番目のデータ
をサンプリングし、２番目のサンプリングメモリMSMP2
は２番目のデータData2、４番目のデータData4、…と偶
数番目のデータをサンプリングする。また、各サンプリ
ングメモリでは２分周クロックパルスCKHの周期毎にサ
ンプリングされるため、データはクロックパルスCKの２
周期分の期間、各サンプリングメモリMSMP1、MSMP2にお
いて保持される。各サンプリングメモリMSMP1、MSMP2か
らの出力DAM1、DAM2はデコーダDEC1、DEC2にそれぞれ与
えられ、各デコーダDEC1、DEC2は第１図のデコーダDEC
と同じ論理により外部電圧V0〜V3のいずれか１つを選択
する。各デコーダDEC1、DEC2により選択された外部電圧
はそれぞれDA1out、DA2outとして奇数番目、偶数番目の
信号電圧保持回路MOiに出力される。
各信号電圧保持回路MO1〜MO120では２本の信号線でこ
れら２個のDA回路の出力DA1out、DA2outの中のいずれか
を受け、前記第１実施例（第１図）の場合と同様、選択
パルスTmiにより順次選択される信号電圧保持回路MOiで
のみ、信号電圧DA1out又はAD2outが一方の信号線のコン
デンサCM1又はCM2のみに印加される。しかし、本実施例
では第１図（及び第２図）の場合と異なり、データをサ
ンプリングするDA回路が２個あることにより、選択パル
スTmiの継続時間はクロックパルスの２周期分となって
いる。このため、信号電圧DA1out又はDA2outは第１図の
実施例の場合の２倍の時間、コンデンサCM1（又はCM2）
に印加される。このようにして120個の信号電圧保持回
路MO1〜MO120のコンデンサCM1（又はCM2）のすべてに信
号電圧が保持された時点で制御信号Ｓが反転し、全信号
電圧保持回路MO1〜MO120の出力用アナログスイッチASWO
1（又はASWO2）が一斉に導通となって各コンデンサCM1
（又はCM2）に保持されていた信号電圧がソースラインO
1〜O120に出力され、絵素に印加される。第５図のタイ
ミング図は、第２図の場合と同様、制御信号ＳがＨとな
っている場合を示すものであるが、制御信号ＳがＨ、Ｌ
とＨと順次反転する場合のタイミング図を第６図に示
す。この図で最初に制御信号ＳがＨのとき、ｎライン目
のデジタル画像信号データDatan1、Datan3、…が第１の
DA回路によりサンプリングされ、奇数番目の信号電圧保
持回路MO1、MO3、…の第１信号線のコンデンサCM1に印
加される。例えば、１番目の信号電圧保持回路MO1のコ
ンデンサCM1にはデータDatan1に対応する電圧VDatan1が
印加され、保持される（第６図）。また、偶数番目の
デジタル画像信号データDatan2、Datan4、…は第２のDA
回路によりサンプリングされ、偶数番目の信号電圧保持
回路MO2、MO4、…の第１信号線のコンデンサCM1に印加
される。全電圧保持回路MOiのコンデンサCM1に信号電圧
が保持された後、制御信号ＳがＨからＬに変化した時点
で、全電圧保持回路MOiの第１信号線の出力用アナログ
スイッチASWO1が導通となり、それまでにコンデンサCM1
に保持された信号電圧VDatan1、VDatan2、…が一斉にソ
ースラインO1、O2、…に出力される（第６図）。出力
用アナログスイッチASWO1は制御信号ＳがＬとなってい
る間、導通であるため、コンデンサCM1の信号電圧はそ
の間ずっとソースラインO1に出力され続ける。そして、
その間、第２信号線の方で次の（ｎ＋１）ライン目のデ
ータData(n+1)1、Data(n+1)2、…が順次コンデンサCM2
に保持されてゆく。そして、制御信号ＳがＬからＨに変
化した時点で、それらのデータに相当する電圧V
Data(n+1)1、VData(n+1)2がソースラインO1、O2…に出
力される（第６図）。
DA回路が２個設けられたこの第２実施例の場合、選択
された外部電圧源V0〜V3はこれら２個のDA回路を通して
最大２個の信号電圧保持回路MOに同時に電圧を供給する
場合が生ずる。この場合の等価回路は第13図（ｂ）に示
す通りであるが、同図（ａ）の第１実施例（DA回路が１
個）の場合よりは負荷が増大するものの、同図（ｃ）の
従来の回路と比較すると負荷の数及びその値（本実施例
では0.4pF×２個に対して、従来の回路では30kΩ×1920
個と120pF×1920個）ははるかに軽い。
第４図（ブロック図は第７図）の実施例では、選択さ
れた外部電圧により生成される信号電圧DA1out又はDA2o
utをデジタル画像信号データの継続時間（すなわち、ク
ロックパルスの周期）の２倍の間、コンデンサCM1（又
はCM2）に印加することができる。逆に言えば、デジタ
ル画像信号データの継続時間が短くなっても、本実施例
の回路では十分コンデンサCM1（又はCM2）を充電するだ
けの時間をとることができる。
DA回路を３個DA1、DA2、DA3とした場合の駆動回路の
ブロック構成を第８図に示す。この場合には、第1DA回
路DA1の出力DA1outは１、４、７、…と（3k−２）番目
の信号電圧保持回路MO(3k-2)に、第2DA回路DA2の出力DA
2outは２、５、８、…と（3k−１）番目の信号電圧保持
回路MO(3k-1)に、そして第3DA回路DA3の出力DA3outは
３、６、９、…と3k番目の信号電圧保持回路MO3kにそれ
ぞれ出力される。この場合の信号タイミングを第９図に
示すが、各DA回路DA1、DA2、DA3はクロックパルスCKを
３分周したパルスCK1、CK2、CK3によりデジタル画像信
号データを３個毎にサンプリングし、メモリはクロック
パルスCKの３周期の間、このデータを保持する。これに
対応して選択パルスTmiもクロックパルスCKの３周期の
間継続し、コンデンサCM1（又はCM2）を十分長い時間充
電する。さらにDA回路を４個としたときのブロック構成
を第10図に、タイミング図を第11図に示す。この場合に
は、コンデンサCM1（又はCM2）の充電時間としてクロッ
クパルスの４周期という長い時間をとることができる。
以上説明した通り、DA回路の数を複数にすることによ
り、データ保持時間を長くすることができ、それととも
に、コンデンサCM1（又はCM2）の充電時間を十分長くと
ることができるようになる。これは、表示装置の大型
化、高精細化による絵素数の増加に伴い入力信号の継続
時間が短くなる場合に、きわめて有利な駆動回路とな
る。
第１図及び第４図の回路では説明の便のためにデジタ
ル画像信号データが２ビットで与えられるものとした
が、表示の階調の段数を増加するためにデジタル画像信
号データが４ビットとなった場合のDA回路の構成を第12
図に示す。この場合、サンプリングメモリMSMPがデータ
のビット数に応じて４個のフリップフロップにより構成
され、外部電圧が24＝16レベル（V0〜V15）必要とな
り、これに応じてデコーダDECが大きくなる（４入力、1
6出力）。しかし、アナログスイッチASW0〜ASW15により
選択されたいずれか１個の外部電圧VXがDAoutとして出
力された後は、第１図や第４図等の回路と全く同様に動
作する。
デジタル画像信号データのビット数がさらに増加した
場合には、サンプリングメモリMSMPはそれに比例して大
きくなるだけであるが、デコーダDECの出力端子、外部
電圧源、アナログスイッチASWの数は２のベキ乗で急激
に増加してゆく。第19図あるいは第20図に示した駆動回
路では、各ソースライン毎にサンプリングメモリMSMPや
デコーダDEC等が備えられているため、この急激な増加
はさらに著しいものとなり（第19図の場合には120
倍）、LSIチップの製造はきわめて困難となる。しか
し、本発明に係る駆動回路の場合、データのビット数の
増加によりサンプリングメモリMSMPやデコーダDEC等を
含むDA回路は上記のように大きくなるものの、DA回路の
数は１個、あるいは２個（第７図）、第３個（第８
図）、４個（第10図）と、ソースラインの数よりははる
かに少ない。すなわち、本発明の駆動回路はデジタル画
像信号データのビット数の増加を十分許容できる構造と
なっている。
第３図や第７図等のブロック図を見てもわかる通り、
本発明の駆動回路ではデジタルデータを電圧に変換する
DA回路と、その信号電圧を一時保持してソースラインに
出力する信号電圧保持回路MOiとが分離されている。DA
回路はソースライン（すなわち、パネルの横方向の絵
素）の数には無関係であり、一方、信号電圧保持回路部
はデータのビット数には無関係である。第15図に、DA回
路部100と信号電圧保持回路部（MO）102とを分けてLSI
化し、液晶パネル104の周囲に配置して構成した表示装
置の平面図を示す。液晶パネル104に640ドットのカラー
TFT液晶を用いるとすると、その640×３（RGB）＝1920
本のソースラインに信号電圧を出力するために、120個
の信号電圧保持回路を含む信号電圧保持回路部102を16
個実装する必要がある。また、DA回路部100は、これを
ゲートアレイで構成するとして、仮に画像信号データを
６ビットとし、DA回路を４個（第10図）設けるとする
と、1000ゲート以下の規模に収まる。
（発明の効果） 本発明では、まず、デジタル画像信号データをアナロ
グ電圧信号に変換した後、従来のアナログ駆動回路と同
様、選択パルスにより信号電圧保持用コンデンサ毎に信
号電圧を出力する。従って、外部電圧源は選択された信
号電圧保持用コンデンサとしか接続されないため、外部
の電圧源の負荷を非常に小さくすることができる。この
ため、表示装置が大容量化、高精細化して絵素の数が増
加したときでも、外部電圧源の容量は極めて小さいまま
で済ませることができる。また、各絵素毎にデジタルサ
ンプリング回路を設けるものではないため、絵素の数が
増加してもフリップフロップ、デコーダ等は少ない数で
済む。さらに、デジタル画像信号データのビット数が増
加しても、それにより大型化するフリップフロップ、デ
コーダ等の数は少ないことから、表示装置が大容量化、
高精細化しても、チップサイズの急激な大型化が避けら
れる。
次に、デジタル画像信号データに基づき外部電圧を選
択して出力する回路を複数個設けることにより、デジタ
ル画像信号データの継続時間よりも長い時間、各信号電
圧保持回路のコンデンサに外部電圧を送出することがで
きる。これにより、画像信号の継続時間が短い高精細表
示装置に対しても十分対応することのできる駆動回路と
することができる。
【図面の簡単な説明】
第１図は本発明の一実施例である液晶表示装置のソース
ドライバの回路図、第２図はその実施例のソースドライ
バの動作を示すタイミング図、第３図は第１図の回路を
単純化して示したブロック図、第４図は本発明の第２実
施例である２個のDA回路を備えたソースドライバの回路
図、第５図は第２実施例のソースドライバの動作を示す
タイミング図、第６図は第２実施例のソースドライバの
さらに長期間の動作を示すタイミング図、第７図は第２
実施例の回路を単純化して示したブロック図、第８図は
DA回路が３個となった場合のブロック図、第９図はその
タイミング図、第10図はDA回路が４個となった場合のブ
ロック図、第11図はそのタイミング図、第12図はデジタ
ル画像信号データが４ビットとなった場合のDA回路の構
成を示す回路図、第13図は第１実施例、第２実施例及び
従来のソースドライバにおいてソースラインに信号電圧
を供給する場合の等価回路図、第14図は従来と本発明の
ソースドライバにおける信号入力部の等価回路図、第15
図は本発明に係る駆動回路を実装した液晶パネルの平面
図、第16図はアナログ画像信号用の駆動回路の回路図、
第17図はその中の１ソースラインの部分のみを抜き出し
た回路図、第18図はその駆動回路の動作を示すタイミン
グ図、第19図は各ソースラインに対してそれぞれデジタ
ルサンプリング回路を用意する方式の駆動回路の回路
図、第20図はその中の１ソースラインの部分のみを抜き
出した回路図である。 CK……クロックパルス、D0、D1、Di……画像信号デー
タ、MSMP……サンプリングメモリ、DEC……デコーダ、V
0〜V3、Vi……外部電圧、ASW0〜ASW3……アナログスイ
ッチ、MO1、MO120……信号電圧保持回路、ASWM1、ASWM2
……入力用アナログスイッチ、CM1〜CM2……信号電圧保
持用コンデンサ、ASWO1、ASWO2……出力用アナログスイ
ッチ、Tmi……選択パルス、Ｓ……制御信号、On……ソ
ースライン、Datai……デジタル画像信号データ

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】並行する複数の信号電極が設けられた表示
    装置の駆動回路において、 入力デジタル画像信号を電圧に変換して送出する少なく
    とも１つのDA変換部と、 各信号電極毎に備えられ、前記DA変換部より送出された
    電圧を入力すると、この電圧を蓄積してから信号電極に
    送出する複数の信号電圧供給手段とを備え、 前記DA変換部を集積回路に組み込み、この集積回路から
    各信号電圧供給手段を分離した表示装置の駆動回路。
  2. 【請求項２】信号電圧供給手段は、複数組の信号入力用
    スイッチ素子、電圧蓄積用コンデンサ、及び信号出力用
    スイッチ素子を備え、 １組の信号入力用スイッチ素子及び信号出力用スイッチ
    素子をオン及びオフにして、DA変換部からの電圧を該信
    号入力用スイッチ素子を介して電圧蓄積用コンデンサに
    蓄積すると共に、他の組の信号入力用スイッチ素子及び
    信号出力用スイッチ素子をオフ及びオンにして、電圧蓄
    積用コンデンサから該信号出力スイッチ素子を介して信
    号電極へと電圧を出力する請求項１に記載の表示装置の
    駆動回路。
  3. 【請求項３】各信号電圧供給手段のいずれかに接続され
    る複数のDA変換部を備え、 これらのDA変換部による電圧の送出期間は、該各DA変換
    部に入力されるデジタル画像信号の入力期間と該各DA変
    換部の数の積に相当する期間である請求項１に記載の表
    示装置の駆動回路。
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