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JP2909328B2 - フィールドプログラマブルゲートアレイ - Google Patents

フィールドプログラマブルゲートアレイ

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Publication number
JP2909328B2
JP2909328B2 JP4294579A JP29457992A JP2909328B2 JP 2909328 B2 JP2909328 B2 JP 2909328B2 JP 4294579 A JP4294579 A JP 4294579A JP 29457992 A JP29457992 A JP 29457992A JP 2909328 B2 JP2909328 B2 JP 2909328B2
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JP
Japan
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connection means
spare
wiring
circuit block
conductive state
Prior art date
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JP4294579A
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上 一 孝 野
井 貴 康 櫻
鳥 文 敏 羽
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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Priority to KR1019930022826A priority patent/KR0139313B1/ko
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Priority to DE69325872T priority patent/DE69325872D1/de
Priority to EP93117733A priority patent/EP0596453B1/en
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/17764—Structural details of configuration resources for reliability

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  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はフィールドプログラマブ
ルゲートアレイ（以下、ＦＰＧＡという）として用いる
のに好適なものに関する。
【０００２】
【従来の技術】従来のＦＰＧＡの構成を図１２に示す。
論理回路が形成された回路ブロック８１０及び８１１が
複数設けられている。この回路ブロック８１０及び８１
１の間、またそれぞれの回路ブロック８１０及び８１１
と図示されていない外部端子との間は配線８３１でプロ
グラマブルに接続可能である。さらに配線８３１の間に
は、装置として完成した後にユーザーがプログラムを行
って導通状態又は非導通状態に切り替えることが可能な
接続手段８２１が設けられている。この接続手段８２１
にプログラムを行うことで、配線８３１と回路ブロック
８１０及び８１１とを自由に接続して所望の機能を持つ
装置を得ることができる。
【０００３】図１３に示されたＦＰＧＡは、複数の行０
及び１に、それぞれ複数個の回路ブロック９１０及び９
１１と９２０及び９２１が配置されている。回路ブロッ
ク９１０〜９２１間あるいは回路ブロック９１０〜９２
１と外部端子との間には、この間をプログラマブルに接
続するための配線９５１が設けられている。プログラム
可能な接続手段として、回路ブロック９１０〜９２１と
配線９５１との間を接続する接続手段９４１と、配線９
５１間を接続する接続手段９３１とが設けられている。
このＦＰＧＡにおいても、接続手段９３１及び９４１に
プログラムを行うことで、所望の機能を持たせることが
できる。
【０００４】
【発明が解決しようとする課題】しかし、従来のＦＰＧ
Ａには次のような問題があった。全ての接続手段に対し
て、ユーザがプログラム可能な状態にあるため、回路ブ
ロックや配線、接続手段の全てが欠陥なくできていなけ
ればならなかった。即ち、複数の回路ブロックのうち一
つでも機能しなかったり、１本の配線でも断線していた
り、あるいは１つの接続手段でもプログラムできなかっ
たりすると、所望の機能が得られない場合があった。近
年ではＦＰＧＡが大容量化しているが、１箇所の欠陥も
許容できないとなると歩留まりが大幅に低下し、コスト
高を招いていた。
【０００５】本発明は上記事情に鑑みてなされたもの
で、歩留りを向上させ製造コストの低減を達成すること
のできるＦＰＧＡを提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明のフィールドプロ
グラマブルゲートアレイは、論理回路が形成された複数
の回路ブロックがアレイ状に配置された回路ブロック群
と、論理回路が形成され予備に用いられる複数の予備の
回路ブロックが少なくとも一行及び／又は一列に配置さ
れた予備の回路ブロック群と、前記回路ブロック間をプ
ログラマブルに接続するための配線と、前記回路ブロッ
クと前記予備の回路ブロックとの間をプログラマブルに
接続するための配線とを有する配線群と、前記予備の回
路ブロック間をプログラマブルに接続するための配線
と、前記予備の回路ブロックと前記回路ブロックとの間
をプログラマブルに接続するための配線とを有する予備
の配線群と、前記配線群における配線の間に設けられ、
プログラムされて導通状態又は非導通状態に切り替わる
少なくとも一つの接続手段と、前記予備の配線群におけ
る配線の間に設けられ、プログラムされて導通状態又は
非導通状態に切り替わる少なくとも一つの予備の接続手
段と、前記回路ブロック、前記接続手段及び前記配線群
に欠陥がない場合には、前記接続手段はプログラムされ
て導通状態又は非導通状態に切り替わり前記予備の接続
手段はプログラム不可能であり、前記回路ブロック、前
記接続手段及び前記配線群の少なくとも１箇所に欠陥が
ある場合には、前記接続手段のうちこの欠陥の箇所に対
応した接続手段はプログラム不可能となり、前記予備の
接続手段及び前記予備の接続手段を制御する制御手段と
を備えることを特徴としている。
【０００７】
【作用】回路ブロック、接続手段及び配線群の少なくと
も一箇所に欠陥があった場合、予備の接続手段にプログ
ラムを行って予備の回路ブロックを替わりに用いること
で所望の論理回路の機能を持たせることができ、歩留り
が向上する。
【０００８】
【実施例】以下、本発明の一実施例について図面を参照
して説明する。図１に、本発明の第１の実施例によるＦ
ＰＧＡのブロック構成を示す。論理回路が形成された複
数の回路ブロック１１０，１１１と、予備の回路ブロッ
ク１１２とが設けられている。ここで、予備の回路ブロ
ック１１２は回路ブロック１１０，１１１と電気的に等
価な構成を有している。
【０００９】接続手段群１３１は、回路ブロック１１０
と配線１２１とを接続する接続手段１３１ａ，１３１ｂ
を有し、同様に接続手段群１３２は回路ブロック１１１
と配線１２１とを接続する接続手段１３２ａ，１３２ｂ
を有する。配線１２１は、図示されていない外部端子に
も接続可能な状態にある。
【００１０】予備の接続手段群１３３は、予備の回路ブ
ロック１１２と配線１２１とを接続する予備の接続手段
１３３ａ，１３３ｂを有している。
【００１１】制御手段１４１は、それぞれの接続手段群
１３１，１３２や予備の接続手段群１３３毎にプログラ
ム可能であるか不可能であるかを制御するものである。
回路ブロック１１０および１１１や、この回路ブロック
１１０，１１１と接続手段群１３１，１３２との間を接
続する配線に欠陥がない通常の場合は、接続手段群１３
１，１３２がプログラム可能であり、配線１２１は回路
ブロック１１０および１１１間を接続するのに用いられ
る。この場合には、予備の接続手段群１３３はプログラ
ム不可能で、本実施例ではアンチヒューズ型のものを用
いているため、非導通状態を維持する。このように、通
常時は接続手段群１３１，１３２のみがプログラム可能
で予備の接続手段群１３３はプログラム不可能なように
制御手段１４１により制御されている。予備の接続手段
群１３３はプログラムが不可能な状態にあるため、ユー
ザーが誤ってプログラムしてしまい機能に障害をきたす
虞れがない。そして、通常の回路ブロック１１０，１１
１により所望の機能を持つように接続状態が切り替えら
れる。
【００１２】次に、本実施例において通常の回路ブロッ
ク１１０，１１１や、この回路ブロック１１０，１１１
と接続手段群１３１，１３２との間を接続する配線のう
ち、回路ブロック１１１に欠陥がある場合を図２に示
す。この場合は、制御手段１４１により接続手段１３１
はプログラム可能で接続手段１３２はプログラム不可能
であり、替わりに接続手段１３３がプログラム可能なよ
うに制御される。これにより、通常の回路ブロック１１
０と予備の回路ブロック１１２との間の接続を、接続手
段群１３１と予備の接続手段群１３３とにプログラムす
ることで、配線１２１を介して実現することができる。
ここで、通常の回路ブロック１１０，１１１と予備の回
路ブロック１１２、また通常の配線群１３１，１３２と
予備の配線群１３３とはそれぞれ電気的に等価な関係に
ある。このため、回路ブロック１１１に欠陥が無い場合
と全く同様な機能を持たせることができる。さらに、回
路ブロック１１１に欠陥がある場合には、接続手段群１
３２にはプログラムが不可能なため、ユーザーが誤って
プログラムする虞れがなく、通常時と同様なプログラム
を行い所望の機能を持たせることができる。このよう
に、通常の回路ブロック１１０，１１１や、通常の回路
ブロック１１０，１１１と配線１２１との間を接続する
ための配線、あるいは接続手段群１３１，１３２に欠陥
があった場合にも、予備の回路ブロック１１２、予備の
回路ブロック１１２と配線１２１とを接続するための配
線、予備の接続手段群１３３を用いることで、救済が可
能である。これにより、歩留まりが向上し製造コストの
低減化が達成される。
【００１３】本発明の第２の実施例によるＦＰＧＡの構
成を図３に示す。第１の実施例では、通常の回路ブロッ
ク１１０，１１１は一列に複数個設けられ、配線１２１
は回路ブロック１１０，１１１と予備の回路ブロック１
１２とを接続するために設けられている。これに対し、
第２の実施例によるＦＰＧＡでは、通常の回路ブロック
２１０〜２２２が２行３列のマトリクス状に配置されて
いる。そして、一列分予備行として予備の回路ブロック
２３０〜２３２が設けられている。
【００１４】通常の回路ブロック２１０は、それぞれ接
続手段２７１，２７２を介して配線２６１，２６２に接
続されることできる。他の通常の回路ブロック２１１〜
２２２にも同様な配線及び接続手段が設けられている。
通常行０に対応して設けられた配線２６１，２６２は、
回路ブロック２１０〜２２２間を接続するための配線２
６３に、接続手段２４１ａ，２４１ｂを有する接続手段
群２４１を介して接続されることができる。同様に、通
常行１に対応して設けられた配線２６３，２６４は、接
続手段群２４２を介して配線２６３に接続されることが
できる。
【００１５】予備行においても、通常行０，１と同様な
構成となっている。即ち、予備の回路ブロック２３０〜
２３２と配線２６５，２６６とは予備の接続手段２７
３，２７４を介して接続され得る状態にある。また配線
２６５，２６６と配線２６３とは接続手段群２４３によ
り接続されることができる。
【００１６】制御手段２５１は、通常行０及び１に欠陥
が無い場合には、制御手段群２４１，２４２がプログラ
ム可能であり、予備行に対応して設けられた制御手段群
２４３はプログラム不可能で、ここではアンチヒューズ
型のものを用いているため非導通状態を維持する。これ
により、通常の回路ブロック２１０〜２２２と配線２６
３とは接続手段群２４１及び２４２により接続可能であ
り、予備の回路ブロック２３０〜２３２は配線２６３に
接続されることはない。通常の回路ブロック２１０〜２
２２のみが用いられて、所望の機能を持つように構成さ
れる。
【００１７】図４に、通常行１に対応して設けられた配
線２６３に欠陥があった場合を示す。制御手段２５１に
より、接続手段群２４１がプログラム可能で接続手段群
２４２がプログラム不可能になり、接続手段群２４３が
替わりにプログラム可能な状態に制御される。行１にお
ける通常の回路ブロック２２０〜２２２と配線２６３及
び２６４、接続手段群２４２の替わりに、予備行におけ
る予備の回路ブロック２３０〜２３２、配線２６５及び
２６６、予備の接続手段群２４３を用いることで、欠陥
が無かった場合と全く同様な機能を持たせることができ
る。このように、通常行の回路ブロック、配線、接続手
段群のいずれかに欠陥があった場合にも、予備行を用い
ることで救済が可能であり、歩留まりが向上する。
【００１８】本発明の第３の実施例について、以下に説
明する。図５に、本実施例によるＦＰＧＡのブロック構
成を示す。通常行０〜７に、論理回路が構成された回路
ブロック３１０〜３１７が設けられている。そして、予
備行に予備の回路ブロック３１８が設けられている。
【００１９】ここで、通常行０〜７の間及び予備行の間
を接続する配線について説明する。従来は、図７に示さ
れたように通常行０〜７にのみ回路ブロック５１０〜５
１７が設けられていた。そして、各行間を接続する配線
は、必要な行数の間を接続するのみであった。例えば、
必要な行数を２とすると、行０と行１とを接続する配線
５２１、行１と行２とを接続する配線５２６、行２と行
３とを接続する配線５２２、…というように、２行ずつ
行間が接続されていた。この場合には、例えば行３の回
路ブロック５１３に欠陥があったとすると、その前後の
行２と行４との間を接続する配線が存在せず、接続に制
約が発生し所望の機能が得られない場合がある。
【００２０】本実施例では、図８のように通常行０〜７
と予備行とが設けられている。そして、各行間を接続す
る配線は、必要な行数＋１である３行分の長さに設定さ
れている。例えば、配線６２１は行０〜２間を接続し、
配線６２５は行１〜３間を接続する。配線６２２は行３
〜５間を接続する。同様に、通常行と予備行の間にも３
つの行間を接続する配線が存在し、配線６２３は通常行
６〜７及び予備行を接続する。また、各行には例えば通
常行０のように、配線６２１と回路ブロック６１０の配
線との間に接続手段７０１が設けられている。この接続
手段７０１は、後述するマルチプレクサ３３１から信号
を与えられ、プログラム可能または不可能に切り替わ
る。
【００２１】本実施例では、例えば通常行３に欠陥があ
ったとしても、行２と行４とを接続する配線６２９が存
在する。このため、通常行０〜７のうち、いずれかの行
に欠陥が存在しても他の全ての通常行０〜７及び予備行
との間での接続が可能である。
【００２２】このような行間での接続がなされている第
３の実施例は、次のように動作する。行記憶手段３２１
に、通常行０〜７と予備行に関する情報が記憶されてお
り、この情報がマルチプレクサ３３１に出力される。さ
らにマルチプレクサ３３１には、デコーダ３４１からい
ずれの行を選択するかを示すアドレス信号が出力され
る。マルチプレクサ３３１は、このデコーダ３４１と行
記憶手段３２１とから与えられた信号に基づいて、通常
行０〜７の回路ブロック３１０〜３１７と予備行の回路
ブロック３１８とに、他の行との間を導通又は非導通状
態にするための信号を出力する。各行の回路ブロック３
１０〜３１８にこの信号が与えられると、回路ブロック
３１０〜３１８にそれぞれ内蔵された上述の接続手段７
０１の導通状態が切り替わる。
【００２３】通常行０〜７の回路ブロック３１０〜３１
７に欠陥が無い場合は、行記憶手段３２１の信号に基づ
き、通常行０〜７の回路ブロック３１０〜３１７内の接
続手段７０１のみがプログラム可能になり、導通状態ま
たは非導通状態になって、所望の機能を持つことにな
る。予備行の回路ブロック３１８内の接続手段７０１
は、プログラム不可能であり、アンチヒューズ型のもの
を用いているため非導通状態を維持する。
【００２４】いずれかの通常行０〜７に欠陥があった場
合には、その欠陥のある行が選択されず、替わりに予備
行が選択されるような信号が行記憶手段３２１から出力
される。これにより、欠陥を含む行の回路ブロックの接
続手段７０１はプログラム不可能で非導通状態を維持
し、予備行の回路ブロック３１８内の接続手段７０１が
プログラム可能で導通又は非導通状態になる。第１、第
２の実施例と同様に、通常の回路ブロックに欠陥があっ
た場合にも予備の回路ブロックを用いることで救済が可
能であり、歩留まりが向上する。
【００２５】また、いずれの配線も３行分の長さを持っ
ている。よって、欠陥が無く通常行の回路ブロック３１
０〜３１７のみが用いられる場合と、通常行に欠陥があ
って予備行の回路ブロック３１８が用いられる場合と
で、配線に寄生する容量の大きさには変りがない。この
ため、欠陥の有無にかかわらず動作速度は一定である。
【００２６】ここで、第３の実施例では各行間を結ぶ配
線の長さが、必要な行数を２としているため３（＝２＋
１）行分にしている。必要な行数を３にした場合には、
配線の長さは４になり、必要な行数を４とした場合には
配線の長さは５に設定される。
【００２７】また、第３の実施例では予備行が普通行７
の下部に配置されているが、いずれの位置に設けられて
いてもよい。例えば、予備行が普通行０の上部にあって
もよく、あるいは普通行０〜７のいずれかの間に位置し
てもよい。
【００２８】本発明の第４の実施例について、図９を用
いて説明する。上述した第３の実施例では、予備の回路
ブロックは一行分のみ設けられている。この第４の実施
例では、行と列の両方向にハッチングが施された予備の
回路ブロック４１１が配置されている点に特徴がある。
【００２９】通常の回路ブロック４１０が、通常行０〜
７で通常列０〜７のマトリクス状に配置されている。そ
の外側の予備行と予備列に予備の回路ブロック４１１が
配置されている。
【００３０】行方向に回路ブロックを選択するために、
第３の実施例と同様にデコーダ４６１とマルチプレクサ
４５１とが設けられ、さらに列方向に回路ブロックを選
択するためにデコーダ４２１とマルチプレクサ４４１と
が設けられている。行及び列記憶手段４３１は、行方向
及び列方向に関し、いずれがプログラム可能で、いずれ
がプログラム不可能であるかという情報を記憶してお
り、その情報をマルチプレクサ４５１及び４４１に与え
る。
【００３１】通常の回路ブロック４１０に欠陥が無い場
合は、通常の回路ブロックのみを選択するための信号が
マルチプレクサ４５１及び４４１に与えられ、デコーダ
４６１及び４２１からそれぞれ与えられた信号に基づい
て通常の回路ブロック内の接続手段のみがプログラム可
能となり、導通又は非導通状態になる。予備行及び予備
列の回路ブロック４１１はプログラム不可能となり、こ
の回路ブロック４１１内の接続手段はアンチヒューズ型
の場合全て非導通状態を維持する。
【００３２】通常の回路ブロック４１０に欠陥があった
場合は、その欠陥が存在する回路ブロックの位置する行
及び列の接続手段がプログラム不可能になる。例えば、
図１０にはハッチングの施された普通行２と普通列６と
に欠陥が存在した場合が示されている。この普通行及び
普通列の替わりに予備行及び予備列が用いられ、所望の
機能を持つように接続手段の接続状態が切り替わる。
【００３３】第３の実施例では、欠陥が複数行にまたが
る場合、全ての行を非選択状態にしなければならず、予
備行を複数行設けなければ救済が不可能である。これに
対し第４の実施例では、複数の通常行に欠陥がある場合
にも一行及び一列にそれぞれ設けられた予備の回路ブロ
ックのみで救済が可能である。例えば、通常行２で通常
列２に位置する回路ブロックと、通常行３で通常列６に
位置する回路ブロックと、通常行５で通常行６に位置す
る回路ブロックの３箇所に欠陥が存在する場合でも、通
常行２と通常列６とを非選択状態にし１つの予備行及び
１つの予備列を用いれば救済することができる。このた
め、この場合には３つの予備行がなければ救済できない
第３の実施例よりも多くの欠陥を救済することが可能
で、歩留まりの向上及びチップ面積の縮小化にも寄与す
ることができる。
【００３４】ここで、予備行及び予備列は、通常行及び
通常列のいずれの位置に設けられていてもよい。
【００３５】第１〜第４の実施例では、いずれも回路ブ
ロック間の接続状態を切り替えるための接続手段を有し
ているが、切り替えを制御するための信号を与えられて
導通、又は非導通状態が切り替わるものであればどのよ
うな手段を用いてもよい。例えば、図１１に示されたよ
うな縦断面構造を有するアンチヒューズを用いることも
できる。半導体基板７０１上にアルミニウムや高融点金
属等から成る金属配線７０２が形成され、その表面上に
シリコン酸化膜等の絶縁膜７０２が形成されている。絶
縁膜７０２には接続箇所に穴が開孔されており、その穴
の周囲には膜厚の薄い絶縁膜７０４が形成されている。
絶縁膜７０４の上部には、紙面に対して垂直方向に金属
配線７０５が形成されている。
【００３６】金属配線７０２と金属配線７０５とは、プ
ログラム電圧が印加されない場合には絶縁膜７０４で間
が絶縁されている。このため、この接続手段は非導通状
態にある。金属配線７０２と金属配線７０５との間にプ
ログラム電圧が印加されると膜厚の薄い絶縁膜７０４は
破壊され、導通状態になる。このように、プログラム前
には非導通でプログラムされると導通するアンチヒュー
ズを接続手段として用いてもよい。
【００３７】あるいは逆に、プログラムする前は導通し
ており、プログラムされると非導通状態となるヒューズ
型の接続手段を用いてもよい。
【００３８】
【発明の効果】以上説明したように、本発明のＦＰＧＡ
は、欠陥の存在しない通常時に用いられる回路ブロッ
ク、配線群及び接続手段の他に、予備の回路ブロック、
予備の配線群及び予備の接続手段を備えており、通常時
用の回路ブロック、配線群及び接続手段の少なくとも一
箇所に欠陥があった場合、予備の接続手段にプログラム
を行って予備の回路ブロックを替わりに用いることがで
きるため、歩留りが向上し製造コストの低減に寄与する
ことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例によるＦＰＧＡの構成を
示したブロック図。
【図２】同ＦＰＧＡにおいて欠陥があった場合の動作を
説明するためのブロック図。
【図３】本発明の第２の実施例によるＦＰＧＡの構成を
示したブロック図。
【図４】同ＦＰＧＡにおいて欠陥があった場合の動作を
説明するためのブロック図。
【図５】本発明の第３の実施例によるＦＰＧＡの構成を
示したブロック図。
【図６】同ＦＰＧＡにおいて欠陥があった場合の動作を
説明するためのブロック図。
【図７】従来のＦＰＧＡにおける各列間を接続する配線
を示した説明図。
【図８】本発明の第３の実施例によるＦＰＧＡにおける
各列間を接続する配線を示した説明図。
【図９】本発明の第４の実施例によるＦＰＧＡの構成を
示したブロック図。
【図１０】同ＦＰＧＡにおいて欠陥があった場合の動作
を説明するためのブロック図。
【図１１】本発明の第１〜第４の実施例における接続手
段に用いることが可能なアンチヒューズの構造を示した
縦断面図。
【図１２】従来のＦＰＧＡの構成を示したブロック図。
【図１３】従来の他のＦＰＧＡの構成を示したブロック
図。
【符号の説明】
１１０〜１１２，２１０〜２３２，３１０〜３１８，４
１０，４１１，５１０〜５１７，６１０〜６１８ 回路
ブロック １２１，２６１〜２６６，５２１〜５２９，６２１〜６
３１ 配線 １３１〜１３３，２４１，２４３ 接続手段群 １３１ａ，１３１ｂ，２４１ａ，２４１ｂ，２７１，２
７２， 接続手段 １４１，２５１，７０１ 制御手段 ３２１ 行記憶手段 ３３１，４４１，４５１ マルチプレクサ ３４１，４２１，４６１ デコーダ ４３１ 行及び列記憶手段 ７０１ 半導体基板 ７０２，７０５ 金属配線 ７０３，７０４ 絶縁膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−125951（ＪＰ，Ａ) 特開 昭59−119743（ＪＰ，Ａ) 特開 平３−97246（ＪＰ，Ａ) 特開 平５−55374（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/82 H01L 27/118

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】論理回路が形成された複数の回路ブロック
    がアレイ状に配置された回路ブロック群と、 論理回路が形成され予備に用いられる複数の予備の回路
    ブロックが少なくとも一行及び／又は一列に配置された
    予備の回路ブロック群と、 前記回路ブロック間をプログラマブルに接続するための
    配線と、前記回路ブロックと前記予備の回路ブロックと
    の間をプログラマブルに接続するための配線とを有する
    配線群と、 前記予備の回路ブロック間をプログラマブルに接続する
    ための配線と、前記予備の回路ブロックと前記回路ブロ
    ックとの間をプログラマブルに接続するための配線とを
    有する予備の配線群と、 前記配線群における配線の間に設けられ、プログラムさ
    れて導通状態又は非導通状態に切り替わる少なくとも一
    つの接続手段と、 前記予備の配線群における配線の間に設けられ、プログ
    ラムされて導通状態又は非導通状態に切り替わる少なく
    とも一つの予備の接続手段と、 前記回路ブロック、前記接続手段及び前記配線群に欠陥
    がない場合には、前記接続手段はプログラムされて導通
    状態又は非導通状態に切り替わり前記予備の接続手段は
    プログラム不可能であり、前記回路ブロック、前記接続
    手段及び前記配線群の少なくとも１箇所に欠陥がある場
    合には、前記接続手段のうちこの欠陥の箇所に対応した
    接続手段はプログラム不可能となり、前記予備の接続手
    段はプログラム可能で導通状態又は非導通状態に切り替
    わるように、前記接続手段及び前記予備の接続手段を制
    御する制御手段とを備えることを特徴とするフィールド
    プログラマブルゲートアレイ。
  2. 【請求項２】前記回路ブロックと前記予備の回路ブロッ
    クは、それぞれ他の２つ以上の回路ブロック又は予備の
    回路ブロックと接続可能な状態にあることを特徴とする
    請求項１記載のフィールドプログラマブルゲートアレ
    イ。
  3. 【請求項３】前記回路ブロックと前記予備の回路ブロッ
    クとは電気的に等価な構成であり、 前記配線群と前記予備の配線群とは電気的に等価な構成
    であることを特徴とする請求項１又は２記載のフィール
    ドプログラマブルゲートアレイ。
  4. 【請求項４】論理回路が形成された複数の回路ブロック
    と、 論理回路が形成されており予備に用いられる少なくとも
    一つの予備の回路ブロックと、 前記回路ブロックに第１の接続手段を介して接続される
    ことができる第１の配線群であって、前記第１の配線手
    段はプログラムされて導通状態又は非導通状態に切り替
    わる、前記第１の配線群と、 前記予備の回路ブロックに第２の接続手段を介して接続
    されることができる第２の配線群であって、前記第２の
    配線手段はプログラムされて導通状態又は非導通状態に
    切り替わる、前記第２の配線群と、 前記第１の配線群に第３の接続手段を介して接続される
    ことができ、前記第２の配線群に第４の接続手段を介し
    て接続されることができる第３の配線群であって、前記
    第３及び第４の接続手段はプログラムされて導通状態又
    は非導通状態に切り替わる、前記第３の配線群と、 通常時において、前記第１及び第３の接続手段をプログ
    ラムして導通状態又は非導通状態に設定し、前記第２及
    び第４の接続手段をプログラム不可能とし、前記回路ブ
    ロック、前記第１の配線群、前記第１及び第３の接続手
    段の少なくともいずれか一箇所に欠陥がある場合におい
    て、前記第２及び第４の接続手段をプログラムして導通
    状態又は非導通状態に設定する制御手段と、 を備えたことを特徴とするフィールドプログラマブルゲ
    ートアレイ。
  5. 【請求項５】前記接続手段は、プログラムされる前は非
    導通状態にあり、プログラムされると導通状態に切り替
    わるアンチヒューズであることを特徴とする請求項４記
    載のフィールドプログラマブルゲートアレイ。
  6. 【請求項６】前記回路ブロックと前記予備の回路ブロッ
    クとは電気的に等価な構成であり、前記第２の配線群と
    前記第３の配線群とは電気的に等価な構成であり、前記
    第１の接続手段と前記第２の接続手段とは電気的に等価
    な構成であることを特徴とする請求項４又は５記載のフ
    ィールドプログラマブルゲートアレイ。
  7. 【請求項７】論理回路が形成された少なくともｎ（ｎは
    ３以上の整数）個の回路ブロックが複数の行に配置され
    た回路ブロック群と、 論理回路が形成された少なくとも１つの予備の回路ブロ
    ックが少なくとも１行に配置された予備の回路ブロック
    群と、 隣接したｎ個の回路ブロックのうちの（ｎ−１）個をプ
    ログラマブルに接続する第１の配線と、前記予備の回路
    ブロックを含む隣接したｎ個の回路ブロックのうちの
    （ｎ−１）個をプログラマブルに接続する第２の配線と
    を含む配線群と、 前記配線群の前記第１の配線の間に配置され、前記回路
    ブロックをプログラマブルに接続する少なくとも１つの
    第１の接続手段であって、通常時においてプログラムさ
    れて導通状態又は非導通状態に切り換わる、前記第１の
    接続手段と、 前記配線群の前記第２の配線の間に配置され、前記予備
    の回路ブロックを含む回路ブロックをプログラマブルに
    接続する少なくとも１つの第２の接続手段であって、前
    記回路ブロックと前記第２の配線のうちの少なくとも１
    箇所に欠陥がある場合にのみプログラムされて導通状態
    又は非導通状態に切り換わる、前記第２の接続手段と、 を備えることを特徴とするフィールドプログラマブルゲ
    ートアレイ。
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