JP3084648B2 - 半導体装置 - Google Patents
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Description
に、SBC(ソルダボールコネクト)法を用いた半導体
装置の実装に関する。
板上の回路パターンに半田等を用いて接続されている。
近年、素子の微細化および装置の小型化に対応して、S
BC法と指称される、半田ボールを用いて回路基板上に
半導体パッケージを接続する方法が提案されている。こ
の方法は、実装基板上の回路パターンに半田ボールの位
置決めを行い、載置して加熱固着せしめればよく、実装
が容易であることから、注目されている方法である。
ーホールを有し、両面に回路パターンの形成されたPC
B基板101上に半導体チップ102を搭載し、ワイヤ
103によって電気的接続を行うとともに、該PCB基
板101の裏面側にソルダーボール104を配設し、表
面側を封止樹脂105によって封止してなるいわゆるP
BGA(Plastic Ball Grid Aray)方式がある。
面に回路パターンの形成されたTABテープ201上に
フェイスダウンで半導体チップ202を接続し、この周
囲に金属板からなる支持体203を接着剤を介して固着
するとともに、このTABテープ201に形成されたコ
ンタクトホールHを介して裏面にソルダーボール204
を配設し、表面側を封止樹脂205によって封止してな
るいわゆるTBGA(Tape Ball Grid Aray )方式があ
る。
回路パターンの形成されたPCB基板あるいはTAB基
板を用いているため、コストが高いという問題があっ
た。また、チップとの接続はC4 テクノロジーを使用し
ており、特殊な接続技術を要する。またパワーICのよ
うに大電流を流すデバイスを実装する場合に、十分な放
熱性を得ることができないという問題があった。
の方法では、コストが高くまた、特殊な接続技術を要す
るという問題があった。
で、低コストで、かつ放熱性が良好で、特殊な組み立て
技術を要することなく、実装が容易で信頼性の高い半導
体装置を提供することを目的とする。
徴は、半導体チップ搭載部と、前記半導体チップ搭載部
から所定の間隔を隔てて放射状に伸長する複数のリード
とから構成される導体パターンと、前記半導体チップ搭
載部のチップ搭載領域に開口を有し、前記複数のリード
のボンディング領域を除く領域に貼着された絶縁性テー
プと、前記導体パターンの半導体チップ搭載部に接合せ
しめられ、前記ボンディング領域で前記リードに電気的
に接続された半導体チップと、前記半導体チップおよび
前記導体パターンを覆うように、前記絶縁性テープ面側
に形成された樹脂封止容器と、前記導体パターンを担持
した絶縁性テープの半導体チップ搭載部を除く領域を被
覆する絶縁部材と、前記絶縁部材に形成された孔を介し
て前記リードに接続せしめられ、前記絶縁部材の裏面側
に突出せしめられた半田ボールとを具備したことにあ
る。
パターンを半導体チップ搭載部として残すようにしさら
に、絶縁性テープが、チップ搭載領域に開口を有し、該
導体パターンを露呈せしめるようにするとともに、リー
ドのボンディング領域を除いて、半導体チップ搭載部の
周縁部とリードの先端部とを一体的に支持するようにし
たことを特徴とし、面実装が容易で、放熱性の高い半導
体装置を提供するものである。本発明によれば、半導体
チップ裏面に導体パターンが接合され裏面側に露呈して
おり、放熱性が極めて良好である。またこの半導体チッ
プ搭載部の導体パターンと、リード部を構成する導体パ
ターンとが絶縁性テープにより、電気的に絶縁されかつ
一体的に固着されており、変形が防止され支持強度も高
いものとなっている。またこの半導体チップ搭載部を構
成する導体(パターン)とリードを構成する導体パター
ンとは絶縁性テープに貼着した状態でパターニングする
ことにより、容易にかつ位置ずれもなく形成することが
でき、製造が極めて容易である上、微細化に際しても信
頼性の高いものである。
B基板の裏面側から、この基板に設けられた孔内に半田
ボールを固着するようにしているため、極めて高精度で
微細な半田ボールの形成が可能となり、パッドピッチを
微細化することが可能となる。望ましくはここで半田ボ
ールの形成に先だち、孔内にフラックス層を形成し、こ
のフラックス層上に半田ボールを供給し加熱することに
より、コンタクトホール内に露呈する導体パターンと固
溶状態になり、半田ボールはコンタクトホール内にのみ
選択性よく、良好に固着せしめられる。そして最後に、
余剰のフラックスを除去する工程を付加するようにして
もよい。このようにして高精度の半田ボールの形成が可
能となる。
脂封止した後、TAB基板の裏面側に、孔を介して表面
側の前記導体パターンに接続するように半田ボールを配
設すれば、生産性が大幅に向上しかつ信頼性の高い半導
体装置を得ることが可能となる。
パターンを形成した絶縁性テープすなわちTAB基板を
用いて実装しているため、表面と裏面のパターンのマス
ク合わせの必要もなくまた、スルーホールめっきも不要
であり、絶縁膜または絶縁性テープに形成した孔に半田
ボールを配置し、加熱等により導体パターン表面に固着
するのみでよく、さらには通常の樹脂封止を行えばよい
ため、スティフナーとしての金属板も不要であり、従来
の装置をそのまま使用することができ、生産性も高く製
造が容易かつ高精度で安価である。
しつつ詳細に説明する。
乃至図3(図2は、図1の上面図(封止樹脂については
省略)、図3は図1の下面図(裏面図))に示すよう
に、TAB基板Tの周縁部のリード1bを覆うように形
成した絶縁膜13のコンタクト孔Hから半田ボール5を
突出せしめるとともに、さらにTAB基板の中心部に位
置する導体パターンを半導体チップ搭載部1aとして残
すようにしさらに、このTAB基板Tの絶縁性テープ
も、チップ搭載領域に開口Oを有し、該導体パターンを
露呈せしめるようにするとともに、リード1bのボンデ
ィング領域を除いて、半導体チップ搭載部1aの周縁部
とリードの先端部とを一体的に支持し、面実装を容易に
するとともに放熱性を向上させたことを特徴とする。こ
こで、絶縁性テープのボンディング領域には図4に示す
ように孔7bが形成されている。
記半導体チップ搭載部1aから所定の間隔を隔てて放射
状に伸長する複数のリード1bとから構成される導体パ
ターン1と、前記複数のリード1bのボンディング領域
を除く領域に貼着されこれらを一体的に支持するととも
にさらにリード1bの先端から前記半導体チップ搭載部
の周縁部にかけて貼着されこれらを一体的に支持する絶
縁性テープ2と、前記導体パターン1の半導体チップ搭
載部1aに、導電性接着剤12を介して接合せしめら
れ、前記ボンディング領域に一端を接続されたボンディ
ングワイヤ7を介して前記リード1bに電気的に接続さ
れた半導体チップ3と、前記半導体チップ3および前記
導体パターン1を覆うように前記絶縁性テープ2面側に
形成されたエポキシ樹脂からなる樹脂封止容器8と、前
記導体パターンを担持した絶縁性テープ2の半導体チッ
プ搭載部1aを除く領域を被覆するポリイミド膜等から
なる絶縁膜13と、前記絶縁膜13に形成されたコンタ
クト孔Hを介して前記リード1bに接続せしめられ、前
記絶縁膜13の裏面側に突出せしめられた半田ボール5
とを具備したことを特徴とする。
る。
m のポリイミド樹脂からなる絶縁性テープ2に、図5
(b) に示すように、デバイスホールとなる開口Oを形成
するとともに、ボンディング領域に対応して孔7bを形
成する(図4参照)。ここで6は接着剤層である。
テープに厚さ35μm の銅箔を貼着し、この銅箔をフォ
トリソグラフィによりパターニングし、半導体チップ搭
載部1aとリード1bとからなるパターンを形成する。
このパターンに、図5(d) に示すように膜厚0.5μm
ニッケルめっき層および膜厚0.5μm の金めっき層を
形成し、導体パターン1を有するTAB基板を構成す
る。このとき導体パターン1は孔H内に露呈しているた
めこの領域ではCuの両面にNi層(図示せず)および
Au層の形成された5層構造となっている。
つつ半導体チップ3をこの導体パターン1上に位置決め
し、導電性接着剤12を介して固着した後、ボンディン
グワイヤ7を用いてワイヤボンディングを行う。そして
表面全体を樹脂封止する。
5(e) に示すように、ポリイミド膜からなる絶縁膜13
を形成するとともにこの絶縁膜にコンタクト孔Hを形成
して、コンタクト孔H内にフラックスを印刷し、Pb1
0%、Sn90%の半田からなる直径0.7mmの半田ボ
ール5を供給し、320℃10秒間(ピーク温度維持時
間)の加熱工程を経て、表面をリード1bに固着する。
余剰のフラックスを除去し、図1乃至3に示した半導体
装置が完成する。
でかつ、半導体チップの裏面側からの放熱が極めて良好
である。
じめ孔を形成しておき、銅箔を貼着してこの銅箔をパタ
ーニングするようにしたが、銅箔のパターニング後フォ
トリソグラフィにより孔を形成するようにしてもよい。
されることなく適宜変形可能であり、例えば格子ピッチ
が1mmであれば、孔径は0.55mm、格子ピッチが1.
5mmであれば、孔径は0.75mmというように適宜変更
可能である。
択可能であり、例えばPb37%Sn63%の共晶半田
を用いた場合には固着工程での加熱温度は230℃程度
でよい。
する方法としては、パターン印刷法あるいは、ソルダー
レジストなどの感光性樹脂膜を塗布し、パターン露光を
行う方法など適宜変更可能である。
ば、低コスト化および信頼性の向上をはかることが可能
となる。
プを示す図
Claims (1)
- 【請求項1】 半導体チップ搭載部と、前記半導体チッ
プ搭載部から所定の間隔を隔てて放射状に伸長する複数
のリードとから構成される導体パターンと、 前記半導体チップ搭載部のチップ搭載領域に開口を有
し、前記複数のリードのボンディング領域を除く領域に
貼着された絶縁性テープと、 前記導体パターンの半導体チップ搭載部に接合せしめら
れ、前記ボンディング領域で前記リードに電気的に接続
された半導体チップと、 前記半導体チップおよび前記導体パターンを覆うよう
に、前記絶縁性テープ面側に形成された樹脂封止容器
と、 前記導体パターンを担持した絶縁性テープの半導体チッ
プ搭載部を除く領域を被覆する絶縁部材と、 前記絶縁部材に形成された孔を介して前記リードに接続
せしめられ、前記絶縁部材の裏面側に突出せしめられた
半田ボールとを具備したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06223524A JP3084648B2 (ja) | 1994-09-19 | 1994-09-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06223524A JP3084648B2 (ja) | 1994-09-19 | 1994-09-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0888295A JPH0888295A (ja) | 1996-04-02 |
| JP3084648B2 true JP3084648B2 (ja) | 2000-09-04 |
Family
ID=16799499
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06223524A Expired - Lifetime JP3084648B2 (ja) | 1994-09-19 | 1994-09-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3084648B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100209259B1 (ko) * | 1996-04-25 | 1999-07-15 | 이해규 | Ic 카드 및 그 제조방법 |
| TW406454B (en) | 1996-10-10 | 2000-09-21 | Berg Tech Inc | High density connector and method of manufacture |
| KR100251860B1 (ko) * | 1996-12-06 | 2000-04-15 | 김규현 | Csp (칩 스케일 패키지)의 구조 및 제조방법 |
| KR100292033B1 (ko) * | 1998-05-13 | 2001-07-12 | 윤종용 | 반도체칩패키지및그제조방법 |
| US7772107B2 (en) * | 2006-10-03 | 2010-08-10 | Sandisk Corporation | Methods of forming a single layer substrate for high capacity memory cards |
-
1994
- 1994-09-19 JP JP06223524A patent/JP3084648B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0888295A (ja) | 1996-04-02 |
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