JP3140461B2 - ランダム・アクセス・メモリ - Google Patents
ランダム・アクセス・メモリInfo
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- 238000000034 method Methods 0.000 claims description 14
- 230000004044 response Effects 0.000 claims description 3
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 背景 この発明は、クロス結合された４トランジスタ・ダイ
ナミックRAM（DYNAMIC RANDOM ACCESS MEMORY,ダイナミ
ック・ランダム・アクセス・メモリ，略称DRAM）に蓄積
された電荷のリフレッシュに関する。
ナミックRAM（DYNAMIC RANDOM ACCESS MEMORY,ダイナミ
ック・ランダム・アクセス・メモリ，略称DRAM）に蓄積
された電荷のリフレッシュに関する。
DRAMは、スタティックRAM（STATIC RANDOM ACCESS ME
MORY,略称SRAM）よりも大きな記憶密度を有するように
構成することが可能である。しかしながら、DRAMはメモ
リ・セル（記憶素子）に再充電するために周期的にリフ
レッシュされなければならない。
MORY,略称SRAM）よりも大きな記憶密度を有するように
構成することが可能である。しかしながら、DRAMはメモ
リ・セル（記憶素子）に再充電するために周期的にリフ
レッシュされなければならない。
従来技術は、典型例として外部論理を使用してDRAMが
リフレッシュされている。この外部論理は、リフレッシ
ュ・サイクルがいつ必要かを決定するインターバル・タ
イマ（INTERVAL TIMER）を一般的に有している。このリ
フレッシュ・サイクルの期間に、外部論理はリフレッシ
ュ制御信号を生成する。
リフレッシュされている。この外部論理は、リフレッシ
ュ・サイクルがいつ必要かを決定するインターバル・タ
イマ（INTERVAL TIMER）を一般的に有している。このリ
フレッシュ・サイクルの期間に、外部論理はリフレッシ
ュ制御信号を生成する。
リフレッシュ制御信号によって、行アドレス・ストロ
ーブ（ROW−ADDRESS STROBE,略称RAS）コマンドが同時
にDRAMに送られる。さらに、すべてのセルをリフレッシ
ュするために、リフレッシュ制御信号によって各々のDR
AMがそれらのすべての行アドレスを循環する。
ーブ（ROW−ADDRESS STROBE,略称RAS）コマンドが同時
にDRAMに送られる。さらに、すべてのセルをリフレッシ
ュするために、リフレッシュ制御信号によって各々のDR
AMがそれらのすべての行アドレスを循環する。
また他のDRAMは、内部論理を使用し外部回路構成部か
らの信号に呼応してリフレッシュを行なう設計とされて
いる。例えば、Eaton等による“冗長技術を用いた100ナ
ノセカンド64KダイナミックRAM（1981年ISSCC）”があ
る。これらのDRAMは、リフレッシュ・アドレスを内部に
生成するために使用されるリフレッシュ・カウンタを有
している。
らの信号に呼応してリフレッシュを行なう設計とされて
いる。例えば、Eaton等による“冗長技術を用いた100ナ
ノセカンド64KダイナミックRAM（1981年ISSCC）”があ
る。これらのDRAMは、リフレッシュ・アドレスを内部に
生成するために使用されるリフレッシュ・カウンタを有
している。
他のDRAMは、“自己リフレッシュ（SELF−REFRES
H）”モードで構成されてきた。例えば、Reese等による
“自己リフレッシュを用いた4K×８ダイナミックRAM（1
981年ISSCC）”がある。自己リフレッシュ・モードにあ
る時、DRAMは外部回路からの指示なしでそのメモリ・セ
ルをリフレッシュする。しかしながら、DRAMが自己リフ
レッシュ・モードにある期間、DRMAはメモリ・アクセス
をロックアウトする。
H）”モードで構成されてきた。例えば、Reese等による
“自己リフレッシュを用いた4K×８ダイナミックRAM（1
981年ISSCC）”がある。自己リフレッシュ・モードにあ
る時、DRAMは外部回路からの指示なしでそのメモリ・セ
ルをリフレッシュする。しかしながら、DRAMが自己リフ
レッシュ・モードにある期間、DRMAはメモリ・アクセス
をロックアウトする。
DRAMのひとつの構成に“準スタティック"RAMと呼ばれ
てきたものがある。Chu等による“５ボルト4Kx8準スタ
ティックRAM（IEEE ISSCC、1979年、p.156）がそれであ
る。これらのDRAMの各々は、そのメモリ・セルをリフレ
ッシュするために必要とされるリフレッシュ回路構成部
をすべて有している。しかしながら、DRAMは、リフレッ
シュ動作を妨害する外部メモリ・アクセスをロックアウ
トする。この構成では、DRAMメモリ・セルが分割されて
ふたつのアレイ（TWO ARRAYS）となる。これらのアレイ
は多重式（マルチプレクス:MULTIPLEX）であり、ふたつ
のうちの一方のアレイがアクセスされている間、他方の
アレイはリフレッシュされている。両方のアレイからほ
ぼ等しい数のアクセスがある限り、DRAMはそのすべての
メモリ・セルがリフレッシュされるようにすることが可
能である。しかしながら、同じアレイから長い一連のア
ドレス・アクセスがある場合、左右のアレイのバランス
がくずれるので、DRAMは内部リフレッシュを実行しなけ
ればならないという合図を外部回路に対してしなければ
ならない。DRAMはメモリ・アクセスをロックアウトし、
そのアレイのメモリ・セルのリフレッシュを実行する。
てきたものがある。Chu等による“５ボルト4Kx8準スタ
ティックRAM（IEEE ISSCC、1979年、p.156）がそれであ
る。これらのDRAMの各々は、そのメモリ・セルをリフレ
ッシュするために必要とされるリフレッシュ回路構成部
をすべて有している。しかしながら、DRAMは、リフレッ
シュ動作を妨害する外部メモリ・アクセスをロックアウ
トする。この構成では、DRAMメモリ・セルが分割されて
ふたつのアレイ（TWO ARRAYS）となる。これらのアレイ
は多重式（マルチプレクス:MULTIPLEX）であり、ふたつ
のうちの一方のアレイがアクセスされている間、他方の
アレイはリフレッシュされている。両方のアレイからほ
ぼ等しい数のアクセスがある限り、DRAMはそのすべての
メモリ・セルがリフレッシュされるようにすることが可
能である。しかしながら、同じアレイから長い一連のア
ドレス・アクセスがある場合、左右のアレイのバランス
がくずれるので、DRAMは内部リフレッシュを実行しなけ
ればならないという合図を外部回路に対してしなければ
ならない。DRAMはメモリ・アクセスをロックアウトし、
そのアレイのメモリ・セルのリフレッシュを実行する。
上述のDRAMはすべてある不都合を有している。一般的
に、DRMAは外部回路構成部がリフレッシュ動作を管理す
るように要求する。DRAMにリフレッシュ・サポートが内
部的に存在しない場合、外部回路構成部はアドレス・カ
ウンターおよびタイマを有しなければならない。外部回
路構成部が最小限にされるか削除される時、リフレッシ
ュ・サイクルを完全なものにするためにDRAMはメモリ・
アクセスをロックアウトしなければならない場合があ
る。
に、DRMAは外部回路構成部がリフレッシュ動作を管理す
るように要求する。DRAMにリフレッシュ・サポートが内
部的に存在しない場合、外部回路構成部はアドレス・カ
ウンターおよびタイマを有しなければならない。外部回
路構成部が最小限にされるか削除される時、リフレッシ
ュ・サイクルを完全なものにするためにDRAMはメモリ・
アクセスをロックアウトしなければならない場合があ
る。
この発明は、メモリ・セルがクロック・サイクルの間
にリフレッシュされ、さらにメモリ・セルがデータ操作
のためにアクセスされるようなダイナミックRAMを提供
することを目的とする。
にリフレッシュされ、さらにメモリ・セルがデータ操作
のためにアクセスされるようなダイナミックRAMを提供
することを目的とする。
従って、この発明は、クロックサイクルを有するクロ
ック信号に呼応してリフレッシュされる複数のメモリ・
セルを有するRAM（ランダムアクセスメモリ）を提供す
る。該RAMは、データ・アクセスのために複数のメモリ
・セルの第１のサブセット（SUBSET）を選択するため
の、複数のメモリ・セルに連結されたアドレス選択手段
と、リフレッシュされるために複数のメモリ・セルの第
２のサブセットを選択するための、複数のメモリ・セル
に連結されたリフレッシュ選択手段と、クロック・サイ
クルのリフレッシュ・セグメントの期間、アドレス選択
手段によって選択された複数のメモリ・セルの第１のサ
ブセットに蓄積されたデータをリフレッシュし、クロッ
ク・サイクルのリフレッシュ・セグメントの期間、リフ
レッシュ選択手段によって選択された複数のメモリ・セ
ルの第２のサブセットに蓄積されたデータをリフレッシ
ュするための、複数のメモリ・セルに連結されたリフレ
ッシュ手段と、から成る。
ック信号に呼応してリフレッシュされる複数のメモリ・
セルを有するRAM（ランダムアクセスメモリ）を提供す
る。該RAMは、データ・アクセスのために複数のメモリ
・セルの第１のサブセット（SUBSET）を選択するため
の、複数のメモリ・セルに連結されたアドレス選択手段
と、リフレッシュされるために複数のメモリ・セルの第
２のサブセットを選択するための、複数のメモリ・セル
に連結されたリフレッシュ選択手段と、クロック・サイ
クルのリフレッシュ・セグメントの期間、アドレス選択
手段によって選択された複数のメモリ・セルの第１のサ
ブセットに蓄積されたデータをリフレッシュし、クロッ
ク・サイクルのリフレッシュ・セグメントの期間、リフ
レッシュ選択手段によって選択された複数のメモリ・セ
ルの第２のサブセットに蓄積されたデータをリフレッシ
ュするための、複数のメモリ・セルに連結されたリフレ
ッシュ手段と、から成る。
さらに、この発明は、メモリ・セルの各行（ROW）が
ワードラインによってアクセスされ、メモリ・セルの各
列（COLUMN）がビットラインとビットＢラインとによっ
てアクセスされる行と列とに配列された複数のメモリ・
セルを有したRAMを提供する。該RAMは、クロック・サイ
クルの期間、データ・アクセスのために１行のメモリ・
セルのワードラインを選択し、クロック・サイクルのリ
フレッシュ・セグメントの期間、リフレッシュのために
一行のメモリ・セルの少なくとも１ワードラインを選択
するための複数のメモリ・セル用のワードラインへ連結
されたワード選択手段と、クロック・サイクルのリフレ
ッシュ・セグメントの期間、すべてのビット・ラインお
よびビットＢライン上にリフレッシュ信号を配置するた
めの、複数のメモリ・セル用のビットラインおよびビッ
トＢラインへ連結されたリフレッシュ手段と、から成
る。
ワードラインによってアクセスされ、メモリ・セルの各
列（COLUMN）がビットラインとビットＢラインとによっ
てアクセスされる行と列とに配列された複数のメモリ・
セルを有したRAMを提供する。該RAMは、クロック・サイ
クルの期間、データ・アクセスのために１行のメモリ・
セルのワードラインを選択し、クロック・サイクルのリ
フレッシュ・セグメントの期間、リフレッシュのために
一行のメモリ・セルの少なくとも１ワードラインを選択
するための複数のメモリ・セル用のワードラインへ連結
されたワード選択手段と、クロック・サイクルのリフレ
ッシュ・セグメントの期間、すべてのビット・ラインお
よびビットＢライン上にリフレッシュ信号を配置するた
めの、複数のメモリ・セル用のビットラインおよびビッ
トＢラインへ連結されたリフレッシュ手段と、から成
る。
この発明による方法において、該方法は、（ａ）デー
タ・アクセスのために複数のメモリ・セルの第１のサブ
セットを選択するステップと、（ｂ）リフレッシュのた
めに複数のメモリ・セルの第２のサブセットを選択する
ステップと、（ｃ）クロック・サイクルのセグメントの
期間、ステップ（ａ）において選択された複数のメモリ
・セルの第１のサブセットをリフレッシュし、ステップ
（ｂ）において選択された複数のメモリ・セルの第２の
サブセットをリフレッシュするステップと、から成る。
タ・アクセスのために複数のメモリ・セルの第１のサブ
セットを選択するステップと、（ｂ）リフレッシュのた
めに複数のメモリ・セルの第２のサブセットを選択する
ステップと、（ｃ）クロック・サイクルのセグメントの
期間、ステップ（ａ）において選択された複数のメモリ
・セルの第１のサブセットをリフレッシュし、ステップ
（ｂ）において選択された複数のメモリ・セルの第２の
サブセットをリフレッシュするステップと、から成る。
便宜上、リフレッシュはクロック・サイクルの終わり
頃、最も好ましくはクロックサイクルのリフレッシュ・
セグメントの期間に起こるように設定されている。
頃、最も好ましくはクロックサイクルのリフレッシュ・
セグメントの期間に起こるように設定されている。
発明の概略 本発明の好ましい実施例によれば、そのメモリ・セル
の隠れたリフレッシュを考慮に入れたDRAMが提供され
る。リフレッシュは、リフレッシュ・サイクルの期間、
クロック・サイクルの初期に実行される。クロック・サ
イクルは、例えばシステム・クロックのようなDRAMの範
囲外で生成されたクロック信号によって制御されてもよ
い。
の隠れたリフレッシュを考慮に入れたDRAMが提供され
る。リフレッシュは、リフレッシュ・サイクルの期間、
クロック・サイクルの初期に実行される。クロック・サ
イクルは、例えばシステム・クロックのようなDRAMの範
囲外で生成されたクロック信号によって制御されてもよ
い。
各クロック・サイクルの直前に、DRAMは、データ・ア
クセスが実行されるメモリ・セルの１行のワードライン
を選択する。データ・アクセスは読みだし動作あるいは
書き込み動作のいずれかである。DRAMは、さらに、リフ
レッシュが実行されるメモリ・セルの少なくとも１行の
少なくとも１ワードラインを選択する。メモリ・セルの
これらの行はオーバーラップしてもよい、すなわち、も
しメモリ・セルの１行のみがリフレッシュされ、選択さ
れた行がデータ・アクセスが実行されるメモリ・セルの
行と同じならば、その行のメモリ・セルの単一のワード
ラインだけが選択される。
クセスが実行されるメモリ・セルの１行のワードライン
を選択する。データ・アクセスは読みだし動作あるいは
書き込み動作のいずれかである。DRAMは、さらに、リフ
レッシュが実行されるメモリ・セルの少なくとも１行の
少なくとも１ワードラインを選択する。メモリ・セルの
これらの行はオーバーラップしてもよい、すなわち、も
しメモリ・セルの１行のみがリフレッシュされ、選択さ
れた行がデータ・アクセスが実行されるメモリ・セルの
行と同じならば、その行のメモリ・セルの単一のワード
ラインだけが選択される。
クロック・サイクルの初期セグメントは一般的にリフ
レッシュ・サイクルとして使用される。リフレッシュ・
サイクルの期間、リフレッシュは、データ・アクセスの
ために選択されるか、リフレッシュのために選択される
すべてのメモリ・セルの行で実行される。リフレッシュ
・サイクルの後に、クロック・サイクルのデータ・アク
セス・セグメントの期間、DRAMは、データ・アクセスが
実行されるその行のメモリ・セルのワードラインを選択
し続ける。しかしながら、DRAMはリフレッシュのために
選択されたメモリ・セルの少なくとも１行の少なくとも
１ワードラインをもはや選択しない。クロック・サイク
ルのデータ・アクセス・セグメントの期間、データの読
み出しあるいはデータの書き込みが選択されてメモリ・
セルの行で実行される。
レッシュ・サイクルとして使用される。リフレッシュ・
サイクルの期間、リフレッシュは、データ・アクセスの
ために選択されるか、リフレッシュのために選択される
すべてのメモリ・セルの行で実行される。リフレッシュ
・サイクルの後に、クロック・サイクルのデータ・アク
セス・セグメントの期間、DRAMは、データ・アクセスが
実行されるその行のメモリ・セルのワードラインを選択
し続ける。しかしながら、DRAMはリフレッシュのために
選択されたメモリ・セルの少なくとも１行の少なくとも
１ワードラインをもはや選択しない。クロック・サイク
ルのデータ・アクセス・セグメントの期間、データの読
み出しあるいはデータの書き込みが選択されてメモリ・
セルの行で実行される。
シフト・レジスタはリフレッシュのためにメモリ・セ
ルの行を選択するように使用されてよい。各々のワード
ラインは、そのラインとシフト・レジスタからの１ビッ
トのシフタを関連させている。１ビットのシフタへの出
力は、ワードラインのメモリ・セルの行がリフレッシュ
されるかどうかを決定する。各々のクロック・サイクル
の期間、異なった行のメモリ・セルがリフレッシュのた
めに選択されるように、シフト・レジスタは各サイクル
ごとにシフトされる。
ルの行を選択するように使用されてよい。各々のワード
ラインは、そのラインとシフト・レジスタからの１ビッ
トのシフタを関連させている。１ビットのシフタへの出
力は、ワードラインのメモリ・セルの行がリフレッシュ
されるかどうかを決定する。各々のクロック・サイクル
の期間、異なった行のメモリ・セルがリフレッシュのた
めに選択されるように、シフト・レジスタは各サイクル
ごとにシフトされる。
本発明はいくつかの有利な特徴を有している。例え
ば、シフト・レジスタに最初に置かれた値に依存しなが
ら、いくつかの行のメモリ・セルは各々のクロック・サ
イクルの期間、リフレッシュされることが可能である。
さらに、リフレッシュ・サイクルは、クロック・サイク
ルの次のデータ・アクセス・セグメントの期間に読まれ
るメモリ・セルに前もって荷電する機能を持つ。さら
に、リフレッシュ・サイクルを実行するために必要とさ
れる回路構成部は少ない。さらに、外部的に生成された
クロック信号を加えるだけで、本発明は、DRAMをスタテ
ィックRAMの動作に似たものとすることが可能である。
ひとつの重要な点として、DRAMはスタティックRAMより
各メモリ・セルあたりの回路構成部が少なくてよいの
で、スタティックRAMより製造コストが著しく低いもの
となる。
ば、シフト・レジスタに最初に置かれた値に依存しなが
ら、いくつかの行のメモリ・セルは各々のクロック・サ
イクルの期間、リフレッシュされることが可能である。
さらに、リフレッシュ・サイクルは、クロック・サイク
ルの次のデータ・アクセス・セグメントの期間に読まれ
るメモリ・セルに前もって荷電する機能を持つ。さら
に、リフレッシュ・サイクルを実行するために必要とさ
れる回路構成部は少ない。さらに、外部的に生成された
クロック信号を加えるだけで、本発明は、DRAMをスタテ
ィックRAMの動作に似たものとすることが可能である。
ひとつの重要な点として、DRAMはスタティックRAMより
各メモリ・セルあたりの回路構成部が少なくてよいの
で、スタティックRAMより製造コストが著しく低いもの
となる。
図面の簡単な説明 図１はDRAMの４−トランジスターメモリ・セルの概略
図である。
図である。
図２は本発明の好ましい実施例に従った、DRAMの４−
トランジスターメモリ・セルにアクセスし該セルをリフ
レッシュするために使用されるビット・ラインを制御す
る論理回路構成部の概略図である。
トランジスターメモリ・セルにアクセスし該セルをリフ
レッシュするために使用されるビット・ラインを制御す
る論理回路構成部の概略図である。
図３は本発明の好ましい実施例に従った、DRAMの４−
トランジスターメモリ・セルにアクセスし該セルをリフ
レッシュするために使用されるワード・ラインを制御す
る論理回路構成部の概略図である。
トランジスターメモリ・セルにアクセスし該セルをリフ
レッシュするために使用されるワード・ラインを制御す
る論理回路構成部の概略図である。
図４は図２に示された論理回路構成部とビットライン
のタイミング図である。
のタイミング図である。
図５は図３に示された論理回路構成部とワードライン
のタイミング図である。
のタイミング図である。
好ましい実施例の説明 図１はDRAMにおいて使用される４−トランジスタメモ
リ・セルの概略図である。トランジスタ11のゲートに蓄
積される値がトランジスタ12のゲートに蓄積される値の
逆数であるように、トランジスタ11とトランジスタ12は
クロス連結されている。すなわち、トランジスタ11のゲ
ートが論理１にある時、トランジスタ12のゲートは論理
０にある。同様に、トランジスタ11のゲートが論理０に
ある時、トランジスタ12のゲートは論理１にある。トラ
ンジスタ11およびトランジスタ12のソースは、グランド
（GROUND）14に接続されている。
リ・セルの概略図である。トランジスタ11のゲートに蓄
積される値がトランジスタ12のゲートに蓄積される値の
逆数であるように、トランジスタ11とトランジスタ12は
クロス連結されている。すなわち、トランジスタ11のゲ
ートが論理１にある時、トランジスタ12のゲートは論理
０にある。同様に、トランジスタ11のゲートが論理０に
ある時、トランジスタ12のゲートは論理１にある。トラ
ンジスタ11およびトランジスタ12のソースは、グランド
（GROUND）14に接続されている。
ワードライン９が論理１にある時、トランジスタ10は
オンされ、ビットライン15をトランジスタ12のゲート、
およびトランジスタ11のドレンに電気的に接続する。ま
た、ワードライン９が論理１にある時、トランジスタ13
はオンされ、ビットＢライン16をトランジスタ11のゲー
ト、およびトランジスタ12のドレンに電気的に接続す
る。ワードライン９が論理０にある時、トランジスタ10
は、ビットライン15をトランジスタ11およびトランジス
タ12から分離する。同様に、ワードライン９が論理０に
ある時、トランジスタ13は、ビットＢライン16をトラン
ジスタ11およびトランジスタ12から分離する。トランジ
スタ10とトランジスタ11とはメモリ・セルの第１のサブ
セットを構成し、トランジスタ10とトランジスタ13とは
メモリ・セルの第２のサブセットを構成する。
オンされ、ビットライン15をトランジスタ12のゲート、
およびトランジスタ11のドレンに電気的に接続する。ま
た、ワードライン９が論理１にある時、トランジスタ13
はオンされ、ビットＢライン16をトランジスタ11のゲー
ト、およびトランジスタ12のドレンに電気的に接続す
る。ワードライン９が論理０にある時、トランジスタ10
は、ビットライン15をトランジスタ11およびトランジス
タ12から分離する。同様に、ワードライン９が論理０に
ある時、トランジスタ13は、ビットＢライン16をトラン
ジスタ11およびトランジスタ12から分離する。トランジ
スタ10とトランジスタ11とはメモリ・セルの第１のサブ
セットを構成し、トランジスタ10とトランジスタ13とは
メモリ・セルの第２のサブセットを構成する。
図１に示さているメモリ・セルから読み出すために、
ワードライン９は論理１に置かれる。その後、メモリ・
セルに蓄積されたメモリ値は、ビットライン15から読み
出される。また、メモリ・セルに蓄積されたメモリ値の
逆数は、ビットＢライン16から読み出される。図１に示
されているメモリ・セルに書き込むために、メモリ・セ
ルに蓄積されるメモリ値はビットライン15に置かれる。
また、メモリ・セルに蓄積されるメモリ値の逆数は、ビ
ットＢライン16に置かれる。その後、ワードライン９は
論理１に対して主張される。
ワードライン９は論理１に置かれる。その後、メモリ・
セルに蓄積されたメモリ値は、ビットライン15から読み
出される。また、メモリ・セルに蓄積されたメモリ値の
逆数は、ビットＢライン16から読み出される。図１に示
されているメモリ・セルに書き込むために、メモリ・セ
ルに蓄積されるメモリ値はビットライン15に置かれる。
また、メモリ・セルに蓄積されるメモリ値の逆数は、ビ
ットＢライン16に置かれる。その後、ワードライン９は
論理１に対して主張される。
論理１をビットライン15に置き、論理１をビットＢラ
イン16に置き、次に、ワードライン９を論理１に主張す
ることによって、メモリ・セルに流動的に蓄積された値
がリフレッシュされるように、トランジスタ10、トラン
ジスタ11、トランジスタ12およびトランジスタ13にかか
るインピーダンスが選択される。
イン16に置き、次に、ワードライン９を論理１に主張す
ることによって、メモリ・セルに流動的に蓄積された値
がリフレッシュされるように、トランジスタ10、トラン
ジスタ11、トランジスタ12およびトランジスタ13にかか
るインピーダンスが選択される。
メモリ・セルは、DRAMチップ上で行と列とに配列され
る。メモリ・セルの各行はその行にワードラインを関連
させている。メモリ・セルの各列はその列にビット・ラ
インおよびビットＢラインを関連させている。メモリ・
セルの行は、その行のためのワードラインに論理１を置
くことによって選択される。メモリ・セルが選択される
と、その行のメモリ・セルはそのビット・ラインおよび
（または）ビットＢライン上の値を検知することによっ
て読み出される。あるいは、その行のメモリ・セルは、
そのビット・ラインおよびビットＢラインに適切な値を
置くことによって、書き込まれるすなわちリフレッシュ
される。単一のビット・ラインおよび単一のビットＢラ
インは列のすべてのメモリ・セルに使用されるので、１
列当たりひとつのメモリ・セルだけが一度に読み出され
る。このことは、読み出す時、一度にメモリ・セルの１
行だけがそのワードラインを論理１に引き上げることに
よって選択される、ということを意味する。しかしなが
ら、リフレッシュ・サイクルの期間に選択されるメモリ
・セルの行数は、DRAMチップのパワー限度によって制限
されるだけである。同様に、もし同じ値が各列のメモリ
・セルに書き込まれるならば、メモリ・セルの１列から
一つ以上のメモリ・セルが、同時に書かれ得る。しかし
ながら、これまでの構成では、メモリ・セルの１行だけ
が一度に書かれる。
る。メモリ・セルの各行はその行にワードラインを関連
させている。メモリ・セルの各列はその列にビット・ラ
インおよびビットＢラインを関連させている。メモリ・
セルの行は、その行のためのワードラインに論理１を置
くことによって選択される。メモリ・セルが選択される
と、その行のメモリ・セルはそのビット・ラインおよび
（または）ビットＢライン上の値を検知することによっ
て読み出される。あるいは、その行のメモリ・セルは、
そのビット・ラインおよびビットＢラインに適切な値を
置くことによって、書き込まれるすなわちリフレッシュ
される。単一のビット・ラインおよび単一のビットＢラ
インは列のすべてのメモリ・セルに使用されるので、１
列当たりひとつのメモリ・セルだけが一度に読み出され
る。このことは、読み出す時、一度にメモリ・セルの１
行だけがそのワードラインを論理１に引き上げることに
よって選択される、ということを意味する。しかしなが
ら、リフレッシュ・サイクルの期間に選択されるメモリ
・セルの行数は、DRAMチップのパワー限度によって制限
されるだけである。同様に、もし同じ値が各列のメモリ
・セルに書き込まれるならば、メモリ・セルの１列から
一つ以上のメモリ・セルが、同時に書かれ得る。しかし
ながら、これまでの構成では、メモリ・セルの１行だけ
が一度に書かれる。
図２はビットライン15およびビットＢライン16を制御
する論理回路構成部の概略図である。論理回路構成部
は、図１に示されるようなメモリ・セルがメモリ・アク
セスを妨害せずに連続的にリフレッシュされるように機
能する。リフレッシュＢ信号121（図４参照）はリフレ
ッシュライン21に置かれる。読み取りB/書き込み信号12
2（図４参照）は、読み取り／書き込みライン22に置か
れる。メモリ・セルに書き込まれるデータを示すデータ
信号123（図４参照）はデータライン23に置かれる。
する論理回路構成部の概略図である。論理回路構成部
は、図１に示されるようなメモリ・セルがメモリ・アク
セスを妨害せずに連続的にリフレッシュされるように機
能する。リフレッシュＢ信号121（図４参照）はリフレ
ッシュライン21に置かれる。読み取りB/書き込み信号12
2（図４参照）は、読み取り／書き込みライン22に置か
れる。メモリ・セルに書き込まれるデータを示すデータ
信号123（図４参照）はデータライン23に置かれる。
トランジスタ29のゲート19が論理０にある時、トラン
ジスタ29はビットライン15をパワー信号40（論理１）に
接続する。同様に、トランジスタ30のゲート20が論理１
にある時、トランジスタ30ばビットライン15をグランド
14（論理０）に接続する。論理ゲート24と論理ゲート25
は、トランジスタ29がオンされビットライン15をパワー
信号40に接続した時に制御する。
ジスタ29はビットライン15をパワー信号40（論理１）に
接続する。同様に、トランジスタ30のゲート20が論理１
にある時、トランジスタ30ばビットライン15をグランド
14（論理０）に接続する。論理ゲート24と論理ゲート25
は、トランジスタ29がオンされビットライン15をパワー
信号40に接続した時に制御する。
トランジスタ29は、読み取りB/書き込み信号122およ
びデータ信号123が論理１にある時にオンされる。さら
に、トランジスタ29は、リフレッシュＢ信号121が、論
理０（すなわちリフレッシュ・サイクルの期間）にある
時オンされる。それ以外の時はトランジスタ29はオフさ
れる。
びデータ信号123が論理１にある時にオンされる。さら
に、トランジスタ29は、リフレッシュＢ信号121が、論
理０（すなわちリフレッシュ・サイクルの期間）にある
時オンされる。それ以外の時はトランジスタ29はオフさ
れる。
論理ゲート27と論理ゲート28は、トランジスタ30がオ
ンされ、ビットライン15をグランド14に接続した時に制
御される。読み取りB/書き込み信号122が論理１にあ
り、データ信号123が論理０にあり、リフレッシュＢ信
号121が論理１ある時、トランジスタ30はオンされ
る。。それ以外の時は、トランジスタ30はオフされる。
ンされ、ビットライン15をグランド14に接続した時に制
御される。読み取りB/書き込み信号122が論理１にあ
り、データ信号123が論理０にあり、リフレッシュＢ信
号121が論理１ある時、トランジスタ30はオンされ
る。。それ以外の時は、トランジスタ30はオフされる。
トランジスタ36のゲート38が論理０にある時、トラン
ジスタ36はビットＢライン16をパワー信号40に接続す
る。同様に、トランジスタ37のゲート39が論理１にある
時、トランジスタ37はビットＢライン16をグランド14に
接続する。
ジスタ36はビットＢライン16をパワー信号40に接続す
る。同様に、トランジスタ37のゲート39が論理１にある
時、トランジスタ37はビットＢライン16をグランド14に
接続する。
論理ゲート31、論理ゲート32、論理ゲート33および論
理ゲート34は、トランジスタ36がオンされ、ビットＢラ
イン16をパワー信号40に接続した時に制御する。読み取
りB/書き込み信号122が論理１にあり、データ信号123が
論理０にある時、トランジスタ36はオンされる。さら
に、リフレッシュＢ信号121が論理０（すなわちリフレ
ッシュ・サイクルの期間）にある時、トランジスタ36
は、オンされる。それ以外の時は、トランジスタ36はオ
フされる。
理ゲート34は、トランジスタ36がオンされ、ビットＢラ
イン16をパワー信号40に接続した時に制御する。読み取
りB/書き込み信号122が論理１にあり、データ信号123が
論理０にある時、トランジスタ36はオンされる。さら
に、リフレッシュＢ信号121が論理０（すなわちリフレ
ッシュ・サイクルの期間）にある時、トランジスタ36
は、オンされる。それ以外の時は、トランジスタ36はオ
フされる。
論理ゲート33と論理ゲート35は、トランジスタ37がオ
ンされ、ビットＢライン16をグランド14に接続する時、
制御する。読み取りB/書き込み信号122が論理１あり、
データ信号123が論理１にあり、リフレッシュＢ信号121
が論理１にある時、トランジスタ37はオンされる。それ
以外の時はトランジスタ37はオフされる。
ンされ、ビットＢライン16をグランド14に接続する時、
制御する。読み取りB/書き込み信号122が論理１あり、
データ信号123が論理１にあり、リフレッシュＢ信号121
が論理１にある時、トランジスタ37はオンされる。それ
以外の時はトランジスタ37はオフされる。
図３は、ワードライン90、ワードライン91、ワードラ
イン92およびワードライン93の信号値を制御する論理回
路構成部の概略図である。メモリ・セルから読み込みそ
して書き込むすなわちリフレッシュすることを目的と
し、図１に示されたような４−トランジスタメモリ・セ
ルを選択するためにワードライン90〜93は使用される。
イン92およびワードライン93の信号値を制御する論理回
路構成部の概略図である。メモリ・セルから読み込みそ
して書き込むすなわちリフレッシュすることを目的と
し、図１に示されたような４−トランジスタメモリ・セ
ルを選択するためにワードライン90〜93は使用される。
ワードアドレスは、A0アドレスライン42とA1アドレス
ライン44に置かれる。逆ワードアドレスは逆A0アドレス
ライン43と逆アドレスラインA145に置かれる。各ワード
ライン90〜93は、それらラインに関連した独自のアドレ
スを有している。
ライン44に置かれる。逆ワードアドレスは逆A0アドレス
ライン43と逆アドレスラインA145に置かれる。各ワード
ライン90〜93は、それらラインに関連した独自のアドレ
スを有している。
クロック信号141（図４、図５参照）はクロックライ
ン41に置かれる。クロック信号141は例えば、DRAMチッ
プが専用ピンを通じて受理するシステム・クロック信号
でもよい。リフレッシュＢ信号121はリフレッシュライ
ン21に置かれる。スタート信号148（図４、図５参照）
はスタートライン46に置かれる。スタート信号46が論理
１にある時、各ワードライン90〜93のワード信号は論理
０にある。スタート信号146が論理０にある時、ワード
ライン90〜93の信号はノーマル動作モードにある。
ン41に置かれる。クロック信号141は例えば、DRAMチッ
プが専用ピンを通じて受理するシステム・クロック信号
でもよい。リフレッシュＢ信号121はリフレッシュライ
ン21に置かれる。スタート信号148（図４、図５参照）
はスタートライン46に置かれる。スタート信号46が論理
１にある時、各ワードライン90〜93のワード信号は論理
０にある。スタート信号146が論理０にある時、ワード
ライン90〜93の信号はノーマル動作モードにある。
シフト・レジスタは、１ビットシフタ50、１ビットシ
フタ51、１ビットシフタ52、および１ビットシフタ53か
ら成る。１ビットシフタ50はシフト出力60を有する。１
ビットシフタ51はシフト出力61を有する。１ビットシフ
タ52はシフト出力62を有する。１ビットシフタ53はシフ
ト出力63を有する。論理０はシフト出力60〜63のうちの
ひとつの出力に置かれる。論理１はそれ以外のシフト出
力60〜63のそれぞれに置かれる。１ビットシフタ50〜53
は、各々のクロック信号用の論理０の位置をシフトする
ために、クロック信号141に応答する。
フタ51、１ビットシフタ52、および１ビットシフタ53か
ら成る。１ビットシフタ50はシフト出力60を有する。１
ビットシフタ51はシフト出力61を有する。１ビットシフ
タ52はシフト出力62を有する。１ビットシフタ53はシフ
ト出力63を有する。論理０はシフト出力60〜63のうちの
ひとつの出力に置かれる。論理１はそれ以外のシフト出
力60〜63のそれぞれに置かれる。１ビットシフタ50〜53
は、各々のクロック信号用の論理０の位置をシフトする
ために、クロック信号141に応答する。
論理的な回路構成部は、各ワードライン90〜93に置か
れた信号を制御する。論理ゲート70、論理ゲート71、論
理ゲート72および論理ゲート73は、ワードライン90の信
号を選択する。論理ゲート74、論理ゲート75、論理ゲー
ト76および論理ゲート77は、ワードライン91の信号を選
択する。論理ゲート78、論理ゲート79、論理ゲート80お
よび論理ゲート81は、ワードライン92の信号を選択す
る。論理ゲート82、論理ゲート83、論理ゲート84および
論理ゲート85は、ワードライン93の信号を選択する。
れた信号を制御する。論理ゲート70、論理ゲート71、論
理ゲート72および論理ゲート73は、ワードライン90の信
号を選択する。論理ゲート74、論理ゲート75、論理ゲー
ト76および論理ゲート77は、ワードライン91の信号を選
択する。論理ゲート78、論理ゲート79、論理ゲート80お
よび論理ゲート81は、ワードライン92の信号を選択す
る。論理ゲート82、論理ゲート83、論理ゲート84および
論理ゲート85は、ワードライン93の信号を選択する。
各ワードラインの論理回路構成部はワードラインがア
ドレスライン42〜45によってアドレスされる時、論理１
にあるようにそのワードラインを選択する。ワードライ
ンに関連した１ビットシフタのシフト出力に論理０があ
る時に、ワードラインは、リフレッシュ・サイクルの期
間さらに選択される。
ドレスライン42〜45によってアドレスされる時、論理１
にあるようにそのワードラインを選択する。ワードライ
ンに関連した１ビットシフタのシフト出力に論理０があ
る時に、ワードラインは、リフレッシュ・サイクルの期
間さらに選択される。
例えば、スタートライン46のスタート信号146が論理
０にある間、各ワードライン90〜93の信号の値は以下の
ようになる。A0アドレスライン42およびA1アドレスライ
ン44が論理０にある時、ワードライン90は論理１にあ
る。さらに、１ビットシフタ50のシフト出力60が論理０
にあり、リフレッシュライン21のリフレッシュＢ信号12
1が論理０にある時、ワードライン90は論理１にある。
それ以外は、ワードライン90は論理０にある。
０にある間、各ワードライン90〜93の信号の値は以下の
ようになる。A0アドレスライン42およびA1アドレスライ
ン44が論理０にある時、ワードライン90は論理１にあ
る。さらに、１ビットシフタ50のシフト出力60が論理０
にあり、リフレッシュライン21のリフレッシュＢ信号12
1が論理０にある時、ワードライン90は論理１にある。
それ以外は、ワードライン90は論理０にある。
逆A0アドレスライン43とA1アドレスライン44が論理０
にある時、ワードライン91は論理１にある。さらに、１
ビットシフタ51のシフト出力61が論理０にあり、リフレ
ッシュライン21のリフレッシュＢ信号が論理０にある
時、ワードライン91は論理１にある。それ以外の時は、
ワードライン91は論理０にある。
にある時、ワードライン91は論理１にある。さらに、１
ビットシフタ51のシフト出力61が論理０にあり、リフレ
ッシュライン21のリフレッシュＢ信号が論理０にある
時、ワードライン91は論理１にある。それ以外の時は、
ワードライン91は論理０にある。
A0アドレスライン42および逆A1アドレスライン45が論
理０にある時、ワードライン92は論理１にある。さら
に、１ビットシフタ52のシフト出力62が論理０にあり、
リフレッシュライン21のリフレッシュＢ信号121が論理
０にある時、ワードライン92は論理１にある。それ以外
の時は、ワードライン90は論理０にある。
理０にある時、ワードライン92は論理１にある。さら
に、１ビットシフタ52のシフト出力62が論理０にあり、
リフレッシュライン21のリフレッシュＢ信号121が論理
０にある時、ワードライン92は論理１にある。それ以外
の時は、ワードライン90は論理０にある。
逆A0アドレスライン43および逆A1アドレスライン45が
論理０にある時、ワードライン93は論理１にある。さら
に、１ビットシフタ53のシフト出力63が論理０にあり、
リフレッシュライン21のリフレッシュＢ信号121が論理
０にある時、ワードライン93は論理１にある。それ以外
の時は、ワードライン90は論理０にある。
論理０にある時、ワードライン93は論理１にある。さら
に、１ビットシフタ53のシフト出力63が論理０にあり、
リフレッシュライン21のリフレッシュＢ信号121が論理
０にある時、ワードライン93は論理１にある。それ以外
の時は、ワードライン90は論理０にある。
図３では、２ビット・アドレスを使用してワードライ
ンを選択するための論理回路構成部が示されている。典
型的には、DRAM集積回路はさらに充分多くのワードライ
ンを有する。しかしながら、上述の２ビット・アドレス
の場合の論理回路構成部は、どんなサイズのDRAMにも容
易に適用できる。シフト・レジスタはすべてのワードラ
インの１ビットシフタを有するように拡張される。さら
に、１行以上のメモリ・セルを一度にリフレッシュした
い場合は、ひとつ以上の論理０がシフト・レジスタによ
って循環させられているように、付加論理Osを１ビット
シフタの出力に置いてもよい。
ンを選択するための論理回路構成部が示されている。典
型的には、DRAM集積回路はさらに充分多くのワードライ
ンを有する。しかしながら、上述の２ビット・アドレス
の場合の論理回路構成部は、どんなサイズのDRAMにも容
易に適用できる。シフト・レジスタはすべてのワードラ
インの１ビットシフタを有するように拡張される。さら
に、１行以上のメモリ・セルを一度にリフレッシュした
い場合は、ひとつ以上の論理０がシフト・レジスタによ
って循環させられているように、付加論理Osを１ビット
シフタの出力に置いてもよい。
図４は、図２に示された論理回路構成部のタイミング
図である。クロック信号141は例えば、DRAMチップが専
用ピンを通って受理するシステム・クロック信号でもよ
い。リフレッシュＢ信号121はクロック信号141の各サイ
クルの初期にリフレッシュ・サイクルの期間、論理０に
ある。50ナノセカンドのシステム・クロック・サイクル
の間、リフレッシュ・サイクルは例えば10ナノセカンド
でもよい。リフレッシュ・サイクルの期間、選択された
ワードラインを備えたメモリ・セルはリフレッシュされ
る。そのサイクルの残りの期間に、メモリ・セルが読み
出されたり書き込まれてもよい。
図である。クロック信号141は例えば、DRAMチップが専
用ピンを通って受理するシステム・クロック信号でもよ
い。リフレッシュＢ信号121はクロック信号141の各サイ
クルの初期にリフレッシュ・サイクルの期間、論理０に
ある。50ナノセカンドのシステム・クロック・サイクル
の間、リフレッシュ・サイクルは例えば10ナノセカンド
でもよい。リフレッシュ・サイクルの期間、選択された
ワードラインを備えたメモリ・セルはリフレッシュされ
る。そのサイクルの残りの期間に、メモリ・セルが読み
出されたり書き込まれてもよい。
例えば、信号のサンプル値が、“0"のデータ値がメモ
リ・セルに書き込まれる期間としてのクロック・サイク
ル110に対して与えられる。さらに、信号のサンプル値
が、“0"のデータ値がメモリ・セルに書き込まれる期間
としてのクロック・サイクル120に対して与えられる。
そして、信号のサンプル値が、“1"のデータ値がメモリ
・セルに書き込まれる期間としてのクロック・サイクル
130に対して与えられる。
リ・セルに書き込まれる期間としてのクロック・サイク
ル110に対して与えられる。さらに、信号のサンプル値
が、“0"のデータ値がメモリ・セルに書き込まれる期間
としてのクロック・サイクル120に対して与えられる。
そして、信号のサンプル値が、“1"のデータ値がメモリ
・セルに書き込まれる期間としてのクロック・サイクル
130に対して与えられる。
クロック・サイクル110の直前に、リフレッシュＢ信
号121は論理１にあって、メモリ・セルがリフレッシュ
されていないことを示す。データ信号123は論理０にあ
って、論理０は選択されたメモリ・セルに書き込まれる
準備ができていることを示す。読み取りB/書き込み信号
122は論理１にあって、書き込み動作が行なわれること
を示す。データ信号123、読み取りB/書き込み信号122、
およびリフレッシュＢ信号121の値に基づいて、図２に
示された論理回路構成部は論理０においてビット信号11
5を、論理１においてビットＢ信号を保持する。
号121は論理１にあって、メモリ・セルがリフレッシュ
されていないことを示す。データ信号123は論理０にあ
って、論理０は選択されたメモリ・セルに書き込まれる
準備ができていることを示す。読み取りB/書き込み信号
122は論理１にあって、書き込み動作が行なわれること
を示す。データ信号123、読み取りB/書き込み信号122、
およびリフレッシュＢ信号121の値に基づいて、図２に
示された論理回路構成部は論理０においてビット信号11
5を、論理１においてビットＢ信号を保持する。
クロック・サイクル110のリフレッシュ・セグメント1
17の期間、リフレッシュＢ信号121は論理０にある。そ
の後、図２に示された論理回路構成部は、ビット信号11
5とビットＢ信号116に論理１を置く。クロック・サイク
ル110のリフレッシュ・セグメント117の期間、メモリ・
セルは、ワードラインが論理１にあるすべての行におい
てリフレッシュされる。
17の期間、リフレッシュＢ信号121は論理０にある。そ
の後、図２に示された論理回路構成部は、ビット信号11
5とビットＢ信号116に論理１を置く。クロック・サイク
ル110のリフレッシュ・セグメント117の期間、メモリ・
セルは、ワードラインが論理１にあるすべての行におい
てリフレッシュされる。
リフレッシュ・セグメント117が完全な場合、リフレ
ッシュＢ信号121は論理１にある。その後、図２に示さ
れた論理回路構成部は、ビット信号115に論理０を、ビ
ットＢ信号116に論理１を置く。その後、クロック・サ
イクル110のセグメント118の期間、データは、ワードラ
インによって選択されたメモリ・セルの行に書かれる。
セグメント118の終わり頃、スタートライン46のスター
ト信号は論理１に引き上げられる。その後、読み取り／
書き込みライン22の読み取りB/書き込み信号122は、次
の動作のためにセット・アップされるよう変更されてよ
い。
ッシュＢ信号121は論理１にある。その後、図２に示さ
れた論理回路構成部は、ビット信号115に論理０を、ビ
ットＢ信号116に論理１を置く。その後、クロック・サ
イクル110のセグメント118の期間、データは、ワードラ
インによって選択されたメモリ・セルの行に書かれる。
セグメント118の終わり頃、スタートライン46のスター
ト信号は論理１に引き上げられる。その後、読み取り／
書き込みライン22の読み取りB/書き込み信号122は、次
の動作のためにセット・アップされるよう変更されてよ
い。
クロック・サイクル120の直前に、リフレッシュＢ信
号121は論理１にあり、メモリ・セルがリフレッシュさ
れていないことを示す。読み取りB/書き込み信号122は
論理０にあって読み取り動作が行なわれることを示す。
読み取りB/書き込み信号122とリフレッシュＢ信号121の
値に基づいて、図２に示された論理回路構成部はビット
信号115が論理０に、ビットＢ信号が論理１にとどまる
ことを可能にする。
号121は論理１にあり、メモリ・セルがリフレッシュさ
れていないことを示す。読み取りB/書き込み信号122は
論理０にあって読み取り動作が行なわれることを示す。
読み取りB/書き込み信号122とリフレッシュＢ信号121の
値に基づいて、図２に示された論理回路構成部はビット
信号115が論理０に、ビットＢ信号が論理１にとどまる
ことを可能にする。
クロック・サイクル127のリフレッシュ・セグメント1
20の期間、、リフレッシュＢ信号121は論理０にある。
その後、図２に示された論理回路構成部は、論理１をビ
ット信号115とビットＢ信号116に置く。クロック・サイ
クル120のリフレッシュ・セグメント127の期間、メモリ
・セルは、ワードラインが論理１にあるすべての行にお
いてリフレッシュされる。
20の期間、、リフレッシュＢ信号121は論理０にある。
その後、図２に示された論理回路構成部は、論理１をビ
ット信号115とビットＢ信号116に置く。クロック・サイ
クル120のリフレッシュ・セグメント127の期間、メモリ
・セルは、ワードラインが論理１にあるすべての行にお
いてリフレッシュされる。
リフレッシュ・セグメント127が完全な時、リフレッ
シュＢ信号121は論理１にある。その後、図２に示され
た論理回路構成部によって、ビット信号115とビットＢ
信号116の信号値が選択されたメモリ・セルの値によっ
て決定される。クロック・サイクル120のデータ・アク
セスセグメント128の期間、ビットＢ信号116は論理１に
とどまり、ビット信号115は論理０に返る。ビット信号1
15とビットＢ信号116の値は、選択されたメモリ・セル
によって蓄積された値を決定するために読まれてもよ
い。リフレッシュ・サイクルは、さらに読み取りサイク
ルのためにあらかじめ荷電する機能を有する。セグメン
ト118の終わり頃、スタートライン46のスタート信号146
は論理１に引き上げられる。その後、読み取り／書き込
みライン22の読み取りB/書き込み信号122は、次の動作
のためのセットアップのために変更されてもよい。
シュＢ信号121は論理１にある。その後、図２に示され
た論理回路構成部によって、ビット信号115とビットＢ
信号116の信号値が選択されたメモリ・セルの値によっ
て決定される。クロック・サイクル120のデータ・アク
セスセグメント128の期間、ビットＢ信号116は論理１に
とどまり、ビット信号115は論理０に返る。ビット信号1
15とビットＢ信号116の値は、選択されたメモリ・セル
によって蓄積された値を決定するために読まれてもよ
い。リフレッシュ・サイクルは、さらに読み取りサイク
ルのためにあらかじめ荷電する機能を有する。セグメン
ト118の終わり頃、スタートライン46のスタート信号146
は論理１に引き上げられる。その後、読み取り／書き込
みライン22の読み取りB/書き込み信号122は、次の動作
のためのセットアップのために変更されてもよい。
クロック・サイクル130の直前、リフレッシュＢ信号1
21は論理１にあり、メモリ・セルがリフレッシュされて
いないことを示す。データ信号123は論理１にあって、
論理１は選択されたメモリ・セルに書き込まれる準備が
できていることを示す。読み取りB/書き込み信号122は
論理１にあって、書き込み動作が行なわれ得ることを示
す。データ信号123、読み取りB/書き込み信号122、およ
びリフレッシュＢ信号121の値に基づいて、図２に示さ
れた論理回路構成部はビット信号115を論理０に、ビッ
トＢ信号を論理１に保持する。
21は論理１にあり、メモリ・セルがリフレッシュされて
いないことを示す。データ信号123は論理１にあって、
論理１は選択されたメモリ・セルに書き込まれる準備が
できていることを示す。読み取りB/書き込み信号122は
論理１にあって、書き込み動作が行なわれ得ることを示
す。データ信号123、読み取りB/書き込み信号122、およ
びリフレッシュＢ信号121の値に基づいて、図２に示さ
れた論理回路構成部はビット信号115を論理０に、ビッ
トＢ信号を論理１に保持する。
クロック・サイクル130のリフレッシュ・セグメント1
37の期間、リフレッシュＢ信号121は論理０にある。そ
の後、図２に示された論理回路構成部は、ビット信号11
5とビットＢ信号116に論理１を置く。クロック・サイク
ル130のリフレッシュ・セグメント137の期間、メモリ・
セルは、ワードラインが論理１にあるすべての行におい
てリフレッシュされる。
37の期間、リフレッシュＢ信号121は論理０にある。そ
の後、図２に示された論理回路構成部は、ビット信号11
5とビットＢ信号116に論理１を置く。クロック・サイク
ル130のリフレッシュ・セグメント137の期間、メモリ・
セルは、ワードラインが論理１にあるすべての行におい
てリフレッシュされる。
リフレッシュ・セグメント137が完全な時、リフレッ
シュＢ信号121は論理１にある。その後、図２に示され
た論理回路構成部はビット信号115に論理１を、ビット
Ｂ信号116に論理０を置く。クロック・サイクル110のセ
グメント118の期間、データは、ワードラインによって
選択されたメモリ・セルの行に書き込まれる。
シュＢ信号121は論理１にある。その後、図２に示され
た論理回路構成部はビット信号115に論理１を、ビット
Ｂ信号116に論理０を置く。クロック・サイクル110のセ
グメント118の期間、データは、ワードラインによって
選択されたメモリ・セルの行に書き込まれる。
図５は、図３に示された論理回路構成部のタイミング
図を示す。クロックサイクル110の期間、A0アドレスラ
イン42のA0アドレス信号142は論理０にあり、A1アドレ
スライン44のA1アドレス144は論理０にある。従って図
３に示された論理回路構成部はワードライン90のワード
信号190が論理１にあるようにワード信号190を選択す
る。ワードライン191のワード信号191は選択されず、ク
ロック・サイクル110の期間、ワード信号191は論理０に
ある。シフト出力60のシフト出力信号160と、シフト出
力61のシフト出力信号161は論理１にある。したがっ
て、クロックサイクル117のリフレッシュセグメント110
の期間、リフレッシュＢ信号121はワード信号190または
ワード信号191のどちらかが論理１に引き上げられない
ようにする。しかしながら、アドレスライン142と144は
ワードライン190が論理１にあるようにワードライン190
を選択したので、ワードライン190によって選択された
行のメモリ・セルは、リフレッシュされる。さらに、そ
の関連シフト出力が論理０にあるワードラインは、リフ
レッシュ・サイクル117の期間、さらにリフレッシュさ
れる。
図を示す。クロックサイクル110の期間、A0アドレスラ
イン42のA0アドレス信号142は論理０にあり、A1アドレ
スライン44のA1アドレス144は論理０にある。従って図
３に示された論理回路構成部はワードライン90のワード
信号190が論理１にあるようにワード信号190を選択す
る。ワードライン191のワード信号191は選択されず、ク
ロック・サイクル110の期間、ワード信号191は論理０に
ある。シフト出力60のシフト出力信号160と、シフト出
力61のシフト出力信号161は論理１にある。したがっ
て、クロックサイクル117のリフレッシュセグメント110
の期間、リフレッシュＢ信号121はワード信号190または
ワード信号191のどちらかが論理１に引き上げられない
ようにする。しかしながら、アドレスライン142と144は
ワードライン190が論理１にあるようにワードライン190
を選択したので、ワードライン190によって選択された
行のメモリ・セルは、リフレッシュされる。さらに、そ
の関連シフト出力が論理０にあるワードラインは、リフ
レッシュ・サイクル117の期間、さらにリフレッシュさ
れる。
クロック・サイクル120の期間、A0アドレス信号142は
論理１にあり、A1アドレス144は論理０にある。したが
って、図３に示された論理回路構成部はワード信号191
が論理１にあるようにワード信号191を選択する。シフ
ト出力信号161は論理０にあり、ワード信号191によって
選択されたメモリ・セルの行に沿ったメモリ・セルはリ
フレッシュ・サイクル127の期間、リフレッシュされる
ことを示す。ワードライン91はアドレス・ラインによっ
て選択されるので、リフレッシュ・サイクル127が完了
した後でも、ワード信号191は論理１にとどまる。
論理１にあり、A1アドレス144は論理０にある。したが
って、図３に示された論理回路構成部はワード信号191
が論理１にあるようにワード信号191を選択する。シフ
ト出力信号161は論理０にあり、ワード信号191によって
選択されたメモリ・セルの行に沿ったメモリ・セルはリ
フレッシュ・サイクル127の期間、リフレッシュされる
ことを示す。ワードライン91はアドレス・ラインによっ
て選択されるので、リフレッシュ・サイクル127が完了
した後でも、ワード信号191は論理１にとどまる。
クロック・サイクル130の期間、A0アドレス信号142は
論理０にあり、A1アドレス144は論理１にある。したが
って、図３に示された論理回路構成部はワード信号190
もワード信号191も論理１になるようにワード信号190、
191を選択する。シフト出力信号160は論理０にあり、ワ
ード信号190によって選択されたメモリ・セルの行に沿
ったメモリ・セルは、リフレッシュされることを示す。
したがって、リフレッシュ・サイクル137の期間、ワー
ド信号190は論理１にあり、これにより、ワードライン9
0によって選択された行のメモリ・セルがリフレッシュ
される。しかしながら、ワードライン90はアドレス・ラ
インよって選択されないので、リフレッシュ・サイクル
が完了した後、ワード信号190は論理０に戻る。
論理０にあり、A1アドレス144は論理１にある。したが
って、図３に示された論理回路構成部はワード信号190
もワード信号191も論理１になるようにワード信号190、
191を選択する。シフト出力信号160は論理０にあり、ワ
ード信号190によって選択されたメモリ・セルの行に沿
ったメモリ・セルは、リフレッシュされることを示す。
したがって、リフレッシュ・サイクル137の期間、ワー
ド信号190は論理１にあり、これにより、ワードライン9
0によって選択された行のメモリ・セルがリフレッシュ
される。しかしながら、ワードライン90はアドレス・ラ
インよって選択されないので、リフレッシュ・サイクル
が完了した後、ワード信号190は論理０に戻る。
図４と図５のタイミング図は本発明の好ましい実施例
のタイミングが通覧できるように示されている。当該技
術で理解されているように、信号がラインにとどまるた
めに必要な時間を考慮に入れるために、そして信号のセ
ットアップのための時間を与えるために、信号のタイミ
ングが典型的にわずかに調節される。例えば、図４と図
５において、リフレッシュＢ信号121の落下縁はクロッ
ク信号141の上昇縁からわずかに典型的に遅らせられ
る。同様に、例えば、クロック信号141を逆にしてわず
かに遅らせることによって、スタートライン46のスター
ト信号146は引き出される。
のタイミングが通覧できるように示されている。当該技
術で理解されているように、信号がラインにとどまるた
めに必要な時間を考慮に入れるために、そして信号のセ
ットアップのための時間を与えるために、信号のタイミ
ングが典型的にわずかに調節される。例えば、図４と図
５において、リフレッシュＢ信号121の落下縁はクロッ
ク信号141の上昇縁からわずかに典型的に遅らせられ
る。同様に、例えば、クロック信号141を逆にしてわず
かに遅らせることによって、スタートライン46のスター
ト信号146は引き出される。
本発明の好ましい実施例は、データ・アクセスがすべ
てのクロック・サイクルで実行されるという仮定で述べ
られた。しかしながら、通常の動作では、データ・アク
セスは、一般的にすべてのクロック・サイクルで実行さ
れない。本発明のシステムは多くの方法でこのことを考
慮に入れることが可能である。例えば、データ・アクセ
スが必要とされないクロック・サイクルの期間、読み出
し動作はあらゆるアドレスで実行することができる。そ
して、次に、読み出されたデータは無視されてもよい。
すなわち、クロック・サイクルのデータ・アクセス・セ
グメントの期間、読み取りB/書き込み信号122は論理０
に置かれ、ワードライン90〜93は一定値に保持され、ビ
ットライン15とビットＢライン16に関する情報は、無視
されるか廃棄される。
てのクロック・サイクルで実行されるという仮定で述べ
られた。しかしながら、通常の動作では、データ・アク
セスは、一般的にすべてのクロック・サイクルで実行さ
れない。本発明のシステムは多くの方法でこのことを考
慮に入れることが可能である。例えば、データ・アクセ
スが必要とされないクロック・サイクルの期間、読み出
し動作はあらゆるアドレスで実行することができる。そ
して、次に、読み出されたデータは無視されてもよい。
すなわち、クロック・サイクルのデータ・アクセス・セ
グメントの期間、読み取りB/書き込み信号122は論理０
に置かれ、ワードライン90〜93は一定値に保持され、ビ
ットライン15とビットＢライン16に関する情報は、無視
されるか廃棄される。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゴルソン スティーヴン イー アメリカ合衆国 マサチューセッツ 01741 カーライル サンセット ロー ド 33 (56)参考文献 特開 昭63−26897（ＪＰ，Ａ) 米国特許4831594（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/401 - 11/4099 ＷＰＩ（ＤＩＡＬＯＧ)
Claims (16)
- 【請求項１】複数のメモリ・セルに連結され、データア
クセスのために前記複数のメモリ・セルの第１のサブセ
ットを選択するためのアドレス選択手段（42、43、44、
45）と、 前記複数のメモリ・セルに連結され、リフレッシュされ
るために前記複数のメモリ・セルの第２のサブセットを
選択するためのリフレッシュ選択手段（21、50、51、5
2、53）と、から成り、 クロック・サイクル（110、120、130）を有するクロッ
ク信号（141）に呼応してリフレッシュされる複数のメ
モリ・セル（10−13）を有するランダム・アクセス・メ
モリにおいて、該ランダム・アクセス・メモリは、 前記複数のメモリ・セルに連結され、前記クロック・サ
イクルのリフレッシュ・セグメント（117）の期間、前
記アドレス選択手段によって選択された複数のメモリ・
セルの前記第１のサブセットに蓄積されたデータをリフ
レッシュし、前記クロック・サイクルのリフレッシュ・
セグメント（117）の期間、前記リフレッシュ選択手段
によって選択された複数のメモリ・セルの前記第２のサ
ブセットに蓄積されたデータをリフレッシュするための
リフレッシュ手段（121）、 から成ることを特徴とするランダム・アクセス・メモ
リ。 - 【請求項２】前記リフレッシュ選択手段はシフト・レジ
スタ（50、51、52、53）を有し、該シフト・レジスタに
蓄積されたデータは前記リフレッシュ選択手段によって
どのメモリ・セルが選択されるべきかを決定し、前記シ
フト・レジスタに蓄積されたデータは各クロック・サイ
クルごとにシフトされることを特徴とする請求項１に記
載のランダム・アクセス・メモリ。 - 【請求項３】複数のメモリ・セルが行に配列され、各行
は各行用のワードライン（90、91、92、93）に配置され
た信号によって選択され、 複数のメモリ・セルの第２のサブセットを含んでいる少
なくとも１行のワードラインを選択することによって、
リフレッシュ選択手段は複数のメモリ・セルの第２のサ
ブセットを選択し、 各々のワードラインに対して、シフト・レジスタは１ビ
ットシフタ（50、51、52、53）を有し、前記リフレッシ
ュ選択手段は前記ワードラインの１ビットシフタに蓄積
された値に基づいてワードラインを選択することを特徴
とする請求項２に記載のランダム・アクセス・メモリ。 - 【請求項４】複数のメモリ・セルが行と列とに配列さ
れ、各列のメモリ・セルはビット・ライン（15）とビッ
トＢライン（16）によってアクセスされ、 リフレッシュ手段が複数のメモリ・セルのビット・ライ
ンとビットＢラインに連結され、クロック・サイクルの
リフレッシュ・セグメントの期間、リフレッシュ信号
（121）をすべてのビット・ラインとビットＢラインに
置くことを特徴とする請求項１ないし３のいずれかに記
載のランダム・アクセス・メモリ。 - 【請求項５】クロック・サイクルのリフレッシュ・セグ
メント（117）の後に、ワード選択手段は、データ・ア
クセスのために前記第１のサブセットのワードラインの
みが選択されることを特徴とする請求項３または４に記
載のランダム・アクセス・メモリ。 - 【請求項６】クロック・サイクルの第２のセグメント
（118）の期間、データ・アクセスは複数のメモリ・セ
ルの第１のサブセットで実行されることを特徴とする請
求項１ないし５のいずれかに記載のランダム・アクセス
・メモリ。 - 【請求項７】複数のメモリ・セルのビット・ラインとビ
ットＢラインに連結され、クロック・サイクルのデータ
・アクセス・セグメントの期間、ビット・ラインとビッ
トＢラインを制御するための読み／書き信号供給手段
（22）からさらに成ることを特徴とする請求項４に記載
のランダム・アクセス・メモリ。 - 【請求項８】クロック・サイクル（110、120、130）が
ランダム・アクセス・メモリの外部に生成されることを
特徴とする請求項１ないし７のいずれかに記載のランダ
ム・アクセス・メモリ。 - 【請求項９】クロック・サイクル（110、120、130）
が、ランダム・アクセス・メモリを有する計算システム
のシステム・クロックから生成されることを特徴とする
請求項１ないし８のいずれかに記載のランダム・アクセ
ス・メモリ。 - 【請求項１０】（ａ）データ・アクセスのために複数の
メモリ・セルの第１のサブセットを選択するステップ
と、 （ｂ）リフレッシュのために複数のメモリ・セルの第２
のサブセットを選択するステップと、から成り、 クロック・サイクルを有するクロック信号（141）に呼
応するランダム・アクセス・メモリにおける複数のメモ
リ・セルをリフレッシュするための方法において、該方
法は、 （ｃ）クロック・サイクルのセグメント（117）の期
間、ステップ（ａ）において選択された複数のメモリ・
セルの第１サブセットをリフレッシュし、ステップ
（ｂ）において選択された複数のメモリ・セルの第２の
サブセットをリフレッシュするステップ、 から成ることを特徴とするもの。 - 【請求項１１】（ｄ）クロック信号（141）の各クロッ
ク・サイクル（110、120、130）の前に、複数のメモリ
・セルの第２のサブセットとなるように複数のメモリ・
セルの新しいサブセットを選択するステップ、からさら
に成ることを特徴とする請求項10に記載の方法。 - 【請求項１２】ステップ（ｄ）はシフト・レジスタ（5
0、51、52、53）においてデータをシフトすることによ
って実行されることを特徴とする請求項11に記載の方
法。 - 【請求項１３】複数のメモリ・セルは行に配列され、各
行はその行のワードライン（９）に置かれた信号によっ
て選択され、ステップ（ｂ）は、複数のメモリ・セルの
第２のサブセットを含んでいる少なくとも１行のワード
ラインを選択すること、から成ることを特徴とする請求
項10ないし12のいずれかに記載の方法。 - 【請求項１４】（ｅ）前記ランダム・アクセス・メモリ
の外部にクロック信号（141）を生成するステップ、か
らさらに成ることを特徴とする請求項10ないし13のいず
れかに記載の方法。 - 【請求項１５】ステップ（ｄ）において、クロック信号
（141）はランダム・アクセス・メモリを有する計算シ
ステムのシステム・クロックから生成されることを特徴
とする請求項11に記載の方法。 - 【請求項１６】リフレッシュはクロック・サイクルのリ
フレッシュ・セグメント（117、127、137）の期間にあ
ることを特徴とする請求項10ないし15のいずれかに記載
の方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US631,618 | 1990-12-21 | ||
| US07/631,618 US5193072A (en) | 1990-12-21 | 1990-12-21 | Hidden refresh of a dynamic random access memory |
| PCT/EP1991/002386 WO1992011638A2 (en) | 1990-12-21 | 1991-12-10 | Hidden refresh of a dynamic random access memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06503914A JPH06503914A (ja) | 1994-04-28 |
| JP3140461B2 true JP3140461B2 (ja) | 2001-03-05 |
Family
ID=24532007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04500385A Expired - Fee Related JP3140461B2 (ja) | 1990-12-21 | 1991-12-10 | ランダム・アクセス・メモリ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5193072A (ja) |
| EP (1) | EP0563082B1 (ja) |
| JP (1) | JP3140461B2 (ja) |
| KR (1) | KR930703684A (ja) |
| DE (1) | DE69104498T2 (ja) |
| WO (1) | WO1992011638A2 (ja) |
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1991
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