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JP3171240B2 - 抵抗素子、それを用いた半導体装置およびこれらの製造方法 - Google Patents

抵抗素子、それを用いた半導体装置およびこれらの製造方法

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JP3171240B2
JP3171240B2 JP00480998A JP480998A JP3171240B2 JP 3171240 B2 JP3171240 B2 JP 3171240B2 JP 00480998 A JP00480998 A JP 00480998A JP 480998 A JP480998 A JP 480998A JP 3171240 B2 JP3171240 B2 JP 3171240B2
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NEC Corp
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  • Semiconductor Memories (AREA)
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  • Non-Adjustable Resistors (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、抵抗素子に関し、
特にフリップフロップ回路を用いたスタティック・ラン
ダム・アクセス・メモリ（以下、ＳＲＡＭと記す）にお
いてＭＯＳＦＥＴや薄膜トランジスタと共に用いられる
高抵抗負荷等の抵抗素子、およびそれを用いた半導体装
置に関する。
【０００２】
【従来の技術】まず、図１にＳＲＡＭセルの回路図を示
す。このＳＲＡＭセルの回路は、トランスファトランジ
スタＴａ１、Ｔａ２及びドライバトランジスタＴｄ１、
Ｔｄ２及び負荷素子Ｒ１、Ｒ２及びビット線ＢＬ１、Ｂ
Ｌ２及びワード線ＷＬ１、ＷＬ１’及び電源線Ｖｃｃ及
び接地線Ｖｓｓからなるフリップ・フロップ回路を構成
している。
【０００３】一般に図１に示すＳＲＡＭは、マトリクス
状に複数個配置され、ワード線ＷＬで行方向のセルが選
択され、ビット線ＢＬで列方向のセルが選択され、その
交点に位置するセルの記憶情報が読み書きされるように
なっている。ここで、ワード線ＷＬ１、ＷＬ１’は、同
一のワード線ドライバ（不図示）につながって同一の信
号が供給される。
【０００４】次に、ワード線ＷＬ１がＨレベルになり、
図１に示すセルが選択され、このセルに記憶された情報
を読み出す場合の動作を説明する。いま交点Ｄ１がＨレ
ベルで、交点Ｄ２がＬレベルになっているとする。交点
Ｄ１がＨレベルであると、ドライバトランジスタＴｄ２
はＯＮになり、抵抗Ｒ２に電流が流れて交点Ｄ２がＬレ
ベルになる。これがドライバトランジスタＴｄ１のゲー
トに入力され、トランジスタＴｄ１はＯＦＦ状態になる
ので、抵抗Ｒ１には電流が流れず交点Ｄ１はＨレベルに
なる。このようにフリップフロップ回路は第１の安定状
態になっている。
【０００５】ワード線ＷＬ１がＨレベルになっている
と、トランスファトランジスタＴａ１、Ｔａ２はＯＮに
なり、交点Ｄ１、Ｄ２のレベルがビット線ＢＬ１，ＢＬ
２にそれぞれ出力され、図示しないセンスアンプやドラ
イバアンプを通して外部に出力される。
【０００６】近年、記憶容量がますます大規模化し、ビ
ット線ＢＬは長くなる傾向にある。ビット線ＢＬが長く
なると信号が伝搬する時間が長くなるだけでなく、配線
抵抗や寄生容量も増加するので読み書きに要する時間が
一層長くなってしまう。
【０００７】図１に示した負荷素子Ｒ１、Ｒ２は、従来
Ｖｃｃ配線の一部の直線部分に設けられていたが、ビッ
トラインＢＬ１、ＢＬ２を短くして配線抵抗を低減する
目的や、調整しうる負荷抵抗値の幅を広げる目的等のた
めに、Ｖｃｃ配線を屈曲させ、なおかつこの屈曲部に負
荷素子を設けることが求められている。
【０００８】図１６に、負荷素子を含むＶｃｃ配線部分
を示した。このように、Ｖｃｃからシェアドコンタクト
ＳＣ１、ＳＣ２（それぞれＤ２、Ｄ１と接続してい
る。）に至る配線が屈曲しており、屈曲部分に負荷素子
Ｒ１、Ｒ２が形成されている。
【０００９】このようなパターンの負荷素子Ｒ１、Ｒ２
の形成は、例えば特開平９−２１９４９４号公報に記載
されている方法を適用して行うことができる。
【００１０】例えば、図１７に示すＶｃｃ配線パターン
を高抵抗の半絶縁性ポリシリコン層１１で形成した後、
図１８に示すように負荷素子Ｒ１、Ｒ２となる部分をフ
ォトレジスト１２（１２ａ、１２ｂ）でマスクし、マス
クされていない部分にイオン注入して低抵抗化する。そ
うすると、マスクされた部分は高抵抗のまま残るので負
荷素子とし働き、低抵抗化された部分は通常の配線とし
て機能する。
【００１１】しかし、図１６に示されるような低抵抗部
分と高抵抗部分との境界が、配線に対して直交するよう
なパターンを形成しようとすると、目ずれが生じたとき
に、高抵抗部の長さが変化するために正確な抵抗値が得
られない問題があった。図１８中の１２ａは正規の位置
のフォトレジストパターンを示し、１２ｂは目ずれが生
じたときのフォトレジストパターンを示したものであ
る。フォトレジストパターン１２ａと１２ｂによって半
絶縁性ポリシリコン層１１の配線が覆われる長さを比較
すると明らかなように、負荷素子Ｒ２を形成する方のフ
ォトレジストパターンが右下側、右側および下側にずれ
ると負荷素子Ｒ２の抵抗値が低下し、左上側、左側およ
び上側にずれると抵抗が増加する。
【００１２】また、抵抗が単に変動するばかりでなく、
このフリップ・フロップ回路のようにＲ１とＲ２が対に
なる場合には、一方の抵抗値が大きくなるような目ずれ
が起きたときは他方の抵抗値が小さくなるために、対に
なる抵抗同士のバランスが極めて悪くなる問題があっ
た。このため、メモリセルを構成するフリップフロップ
回路の対称性が悪くなり、第１の安定状態から第２の安
定状態への書き換えが難しくなったり、外乱で第２の安
定状態から第１の安定状態へ変わってしまうなどの問題
があった。
【００１３】また、フリップフロップ回路では、負荷素
子Ｒ１またはＲ２のいずれか一方に必ず電流が流れる構
成になっている。この電流値は負荷素子Ｒ１、Ｒ２の抵
抗値で決まり、抵抗値が小さいほどフリップフロップ回
路に流れる電流は大きくなる。一つのＳＲＡＭ当たりの
電流量のばらつきが小さくても、記憶容量が大きいとＳ
ＲＡＭ全体の消費電流のばらつきは大きくなってしま
う。抵抗値がばらついても消費電流の製品規格を満たす
ようにするためには、抵抗値を予め大きく設定しておか
なければならない。しかし、負荷素子Ｒ１、Ｒ２を大き
くしすぎると、スタンバイ特性やα線に対するソフトエ
ラー率が悪くなり、さらに製造工程におけるマージンが
減少し、歩留まりや生産性が低下する問題があった。
【００１４】このように、ビット線の長さを短くしつ
つ、抵抗値のばらつきを如何に少なくするかが重要な問
題となってきている。
【００１５】
【発明が解決しようとする課題】本発明は、このような
従来の問題点に鑑みてなされたものであり、製造工程に
おいて、多少のマスク目ずれが生じても安定した抵抗値
が得られる抵抗素子、それを用いた半導体装置、および
それらの製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明は、屈曲角θを持
つ屈曲部を有し、この屈曲部を含む領域に設けられた高
抵抗部と、低抵抗部とからなる配線層で形成された抵抗
素子において、前記低抵抗部と高抵抗部との境界が、前
記屈曲角θの２等分線に対して概ね平行の直線となって
いることを特徴とする抵抗素子に関する。
【００１７】また、本発明は、屈曲角θの屈曲部を有
し、この屈曲部を含む領域に設けられた高抵抗部と、低
抵抗部とからなる配線層で形成された抵抗素子の製造方
法において、基板上に全面に低抵抗材料膜を形成する工
程と、後に形成される配線層の屈曲部を含む領域に開口
を有し、この開口が配線層パターン横切る線が、屈曲角
θの２等分線に対して概ね平行の直線になるマスクを形
成する工程と、このマスク開口から露出した前記低抵抗
材料膜をエッチングする工程と、引き続き全面に高抵抗
材料膜を形成する工程と、前記低抵抗材料膜および高抵
抗材料膜をパターニングして配線構造を形成する工程と
を有することを特徴とする抵抗素子の製造方法に関す
る。
【００１８】また、本発明は、屈曲角θの屈曲部を有
し、この屈曲部を含む領域に設けられた高抵抗部と、低
抵抗部とからなる配線層で形成された抵抗素子の製造方
法において、基板上に全面に低抵抗材料膜を形成する工
程と、この低抵抗材料膜を形状加工して、配線層を形成
する工程と、この配線層の屈曲部を含む領域に開口を有
し、配線層パターン横切る線が、屈曲角θの２等分線に
対して概ね平行の直線になるマスクを形成する工程と、
このマスク開口から露出した前記低抵抗材料膜で形成さ
れた配線層をエッチングする工程と、この工程により、
除去された配線層を少なくとも覆うように高抵抗材料膜
を用いて配線層を形成する工程とを有することを特徴と
する抵抗素子の製造方法に関する。
【００１９】また、本発明は、屈曲角θを持つ屈曲部を
有し、この屈曲部を含む領域に設けられた高抵抗部と、
低抵抗部とからなる配線層で形成された抵抗素子の製造
方法において、基板上に全面に高抵抗材料膜を形成する
工程と、後に形成される配線層の屈曲部を含む領域を覆
い、配線層パターンを横切る線が、屈曲角θの２等分線
に対して概ね平行の直線になるマスクを形成する工程
と、このマスクを用いて高抵抗材料膜を低抵抗化する工
程とを有することを特徴とする抵抗素子の製造方法に関
する。
【００２０】また、本発明は、屈曲角θを持つ屈曲部を
有し、この屈曲部を含む領域に設けられた高抵抗部と、
低抵抗部とからなる配線層で形成された抵抗素子の製造
方法において、基板上に全面に高抵抗材料膜を形成する
工程と、この高抵抗材料膜を形状加工して、配線層を形
成する工程と、この配線層の屈曲部を含む領域を覆い、
配線層パターン横切る線が、屈曲角θの２等分線に対し
て概ね平行の直線になるマスクを形成する工程と、この
マスクを用いてマスクで覆われていない部分の高抵抗材
料膜を低抵抗化する工程とを有することを特徴とする抵
抗素子の製造方法に関する。
【００２１】
【００２２】
【発明の実施の形態】本発明では、図２に示すように、
配線２０に高抵抗部２１が屈曲部を含む領域に設けられ
ている。本発明において、屈曲部とは図２（ａ）のよう
に、必ずしも一回だけ曲がっている場合だけではなく、
図２（ｂ）、（ｃ）に示すように、２回以上曲がってい
てもよい。即ち、高抵抗部２１が形成される領域内２１
ａで屈曲部が含まれていればよく、図２（ａ）〜（ｃ）
で、高抵抗部２１を挟む低抵抗部２２ａと２２ｂが、図
３に示すように屈曲角θをなすように曲がっている場合
も含むものである。また、低抵抗部２２ａ、２２ｂは、
配線の都合上折れ曲がって配線されることがあるが、本
発明でいう屈曲角θは、高抵抗部が形成される領域２１
ａに直近する低抵抗部のなす角度をいう。
【００２３】図４は、図２（ａ）に示した配線の高抵抗
部２１と低抵抗部２２ａ、２２ｂおよび境界２３の位置
関係を示す図である。本発明では、高抵抗部２１の両側
に配置される低抵抗部２２ａと２２ｂのなす屈曲角θの
２等分線２５に対して、境界２３が、概ね平行になるよ
うに配置されている。
【００２４】本発明は図４に示すように、θが９０°で
ある場合に、最も効果が大きいが、図５に示すようにθ
が鈍角である場合にも適用することが可能であり、同様
に低抵抗部２２ａと２２ｂのなす屈曲角θの２等分線２
５に対して、境界２３が、概ね平行になるように配置さ
れる。θが鋭角の場合にも同様に適用することが可能で
ある。
【００２５】また、境界２３と２等分線２５は、なるべ
く平行になるように形成する。例えば±１０°以内であ
れば通常の目的では許容することができるが、好ましく
は±５°以内である。
【００２６】また、本発明において抵抗素子が形成され
る基板とは、抵抗素子が使用される用途によって適宜選
択されるものであり、本発明の抵抗素子が半導体装置に
用いられる場合は通常半導体基板であり、その半導体基
板にはＦＥＴ、トランジスタ、その他の半導体素子、層
間絶縁膜等が形成されていてもよい。また、本発明は、
セラミック基板やプリント配線基板上に印刷形成される
抵抗素子にも適用することができる。
【００２７】本発明の構成により、マスクパターンの目
ずれが生じた場合でも、抵抗値の変動を最小に抑えるこ
とができる。図２〜図５では、単独の抵抗素子を示した
が、２個の抵抗素子が対になる場合、または複数の抵抗
素子を並べて使用する場合等において、各抵抗素子間の
抵抗のばらつきを最小にすることができる。
【００２８】本発明の抵抗素子が用いられる半導体装置
としては、２つの抵抗素子を対で用いるフリップ・フロ
ップ回路で構成されたＳＲＡＭ、差動増幅器、抵抗の配
列を用いるＤ−Ａ変換素子等に幅広く用いることができ
る。
【００２９】
【実施例】［実施例１］本発明の抵抗素子を負荷として
用いたフリップ・フロップ回路で構成されたＳＲＡＭに
ついて、図６において、配線の屈曲に合わせたＸ１−Ｘ
２に沿った断面を展開した図を用いて説明する。
【００３０】まず、図７（ａ）に示すように、半導体基
板１上に素子分離領域となるフィールド酸化膜２を２０
０〜５００ｎｍ形成する。
【００３１】次に、図７（ｂ）に示すようにゲート酸化
膜３となるシリコン酸化膜を３〜１０ｎｍ形成し、続い
てトランジスタＴｄ１のゲート電極４−１および配線４
−２となる例えばポリシリコン膜と高融点シリサイド膜
とを積層した膜を５０〜３００ｎｍ堆積する。続いて、
ポリシリコン膜と高融点シリサイド膜とを積層した膜を
リソグラフィー技術とエッチング技術を用いてゲート電
極４−１と配線４−２を形成する。その後、不純物イオ
ンを注入し、ソースやドレイン領域となる拡散層Ｄ１、
Ｄ２、Ｓ１を形成する。尚、Ｄ１、Ｄ２、Ｓ１は、図１
に示す点と対応している。
【００３２】次に、図７（ｃ）に示すように層間絶縁膜
５を形成し、リソグラフィー技術とエッチング技術を用
いてシェアドコンタクト６を開口する。これは、図１の
ＳＣ１に対応する。
【００３３】次に、図８（ｄ）に示すように電源線とな
る配線を形成するために、低抵抗材料膜として全面にＰ
またはＡｓがドープされたポリシリコン膜７を３０〜１
００ｎｍ堆積する。ＰまたはＡｓのドープの方法は、Ｃ
ＶＤ法によってポリシリコン膜の成長時に同時にドープ
する方法であっても、ノンドープのポリシリコン膜を堆
積した後にイオン注入法によってドープする方法であっ
てもいずれでもよい。また、ポリシリコン膜７中のＰま
たはＡｓの不純物濃度は１×１０19〜１×１０22ａｔｍ
／ｃｍ3にする。続いて、ポリシリコン膜７を加工する
ためのマスクとしてマスク開口２７を有するフォトレジ
スト８を形成する。
【００３４】図１２は、このフォトレジスト８の平面図
を示したものであり、さらに詳細には図１３に示すよう
に、後の工程で形状が整えられて形成される配線２０に
対して、開口２７の端が交わる線２６が、配線の屈曲角
θの２等分線２５に対してなるべく平行になるようにマ
スクを形成する。ここでマスク開口の形状は、図１２、
１３で示した長方形である必要はなく、線２６が２等分
線２５に対して所望の角度を満たしていれば、どのよう
な多角形であってもよい。
【００３５】次に、開口２７から露出しているポリシリ
コン膜７をエッチングし、その後、フォトレジスト８を
除去して図８（ｅ）までの構造を得る。
【００３６】次に、図９（ｆ）に示すように、高抵抗材
料膜として全面にポリシリコン膜またはＳＩＰＯＳ膜９
を２０〜１５０ｎｍ堆積する。このＳＩＰＯＳ膜（半絶
縁性ポリシリコン膜、Semi-Insulating Polycrystallin
e Silicon）は、ＣＶＤ法にてＳｉＨ4とＮ2Ｏとの混合
ガスを用いて形成することができる。その後、フォトレ
ジスト１０を用いて、ポリシリコン膜７、７ａ、７ｂ、
ポリシリコン膜またはＳＩＰＯＳ膜９を最終的な配線形
状に加工する。このときのフォトレジスト１０の平面図
は、図１４に示す通りであり、この図のように配線の屈
曲角が９０°で、配線と開口の端が４５°で交わる場合
には、フォトレジスト１０に対する前記のフォトレジス
ト８の位置が、正規の相対位置である８ａにあっても、
目ずれしたときの相対位置である８ｂにあっても、マス
ク開口によって区切られる配線の長さが同一であること
がわかる。即ち、得られる抵抗素子の抵抗値に変動がな
いことがわかる。
【００３７】尚、屈曲角が９０°でない場合であって
も、配線の屈曲角θの２等分線２５に対してなるべく平
行になるようにマスクを形成することで、抵抗素子の変
動を最小限に抑えることができる。また、完全に平行で
なくとも例えば、平行から±１０°以内であれば通常の
目的では許容することができるが、好ましくは±５°以
内である。
【００３８】次に、図９（ｇ）に示すように、フォトレ
ジスト１０を除去して、本実施例のＳＲＡＭを完成す
る。
【００３９】この実施例では、低抵抗部はポリシリコン
膜７ａ、７ｂとポリシリコン膜またはＳＩＰＯＳ膜９と
が積層されており、高抵抗部はポリシリコン膜またはＳ
ＩＰＯＳ膜９が単層となっている。
【００４０】この実施例で、配線幅を０．２５μｍ、高
抵抗部の長さを０．８μｍとしたところ、約１０11Ωの
抵抗素子が精度良く、ばらつきなく得られた。また、負
荷素子部分が屈曲しているためにＳＲＡＭのビットライ
ンの配線抵抗も問題とならず、さらに抵抗値のばらつき
を抑えることができるので、予め抵抗値を大きくしなく
ても消費電流の製品規格を満たすことができる。さら
に、スタンバイ特性やアルファ線によるソフトエラー率
も小さかった。
【００４１】この実施例では、高抵抗部分と低抵抗部分
を先に形成した後に配線の形状を形成したが、先に低抵
抗材料膜で配線形状を形成しておき、それからフォトレ
ジストを用いて屈曲部の配線を除去し、除去された部分
に再度高抵抗材料膜を形成して高抵抗部と低抵抗部から
なる配線を形成してもよい。
【００４２】［実施例２］本実施例では、実施例１と同
様に本発明の抵抗素子をＳＲＡＭに用いた場合をついて
説明する。図１０及び図１１は、製造工程を説明する図
であり、図６において、配線の屈曲に合わせたＸ１−Ｘ
２に沿った断面を展開した図である。
【００４３】まず、図７（ａ）〜（ｃ）に示すように実
施例１と同様に層間絶縁膜５まで形成した後、図１０
（ａ）に示すように、高抵抗材料膜として全面にポリシ
リコン膜またはＳＩＰＯＳ膜１１を３０〜１５０ｎｍ堆
積する。続いて、イオン注入のマスクとしてフォトレジ
スト１２を形成し、続いてＰまたはＡｓのイオン注入を
ドーズ量１×１０14〜１×１０16ａｔｍ／ｃｍ2で行
う。
【００４４】次に、図１０（ｂ）に示すように、フォト
レジスト１２を除去する。ＰまたはＡｓがイオン注入さ
れた部分であるポリシリコン膜またはＳＩＰＯＳ膜１１
ｂは低抵抗部となり、ＰまたはＡｓがイオン注入されて
いない部分であるポリシリコン膜またはＳＩＰＯＳ膜１
１ａは高抵抗部となる。
【００４５】次に、図１１（ｃ）に示すように、ポリシ
リコン膜またはＳＩＰＯＳ膜１１ａ、１１ｂを配線形状
に加工するためのマスクとなるフォトレジスト１３を形
成する。
【００４６】次に、図１１（ｄ）に示すように、ポリシ
リコン膜またはＳＩＰＯＳ膜１１ａ、１１ｂをエッチン
グした後、フォトレジスト１３を除去してＳＲＡＭを完
成する。
【００４７】ここで形成されたイオン注入されていない
ＳＩＰＯＳ膜１１ａとイオン注入されたＳＩＰＯＳ膜１
１ｂからなる配線パターンとフォトレジスト１２の相対
位置関係を図１５に示す。このように本実施例において
も、実施例１と同様にフォトレジスト１２（１２ａ、１
２ｂ）の端が配線パターンと交わる線が、配線の屈曲角
θの２等分線に対してなるべく平行になるように形成さ
れている。このため、フォトレジスト１２の正規の相対
位置である１２ａから目ずれが生じた場合の位置１２ｂ
にずれた場合でも、フォトレジストによって覆われる配
線長が同一であるので、抵抗素子の抵抗値に変動がな
く、また対になる抵抗素子間のばらつきも生じない。
【００４８】尚、この場合も実施例１と同様に、屈曲角
が９０°でない場合であっても、配線の屈曲角θの２等
分線２５に対してなるべく平行になるようにマスクを形
成することで、抵抗素子の変動を最小限に抑えることが
できる。また、完全に平行でなくとも例えば、平行から
±１０°以内であれば通常の目的では許容することがで
きるが、好ましくは±５°以内である。
【００４９】このようにして得られた抵抗素子を備えた
ＳＲＡＭは、実施例１と同様に優れた特性を示した。
【００５０】この実施例では、ポリシリコン膜またはＳ
ＩＰＯＳ膜１１にイオン注入した後に、エッチングして
配線形状を形成したが、先に配線形状を形成した後に、
低抵抗部となる個所の高抵抗材料膜をイオン注入により
低抵抗化してもよい。
【００５１】実施例１、２では、ＳＲＡＭの負荷素子と
して用いられる抵抗素子を例にとって説明したが、ＳＲ
ＡＭに限定されるものではなく、配線幅、高抵抗部の長
さ等は、目的の抵抗値に応じて適宜定めることができ
る。
【００５２】また、用いることができる材料も、抵抗素
子が使用される用途に合わせて適宜選択することが好ま
しく、実施例１では、低抵抗部を形成するための配線と
してドープしたポリシリコンを用いたが、他の用途で
は、例えばＡｌ等の金属等のその他の導電性材料を用い
ることもできる。さらに、実施例２におけるイオン注入
量も目的に合わせて適宜調整することができる。
【００５３】［実施例３］（参考例） この実施例は、本発明のさらに異なる形態であり、図１
９（ａ）、（ｂ）に示すように、配線２０が屈曲し、高
抵抗部２１を挟む低抵抗部２２ａと２２ｂが平行になる
ように構成される。この場合、高抵抗部２１と低抵抗部
２２ａ、２２ｂとの境界２３が、配線２０に対して図示
したように直角になるように形成されていても、斜めに
形成されていてもよい。
【００５４】この配線構造の製造は、実施例１または２
に準じて行うことができる。その場合、マスク境界２８
が配線２０のパターンを横切る線が、図示したように直
角になっていても、斜めになっていてもいずれでもよ
い。
【００５５】この実施例によれば、実施例１、２と同様
に狭い領域に、正確な抵抗値の抵抗素子を形成すること
ができる。
【００５６】［実施例４］実施例１または２の製造方法
が適用されるＳＲＡＭの構造は、特に限定はされるもの
ではないが、その１例を図２０から図２４を用いてさら
に詳細に説明する。
【００５７】図２０は、このＳＲＡＭ構造の一つのメモ
リセルを示す平面図であり、直線Ａ１−Ａ１’（この線
はビットコンタクトＢＣ２の中心を通る。）と直線Ａ２
−Ａ２’（この線はビットコンタクトＢＣ１の中心を通
る。）の間、および直線Ｂ１−Ｂ１’（この線はグラン
ドコンタクトＧＣ１の中心を通る。）と直線Ｂ２−Ｂ
２’（この線はビットコンタクトＧＣ２の中心を通
る。）の間で囲まれる長方形がメモリセル単位である。
そして、横方向にはこのメモリセル単位が多数個繰り返
されてセルが並び、上下縦方向では、隣接するセル同士
が反転対称形となるよう繰り返されてセルが並んでい
る。
【００５８】図２０において、電源線Ｖｃｃおよびそれ
につながる負荷素子Ｒ１、Ｒ２を斜線で示し、接地線Ｖ
ｓｓを太い実線で示し、記憶ノード拡散層Ｄ１、Ｄ２、
ソースＳ１、Ｓ２等の活性領域とフィールド酸化膜領域
を点線で示した。波線は隣接セルにつながっていること
を示す。
【００５９】このＳＲＡＭ構造では、ワード線ＷＬ１、
ＷＬ１’は、ビット線ＢＬ１、ＢＬ２に垂直な方向に２
本配置し、記憶ノード拡散層Ｄ１、Ｄ２はビット線ＢＬ
１、ＢＬ２に対し斜めに配置し、ワード線ＷＬ１、ＷＬ
１’とは垂直に交差するように途中からビット線ＢＬ
１、ＢＬ２と同一方向に配置する。また、ドライバトラ
ンジスタＴｄ１、Ｔｄ２は２本のワード線ＷＬ１とＷＬ
１’との間にビット線ＢＬ１、ＢＬ２と斜めに配置す
る。すなわち、この構造のメモリセルは、トランスファ
トランジスタＴａ１、Ｔａ２のチャネル方向とドライバ
トランジスタＴｄ１、Ｔｄ２のチャネル方向とが斜めに
配置され、ビット線とはドライバトランジスタのチャネ
ル方向が斜めに、トランスファトランジスタのチャネル
方向が平行に配置されている。また、ドライバトランジ
スタＴｄ１、Ｔｄ２及びトランスファトランジスタＴａ
１、Ｔａ２のゲートはソース、ドレインの間に配置す
る。
【００６０】次に図２１〜図２４を用いて下層側から説
明する。
【００６１】図２１には、活性領域、ゲート電極、グラ
ンドコンタクトＧＣ１、ＧＣ２シェアドコンタクトＳＣ
１、ＳＣ２、ビットコンタクトＢＣ１、ＢＣ２のそれぞ
れのパターンを示す。活性領域はワード線ＷＬ１、ＷＬ
１’の間で斜め、例えば４５度の角度で配置し、ワード
線ＷＬ１、ＷＬ１’と交差する部分は垂直に配置する。
ドライバトランジスタＴｄ１、Ｔｄ２のゲート電極は、
ワード線ＷＬ１とＷＬ１’との間に斜め、例えば４５度
の角度で活性領域と直交するように配置する。トランス
ファトランジスタＴａ１、Ｔａ２のゲート電極は、ワー
ド線ＷＬ１、ＷＬ１’である。グランドコンタクトＧＣ
１、ＧＣ２は、ドライバトランジスタＴｄ１、Ｔｄ２を
挟み記憶ノード拡散層Ｄ１、Ｄ２と反対側に配置する。
また、グランドコンタクトは、隣り合うセルと共通に使
用する。シェアドコンタクトＳＣ１、ＳＣ２は、ドライ
バトランジスタＴｄ１、Ｔｄ２のゲート電極がそれぞれ
相対する記憶ノード拡散層Ｄ２、Ｄ１まで延在し、ゲー
ト電極と記憶ノード拡散層Ｄ１、Ｄ２の両方に接続する
ように配置する。ビットコンタクトＢＣ１、ＢＣ２は、
ワード線ＷＬ１、ＷＬ１’を挟み記憶ノード拡散層Ｄ
ｌ、Ｄ２と反対側に配置する。
【００６２】図２２には、接地線Ｖｓｓのパターンを示
す。なお、図２２の接地線Ｖｓｓは、１層目の配線であ
るゲートの上に２層目の配線として用いた場合のパター
ンである。従って、接地線Ｖｓｓは、後工程で形成する
シェアドコンタクトＳＣ１、ＳＣ２及びビットコンタク
トＢＣ１、ＢＣ２から一定の距離を確保して配置する。
【００６３】図２３には、電源線Ｖｃｃ及び負荷素子Ｒ
１、Ｒ２のパターンを示す。電源線Ｖｃｃは、ワード線
と同一方向に、ビットコンタクトＢＣ１、ＢＣ２から一
定の距離を確保して配置する。本発明では、負荷素子Ｒ
１、Ｒ２は、電源線ＶｃｃとシェアドコンタクトＳＣ
１、ＳＣ２とを結ぶ配線の屈曲部を高抵抗とすることで
構成される。製造方法は、実施例１または実施例２に示
した方法に準じて行うことができる。
【００６４】また、本実施例では、高抵抗型ＳＲＡＭに
おける説明を記載したが、ＴＦＴ型ＳＲＡＭにおいても
同様に形成できる。
【００６５】図２４には、ビット線ＢＬ１、ＢＬ２のパ
ターンを示す。ビット線ＢＬ１、ＢＬ２は、ワード線Ｗ
Ｌ１、ＷＬ１’と垂直方向に２本配置する。
【００６６】この実施例のＳＲＡＭ構造では、ドライバ
トランジスタＴｄ１、Ｔｄ２をワード線ＷＬ１、ＷＬ
１’に対し斜めに配置し、ドライバトランジスタＴｄ
１、Ｔｄ２のチャネル方向がトランスファトランジスタ
Ｔａ１、Ｔａ２のチャネル方向に対して斜めに配置し、
且つドライバトランジスタＴｄ１、Ｔｄ２およびトラン
スファトランジスタＴａ１、Ｔａ２のゲートはソース、
ドレインに対して垂直に配置している。
【００６７】従って、縦横比の小さいセルレイアウトが
実現し、ビット線の長さを短くできるのでビット線容量
が低減し、また、重ね合わせの際の目ズレが生じてもメ
モリセル内のトランジスタのアンバランスが起こらない
ので動作上メモリセルの安定性が優れており、さらに負
荷抵抗Ｒ１、Ｒ２の抵抗値の正確でアンバランスがない
ので、ＳＲＡＭセルの最低動作電圧を減少させることが
できる。
【００６８】
【発明の効果】本発明によれば、製造工程において、多
少のマスク目ずれが生じても抵抗値の変動がほとんどな
く、多数の抵抗素子を同時に製造する場合でも抵抗素子
間のばらつきが小さい抵抗素子が得られる。
【００６９】また、この抵抗素子を用いたＳＲＡＭは、
負荷素子部分が屈曲しているためにＳＲＡＭのビットラ
インの配線抵抗も問題とならず、さらにスタンバイ特性
やアルファ線によるソフトエラー率も小さい。
【図面の簡単な説明】
【図１】ＳＲＡＭの回路を示す図である。
【図２】本発明の抵抗素子の屈曲部を示す図である。
【図３】本発明の抵抗素子の屈曲部を示す図である。
【図４】本発明の抵抗素子における屈曲角θ、高抵抗
部、低抵抗部およびその境界の位置関係を説明する図で
ある。
【図５】本発明の抵抗素子における屈曲角θ、高抵抗
部、低抵抗部およびその境界の位置関係を説明する図で
ある。
【図６】実施例１および２で説明したＳＲＡＭの負荷素
子が形成される配線を示す図である。
【図７】実施例１の製造工程を説明する工程断面図であ
る。
【図８】図７に引き続き、実施例１の製造工程を説明す
る工程断面図である。
【図９】図７、図８に引き続き、実施例１の製造工程を
説明する工程断面図である。
【図１０】実施例２の製造工程を説明する工程断面図で
ある。
【図１１】図１０に引き続き、実施例２の製造工程を説
明する工程断面図である。
【図１２】実施例１で用いたフォトレジストマスクを示
す図である。
【図１３】実施例１で用いたフォトレジストマスクと配
線の位置関係を示す図である。
【図１４】実施例１で用いたフォトレジストマスクと配
線の位置関係を示す図である。
【図１５】実施例２で用いたフォトレジストマスクと配
線の位置関係を示す図である。
【図１６】従来のＳＲＡＭにおける負荷抵抗（高抵抗
部）と低抵抗部の位置関係を説明する図である。
【図１７】ＳＲＡＭにおける高抵抗の半絶縁性ポリシリ
コンで形成した配線パターンを示す図である。
【図１８】従来のＳＲＡＭにおける高抵抗の半絶縁性ポ
リシリコンで形成した配線パターンと、イオン注入する
ためのマスクの位置関係を示す図である。
【図１９】参考例の抵抗素子の形態を示す図である。
【図２０】本発明の抵抗素子が適用されるＳＲＡＭ構造
の１例を示す図である。
【図２１】本発明の抵抗素子が適用されるＳＲＡＭ構造
のレイアウトの部分図である。
【図２２】本発明の抵抗素子が適用されるＳＲＡＭ構造
のレイアウトの部分図である。
【図２３】本発明の抵抗素子が適用されるＳＲＡＭ構造
のレイアウトの部分図である。
【図２４】本発明の抵抗素子が適用されるＳＲＡＭ構造
のレイアウトの部分図である。
【符号の説明】
１ 半導体基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ 層間絶縁膜 ６ シェアドコンタクト ７、７ａ、７ｂ ポリシリコン膜 ８ フォトレジスト ８ａ フォトレジストの正規の位置 ８ｂ フォトレジストの目ずれした場合の位置 ９ ポリシリコン膜またはＳＩＰＯＳ膜 １０ フォトレジスト １１ ポリシリコン膜またはＳＩＰＯＳ膜 １２ フォトレジスト １２ａ フォトレジストの正規の位置 １２ｂ フォトレジストの目ずれした場合の位置 ２０ 配線 ２１ 高抵抗部 ２２、２２ａ、２２ｂ 低抵抗部 ２３ 高抵抗部と低抵抗部の境界 ２５ 屈曲角θの２等分線 ２６ フォトレジスト開口の端が配線と交わる線 ２７ フォトレジスト開口 ２８ マスク境界
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 21/822 (56)参考文献 特開 昭59−172761（ＪＰ，Ａ) 特開 平１−260849（ＪＰ，Ａ) 特開 昭58−30151（ＪＰ，Ａ) 特開 昭54−140488（ＪＰ，Ａ) 特開 昭62−199046（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/04 H01C 7/00 H01C 13/00 H01C 17/06 H01L 21/265 H01L 21/822

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 屈曲角θを持つ屈曲部を有し、この屈曲
    部を含む領域に設けられた高抵抗部と、低抵抗部とから
    なる配線層で形成された抵抗素子において、 前記低抵抗部と高抵抗部との境界が、前記屈曲角θの２
    等分線に対して概ね平行の直線となっていることを特徴
    とする抵抗素子。
  2. 【請求項２】 前記高抵抗部がポリシリコンまたは半絶
    縁性ポリシリコンで形成され、前記低抵抗部がドープさ
    れたポリシリコンで形成されている請求項１記載の抵抗
    素子。
  3. 【請求項３】 屈曲角θを持つ屈曲部を有し、この屈曲
    部を含む領域に設けられた高抵抗部と、低抵抗部とから
    なる配線層で形成された抵抗素子の製造方法において、 基板上に全面に低抵抗材料膜を形成する工程と、 後に形成される配線層の屈曲部を含む領域に開口を有
    し、この開口が配線層パターンを横切る線が、屈曲角θ
    の２等分線に対して概ね平行の直線になるマスクを形成
    する工程と、 このマスク開口から露出した前記低抵抗材料膜をエッチ
    ングする工程と、 引き続き全面に高抵抗材料膜を形成する工程と、 前記低抵抗材料膜および高抵抗材料膜をパターニングし
    て配線構造を形成する工程とを有することを特徴とする
    抵抗素子の製造方法。
  4. 【請求項４】 屈曲角θを持つ屈曲部を有し、この屈曲
    部を含む領域に設けられた高抵抗部と、低抵抗部とから
    なる配線層で形成された抵抗素子の製造方法において、 基板上に全面に低抵抗材料膜を形成する工程と、 この低抵抗材料膜を形状加工して、配線層を形成する工
    程と、 この配線層の屈曲部を含む領域に開口を有し、配線層パ
    ターンを横切る線が、屈曲角θの２等分線に対して概ね
    平行の直線になるマスクを形成する工程と、 このマスク開口から露出した前記低抵抗材料膜で形成さ
    れた配線層をエッチングする工程と、 この工程により、除去された配線層を少なくとも覆うよ
    うに高抵抗材料膜を用いて配線層を形成する工程とを有
    することを特徴とする抵抗素子の製造方法。
  5. 【請求項５】 前記高抵抗材料がポリシリコンまたは半
    絶縁性ポリシリコンであり、前記低抵抗材料がドープさ
    れたポリシリコンである請求項３または４記載の抵抗素
    子。
  6. 【請求項６】 屈曲角θを持つ屈曲部を有し、この屈曲
    部を含む領域に設けられた高抵抗部と、低抵抗部とから
    なる配線層で形成された抵抗素子の製造方法において、 基板上に全面に高抵抗材料膜を形成する工程と、 後に形成される配線層の屈曲部を含む領域を覆い、配線
    層パターンを横切る線が、屈曲角θの２等分線に対して
    概ね平行の直線になるマスクを形成する工程と、 このマスクを用いて高抵抗材料膜を低抵抗化する工程と
    を有することを特徴とする抵抗素子の製造方法。
  7. 【請求項７】 屈曲角θを持つ屈曲部を有し、この屈曲
    部を含む領域に設けられた高抵抗部と、低抵抗部とから
    なる配線層で形成された抵抗素子の製造方法において、 基板上に全面に高抵抗材料膜を形成する工程と、 この高抵抗材料膜を形状加工して、配線層を形成する工
    程と、 この配線層の屈曲部を含む領域を覆い、配線層パターン
    を横切る線が、屈曲角θの２等分線に対して概ね平行の
    直線になるマスクを形成する工程と、 このマスクを用いてマスクで覆われていない部分の高抵
    抗材料膜を低抵抗化する工程とを有することを特徴とす
    る抵抗素子の製造方法。
  8. 【請求項８】 前記高抵抗材料は、ポリシリコンまたは
    半絶縁性ポリシリコンであり、低抵抗化する工程がイオ
    ン注入によって行われることを特徴とする請求項６また
    は７記載の抵抗素子の製造方法。
  9. 【請求項９】 請求項１または２記載の抵抗素子を備え
    た半導体装置。
  10. 【請求項１０】 請求項３〜請求項８のいずれかに記載
    の抵抗素子の製造方法を一工程として含む半導体装置の
    製造方法。
  11. 【請求項１１】 請求項１または２記載の抵抗素子を負
    荷素子として用いたフリップ・フロップ回路を備えたＳ
    ＲＡＭ。
  12. 【請求項１２】 請求項３〜請求項８のいずれかに記載
    の抵抗素子の製造方法を一工程として含むフリップ・フ
    ロップ回路を備えたＳＲＡＭの製造方法。
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