JP3111416B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP3111416B2 JP3111416B2 JP02208965A JP20896590A JP3111416B2 JP 3111416 B2 JP3111416 B2 JP 3111416B2 JP 02208965 A JP02208965 A JP 02208965A JP 20896590 A JP20896590 A JP 20896590A JP 3111416 B2 JP3111416 B2 JP 3111416B2
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- Japan
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- insulating film
- active element
- semiconductor device
- film
- ferroelectric
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、強誘電体を用いた、メモリ、その中でも特
に電気的に書き換え可能な不揮発性メモリの構造に関す
るものである。
に電気的に書き換え可能な不揮発性メモリの構造に関す
るものである。
本発明は、強誘電体膜を用いた、キャパシタを半導体
基板上に集積したメモリの構造において、半導体基板上
に形成されたトランジスタなどの能動素子と、強誘電体
からなるキャパシタとの間に主成分がSiNからなる絶縁
膜を形成したことにより、トランジスタ特性に優れ、か
つ強誘電体キャパシタの比誘電率などの特性の優れたメ
モリを得るようにしたものである。
基板上に集積したメモリの構造において、半導体基板上
に形成されたトランジスタなどの能動素子と、強誘電体
からなるキャパシタとの間に主成分がSiNからなる絶縁
膜を形成したことにより、トランジスタ特性に優れ、か
つ強誘電体キャパシタの比誘電率などの特性の優れたメ
モリを得るようにしたものである。
従来の半導体不揮発性メモリとしては、絶縁ゲート中
のトラップまたは浮遊ゲートにシリコン基板からの電荷
を注入することによりシリコン基板の表面ポデンシャル
が変調される現象を用いた、MIS型トランジスタが一般
に使用されており、EPROM（紫外線消去型不揮発性メモ
リ）やEEPROM（電気的書き換え可能型不揮発性メモリ）
などとして実用化されている。
のトラップまたは浮遊ゲートにシリコン基板からの電荷
を注入することによりシリコン基板の表面ポデンシャル
が変調される現象を用いた、MIS型トランジスタが一般
に使用されており、EPROM（紫外線消去型不揮発性メモ
リ）やEEPROM（電気的書き換え可能型不揮発性メモリ）
などとして実用化されている。
しかしこれらの不揮発性メモリは、情報の書き換え電
圧が、通常約20V前後と高いことや、書き換え時間が非
常に長い（例えばEEPROMの場合数十m sec）などの欠点
を有す。また、情報の書き換え回数が、約105回程度で
あり、非常に少なく、繰り返し使用する場合には問題が
多い。
圧が、通常約20V前後と高いことや、書き換え時間が非
常に長い（例えばEEPROMの場合数十m sec）などの欠点
を有す。また、情報の書き換え回数が、約105回程度で
あり、非常に少なく、繰り返し使用する場合には問題が
多い。
電気的に分極が反転可能である強誘電体を用いた、不
揮発性メモリについては、書き込み時間と読み出し時間
が原理的にほぼ同じであり、また電源を切っても分極は
保持されるため、理想的な不揮発性メモリとなる可能性
を有する。このような強誘電体を用いた不揮発性メモリ
については、例えば米国特許4149302の様に、シリコン
基板上に強誘電体からなるキャパシタを集積した構造
や、米国特許3832700のようにMIS型トランジスタのゲー
ト部分に強誘電体膜を配置した不揮発性メモリなどの提
案がなされている。また、最近では、第３図のようなMO
S型半導体装置に積層した構造の不揮発性メモリがIED
M′87pp.850−851に提案されている。第３図において、
301はＰ型Si基板であり、302は素子分離用のLOCOS酸化
膜、303はソースとなるＮ型拡散層であり、304はドレイ
ンとなるＮ型拡散層である。305はゲート電極であり、3
06は層間絶縁膜である。308はゲート絶縁膜である。309
が強誘電体膜であり、電極310と311により挾まれ、キャ
パシタを構成している。307は第２層間絶縁膜であり、3
12が配線電極となるAlである。さてこのような構造の強
誘電体メモリにおいては、強誘電体の特性を向上させる
ため、酸素を含む雰囲気中でアニールする必要がある。
このような酸素アニールを行なうと、トランジスタのし
きい値電圧などの特性の変動が起きる。そこで本発明は
このような課題を解決するもので、その目的とする所
は、強誘電体の特性の向上のために酸素アニールをして
もトランジスタなどの特性の変動のない強誘電体メモ
リ、特に不揮発性メモリを提供するところにある。
揮発性メモリについては、書き込み時間と読み出し時間
が原理的にほぼ同じであり、また電源を切っても分極は
保持されるため、理想的な不揮発性メモリとなる可能性
を有する。このような強誘電体を用いた不揮発性メモリ
については、例えば米国特許4149302の様に、シリコン
基板上に強誘電体からなるキャパシタを集積した構造
や、米国特許3832700のようにMIS型トランジスタのゲー
ト部分に強誘電体膜を配置した不揮発性メモリなどの提
案がなされている。また、最近では、第３図のようなMO
S型半導体装置に積層した構造の不揮発性メモリがIED
M′87pp.850−851に提案されている。第３図において、
301はＰ型Si基板であり、302は素子分離用のLOCOS酸化
膜、303はソースとなるＮ型拡散層であり、304はドレイ
ンとなるＮ型拡散層である。305はゲート電極であり、3
06は層間絶縁膜である。308はゲート絶縁膜である。309
が強誘電体膜であり、電極310と311により挾まれ、キャ
パシタを構成している。307は第２層間絶縁膜であり、3
12が配線電極となるAlである。さてこのような構造の強
誘電体メモリにおいては、強誘電体の特性を向上させる
ため、酸素を含む雰囲気中でアニールする必要がある。
このような酸素アニールを行なうと、トランジスタのし
きい値電圧などの特性の変動が起きる。そこで本発明は
このような課題を解決するもので、その目的とする所
は、強誘電体の特性の向上のために酸素アニールをして
もトランジスタなどの特性の変動のない強誘電体メモ
リ、特に不揮発性メモリを提供するところにある。
本発明の半導体装置は、強誘電体膜を有するキャパシ
タが、能動素子の形成された半導体基板上に形成された
半導体装置であって、 主成分がSiNからなる絶縁膜が、前記キャパシタより
も下層で且つ前記能動素子よりも上層において、前記能
動素子形成領域の全面に形成されるとともに、 前記絶縁膜と前記半導体基板との間には前記絶縁膜が
前記半導体基板に対して非接触状態となるように前記絶
縁膜と前記半導体基板とを離間させる層間絶縁膜を有す
ることを特徴とする。
タが、能動素子の形成された半導体基板上に形成された
半導体装置であって、 主成分がSiNからなる絶縁膜が、前記キャパシタより
も下層で且つ前記能動素子よりも上層において、前記能
動素子形成領域の全面に形成されるとともに、 前記絶縁膜と前記半導体基板との間には前記絶縁膜が
前記半導体基板に対して非接触状態となるように前記絶
縁膜と前記半導体基板とを離間させる層間絶縁膜を有す
ることを特徴とする。
また、前記SiNが酸素を含むことを特徴とする。
第１図は、本発明の半導体装置の一実施例に於ける主
要断面図である。以下、第１図に従い、本発明の半導体
装置を説明する。ここでは説明の都合上Si基板を用い、
Ｎチャンネルトランジスタを用いた例につき説明する。
要断面図である。以下、第１図に従い、本発明の半導体
装置を説明する。ここでは説明の都合上Si基板を用い、
Ｎチャンネルトランジスタを用いた例につき説明する。
101はＰ型Si基板であり、例えば200hm・cmの比抵抗の
ウエハを用いる。102は素子分離用の絶縁膜であり、例
えば、従来技術であるLOCOS法により酸化膜を6000A形成
する。103はソースとなるＮ型拡散層であり、例えばリ
ンを80KeV5E15cm−２イオン注入することにより形成す
る。104はドレインとなるＮ型拡散層であり、103と同時
にイオン注入により形成する。105はゲート電極であ
り、例えばリンでドープされたポリSiを用いる。108は
ゲート電極であり、例えば熱酸化法により、SiO2膜を25
0A形成する。109が強誘電体膜であるPbTiO3,PZT（PbZrO
3,PbTiO3,PLZT（La,PbZrO3,PbTiO3）であり、例えばス
パッタ法などにより形成する。111は強誘電体膜の電極
のうちの一方の電極（以下、下部電極とよぶ）で有り、
例えば、Pt,Al,MoSi,WSiなどであり、例えばスパッタ法
で形成する。110は強誘電体膜の電極のうちのもう一方
の電極（以下、上部電極という）で有り、例えば、Pt,A
l,MoSi,WSiなどであり、例えばスパッタ法で形成する。
106と107は層間絶縁膜であり、例えば気相成長法により
SiO2膜をそれぞれ3000A形成する。113が本発明の趣旨に
よるSiNを主成分とする絶縁膜であり、第１図の場合に
は、111の下部電極と106の層間絶縁膜の間に、気相成長
法により形成する。112は103のソース拡散層と110の上
部電極を接続する配線電極であり、例えばAlで形成す
る。なお、この112の配線電極はその他の配線、例えばM
OSトランジスタ間の接続に使っても良い。
ウエハを用いる。102は素子分離用の絶縁膜であり、例
えば、従来技術であるLOCOS法により酸化膜を6000A形成
する。103はソースとなるＮ型拡散層であり、例えばリ
ンを80KeV5E15cm−２イオン注入することにより形成す
る。104はドレインとなるＮ型拡散層であり、103と同時
にイオン注入により形成する。105はゲート電極であ
り、例えばリンでドープされたポリSiを用いる。108は
ゲート電極であり、例えば熱酸化法により、SiO2膜を25
0A形成する。109が強誘電体膜であるPbTiO3,PZT（PbZrO
3,PbTiO3,PLZT（La,PbZrO3,PbTiO3）であり、例えばス
パッタ法などにより形成する。111は強誘電体膜の電極
のうちの一方の電極（以下、下部電極とよぶ）で有り、
例えば、Pt,Al,MoSi,WSiなどであり、例えばスパッタ法
で形成する。110は強誘電体膜の電極のうちのもう一方
の電極（以下、上部電極という）で有り、例えば、Pt,A
l,MoSi,WSiなどであり、例えばスパッタ法で形成する。
106と107は層間絶縁膜であり、例えば気相成長法により
SiO2膜をそれぞれ3000A形成する。113が本発明の趣旨に
よるSiNを主成分とする絶縁膜であり、第１図の場合に
は、111の下部電極と106の層間絶縁膜の間に、気相成長
法により形成する。112は103のソース拡散層と110の上
部電極を接続する配線電極であり、例えばAlで形成す
る。なお、この112の配線電極はその他の配線、例えばM
OSトランジスタ間の接続に使っても良い。
さて本発明の作用であるが、第１図のような構造にす
ることにより、強誘電体のキャパシタを形成後、酸素を
含む雰囲気中でアニールした場合でも、酸素は113のSiN
で阻止され、SiNの下のMOSトランジスタには影響がでな
くなり、例えばMOSトランジスタのしきい値電圧もアニ
ール前と変化がない値が得られた。
ることにより、強誘電体のキャパシタを形成後、酸素を
含む雰囲気中でアニールした場合でも、酸素は113のSiN
で阻止され、SiNの下のMOSトランジスタには影響がでな
くなり、例えばMOSトランジスタのしきい値電圧もアニ
ール前と変化がない値が得られた。
第２図は、本発明の半導体装置の他の実施例に於ける
主要断面図である。
主要断面図である。
第２図の実施例を、第１図の実施例と比較した場合の
特徴は、107の層間絶縁膜と、113のSiN膜との間に、さ
らに201のSiO2を主成分とする絶縁膜を形成した点にあ
る。
特徴は、107の層間絶縁膜と、113のSiN膜との間に、さ
らに201のSiO2を主成分とする絶縁膜を形成した点にあ
る。
第１図においては、111の下部電極は113のSiNと直接
接していたため、アニール条件によっては、SiNのスト
レスにより剥がれなどの問題が発生した。第２図のよう
に下部電極とSiNの間にSiO2を挾むことにより、本発明
の効果、即ち、酸素を含む雰囲気中でアニールしてもMO
Sトランジスタの特性がかわらず、かつ、剥がれなどの
問題は解決された。
接していたため、アニール条件によっては、SiNのスト
レスにより剥がれなどの問題が発生した。第２図のよう
に下部電極とSiNの間にSiO2を挾むことにより、本発明
の効果、即ち、酸素を含む雰囲気中でアニールしてもMO
Sトランジスタの特性がかわらず、かつ、剥がれなどの
問題は解決された。
本発明のように、強誘電体膜からなるキャパシタが、
集積された半導体装置において、トランジスタなどの能
動素子と、強誘電体からなるキャパシタとの間に、主成
分がSiNからなる絶縁膜を形成することにより、強誘電
体膜の特性の向上のために酸素アニールを行なってもト
ランジスタなどの特性の変動のない半導体装置が得られ
るという効果を有する。
集積された半導体装置において、トランジスタなどの能
動素子と、強誘電体からなるキャパシタとの間に、主成
分がSiNからなる絶縁膜を形成することにより、強誘電
体膜の特性の向上のために酸素アニールを行なってもト
ランジスタなどの特性の変動のない半導体装置が得られ
るという効果を有する。
第１図は、本発明の半導体装置の一実施例に於ける主要
断面図であり、第２図は、本発明の半導体装置のたの実
施例に於ける主要断面図である。 第３図は、従来の半導体装置に於ける主要断面図であ
る。 101,301……Si基板 102,302……素子分離絶縁膜 103,303……ソース拡散層 104,304……ドレイン拡散層 105,305……ゲート電極 106,107,306,307……層間絶縁膜 108,308……ゲート電極 109,309……強誘電体膜 110,310……上部電極 111,311……下部電極 112,312……配線電極 113……SiN膜 201……SiO2膜
断面図であり、第２図は、本発明の半導体装置のたの実
施例に於ける主要断面図である。 第３図は、従来の半導体装置に於ける主要断面図であ
る。 101,301……Si基板 102,302……素子分離絶縁膜 103,303……ソース拡散層 104,304……ドレイン拡散層 105,305……ゲート電極 106,107,306,307……層間絶縁膜 108,308……ゲート電極 109,309……強誘電体膜 110,310……上部電極 111,311……下部電極 112,312……配線電極 113……SiN膜 201……SiO2膜
Claims (2)
- 【請求項１】強誘電体膜を有するキャパシタが、能動素
子の形成された半導体基板上に形成された半導体装置で
あって、 前記キャパシタよりも下層で且つ前記能動素子よりも上
層において、主成分がSiNからなる絶縁膜を備え、当該
絶縁膜は、前記能動素子の形成された半導体基板と当該
絶縁膜より上層との電気的接合部分を除く前記能動素子
形成領域の全面に形成され、 前記絶縁膜と前記半導体基板との間には前記絶縁膜が前
記半導体基板に対して非接触状態となるように前記絶縁
膜と前記半導体基板とを離間させる層間絶縁膜を有し、 前記絶縁膜により、前記キャパシタの特性向上を目的と
した酸化アニールによって酸素が前記能動素子に到達す
るのを防ぎ、これによる前記能動素子の特性変動がない
ように構成されていることを特徴とする半導体装置。 - 【請求項２】前記絶縁膜が酸素を含むことを特徴とする
請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02208965A JP3111416B2 (ja) | 1990-08-07 | 1990-08-07 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02208965A JP3111416B2 (ja) | 1990-08-07 | 1990-08-07 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11147799A Division JP3270020B2 (ja) | 1999-04-19 | 1999-04-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0492469A JPH0492469A (ja) | 1992-03-25 |
| JP3111416B2 true JP3111416B2 (ja) | 2000-11-20 |
Family
ID=16565092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02208965A Expired - Lifetime JP3111416B2 (ja) | 1990-08-07 | 1990-08-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3111416B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7023036B2 (en) | 2001-10-02 | 2006-04-04 | Matsushita Electric Industrial Co., Ltd. | Ferroelectric element and actuator using the same, and ink jet head and ink jet recording device |
| JP3961994B2 (ja) * | 2003-07-28 | 2007-08-22 | 株式会社東芝 | 半導体記憶装置 |
-
1990
- 1990-08-07 JP JP02208965A patent/JP3111416B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0492469A (ja) | 1992-03-25 |
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Legal Events
| Date | Code | Title | Description |
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