JP3114643B2 - 半導体基板の構造および製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板の構造
および製造方法に関し、特にパワーデバイスに有用なＳ
ＯＩ基板の構造および製造方法に関するものである。
および製造方法に関し、特にパワーデバイスに有用なＳ
ＯＩ基板の構造および製造方法に関するものである。
【０００２】
【従来の技術】基板貼り合わせ方法は、多層膜構造基
板、特にＳＯＩ基板作製方法として近年注目され、開発
が進んでいる。ＳＯＩ基板は、電力制御用の高耐圧デバ
イスにおいて実用化され、低電圧動作の次世代ＣＭＯＳ
用の基板としても研究開発が盛んになってきた。そんな
中でパワー素子の分野において、高耐圧デバイスが実用
化された実績を基に、高機能化、高集積化、高信頼性を
めざしたインテリジェントパワーＩＣ基板への貼り合わ
せＳＯＩ基板の展開が活発化してきた。
板、特にＳＯＩ基板作製方法として近年注目され、開発
が進んでいる。ＳＯＩ基板は、電力制御用の高耐圧デバ
イスにおいて実用化され、低電圧動作の次世代ＣＭＯＳ
用の基板としても研究開発が盛んになってきた。そんな
中でパワー素子の分野において、高耐圧デバイスが実用
化された実績を基に、高機能化、高集積化、高信頼性を
めざしたインテリジェントパワーＩＣ基板への貼り合わ
せＳＯＩ基板の展開が活発化してきた。
【０００３】このインテリジェントパワーＩＣにおいて
は、高耐圧で、かつ大電流のパワーデバイスと、パワー
デバイスを制御する周辺回路のデバイスとを混載するこ
とが必要となってくる。このパワーデバイスと周辺回路
部のデバイスとを同一チップ上に形成し、それらを電気
的に完全に絶縁するために、部分ＳＯＩ基板が用いられ
てきた。
は、高耐圧で、かつ大電流のパワーデバイスと、パワー
デバイスを制御する周辺回路のデバイスとを混載するこ
とが必要となってくる。このパワーデバイスと周辺回路
部のデバイスとを同一チップ上に形成し、それらを電気
的に完全に絶縁するために、部分ＳＯＩ基板が用いられ
てきた。
【０００４】以下、従来例について説明する。図５は、
特開平４−２９３５３号公報に開示されたＳＯＩ基板の
製造方法を示す工程順断面図である。まず、図５（ａ）
に示されるようにｎ-型単結晶シリコン基板１の一主面
上にフォトリソグラフィ法により所定のパターンのフォ
トレジストが形成され、これをマスクとしてイオンエッ
チング法等により浅い段差が形成され、熱酸化または低
温ＣＶＤ等によりＳｉＯ2の絶縁膜２が形成される。次
に図５（ｂ）に示されるように、段差部の凸部になった
絶縁膜２の表面部が研削研磨あるいはエッチングにより
除去され、ｎ-型単結晶シリコン基板１の露出面と絶縁
膜２の表面が平坦化される。
特開平４−２９３５３号公報に開示されたＳＯＩ基板の
製造方法を示す工程順断面図である。まず、図５（ａ）
に示されるようにｎ-型単結晶シリコン基板１の一主面
上にフォトリソグラフィ法により所定のパターンのフォ
トレジストが形成され、これをマスクとしてイオンエッ
チング法等により浅い段差が形成され、熱酸化または低
温ＣＶＤ等によりＳｉＯ2の絶縁膜２が形成される。次
に図５（ｂ）に示されるように、段差部の凸部になった
絶縁膜２の表面部が研削研磨あるいはエッチングにより
除去され、ｎ-型単結晶シリコン基板１の露出面と絶縁
膜２の表面が平坦化される。
【０００５】以上のようにして得られたｎ-型単結晶シ
リコン基板１の平坦面と、他のｎ+型単結晶シリコン基
板４の主面とが貼り合わされ、熱処理が行われ、強固に
接合された１枚の複合基板が得られる（図５（ｃ））。
リコン基板１の平坦面と、他のｎ+型単結晶シリコン基
板４の主面とが貼り合わされ、熱処理が行われ、強固に
接合された１枚の複合基板が得られる（図５（ｃ））。
【０００６】次に、図５（ｃ）のＹ−Ｙ’面までｎ-型
単結晶シリコン基板１が研削研磨され、シリコン基板１
を所望の厚さとするとともに、その表面が平坦化され、
単結晶シリコン活性層が形成される。
単結晶シリコン基板１が研削研磨され、シリコン基板１
を所望の厚さとするとともに、その表面が平坦化され、
単結晶シリコン活性層が形成される。
【０００７】その後、ｎ-型単結晶シリコン基板１の平
坦化面に絶縁膜が形成され、フォトエッチング法により
絶縁膜のパターンが形成され、これをマスクとしてアル
カリエッチングを行い素子分離用の分離溝が形成され、
縦型パワー素子形成領域と制御回路素子形成領域とが分
離されるとともに、制御回路素子形成領域の単結晶シリ
コン活性層が単結晶シリコン島に分割される。
坦化面に絶縁膜が形成され、フォトエッチング法により
絶縁膜のパターンが形成され、これをマスクとしてアル
カリエッチングを行い素子分離用の分離溝が形成され、
縦型パワー素子形成領域と制御回路素子形成領域とが分
離されるとともに、制御回路素子形成領域の単結晶シリ
コン活性層が単結晶シリコン島に分割される。
【０００８】次に、熱酸化または低温ＣＶＤ等により、
ｎ-型単結晶シリコン基板１の表面にＳｉＯ2等からなる
絶縁膜が形成され、続いてＣＶＤ法により多結晶シリコ
ン層が形成される。その後、研削研磨あるいはエッチン
グにより、基板表面の多結晶シリコン層および絶縁膜が
除去されて分離溝が絶縁膜および多結晶シリコン層によ
り埋め込まれ、素子形成領域間が絶縁分離されたＳＯＩ
基板が得られる。
ｎ-型単結晶シリコン基板１の表面にＳｉＯ2等からなる
絶縁膜が形成され、続いてＣＶＤ法により多結晶シリコ
ン層が形成される。その後、研削研磨あるいはエッチン
グにより、基板表面の多結晶シリコン層および絶縁膜が
除去されて分離溝が絶縁膜および多結晶シリコン層によ
り埋め込まれ、素子形成領域間が絶縁分離されたＳＯＩ
基板が得られる。
【０００９】ここで、図５（ｂ）に示される研削研磨工
程において、単結晶シリコンと絶縁膜の研磨速度の差か
ら段差が形成されてしまうという問題が起る。
程において、単結晶シリコンと絶縁膜の研磨速度の差か
ら段差が形成されてしまうという問題が起る。
【００１０】次に、図６を用いて特願平６−１５６４５
１号公報に提案された部分ＳＯＩ基板に関する従来例に
ついて説明する。
１号公報に提案された部分ＳＯＩ基板に関する従来例に
ついて説明する。
【００１１】まず、図６（ａ）に示されるように、ｎ-
型単結晶シリコン基板１の一主面に熱酸化法などにより
一様の膜厚のシリコン酸化膜が形成され、その後、フォ
トリソグラフィ法およびドライエッチング法を適用して
所定の部分のシリコン酸化膜が除去されて該部分の単結
晶シリコン面が露出され、シリコン酸化膜をマスクとし
てｎ-型単結晶シリコン基板１がエッチングされ、浅い
段差が形成される。続いて、マスクとしての酸化膜が除
された後、浅い段差が形成された面に一様の膜厚に絶縁
膜２が形成される。
型単結晶シリコン基板１の一主面に熱酸化法などにより
一様の膜厚のシリコン酸化膜が形成され、その後、フォ
トリソグラフィ法およびドライエッチング法を適用して
所定の部分のシリコン酸化膜が除去されて該部分の単結
晶シリコン面が露出され、シリコン酸化膜をマスクとし
てｎ-型単結晶シリコン基板１がエッチングされ、浅い
段差が形成される。続いて、マスクとしての酸化膜が除
された後、浅い段差が形成された面に一様の膜厚に絶縁
膜２が形成される。
【００１２】次に図６（ｂ）に示されるように、段差部
の凸部になった絶縁膜２の表面部が研削研磨あるいはエ
ッチング等により除去され、ｎ-型単結晶シリコン基板
１の単結晶シリコン露出面と絶縁膜２の表面がほぼ同一
面となる。次にＣＶＤ法などにより多結晶シリコン層７
が基板全面に形成され、多結晶シリコン層７を研磨によ
り鏡面化する。
の凸部になった絶縁膜２の表面部が研削研磨あるいはエ
ッチング等により除去され、ｎ-型単結晶シリコン基板
１の単結晶シリコン露出面と絶縁膜２の表面がほぼ同一
面となる。次にＣＶＤ法などにより多結晶シリコン層７
が基板全面に形成され、多結晶シリコン層７を研磨によ
り鏡面化する。
【００１３】図６（ｃ）に示されるように、以上のよう
にして得られたシリコン基板１の平坦面と、他のｎ+型
単結晶シリコン基板４とが貼り合わされた後、研削研磨
して、シリコン基板を所望の厚さとするとともに、その
表面が平坦化され、単結晶シリコン活性層が形成され
る。
にして得られたシリコン基板１の平坦面と、他のｎ+型
単結晶シリコン基板４とが貼り合わされた後、研削研磨
して、シリコン基板を所望の厚さとするとともに、その
表面が平坦化され、単結晶シリコン活性層が形成され
る。
【００１４】その後、基板の平坦面に絶縁膜が形成さ
れ、フォトエッチング法により絶縁膜のパターンが形成
され、これをマスクにしてアルカリエッチングが行われ
て素子分離用の分離溝が形成され、縦型パワー素子形成
領域と制御回路素子形成領域とが分離されるとともに、
制御回路素子形成領域の単結晶シリコン活性層が単結晶
シリコン島に分割される。
れ、フォトエッチング法により絶縁膜のパターンが形成
され、これをマスクにしてアルカリエッチングが行われ
て素子分離用の分離溝が形成され、縦型パワー素子形成
領域と制御回路素子形成領域とが分離されるとともに、
制御回路素子形成領域の単結晶シリコン活性層が単結晶
シリコン島に分割される。
【００１５】次に、熱酸化または低温ＣＶＤ法によりｎ
-型単結晶シリコン基板の表面にＳｉＯ2等からなる絶縁
膜が形成され、続いてＣＶＤ法により多結晶シリコン層
が形成される。その後、研削研磨あるいはエッチングに
より基板表面の多結晶シリコン層および絶縁膜が除去さ
れ、分離溝が絶縁膜および多結晶シリコン層により埋め
込まれ、素子形成領域間が絶縁分離されたＳＯＩ基板が
得られる。
-型単結晶シリコン基板の表面にＳｉＯ2等からなる絶縁
膜が形成され、続いてＣＶＤ法により多結晶シリコン層
が形成される。その後、研削研磨あるいはエッチングに
より基板表面の多結晶シリコン層および絶縁膜が除去さ
れ、分離溝が絶縁膜および多結晶シリコン層により埋め
込まれ、素子形成領域間が絶縁分離されたＳＯＩ基板が
得られる。
【００１６】
【発明が解決しようとする課題】しかしながら、図５に
示された従来例では、基板同士の貼り合わせ面の平坦度
が不足し、その接合面にボイド（未接合部分）が発生し
てしまい、その結果、貼合わせ後のデバイス作製時にボ
イド部分に剥離が起り、例えば、縦型パワー素子が機能
しなくなるという問題があった。
示された従来例では、基板同士の貼り合わせ面の平坦度
が不足し、その接合面にボイド（未接合部分）が発生し
てしまい、その結果、貼合わせ後のデバイス作製時にボ
イド部分に剥離が起り、例えば、縦型パワー素子が機能
しなくなるという問題があった。
【００１７】その理由は、ＳＯＩ基板の一方の貼り合わ
せ面に単結晶シリコンと絶縁膜とが混在しており、この
ような異質な材料が混在している面を平坦化する場合、
今日の研磨あるいはエッチング技術では、表面の段差を
１０ｎｍ以下に抑えることは、極めて困難であるためで
ある。
せ面に単結晶シリコンと絶縁膜とが混在しており、この
ような異質な材料が混在している面を平坦化する場合、
今日の研磨あるいはエッチング技術では、表面の段差を
１０ｎｍ以下に抑えることは、極めて困難であるためで
ある。
【００１８】また、図６に示された従来例では、ボイド
は発生しにくいが、コストが高くなってしまうという欠
点がある。その理由は、多結晶シリコン層の成膜および
研磨する工程が増えるためである。
は発生しにくいが、コストが高くなってしまうという欠
点がある。その理由は、多結晶シリコン層の成膜および
研磨する工程が増えるためである。
【００１９】本発明の目的は、パワーＩＣのデバイス特
性に影響を及ぼす縦型パワー素子形成領域の接合面にボ
イド発生がなく、貼り合わせ工程後のデバイス作製時の
割れや欠けが生じない半導体基板の構造及びその製造方
法を提供することにある。
性に影響を及ぼす縦型パワー素子形成領域の接合面にボ
イド発生がなく、貼り合わせ工程後のデバイス作製時の
割れや欠けが生じない半導体基板の構造及びその製造方
法を提供することにある。
【００２０】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体基板は、少なくとも対をなす２
枚の半導体基板の各々鏡面研磨面を接合面として密着接
合してなる半導体基板であって、前記対をなす一方の半
導体基板は、単結晶構造のものであって、接合面となる
主表面上の基板周辺部に絶縁層を有するものであり、前
記絶縁層は、前記半導体基板の主表面から後退した位置
に設けられ、かつ、基板周辺部の前記絶縁層のパターン
サイズが、１平方ミリメーター以下である。
め、本発明に係る半導体基板は、少なくとも対をなす２
枚の半導体基板の各々鏡面研磨面を接合面として密着接
合してなる半導体基板であって、前記対をなす一方の半
導体基板は、単結晶構造のものであって、接合面となる
主表面上の基板周辺部に絶縁層を有するものであり、前
記絶縁層は、前記半導体基板の主表面から後退した位置
に設けられ、かつ、基板周辺部の前記絶縁層のパターン
サイズが、１平方ミリメーター以下である。
【００２１】また本発明に係る半導体基板は、少なくと
も対をなす２枚の半導体基板の各々鏡面研磨面を接合面
として密着接合してなる半導体基板であって、前記対を
なす一方の半導体基板は、接合面となる主表面上の基板
周辺部に絶縁層を有するものであり、前記絶縁層は、前
記半導体基板の主表面から後退した位置に設けられ、前
記両基板の表面の周辺部が撥水処理されたものである。
も対をなす２枚の半導体基板の各々鏡面研磨面を接合面
として密着接合してなる半導体基板であって、前記対を
なす一方の半導体基板は、接合面となる主表面上の基板
周辺部に絶縁層を有するものであり、前記絶縁層は、前
記半導体基板の主表面から後退した位置に設けられ、前
記両基板の表面の周辺部が撥水処理されたものである。
【００２２】また本発明に係る半導体基板は、少なくと
も対をなす２枚の半導体基板の各々鏡面研磨面を接合面
として密着接合してなる半導体基板であって、前記対を
なす一方の半導体基板は、接合面となる主表面上の外周
側に絶縁層を有するものであり、 前記絶縁層は、前記半
導体基板の主表面から後退した位置に設けられ、 さら
に、前記半導体基板の平坦化された面には、保護膜が形
成されているものである。また前記保護膜は、酸化膜，
半導体膜，窒化膜のいずれかである。
も対をなす２枚の半導体基板の各々鏡面研磨面を接合面
として密着接合してなる半導体基板であって、前記対を
なす一方の半導体基板は、接合面となる主表面上の外周
側に絶縁層を有するものであり、 前記絶縁層は、前記半
導体基板の主表面から後退した位置に設けられ、 さら
に、前記半導体基板の平坦化された面には、保護膜が形
成されているものである。また前記保護膜は、酸化膜，
半導体膜，窒化膜のいずれかである。
【００２３】また本発明に係る半導体基板の製造方法
は、絶縁膜形成工程と、絶縁膜後退処理と、接合工程
と、熱処理工程と、基板外周の面取り工程と、研削研磨
工程とを少なくとも有する半導体基板の製造方法であっ
て、絶縁膜形成工程は、対をなす一方の半導体基板の一
主面の基板周辺部に絶縁層を形成し、かつ、基板周辺部
の前記絶縁層のパターンサイズを１平方ミリメーター以
下とする処理であり、絶縁膜後退処理は、前記絶縁層の
表面部分を処理して半導体基板の一主面から引込んだ位
置に後退させる処理であり、接合工程は、前記絶縁層が
埋め込まれた一方の半導体基板の一主面と、他の半導体
基板の鏡面研磨面とを接合する処理であり、熱処理工程
は、前記接合された半導体基板を１０００℃以上の温度
で酸化雰囲気で熱処理し、前記絶縁膜後退処理での絶縁
層の後退量以上の酸化膜を基板周辺部に形成する処理で
あり、基板外周の面取り工程は、前記接合された半導体
基板の外周部分を面取りする処理であり、研削研磨工程
は、前記接合された半導体基板の一方の半導体基板を研
削研磨して薄膜化した半導体基板を形成する処理であ
る。
は、絶縁膜形成工程と、絶縁膜後退処理と、接合工程
と、熱処理工程と、基板外周の面取り工程と、研削研磨
工程とを少なくとも有する半導体基板の製造方法であっ
て、絶縁膜形成工程は、対をなす一方の半導体基板の一
主面の基板周辺部に絶縁層を形成し、かつ、基板周辺部
の前記絶縁層のパターンサイズを１平方ミリメーター以
下とする処理であり、絶縁膜後退処理は、前記絶縁層の
表面部分を処理して半導体基板の一主面から引込んだ位
置に後退させる処理であり、接合工程は、前記絶縁層が
埋め込まれた一方の半導体基板の一主面と、他の半導体
基板の鏡面研磨面とを接合する処理であり、熱処理工程
は、前記接合された半導体基板を１０００℃以上の温度
で酸化雰囲気で熱処理し、前記絶縁膜後退処理での絶縁
層の後退量以上の酸化膜を基板周辺部に形成する処理で
あり、基板外周の面取り工程は、前記接合された半導体
基板の外周部分を面取りする処理であり、研削研磨工程
は、前記接合された半導体基板の一方の半導体基板を研
削研磨して薄膜化した半導体基板を形成する処理であ
る。
【００２４】また本発明に係る半導体基板の製造方法
は、絶縁膜形成工程と、絶縁膜後退処理と、接合工程
と、熱処理工程と、保護膜形成工程と、基板外周の面取
り工程と、研削研磨工程とを少なくとも有する半導体基
板の製造方法であって、絶縁膜形成工程は、対をなす一
方の半導体基板の一主面の基板周辺部に絶縁層を形成す
る処理であり、絶縁膜後退処理は、前記絶縁層の表面部
分を処理して半導体基板の一主面から引込んだ位置に後
退させる処理であり、接合工程は、前記絶縁層が埋め込
まれた一方の半導体基板の一主面と、他の半導体基板の
鏡面研磨面とを接合する処理であり、熱処理工程は、前
記接合された半導体基板を１０００℃以上の温度で熱処
理することであり、保護膜形成工程は、前記接合された
基板周辺部に前記絶縁膜後退処理での絶縁膜の後退量以
上の厚さの保護膜を形成する処理であり、基板外周の面
取り工程は、前記接合された半導体基板の外周部分を面
取りする処理であり、研削研磨工程は、前記接合された
半導体基板の一方の半導体基板を研削研磨して薄膜化し
た半導体基板を形成する処理である。
は、絶縁膜形成工程と、絶縁膜後退処理と、接合工程
と、熱処理工程と、保護膜形成工程と、基板外周の面取
り工程と、研削研磨工程とを少なくとも有する半導体基
板の製造方法であって、絶縁膜形成工程は、対をなす一
方の半導体基板の一主面の基板周辺部に絶縁層を形成す
る処理であり、絶縁膜後退処理は、前記絶縁層の表面部
分を処理して半導体基板の一主面から引込んだ位置に後
退させる処理であり、接合工程は、前記絶縁層が埋め込
まれた一方の半導体基板の一主面と、他の半導体基板の
鏡面研磨面とを接合する処理であり、熱処理工程は、前
記接合された半導体基板を１０００℃以上の温度で熱処
理することであり、保護膜形成工程は、前記接合された
基板周辺部に前記絶縁膜後退処理での絶縁膜の後退量以
上の厚さの保護膜を形成する処理であり、基板外周の面
取り工程は、前記接合された半導体基板の外周部分を面
取りする処理であり、研削研磨工程は、前記接合された
半導体基板の一方の半導体基板を研削研磨して薄膜化し
た半導体基板を形成する処理である。
【００２５】また本発明に係る半導体基板の製造方法
は、絶縁膜形成工程と、絶縁膜後退処理と、表層処理工
程と、接合工程と、熱処理工程と、基板外周の面取り工
程と、研削研磨工程とを少なくとも有する半導体基板の
製造方法であって、絶縁膜形成工程は、対をなす一方の
半導体基板の一主面の基板周辺部に絶縁層を形成する処
理であり、絶縁膜後退処理は、前記絶縁層の表面部分を
処理して半導体基板の一主面から引込んだ位置に後退さ
せる処理であり、表層処理工程は、前記両基板の表面の
周辺部を処理し、前記周辺部を撥水性にする処理であ
り、接合工程は、前記絶縁層が埋ぬ込まれた一方の半導
体基板の一主面と、他の半導体基板の鏡面研磨面とを接
合する処理であり、熱処理工程は、前記接合された半導
体基板を１０００℃以上の温度で熱処理することであ
り、基板外周の面取り工程は、前記接合された半導体基
板の外周部分を面取りする処理であり、研削研磨工程
は、前記接合された半導体基板の一方の半導体基板を研
削研磨して薄膜化した半導体基板を形成する処理であ
る。
は、絶縁膜形成工程と、絶縁膜後退処理と、表層処理工
程と、接合工程と、熱処理工程と、基板外周の面取り工
程と、研削研磨工程とを少なくとも有する半導体基板の
製造方法であって、絶縁膜形成工程は、対をなす一方の
半導体基板の一主面の基板周辺部に絶縁層を形成する処
理であり、絶縁膜後退処理は、前記絶縁層の表面部分を
処理して半導体基板の一主面から引込んだ位置に後退さ
せる処理であり、表層処理工程は、前記両基板の表面の
周辺部を処理し、前記周辺部を撥水性にする処理であ
り、接合工程は、前記絶縁層が埋ぬ込まれた一方の半導
体基板の一主面と、他の半導体基板の鏡面研磨面とを接
合する処理であり、熱処理工程は、前記接合された半導
体基板を１０００℃以上の温度で熱処理することであ
り、基板外周の面取り工程は、前記接合された半導体基
板の外周部分を面取りする処理であり、研削研磨工程
は、前記接合された半導体基板の一方の半導体基板を研
削研磨して薄膜化した半導体基板を形成する処理であ
る。
【００２６】
【作用】絶縁膜部を凹ませた基板と他の平坦な基板を接
合させている。このため、単結晶シリコン部の部分のみ
が接合し、ポイドの発生がなくなる。基板周辺部の凹凸
パターンの大きさを小さくすることで絶縁膜下の未接合
部の面積を小さくしたり、基板周辺部分には凹凸パター
ンを設けない、あるいは基板周辺部分を保護膜で覆って
いる。このため、周辺部での基板の割れがない。
合させている。このため、単結晶シリコン部の部分のみ
が接合し、ポイドの発生がなくなる。基板周辺部の凹凸
パターンの大きさを小さくすることで絶縁膜下の未接合
部の面積を小さくしたり、基板周辺部分には凹凸パター
ンを設けない、あるいは基板周辺部分を保護膜で覆って
いる。このため、周辺部での基板の割れがない。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００２８】（実施形態１）図１は、本発明の実施形態
を工程順に説明する断面図である。図２は、本発明の実
施形態１の製造途中における半導体基板を示す平面図で
ある。
を工程順に説明する断面図である。図２は、本発明の実
施形態１の製造途中における半導体基板を示す平面図で
ある。
【００２９】図において、本発明の実施形態１に係る半
導体基板は基本的構成として、少なくとも対をなす２枚
の半導体基板１，４の各々鏡面研磨面を接合面として密
着接合してなる半導体基板であって、対をなす一方の半
導体基板１の接合面となる主表面上の一部に絶縁層２を
有するものであり、絶縁層２は、半導体基板１の主表面
から後退した位置、例えば半導体基板の主表面から０．
１マイクロメーター以下の後退した位置に設けられてい
る。対をなす一方の半導体基板は、単結晶構造のもので
あり、また、半導体基板外周の凹凸パターンの大きさ
は、１平方ミリメーター以下になっている。
導体基板は基本的構成として、少なくとも対をなす２枚
の半導体基板１，４の各々鏡面研磨面を接合面として密
着接合してなる半導体基板であって、対をなす一方の半
導体基板１の接合面となる主表面上の一部に絶縁層２を
有するものであり、絶縁層２は、半導体基板１の主表面
から後退した位置、例えば半導体基板の主表面から０．
１マイクロメーター以下の後退した位置に設けられてい
る。対をなす一方の半導体基板は、単結晶構造のもので
あり、また、半導体基板外周の凹凸パターンの大きさ
は、１平方ミリメーター以下になっている。
【００３０】また、本発明の実施形態１に係る半導体基
板の製造方法は基本的構成として、絶縁膜形成工程と、
絶縁膜後退工程と、接合工程と、熱処理工程と、基板外
周面取り工程及び研削研磨工程を有している。各工程の
処理内容は、下記の通りである。
板の製造方法は基本的構成として、絶縁膜形成工程と、
絶縁膜後退工程と、接合工程と、熱処理工程と、基板外
周面取り工程及び研削研磨工程を有している。各工程の
処理内容は、下記の通りである。
【００３１】絶縁層形成工程では、対をなす一方の半導
体基板の一主面に凹凸を設け凹部に絶縁層を形成し、か
つ半導体基板外周部の凹凸パターンの大きさを１平方ミ
リメーター以下とする処理を行う。
体基板の一主面に凹凸を設け凹部に絶縁層を形成し、か
つ半導体基板外周部の凹凸パターンの大きさを１平方ミ
リメーター以下とする処理を行う。
【００３２】絶縁膜後退処理では、前記絶縁層の表面部
分を処理して半導体基板の一主面から引込んだ位置に後
退させる処理を行い、接合工程では、絶縁層が埋め込ま
れた一方の半導体基板の一主面と、他の半導体基板の鏡
面研磨面とを接合する処理を行う。
分を処理して半導体基板の一主面から引込んだ位置に後
退させる処理を行い、接合工程では、絶縁層が埋め込ま
れた一方の半導体基板の一主面と、他の半導体基板の鏡
面研磨面とを接合する処理を行う。
【００３３】熱処理工程では、前記接合された半導体基
板を１０００℃以上の温度で熱処理し、基板外周面取り
工程では、前記接合された半導体基板の外周部分を面取
りする処理を行い、さらに研削研磨工程では、前記接合
された半導体基板の一方の半導体基板を研削研磨して薄
膜化した半導体基板を形成する処理を行う。
板を１０００℃以上の温度で熱処理し、基板外周面取り
工程では、前記接合された半導体基板の外周部分を面取
りする処理を行い、さらに研削研磨工程では、前記接合
された半導体基板の一方の半導体基板を研削研磨して薄
膜化した半導体基板を形成する処理を行う。
【００３４】次に半導体基板１としてｎ-型単結晶シリ
コン基板、半導体基板４としてｎ+型単結晶シリコン基
板をそれぞれ用い、縦型パワー素子と制御回路素子とを
モノシリックに集積化するのに最適な半導体基板を例に
とって本発明の実施形態１に係る半導体基板の製造方法
を工程順に説明する。
コン基板、半導体基板４としてｎ+型単結晶シリコン基
板をそれぞれ用い、縦型パワー素子と制御回路素子とを
モノシリックに集積化するのに最適な半導体基板を例に
とって本発明の実施形態１に係る半導体基板の製造方法
を工程順に説明する。
【００３５】まず、図１（ａ）に示すように、５インチ
径、厚さ約６００μｍ、抵抗率約１Ωｃｍのｎ-型単結
晶シリコン基板１を用意する。次に図１（ａ）および図
２に示すように、ｎ-型単結晶シリコン基板１の一方の
主表面の一部に選択酸化（ＬＯＣＯＳ）法によって約２
μｍの厚さの絶縁膜２を形成する。尚、図２は、ｎ-型
シリコン基板１を示す平面図であり、図２（ａ）は全体
図、図２（ｂ）は図２（ａ）の周辺部（Ａ部）の拡大図
であり、基板周辺部の絶縁膜２のパターンサイズは、１
平方ミリメーター以下である。また図２に示すように、
本発明の実施形態１では、絶縁膜２は、シリコン基板１
の外周側の一定幅の範囲に点在させて設けている。
径、厚さ約６００μｍ、抵抗率約１Ωｃｍのｎ-型単結
晶シリコン基板１を用意する。次に図１（ａ）および図
２に示すように、ｎ-型単結晶シリコン基板１の一方の
主表面の一部に選択酸化（ＬＯＣＯＳ）法によって約２
μｍの厚さの絶縁膜２を形成する。尚、図２は、ｎ-型
シリコン基板１を示す平面図であり、図２（ａ）は全体
図、図２（ｂ）は図２（ａ）の周辺部（Ａ部）の拡大図
であり、基板周辺部の絶縁膜２のパターンサイズは、１
平方ミリメーター以下である。また図２に示すように、
本発明の実施形態１では、絶縁膜２は、シリコン基板１
の外周側の一定幅の範囲に点在させて設けている。
【００３６】次に図１（ｂ）に示すように、ＨＦ系のエ
ッチング液で絶縁膜２を厚さ０．９μｍまで薄膜化し、
絶縁膜２の表面をｎ-型単結晶シリコン基板１の接合面
１ａよりも低くする。
ッチング液で絶縁膜２を厚さ０．９μｍまで薄膜化し、
絶縁膜２の表面をｎ-型単結晶シリコン基板１の接合面
１ａよりも低くする。
【００３７】次に図１（ｃ）に示すように、５インチ
径、厚さ約６００μｍ、抵抗率約０．０１〜０．０２Ω
ｃｍのｎ+型単結晶シリコン基板４を用意し、ｎ+型単結
晶シリコン基板４の接合面とｎ-型単結晶シリコン基板
１上の絶縁膜２が形成されている接合面とを大気中、室
温環境で向かい合わせて接合する。尚、接合は酸素雰囲
気中で行ってもよい。その後、接合を強固にするため、
１０００〜１２００℃、約２時間程度の熱処理を行う。
基板１，４を接合した際に絶縁膜２と基板４の接合面と
の間には、厚さ０．１μｍの空洞３が形成される。
径、厚さ約６００μｍ、抵抗率約０．０１〜０．０２Ω
ｃｍのｎ+型単結晶シリコン基板４を用意し、ｎ+型単結
晶シリコン基板４の接合面とｎ-型単結晶シリコン基板
１上の絶縁膜２が形成されている接合面とを大気中、室
温環境で向かい合わせて接合する。尚、接合は酸素雰囲
気中で行ってもよい。その後、接合を強固にするため、
１０００〜１２００℃、約２時間程度の熱処理を行う。
基板１，４を接合した際に絶縁膜２と基板４の接合面と
の間には、厚さ０．１μｍの空洞３が形成される。
【００３８】その後、図１（ｄ）に示すように、図１
（ｃ）のＹ−Ｙ’面までｎ-型単結晶シリコン基板１を
研削・研磨して、シリコン基板１を所望の厚さとすると
ともに、その表面を平坦化し、基板１の平坦化した表面
の全面に単結晶シリコン活性層５を形成する。
（ｃ）のＹ−Ｙ’面までｎ-型単結晶シリコン基板１を
研削・研磨して、シリコン基板１を所望の厚さとすると
ともに、その表面を平坦化し、基板１の平坦化した表面
の全面に単結晶シリコン活性層５を形成する。
【００３９】（実施形態２）図３は、本発明の実施形態
２の製造途中における半導体基板全体を示す断面図であ
る。
２の製造途中における半導体基板全体を示す断面図であ
る。
【００４０】図１において本発明に係る半導体基板は基
本的構成として、少なくとも対をなす２枚の半導体基板
１，４の各々鏡面研磨面を接合面として密着接合してな
る半導体基板であって、対をなす一方の半導体基板１
が、前記接合面となる主表面上の一部に絶縁層２を有す
るものであり、前記絶縁層２は、前記半導体基板１の主
表面から後退した位置に設けられている。
本的構成として、少なくとも対をなす２枚の半導体基板
１，４の各々鏡面研磨面を接合面として密着接合してな
る半導体基板であって、対をなす一方の半導体基板１
が、前記接合面となる主表面上の一部に絶縁層２を有す
るものであり、前記絶縁層２は、前記半導体基板１の主
表面から後退した位置に設けられている。
【００４１】また、本発明の実施形態２に係る半導体基
板の製造方法は、基本的構成として、絶縁膜形成工程
と、絶縁膜後退処理と、接合工程と、熱処理工程と、基
板外周の面取り工程および研削研磨工程を有している。
各工程の処理内容は下記の通りである。
板の製造方法は、基本的構成として、絶縁膜形成工程
と、絶縁膜後退処理と、接合工程と、熱処理工程と、基
板外周の面取り工程および研削研磨工程を有している。
各工程の処理内容は下記の通りである。
【００４２】絶縁層形成工程では、対をなす一方の半導
体基板の一主面に半導体基板外周に完全に絶縁層と絶縁
層のない部分の混載したパターンの形成されていない領
域が存在するように絶縁層を部分的に埋め込んで形成す
る処理を行う。
体基板の一主面に半導体基板外周に完全に絶縁層と絶縁
層のない部分の混載したパターンの形成されていない領
域が存在するように絶縁層を部分的に埋め込んで形成す
る処理を行う。
【００４３】絶縁膜後退処理では、前記絶縁層の表面部
分を処理して半導体基板の一主面から引込んだ位置に後
退させる処理を行う。
分を処理して半導体基板の一主面から引込んだ位置に後
退させる処理を行う。
【００４４】接合工程では、前記絶縁層が埋め込まれた
一方の半導体基板の一主面と、他の半導体基板の鏡面研
磨面とを接合する処理を行う。
一方の半導体基板の一主面と、他の半導体基板の鏡面研
磨面とを接合する処理を行う。
【００４５】熱処理工程では、前記接合された半導体基
板を１０００℃以上の温度で酸化雰囲気で熱処理し、前
記絶縁膜後退処理での絶縁膜の後退量以上の保護膜を基
板周辺部に形成する処理を行う。
板を１０００℃以上の温度で酸化雰囲気で熱処理し、前
記絶縁膜後退処理での絶縁膜の後退量以上の保護膜を基
板周辺部に形成する処理を行う。
【００４６】基板外周面取り工程では、前記接合された
半導体基板の外周部分を面取りする処理を行う。
半導体基板の外周部分を面取りする処理を行う。
【００４７】研削研磨工程では、前記接合された半導体
基板の一方の半導体基板を研削研磨して薄膜化した半導
体基板を形成する処理を行う。
基板の一方の半導体基板を研削研磨して薄膜化した半導
体基板を形成する処理を行う。
【００４８】次に半導体基板１としてｎ-型単結晶シリ
コン基板、半導体基板４としてｎ+型単結晶シリコン基
板をそれぞれ用い、縦型パワー素子と制御回路素子とを
モノシリックに集積化するのに最適な半導体基板の場合
を例にとって本発明の実施形態２に係る製造方法を工程
順に説明する。
コン基板、半導体基板４としてｎ+型単結晶シリコン基
板をそれぞれ用い、縦型パワー素子と制御回路素子とを
モノシリックに集積化するのに最適な半導体基板の場合
を例にとって本発明の実施形態２に係る製造方法を工程
順に説明する。
【００４９】図１（ａ）に示すように、５インチ径、厚
さ約６００μｍ、抵抗率約１Ωｃｍのｎ-型単結晶シリ
コン基板１を用意する。次に図１（ａ）および図２に示
すように、ｎ-型単結晶シリコン基板１の一方の主表面
の一部に選択酸化（ＬＯＣＯＳ）法によって約２μｍの
厚さの絶縁膜２を形成する。
さ約６００μｍ、抵抗率約１Ωｃｍのｎ-型単結晶シリ
コン基板１を用意する。次に図１（ａ）および図２に示
すように、ｎ-型単結晶シリコン基板１の一方の主表面
の一部に選択酸化（ＬＯＣＯＳ）法によって約２μｍの
厚さの絶縁膜２を形成する。
【００５０】次に図１（ｂ）に示すように、ＨＦ系のエ
ッチング液で絶縁膜２を厚さ０．９μｍまで薄膜化し、
絶縁膜２の表面をｎ-型単結晶シリコン基板１の接合面
１ａよりも低くする。
ッチング液で絶縁膜２を厚さ０．９μｍまで薄膜化し、
絶縁膜２の表面をｎ-型単結晶シリコン基板１の接合面
１ａよりも低くする。
【００５１】次に図１（ｃ）に示すように、５インチ
径、厚さ約６００μｍ、抵抗率約０．０１〜０．０２Ω
ｃｍのｎ+型単結晶シリコン基板４を用意し、ｎ+型単結
晶シリコン基板４の接合面とｎ-型単結晶シリコン基板
１上の絶縁膜２が形成されている接合面とを大気中、室
温環境で向かい合わせて接合する。尚、接合は、酸素雰
囲気中で行ってもよい。基板１，４を接合した際に絶縁
膜２と基板４の接合面との間には、厚さ０．１μｍの空
洞３が形成される。その後、接合を強固にするためと基
板周辺部に膜を形成するために１０００〜１２００℃、
約２時間程度の熱処理を酸化雰囲気中で行い、厚さ約
０．１５μｍの酸化膜（保護膜）６を形成する。尚、こ
の酸化熱処理は、非酸化性雰囲気での熱処理と酸化性雰
囲気での熱処理とを組み合わせてもよい。また、基板周
辺部の膜は、熱処理後に化学気相成長法によりシリコン
酸化膜、シリコン窒化膜、単結晶シリコン膜、多結晶シ
リコン膜、非結晶シリコン膜を保護膜として形成しても
よい。
径、厚さ約６００μｍ、抵抗率約０．０１〜０．０２Ω
ｃｍのｎ+型単結晶シリコン基板４を用意し、ｎ+型単結
晶シリコン基板４の接合面とｎ-型単結晶シリコン基板
１上の絶縁膜２が形成されている接合面とを大気中、室
温環境で向かい合わせて接合する。尚、接合は、酸素雰
囲気中で行ってもよい。基板１，４を接合した際に絶縁
膜２と基板４の接合面との間には、厚さ０．１μｍの空
洞３が形成される。その後、接合を強固にするためと基
板周辺部に膜を形成するために１０００〜１２００℃、
約２時間程度の熱処理を酸化雰囲気中で行い、厚さ約
０．１５μｍの酸化膜（保護膜）６を形成する。尚、こ
の酸化熱処理は、非酸化性雰囲気での熱処理と酸化性雰
囲気での熱処理とを組み合わせてもよい。また、基板周
辺部の膜は、熱処理後に化学気相成長法によりシリコン
酸化膜、シリコン窒化膜、単結晶シリコン膜、多結晶シ
リコン膜、非結晶シリコン膜を保護膜として形成しても
よい。
【００５２】その後、図１（ｄ）に示すように、図１
（ｃ）のＹ−Ｙ’面までｎ-型単結晶シリコン基板１を
研削・研磨して、シリコン基板１を所望の厚さとすると
ともに、その表面を平坦化し、基板１に単結晶シリコン
活性層５を形成する。
（ｃ）のＹ−Ｙ’面までｎ-型単結晶シリコン基板１を
研削・研磨して、シリコン基板１を所望の厚さとすると
ともに、その表面を平坦化し、基板１に単結晶シリコン
活性層５を形成する。
【００５３】実施形態２は、絶縁膜形成用マスクの最外
周部を特に考慮する必要がないため、実施形態１よりも
絶縁膜形成用マスクの作成を簡単にすることができると
いう利点がある。
周部を特に考慮する必要がないため、実施形態１よりも
絶縁膜形成用マスクの作成を簡単にすることができると
いう利点がある。
【００５４】（実施形態３）図４は、本発明の実施形態
３の製造途中における半導体基板を示す平面図である。
３の製造途中における半導体基板を示す平面図である。
【００５５】本発明の実施形態３に係る半導体基板は基
本的構成として、少なくとも対をなす２枚の半導体基板
１，４の各々鏡面研磨面を接合面として密着接合してな
る半導体基板であって、対をなす一方の半導体基板１
が、前記接合面となる主表面上の一部に絶縁層２を有す
るものであり、前記絶縁層２は、前記半導体基板１の主
表面から後退した位置に設けられている。
本的構成として、少なくとも対をなす２枚の半導体基板
１，４の各々鏡面研磨面を接合面として密着接合してな
る半導体基板であって、対をなす一方の半導体基板１
が、前記接合面となる主表面上の一部に絶縁層２を有す
るものであり、前記絶縁層２は、前記半導体基板１の主
表面から後退した位置に設けられている。
【００５６】本発明の実施形態３に係る半導体基板の製
造方法は、基本的構成として、絶縁膜形成工程と、絶縁
膜後退処理と、表層処理工程と、接合工程と、熱処理工
程と、基板外周の面取り工程および研削研磨工程を有し
ている。各工程の処理内容は下記の通りである。
造方法は、基本的構成として、絶縁膜形成工程と、絶縁
膜後退処理と、表層処理工程と、接合工程と、熱処理工
程と、基板外周の面取り工程および研削研磨工程を有し
ている。各工程の処理内容は下記の通りである。
【００５７】絶縁層形成工程では、対をなす一方の半導
体基板の一主面に半導体基板外周に完全に絶縁層と絶縁
層のない部分の混載したパターンの形成されていない領
域が存在するように絶縁層を部分的に埋め込んで形成す
る処理を行う。
体基板の一主面に半導体基板外周に完全に絶縁層と絶縁
層のない部分の混載したパターンの形成されていない領
域が存在するように絶縁層を部分的に埋め込んで形成す
る処理を行う。
【００５８】絶縁膜後退処理では、前記絶縁層の表面部
分を処理して半導体基板の一主面から引込んだ位置に後
退させる処理を行う。
分を処理して半導体基板の一主面から引込んだ位置に後
退させる処理を行う。
【００５９】表層処理工程では、前記両基板の表面の周
辺部を処理し、前記周辺部を撥水性にする処理を行う。
辺部を処理し、前記周辺部を撥水性にする処理を行う。
【００６０】接合工程では、前記絶縁層が埋め込まれた
一方の半導体基板の一主面と、他の半導体基板の鏡面研
磨面とを接合する処理を行う。
一方の半導体基板の一主面と、他の半導体基板の鏡面研
磨面とを接合する処理を行う。
【００６１】熱処理工程では、前記接合さらた半導体基
板を１０００℃以上の温度で熱処理を行う。
板を１０００℃以上の温度で熱処理を行う。
【００６２】基板外周面取り工程は、前記接合された半
導体基板の外周部分を面取りする処理を行う。
導体基板の外周部分を面取りする処理を行う。
【００６３】研削研磨工程では、前記接合された半導体
基板の一方の半導体基板を研削研磨して薄膜化した半導
体基板を形成する処理を行う。
基板の一方の半導体基板を研削研磨して薄膜化した半導
体基板を形成する処理を行う。
【００６４】次に半導体基板１としてｎ-型単結晶シリ
コン基板、半導体基板４としてｎ+型単結晶シリコン基
板をそれぞれ用い、縦型パワー素子と制御回路素子とを
モノシリックに集積化するのに最適な半導体基板の場合
を例にとって本発明の実施形態３に係る製造方法を工程
順に説明する。
コン基板、半導体基板４としてｎ+型単結晶シリコン基
板をそれぞれ用い、縦型パワー素子と制御回路素子とを
モノシリックに集積化するのに最適な半導体基板の場合
を例にとって本発明の実施形態３に係る製造方法を工程
順に説明する。
【００６５】図１（ａ）に示すように、５インチ径、厚
さ約６００μｍ、抵抗率約１０Ωｃｍのｎ-型単結晶シ
リコン基板１を用意する。次に図１（ａ）に示すよう
に、ｎ-型単結晶シリコン基板１の一方の主表面の一部
に選択酸化（ＬＯＣＯＳ）法によって約２μｍの厚さの
絶縁膜２を形成する。尚、図４は、ｎ-型単結晶シリコ
ン基板１の全体を示す平面図である。図４から明らかな
ように、基板の中央部のみに凹部に絶縁膜を有する凹凸
パターンがあり、基板の周辺部には凹部に絶縁膜を有す
る凹凸パターンがなく、単結晶シリコンのままである。
さ約６００μｍ、抵抗率約１０Ωｃｍのｎ-型単結晶シ
リコン基板１を用意する。次に図１（ａ）に示すよう
に、ｎ-型単結晶シリコン基板１の一方の主表面の一部
に選択酸化（ＬＯＣＯＳ）法によって約２μｍの厚さの
絶縁膜２を形成する。尚、図４は、ｎ-型単結晶シリコ
ン基板１の全体を示す平面図である。図４から明らかな
ように、基板の中央部のみに凹部に絶縁膜を有する凹凸
パターンがあり、基板の周辺部には凹部に絶縁膜を有す
る凹凸パターンがなく、単結晶シリコンのままである。
【００６６】次に図１（ｂ）に示すように、ＨＦ系のエ
ッチング液で絶縁膜２を厚さ０．９μｍまで薄膜化し、
絶縁膜２の表面をｎ-型単結晶シリコン基板１の接合面
１ａよりも低くする。
ッチング液で絶縁膜２を厚さ０．９μｍまで薄膜化し、
絶縁膜２の表面をｎ-型単結晶シリコン基板１の接合面
１ａよりも低くする。
【００６７】次にｎ-型単結晶シリコン基板１を洗浄
後、ｎ-型単結晶シリコン基板１の絶縁膜２が形成され
ている接合面１ａの絶縁膜２が形成されていない周辺部
をフッ酸系の液で処理し、洗浄で形成された薄いシリコ
ン酸化膜を取り除き、周辺部を撥水性にする。尚、この
薄いシリコン酸化膜の剥離には、たとえばフッ酸系蒸気
などシリコン酸化膜が剥離できる蒸気を用いてもよい。
後、ｎ-型単結晶シリコン基板１の絶縁膜２が形成され
ている接合面１ａの絶縁膜２が形成されていない周辺部
をフッ酸系の液で処理し、洗浄で形成された薄いシリコ
ン酸化膜を取り除き、周辺部を撥水性にする。尚、この
薄いシリコン酸化膜の剥離には、たとえばフッ酸系蒸気
などシリコン酸化膜が剥離できる蒸気を用いてもよい。
【００６８】次に図１（ｃ）に示すように、５インチ
径、厚さ約６００μｍ、抵抗率約０．０１〜０．０２Ω
ｃｍのｎ+型単結晶シリコン基板４を用意し、ｎ+型単結
晶シリコン基板４の接合面とｎ-型単結晶シリコン基板
１上の絶縁膜２が形成されている接合面とを大気中、室
温環境で向かい合わせて接合する。尚、接合は、酸素雰
囲気中で行ってもよい。基板１，４を接合した際に絶縁
膜２と基板４の接合面との間には、厚さ０．１μｍの空
洞３が形成される。その後、接合を強固にするためと基
板周辺部に膜を形成するために１０００〜１２００℃、
約２時間程度の熱処理を行う。
径、厚さ約６００μｍ、抵抗率約０．０１〜０．０２Ω
ｃｍのｎ+型単結晶シリコン基板４を用意し、ｎ+型単結
晶シリコン基板４の接合面とｎ-型単結晶シリコン基板
１上の絶縁膜２が形成されている接合面とを大気中、室
温環境で向かい合わせて接合する。尚、接合は、酸素雰
囲気中で行ってもよい。基板１，４を接合した際に絶縁
膜２と基板４の接合面との間には、厚さ０．１μｍの空
洞３が形成される。その後、接合を強固にするためと基
板周辺部に膜を形成するために１０００〜１２００℃、
約２時間程度の熱処理を行う。
【００６９】その後、図１（ｄ）に示すように、図１
（ｃ）のＹ−Ｙ’面までｎ-型単結晶シリコン基板１を
研削・研磨して、シリコン基板１を所望の厚さとすると
ともに、その表面を平坦化し、基板１に単結晶シリコン
活性層５を形成する。
（ｃ）のＹ−Ｙ’面までｎ-型単結晶シリコン基板１を
研削・研磨して、シリコン基板１を所望の厚さとすると
ともに、その表面を平坦化し、基板１に単結晶シリコン
活性層５を形成する。
【００７０】実施形態３では、基板中央部には基板の中
央部のみに凹部に絶縁膜を有する凹凸パターンがあり、
基板の周辺部には凹部に絶縁膜を有する凹凸パターンが
ないため、実施形態１，２に比べて周辺部の機械強度を
強くすることができるという利点がある。
央部のみに凹部に絶縁膜を有する凹凸パターンがあり、
基板の周辺部には凹部に絶縁膜を有する凹凸パターンが
ないため、実施形態１，２に比べて周辺部の機械強度を
強くすることができるという利点がある。
【００７１】
【発明の効果】以上説明したように本発明によれば、パ
ワーＩＣのデバイス特性に影響を及ぼす縦型パワー素子
形成領域の接合面でのボイド発生を防止することができ
る。
ワーＩＣのデバイス特性に影響を及ぼす縦型パワー素子
形成領域の接合面でのボイド発生を防止することができ
る。
【００７２】その理由は、絶縁膜部を凹ませた基板と他
の平坦な基板を接合させて、単結晶シリコン部の部分の
みが接合しいるためである。
の平坦な基板を接合させて、単結晶シリコン部の部分の
みが接合しいるためである。
【００７３】さらに、高信頼性の半導体基板およびその
製造方法を提供し、基板作製工程の削減や作製時の高歩
留り等により従来技術に比べて１割以上低コストの基板
を得ることができる。
製造方法を提供し、基板作製工程の削減や作製時の高歩
留り等により従来技術に比べて１割以上低コストの基板
を得ることができる。
【００７４】その理由は、周辺部のみを個々に埋め込み
絶縁膜下の未接合部の面積を小さくしたり、周辺部分の
みを埋め込み絶縁膜部をなくしたり、基板周辺部分を保
護膜で覆い、貼り合わせ工程後のデバイス作製時の割れ
や欠けが生じさせないためである。
絶縁膜下の未接合部の面積を小さくしたり、周辺部分の
みを埋め込み絶縁膜部をなくしたり、基板周辺部分を保
護膜で覆い、貼り合わせ工程後のデバイス作製時の割れ
や欠けが生じさせないためである。
【図１】本発明の実施形態に係る製造方法を工程順に説
明するための断面図である。
明するための断面図である。
【図２】本発明の実施形態１に係る製造過程の基板を示
す平面図である。
す平面図である。
【図３】本発明の実施形態２に係る製造過程の基板を示
す平面図である。
す平面図である。
【図４】本発明の実施形態３に係る製造過程の基板を示
す平面図である。
す平面図である。
【図５】従来例に係る製造過程の基板を示す平面図であ
る。
る。
【図６】別の従来例に係る製造過程の基板を示す平面図
である。
である。
１ ｎ-型単結晶シリコン基板 ２ 絶縁膜 ３ 空洞 ４ ｎ+型単結晶シリコン基板 ５ 単結晶シリコン活性層 ６ 保護膜 ７ 多結晶シリコン層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−330554（ＪＰ，Ａ) 特開 平５−109677（ＪＰ，Ａ) 特開 平５−21765（ＪＰ，Ａ) 特開 平３−83320（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/02
Claims (7)
- 【請求項１】 少なくとも対をなす２枚の半導体基板の
各々鏡面研磨面を接合面として密着接合してなる半導体
基板であって、 前記対をなす一方の半導体基板は、単結晶構造のもので
あって、接合面となる主表面上の基板周辺部に絶縁層を
有するものであり、 前記絶縁層は、前記半導体基板の主表面から後退した位
置に設けられ、かつ、基板周辺部の前記絶縁層のパター
ンサイズが、１平方ミリメーター以下であることを特徴
とする半導体基板。 - 【請求項２】 少なくとも対をなす２枚の半導体基板の
各々鏡面研磨面を接合面として密着接合してなる半導体
基板であって、 前記対をなす一方の半導体基板は、接合面となる主表面
上の基板周辺部に絶縁層を有するものであり、 前記絶縁層は、前記半導体基板の主表面から後退した位
置に設けられ、前記両基板の表面の周辺部が撥水処理されたものである
ことを特徴とする半導体基板。 - 【請求項３】 少なくとも対をなす２枚の半導体基板の
各々鏡面研磨面を接合面として密着接合してなる半導体
基板であって、 前記対をなす一方の半導体基板は、接合面となる主表面
上の基板周辺部に絶縁層を有するものであり、 前記絶縁層は、前記半導体基板の主表面から後退した位
置に設けられ、 さらに、前記半導体基板の平坦化された面には、保護膜
が形成されていることを特徴とする半導体基板。 - 【請求項４】 前記保護膜は、酸化膜，半導体膜，窒化
膜のいずれかであることを特徴とする請求項３に記載の
半導体基板。 - 【請求項５】 絶縁膜形成工程と、絶縁膜後退処理と、
接合工程と、熱処理工程と、基板外周の面取り工程と、
研削研磨工程とを少なくとも有する半導体基板の製造方
法であって、 絶縁膜形成工程は、対をなす一方の半導体基板の一主面
の基板周辺部に絶縁層を形成し、かつ、基板周辺部の前
記絶縁層のパターンサイズを１平方ミリメーター以下と
する処理であり、 絶縁膜後退処理は、前記絶縁層の表面部分を処理して半
導体基板の一主面から引込んだ位置に後退させる処理で
あり、 接合工程は、前記絶縁層が埋め込まれた一方の半導体基
板の一主面と、他の半導体基板の鏡面研磨面とを接合す
る処理であり、 熱処理工程は、前記接合された半導体基板を１０００℃
以上の温度で酸化雰囲気で熱処理し、前記絶縁膜後退処
理での絶縁層の後退量以上の酸化膜を基板周辺部に形成
する処理であり、 基板外周の面取り工程は、前記接合された半導体基板の
外周部分を面取りする処理であり、 研削研磨工程は、前記接合された半導体基板の一方の半
導体基板を研削研磨して薄膜化した半導体基板を形成す
る処理であることを特徴とする半導体基板の製造方法。 - 【請求項６】 絶縁膜形成工程と、絶縁膜後退処理と、
接合工程と、熱処理工程と、保護膜形成工程と、基板外
周の面取り工程と、研削研磨工程とを少なくとも有する
半導体基板の製造方法であって、 絶縁膜形成工程は、対をなす一方の半導体基板の一主面
の基板周辺部に絶縁層を形成する処理であり、 絶縁膜後退処理は、前記絶縁層の表面部分を処理して半
導体基板の一主面から引込んだ位置に後退させる処理で
あり、 接合工程は、前記絶縁層が埋め込まれた一方の半導体基
板の一主面と、他の半導体基板の鏡面研磨面とを接合す
る処理であり、 熱処理工程は、前記接合された半導体基板を１０００℃
以上の温度で熱処理することであり、 保護膜形成工程は、前記接合された基板周辺部に前記絶
縁膜後退処理での絶縁膜の後退量以上の厚さの保護膜を
形成する処理であり、 基板外周の面取り工程は、前記接合された半導体基板の
外周部分を面取りする処理であり、 研削研磨工程は、前記接合された半導体基板の一方の半
導体基板を研削研磨して薄膜化した半導体基板を形成す
る処理であることを特徴とする半導体基板の製造方法。 - 【請求項７】 絶縁膜形成工程と、絶縁膜後退処理と、
表層処理工程と、接合工程と、熱処理工程と、基板外周
の面取り工程と、研削研磨工程とを少なくとも有する半
導体基板の製造方法であって、 絶縁膜形成工程は、対をなす一方の半導体基板の一主面
の基板周辺部に絶縁層を形成する処理であり、 絶縁膜後退処理は、前記絶縁層の表面部分を処理して半
導体基板の一主面から引込んだ位置に後退させる処理で
あり、 表層処理工程は、前記両基板の表面の周辺部を処理し、
前記周辺部を撥水性にする処理であり、 接合工程は、前記絶縁層が埋ぬ込まれた一方の半導体基
板の一主面と、他の半導体基板の鏡面研磨面とを接合す
る処理であり、 熱処理工程は、前記接合された半導体基板を１０００℃
以上の温度で熱処理することであり、 基板外周の面取り工程は、前記接合された半導体基板の
外周部分を面取りする処理であり、 研削研磨工程は、前記接合された半導体基板の一方の半
導体基板を研削研磨して薄膜化した半導体基板を形成す
る処理であることを特徴とする半導体基板の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09036437A JP3114643B2 (ja) | 1997-02-20 | 1997-02-20 | 半導体基板の構造および製造方法 |
| DE19806842A DE19806842A1 (de) | 1997-02-20 | 1998-02-18 | Laminatsubstrat aus Halbleiterwafern, die miteinander ohne Kontakt zwischen Isolierschicht und Halbleiterschicht verbunden sind, und Verfahren zur Herstellung |
| KR1019980005177A KR100268121B1 (ko) | 1997-02-20 | 1998-02-19 | 절연층 및 반도체층 사이의 접촉 없이 서로 접착된 반도체웨이퍼로부터 제조되는 적층기판 및 그 제조방법 |
| US09/027,180 US6096433A (en) | 1997-02-20 | 1998-02-20 | Laminated substrate fabricated from semiconductor wafers bonded to each other without contact between insulating layer and semiconductor layer and process of fabrication thereof |
| US09/591,499 US6346435B1 (en) | 1997-02-20 | 2000-06-12 | Laminated substrate fabricated from semiconductor wafers bonded to each other without contact between insulating layer and semiconductor layer and process of fabrication thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09036437A JP3114643B2 (ja) | 1997-02-20 | 1997-02-20 | 半導体基板の構造および製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10233351A JPH10233351A (ja) | 1998-09-02 |
| JP3114643B2 true JP3114643B2 (ja) | 2000-12-04 |
Family
ID=12469799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09036437A Expired - Fee Related JP3114643B2 (ja) | 1997-02-20 | 1997-02-20 | 半導体基板の構造および製造方法 |
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| Country | Link |
|---|---|
| US (2) | US6096433A (ja) |
| JP (1) | JP3114643B2 (ja) |
| KR (1) | KR100268121B1 (ja) |
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| DE19915078A1 (de) * | 1999-04-01 | 2000-10-12 | Siemens Ag | Verfahren zur Prozessierung einer monokristallinen Halbleiterscheibe und teilweise prozessierte Halbleiterscheibe |
| US20040023874A1 (en) * | 2002-03-15 | 2004-02-05 | Burgess Catherine E. | Therapeutic polypeptides, nucleic acids encoding same, and methods of use |
| KR100343211B1 (ko) * | 1999-11-04 | 2002-07-10 | 윤종용 | 웨이퍼 레벨 진공 패키징이 가능한 ｍｅｍｓ의 구조물의제작방법 |
| JP3580227B2 (ja) * | 2000-06-21 | 2004-10-20 | 三菱住友シリコン株式会社 | 複合基板の分離方法及び分離装置 |
| FR2823596B1 (fr) * | 2001-04-13 | 2004-08-20 | Commissariat Energie Atomique | Substrat ou structure demontable et procede de realisation |
| FR2823599B1 (fr) | 2001-04-13 | 2004-12-17 | Commissariat Energie Atomique | Substrat demomtable a tenue mecanique controlee et procede de realisation |
| FR2848336B1 (fr) | 2002-12-09 | 2005-10-28 | Commissariat Energie Atomique | Procede de realisation d'une structure contrainte destinee a etre dissociee |
| FR2850487B1 (fr) * | 2002-12-24 | 2005-12-09 | Commissariat Energie Atomique | Procede de realisation de substrats mixtes et structure ainsi obtenue |
| US7198974B2 (en) * | 2003-03-05 | 2007-04-03 | Micron Technology, Inc. | Micro-mechanically strained semiconductor film |
| US7220656B2 (en) * | 2003-04-29 | 2007-05-22 | Micron Technology, Inc. | Strained semiconductor by wafer bonding with misorientation |
| US7115480B2 (en) * | 2003-05-07 | 2006-10-03 | Micron Technology, Inc. | Micromechanical strained semiconductor by wafer bonding |
| US7662701B2 (en) | 2003-05-21 | 2010-02-16 | Micron Technology, Inc. | Gettering of silicon on insulator using relaxed silicon germanium epitaxial proximity layers |
| US7008854B2 (en) * | 2003-05-21 | 2006-03-07 | Micron Technology, Inc. | Silicon oxycarbide substrates for bonded silicon on insulator |
| US7273788B2 (en) | 2003-05-21 | 2007-09-25 | Micron Technology, Inc. | Ultra-thin semiconductors bonded on glass substrates |
| FR2856844B1 (fr) | 2003-06-24 | 2006-02-17 | Commissariat Energie Atomique | Circuit integre sur puce de hautes performances |
| US7439158B2 (en) * | 2003-07-21 | 2008-10-21 | Micron Technology, Inc. | Strained semiconductor by full wafer bonding |
| FR2857953B1 (fr) | 2003-07-21 | 2006-01-13 | Commissariat Energie Atomique | Structure empilee, et procede pour la fabriquer |
| US7153753B2 (en) | 2003-08-05 | 2006-12-26 | Micron Technology, Inc. | Strained Si/SiGe/SOI islands and processes of making same |
| FR2861497B1 (fr) | 2003-10-28 | 2006-02-10 | Soitec Silicon On Insulator | Procede de transfert catastrophique d'une couche fine apres co-implantation |
| JP4647228B2 (ja) * | 2004-04-01 | 2011-03-09 | 株式会社ディスコ | ウェーハの加工方法 |
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| FR2889887B1 (fr) | 2005-08-16 | 2007-11-09 | Commissariat Energie Atomique | Procede de report d'une couche mince sur un support |
| FR2891281B1 (fr) | 2005-09-28 | 2007-12-28 | Commissariat Energie Atomique | Procede de fabrication d'un element en couches minces. |
| US7544584B2 (en) * | 2006-02-16 | 2009-06-09 | Micron Technology, Inc. | Localized compressive strained semiconductor |
| FR2910179B1 (fr) | 2006-12-19 | 2009-03-13 | Commissariat Energie Atomique | PROCEDE DE FABRICATION DE COUCHES MINCES DE GaN PAR IMPLANTATION ET RECYCLAGE D'UN SUBSTRAT DE DEPART |
| JP2009071128A (ja) * | 2007-09-14 | 2009-04-02 | Naoetsu Electronics Co Ltd | 半導体接合ウエーハの製造方法 |
| FR2925221B1 (fr) | 2007-12-17 | 2010-02-19 | Commissariat Energie Atomique | Procede de transfert d'une couche mince |
| US8536458B1 (en) | 2009-03-30 | 2013-09-17 | Amkor Technology, Inc. | Fine pitch copper pillar package and method |
| FR2947098A1 (fr) | 2009-06-18 | 2010-12-24 | Commissariat Energie Atomique | Procede de transfert d'une couche mince sur un substrat cible ayant un coefficient de dilatation thermique different de celui de la couche mince |
| US8492893B1 (en) | 2011-03-16 | 2013-07-23 | Amkor Technology, Inc. | Semiconductor device capable of preventing dielectric layer from cracking |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5204282A (en) * | 1988-09-30 | 1993-04-20 | Nippon Soken, Inc. | Semiconductor circuit structure and method for making the same |
| JP2862582B2 (ja) * | 1989-08-28 | 1999-03-03 | 株式会社東芝 | 接着半導体基板及びその製造方法 |
| JPH0429353A (ja) * | 1990-05-24 | 1992-01-31 | Sharp Corp | 半導体装置 |
| JPH0521765A (ja) * | 1991-07-11 | 1993-01-29 | Fujitsu Ltd | 半導体基板の製造方法 |
| JPH05109677A (ja) * | 1991-10-16 | 1993-04-30 | Sony Corp | Ｓｏｉ基板の製造方法 |
| US6004406A (en) * | 1994-06-16 | 1999-12-21 | Nec Corporation | Silicon on insulating substrate |
| JP2770808B2 (ja) * | 1995-03-13 | 1998-07-02 | 日本電気株式会社 | 半導体基板及びその製造方法 |
| US5937312A (en) * | 1995-03-23 | 1999-08-10 | Sibond L.L.C. | Single-etch stop process for the manufacture of silicon-on-insulator wafers |
| FI102775B (fi) | 1995-06-29 | 1999-02-15 | Valmet Corp | Menetelmä ja laite paperi- tai kartonkikoneen kuivatusviiran pesemisek si |
| JPH0964321A (ja) * | 1995-08-24 | 1997-03-07 | Komatsu Electron Metals Co Ltd | Ｓｏｉ基板の製造方法 |
| US5869386A (en) * | 1995-09-28 | 1999-02-09 | Nec Corporation | Method of fabricating a composite silicon-on-insulator substrate |
| JP2692659B2 (ja) * | 1995-10-13 | 1997-12-17 | 日本電気株式会社 | Ｓｏｉ基板および該ｓｏｉ基板の製造方法 |
| TW308707B (en) * | 1995-12-15 | 1997-06-21 | Komatsu Denshi Kinzoku Kk | Manufacturing method of bonding SOI wafer |
-
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