JP3370806B2 - Ｍｉｓ型半導体装置の作製方法 - Google Patents
Ｍｉｓ型半導体装置の作製方法Info
- Publication number
- JP3370806B2 JP3370806B2 JP31563394A JP31563394A JP3370806B2 JP 3370806 B2 JP3370806 B2 JP 3370806B2 JP 31563394 A JP31563394 A JP 31563394A JP 31563394 A JP31563394 A JP 31563394A JP 3370806 B2 JP3370806 B2 JP 3370806B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- semiconductor device
- central portion
- manufacturing
- type semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28105—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor next to the insulator having a lateral composition or doping variation, or being formed laterally by more than one deposition step
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/605—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having significant overlap between the lightly-doped extensions and the gate electrode
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＭＩＳ（金属−絶縁膜
−半導体）型半導体装置、例えば、ＭＯＳ型電界効果ト
ランジスタおよびその作製方法に関する。本発明による
ＭＩＳ型半導体装置は、各種半導体集積回路に使用され
るものである。
−半導体）型半導体装置、例えば、ＭＯＳ型電界効果ト
ランジスタおよびその作製方法に関する。本発明による
ＭＩＳ型半導体装置は、各種半導体集積回路に使用され
るものである。
【０００２】
【従来の技術】ＭＩＳ型半導体デバイスのデザインルー
ルが縮小するにしたがって、ドレイン−チャネル間の電
界強度の急峻さにより、ホットキャリヤ注入現象が生じ
るようになった。このようなデザインルールの縮小（す
なわち、チャネルが短くなること）による特性の劣化を
一般に短チャネル効果という。このような短チャネル効
果を抑制する方法として、図４に示すような低濃度不純
物領域（低濃度ドレイン、ＬＤＤ）４０６、４０７を有
するＭＩＳ型電界効果トランジスタが開発された。
ルが縮小するにしたがって、ドレイン−チャネル間の電
界強度の急峻さにより、ホットキャリヤ注入現象が生じ
るようになった。このようなデザインルールの縮小（す
なわち、チャネルが短くなること）による特性の劣化を
一般に短チャネル効果という。このような短チャネル効
果を抑制する方法として、図４に示すような低濃度不純
物領域（低濃度ドレイン、ＬＤＤ）４０６、４０７を有
するＭＩＳ型電界効果トランジスタが開発された。
【０００３】この種のデバイスではソース４０４とチャ
ネル形成領域、あるいはドレイン４０５とチャネル形成
領域の間に、ソース／ドレインより低濃度のＬＤＤ４０
６、４０７が設けられたために、電界を緩和する効果が
生じ、ホットキャリヤの発生を抑制することができた。
図４に示すようなＬＤＤはまず、ゲイト電極４０１を形
成した後に、ドーピングをおこない、低濃度不純物領域
を形成し、その後、酸化珪素等の材料によってサイドウ
ォール４０２を形成し、これをマスクとして自己整合的
にドーピングをおこなって、ソース／ドレインを形成す
る方法が採用された。
ネル形成領域、あるいはドレイン４０５とチャネル形成
領域の間に、ソース／ドレインより低濃度のＬＤＤ４０
６、４０７が設けられたために、電界を緩和する効果が
生じ、ホットキャリヤの発生を抑制することができた。
図４に示すようなＬＤＤはまず、ゲイト電極４０１を形
成した後に、ドーピングをおこない、低濃度不純物領域
を形成し、その後、酸化珪素等の材料によってサイドウ
ォール４０２を形成し、これをマスクとして自己整合的
にドーピングをおこなって、ソース／ドレインを形成す
る方法が採用された。
【０００４】そのため、ＬＤＤ上にはゲイト電極が存在
せず、さらなる短チャネル化によって、ＬＤＤ上のゲイ
ト絶縁膜にホットキャリヤがトラップされる現象が生じ
た。そして、このようなホットキャリヤ、特にホットエ
レクトロンのトラップによって、ＬＤＤの導電型が反転
してしまい、しきい値の変動や、サブスレシュホールド
係数の増加、パンチスルー耐圧の低下という短チャネル
効果が避けられなくなった。
せず、さらなる短チャネル化によって、ＬＤＤ上のゲイ
ト絶縁膜にホットキャリヤがトラップされる現象が生じ
た。そして、このようなホットキャリヤ、特にホットエ
レクトロンのトラップによって、ＬＤＤの導電型が反転
してしまい、しきい値の変動や、サブスレシュホールド
係数の増加、パンチスルー耐圧の低下という短チャネル
効果が避けられなくなった。
【０００５】このような問題点を解決すべく、ＬＤＤ上
をもゲイト電極で覆った、オーバーラップＬＤＤ構造
（ＧＯＬＤ）構造が提唱された。この構造を採用すれ
ば、上記のようなＬＤＤ上のゲイト絶縁膜にホットキャ
リヤがトラップされたことによる特性の劣化は避けるこ
とができる。しかしながら、ＧＯＬＤを作製することは
容易ではなかった。これまでに報告されているＧＯＬＤ
構造のＭＩＳ型電界効果トランジスタとしては、ＩＴ−
ＬＤＤ構造（Ｔ．Ｙ．Ｈｕａｎｇ：ＩＥＤＭ Ｔｅｃ
ｈ．Ｄｉｇｅｓｔ ７４２（１９８６））がある。その
作製方法の概略を図３に示す。
をもゲイト電極で覆った、オーバーラップＬＤＤ構造
（ＧＯＬＤ）構造が提唱された。この構造を採用すれ
ば、上記のようなＬＤＤ上のゲイト絶縁膜にホットキャ
リヤがトラップされたことによる特性の劣化は避けるこ
とができる。しかしながら、ＧＯＬＤを作製することは
容易ではなかった。これまでに報告されているＧＯＬＤ
構造のＭＩＳ型電界効果トランジスタとしては、ＩＴ−
ＬＤＤ構造（Ｔ．Ｙ．Ｈｕａｎｇ：ＩＥＤＭ Ｔｅｃ
ｈ．Ｄｉｇｅｓｔ ７４２（１９８６））がある。その
作製方法の概略を図３に示す。
【０００６】まず、半導体基板３０１上にフィールド絶
縁物３０２とゲイト絶縁膜３０３を形成した後、多結晶
シリコン等の導電性被膜３０４を成膜する。（図３
（Ａ）） そして、導電性被膜３０４を適度にエッチングし、ゲイ
ト電極３０６を形成する。このとき注意しなければなら
ないのは、導電性被膜３０４を全てエッチングしてしま
うのではなく、適当な厚さ（１００〜１０００Å）だ
け、残して薄い導電性被膜３０７とすることである。こ
のため、このエッチング工程は極めて難しい。（点線で
示される３０５は元の導電性被膜である。）
縁物３０２とゲイト絶縁膜３０３を形成した後、多結晶
シリコン等の導電性被膜３０４を成膜する。（図３
（Ａ）） そして、導電性被膜３０４を適度にエッチングし、ゲイ
ト電極３０６を形成する。このとき注意しなければなら
ないのは、導電性被膜３０４を全てエッチングしてしま
うのではなく、適当な厚さ（１００〜１０００Å）だ
け、残して薄い導電性被膜３０７とすることである。こ
のため、このエッチング工程は極めて難しい。（点線で
示される３０５は元の導電性被膜である。）
【０００７】このようにして、薄い導電性被膜３０７と
ゲイト絶縁膜３０３を通して、スルードーピングによ
り、ＬＤＤ３０８、３０９を形成する。（図３（Ｂ）） その後、全面に酸化珪素等の材料で被膜３１０を成膜す
る。（図３（Ｃ）） そして、従来のＬＤＤ構造を作製する場合と同様に被膜
３１０を異方性エッチング法によりエッチングすること
により、サイドウォール３１２を形成する。このエッチ
ング工程では薄い導電性被膜３０７もエッチングする。
そして、このようにして形成したサイドウォールをマス
クとして、自己整合的にドーピングをおこない、ソース
３１３、ドレイン３１４を形成する。（図３（Ｄ））
ゲイト絶縁膜３０３を通して、スルードーピングによ
り、ＬＤＤ３０８、３０９を形成する。（図３（Ｂ）） その後、全面に酸化珪素等の材料で被膜３１０を成膜す
る。（図３（Ｃ）） そして、従来のＬＤＤ構造を作製する場合と同様に被膜
３１０を異方性エッチング法によりエッチングすること
により、サイドウォール３１２を形成する。このエッチ
ング工程では薄い導電性被膜３０７もエッチングする。
そして、このようにして形成したサイドウォールをマス
クとして、自己整合的にドーピングをおこない、ソース
３１３、ドレイン３１４を形成する。（図３（Ｄ））
【０００８】その後、層間絶縁物３１５、ソース電極・
配線３１６、ドレイン電極・配線３１７を形成してＭＩ
Ｓ型電界効果トランジスタが完成する。（図３（Ｅ）） 図から明らかなように、ゲイト電極の部分が逆Ｔ字（Ｉ
ｎｖｅｒｓｅ−Ｔ）であるので、ＩＴ−ＬＤＤと呼ばれ
る。そして、ゲイト電極の薄い部分がＬＤＤ上に存在す
るため、ＬＤＤ表面のキャリヤ密度もゲイト電極によっ
てある程度制御できる。その結果、ＬＤＤの不純物濃度
をより小さくしてもＬＤＤの直列抵抗によって相互コン
ダクタンスが減少したり、ＬＤＤ上の絶縁膜中に注入さ
れたホットキャリヤによってデバイス特性が変動するこ
とが少なくなる。
配線３１６、ドレイン電極・配線３１７を形成してＭＩ
Ｓ型電界効果トランジスタが完成する。（図３（Ｅ）） 図から明らかなように、ゲイト電極の部分が逆Ｔ字（Ｉ
ｎｖｅｒｓｅ−Ｔ）であるので、ＩＴ−ＬＤＤと呼ばれ
る。そして、ゲイト電極の薄い部分がＬＤＤ上に存在す
るため、ＬＤＤ表面のキャリヤ密度もゲイト電極によっ
てある程度制御できる。その結果、ＬＤＤの不純物濃度
をより小さくしてもＬＤＤの直列抵抗によって相互コン
ダクタンスが減少したり、ＬＤＤ上の絶縁膜中に注入さ
れたホットキャリヤによってデバイス特性が変動するこ
とが少なくなる。
【０００９】これらの利点はＩＴ−ＬＤＤ構造に固有の
ものではなく、全てのＧＯＬＤ構造に共通することであ
る。そして、ＬＤＤの不純物濃度を低くできるので電界
緩和効果も大きく、また、ＬＤＤの浅くできるので、短
チャネル効果やパンチスルーも抑制できる。
ものではなく、全てのＧＯＬＤ構造に共通することであ
る。そして、ＬＤＤの不純物濃度を低くできるので電界
緩和効果も大きく、また、ＬＤＤの浅くできるので、短
チャネル効果やパンチスルーも抑制できる。
【００１０】
【発明が解決しようとする課題】しかしながら、ＧＯＬ
Ｄの作製方法としては、ＩＴ−ＬＤＤ構造以外には効果
的な方法がなく、ＩＴ−ＬＤＤ構造は上記のような利点
を多く有するものの、その作製方法が極めて難しいとい
う問題があった。特に図３（Ｂ）の導電性被膜のエッチ
ングの制御が極めて難しかった。もし、基板間、基板内
で薄い導電性被膜３０７の厚さにバラツキがあると、ソ
ース／ドレインの不純物濃度が変動してしまい、よっ
て、トランジスタの特性がバラつくこととなる。本発明
はこのような問題を鑑みてなされたものであり、より簡
便に得られるＧＯＬＤ構造を提唱することを課題とす
る。
Ｄの作製方法としては、ＩＴ−ＬＤＤ構造以外には効果
的な方法がなく、ＩＴ−ＬＤＤ構造は上記のような利点
を多く有するものの、その作製方法が極めて難しいとい
う問題があった。特に図３（Ｂ）の導電性被膜のエッチ
ングの制御が極めて難しかった。もし、基板間、基板内
で薄い導電性被膜３０７の厚さにバラツキがあると、ソ
ース／ドレインの不純物濃度が変動してしまい、よっ
て、トランジスタの特性がバラつくこととなる。本発明
はこのような問題を鑑みてなされたものであり、より簡
便に得られるＧＯＬＤ構造を提唱することを課題とす
る。
【００１１】
【課題を解決するための手段】本発明では、サイドウォ
ールをシリコンを主成分とする（純度９５％以上のシリ
コンよりなる）材料よりなる導電性のものとし、すなわ
ち、サイドウォールをゲイト電極の一部とすることによ
り、ＧＯＬＤ構造を得る。このような構造を得るため
に、シリコンを主成分とする材料よりなる導電性被膜を
ゲイト電極の中央部となる部分を覆って成膜したのち、
フッ化ハロゲン、すなわち、化学式ＸＦn（Ｘはフッ素
以外のハロゲン、ｎは整数）で示される物質（例えば、
ＣｌＦ、ＣｌＦ3 、ＢｒＦ、ＢｒＦ3 、ＩＦ、ＩＦ
3 等）を含む雰囲気で異方性もしくは準異方性エッチン
グをおこなうことによって得る。
ールをシリコンを主成分とする（純度９５％以上のシリ
コンよりなる）材料よりなる導電性のものとし、すなわ
ち、サイドウォールをゲイト電極の一部とすることによ
り、ＧＯＬＤ構造を得る。このような構造を得るため
に、シリコンを主成分とする材料よりなる導電性被膜を
ゲイト電極の中央部となる部分を覆って成膜したのち、
フッ化ハロゲン、すなわち、化学式ＸＦn（Ｘはフッ素
以外のハロゲン、ｎは整数）で示される物質（例えば、
ＣｌＦ、ＣｌＦ3 、ＢｒＦ、ＢｒＦ3 、ＩＦ、ＩＦ
3 等）を含む雰囲気で異方性もしくは準異方性エッチン
グをおこなうことによって得る。
【００１２】本発明では、従来のＬＤＤ構造においてゲ
イト電極に相当する部分（図４の４０１）はゲイト電極
であるが、それはゲイト電極の全てではないという意味
で、ゲイト電極の中央部と称する。また、従来のＬＤＤ
構造のサイドウォールに相当する部分（図４の４０２）
は本発明ではシリコンを主成分とする材料によって構成
された導電性材料でゲイト電極の一部であるので、サイ
ドウォールという呼び名以外にゲイト電極の側部とも称
することとする。
イト電極に相当する部分（図４の４０１）はゲイト電極
であるが、それはゲイト電極の全てではないという意味
で、ゲイト電極の中央部と称する。また、従来のＬＤＤ
構造のサイドウォールに相当する部分（図４の４０２）
は本発明ではシリコンを主成分とする材料によって構成
された導電性材料でゲイト電極の一部であるので、サイ
ドウォールという呼び名以外にゲイト電極の側部とも称
することとする。
【００１３】本発明のＭＩＳ型半導体装置の作製方法
は、 （１）半導体表面上にゲイト絶縁膜を形成する工程 （２）ゲイト電極の中央部を形成する工程と （３）前記ゲイト電極の中央部をマスクとして自己整合
的に半導体に低濃度の不純物領域（ＬＤＤ）を形成する
工程 （４）シリコンを主成分とする導電性被膜を形成する工
程 （５）該被膜をフッ化ハロゲンを有する雰囲気において
異方性もしくは準異方性エッチングし、ゲイト電極の中
央部の側面にシリコンを主成分とするサイドウォールを
形成する工程 （６）前記サイドウォールをマスクとして自己整合的に
ソース／ドレインを形成する工程を有する。
は、 （１）半導体表面上にゲイト絶縁膜を形成する工程 （２）ゲイト電極の中央部を形成する工程と （３）前記ゲイト電極の中央部をマスクとして自己整合
的に半導体に低濃度の不純物領域（ＬＤＤ）を形成する
工程 （４）シリコンを主成分とする導電性被膜を形成する工
程 （５）該被膜をフッ化ハロゲンを有する雰囲気において
異方性もしくは準異方性エッチングし、ゲイト電極の中
央部の側面にシリコンを主成分とするサイドウォールを
形成する工程 （６）前記サイドウォールをマスクとして自己整合的に
ソース／ドレインを形成する工程を有する。
【００１４】また、この結果、得られるＭＩＳ型半導体
装置は、（Ａ）ゲイト絶縁膜上に形成されたゲイト電極
の中央部と、該ゲイト電極の中央部の側面に密着して形
成されたシリコンを主成分とするゲイト電極の側部と、
前記ゲイト電極の側部の下方の半導体には、ドレイン
（もしくはソース）およびチャネル形成領域に挟まれた
低濃度不純物領域とを有するという特徴を持っている。
装置は、（Ａ）ゲイト絶縁膜上に形成されたゲイト電極
の中央部と、該ゲイト電極の中央部の側面に密着して形
成されたシリコンを主成分とするゲイト電極の側部と、
前記ゲイト電極の側部の下方の半導体には、ドレイン
（もしくはソース）およびチャネル形成領域に挟まれた
低濃度不純物領域とを有するという特徴を持っている。
【００１５】ここで、ゲイト電極の中央部はシリコンを
主成分とする（純度９５％以上のシリコンよりなる）材
料とするとより好ましい。また、（Ｂ）ドレイン、ソー
ス、チャネル形成領域、低濃度不純物領域上には、同一
の酸化珪素を主成分とする絶縁膜が形成されているとい
う特徴も有する。
主成分とする（純度９５％以上のシリコンよりなる）材
料とするとより好ましい。また、（Ｂ）ドレイン、ソー
ス、チャネル形成領域、低濃度不純物領域上には、同一
の酸化珪素を主成分とする絶縁膜が形成されているとい
う特徴も有する。
【００１６】
【作用】従来のＬＤＤ構造において、単にサイドウォー
ルをシリコンを主成分とする導電性被膜で構成すること
は実用的でなかった。それは、サイドウォールを形成す
る際のエッチングが、酸化珪素を主成分とするゲイト絶
縁膜でストップさせることが難しく、基板を大きくエッ
チングする可能性があったためである。これは、通常の
ドライエッチングプロセスでは、シリコンをエッチング
する際の酸化珪素との選択比が十分に大きくないこと
と、ゲイト電極（＝サイドウォール）の厚さに比較して
ゲイト絶縁膜の厚さが１／１０程度と小さかったためで
ある。
ルをシリコンを主成分とする導電性被膜で構成すること
は実用的でなかった。それは、サイドウォールを形成す
る際のエッチングが、酸化珪素を主成分とするゲイト絶
縁膜でストップさせることが難しく、基板を大きくエッ
チングする可能性があったためである。これは、通常の
ドライエッチングプロセスでは、シリコンをエッチング
する際の酸化珪素との選択比が十分に大きくないこと
と、ゲイト電極（＝サイドウォール）の厚さに比較して
ゲイト絶縁膜の厚さが１／１０程度と小さかったためで
ある。
【００１７】本発明人の研究では、このような問題点は
フッ化ハロゲンを用いたエッチングによって解決できる
ことが明らかになった。すなわち、フッ化ハロゲンはシ
リコンをエッチングする作用は強いが、酸化珪素膜をエ
ッチングする作用は弱いためである。本発明ではサイド
ウォールの形成のためのエッチングにおいて、サイドウ
ォール材料とゲイト絶縁膜材料とのエッチングの選択比
を十分に大きくすることが可能となる。その結果、半導
体基板のオーバーエッチングが回避できるのみか、ゲイ
ト絶縁膜のオーバーエッチングも無くなる。
フッ化ハロゲンを用いたエッチングによって解決できる
ことが明らかになった。すなわち、フッ化ハロゲンはシ
リコンをエッチングする作用は強いが、酸化珪素膜をエ
ッチングする作用は弱いためである。本発明ではサイド
ウォールの形成のためのエッチングにおいて、サイドウ
ォール材料とゲイト絶縁膜材料とのエッチングの選択比
を十分に大きくすることが可能となる。その結果、半導
体基板のオーバーエッチングが回避できるのみか、ゲイ
ト絶縁膜のオーバーエッチングも無くなる。
【００１８】ただし、ガス状のフッ化ハロゲンを用いた
通常のガスエッチングでは、等方的なエッチングは容易
であったが、異方性もしくは準異方性のエッチングをお
こなうことは難しかった。本発明人は様々な条件で検討
を試みた結果、微弱なＲＩＥ（反応性イオンエッチン
グ）モードでのプラズマ励起を併用することでエッチン
グの異方性を向上させることが可能であることを見出し
た。これは、プラズマダメージを受けた部分がよりフッ
化ハロゲンによってエッチングされやすいという特性に
基づくものであり、プラズマによるイオンや電子を基板
に対して垂直に照射することにより、エッチングの異方
性を向上させることができる。典型的には、垂直方向の
エッチング速度を水平方向のエッチング速度の２〜１０
倍とすることができた。
通常のガスエッチングでは、等方的なエッチングは容易
であったが、異方性もしくは準異方性のエッチングをお
こなうことは難しかった。本発明人は様々な条件で検討
を試みた結果、微弱なＲＩＥ（反応性イオンエッチン
グ）モードでのプラズマ励起を併用することでエッチン
グの異方性を向上させることが可能であることを見出し
た。これは、プラズマダメージを受けた部分がよりフッ
化ハロゲンによってエッチングされやすいという特性に
基づくものであり、プラズマによるイオンや電子を基板
に対して垂直に照射することにより、エッチングの異方
性を向上させることができる。典型的には、垂直方向の
エッチング速度を水平方向のエッチング速度の２〜１０
倍とすることができた。
【００１９】このエッチングの目的には雰囲気にアルゴ
ン等のプラズマを発生させるのに有利な気体を混入する
とよい。さらには、イオンを加速・照射できる機構を設
けるとなお好ましい。ただし、過剰なプラズマ励起をお
こなうと、シリコンと酸化珪素のエッチングの選択比が
低下することに注意しなければならない。従来のドライ
エッチングにおけるプラズマの作用は、フッ素イオン等
の活性種を発生させるものであったが、本発明で用いる
エッチングにおけるプラズマの作用は、あくまでもエッ
チング表面の活性化（エッチングされやすくすること）
であり、エッチング自体はフッ化ハロゲンが担うという
特色を有する。なお、本発明はフッ化ハロゲンを用いて
異方性エッチングをおこなうことに特徴を有するのであ
り、異方性エッチングの詳細な方法は上記のプラズマを
用いた方法以外であっても構わない。
ン等のプラズマを発生させるのに有利な気体を混入する
とよい。さらには、イオンを加速・照射できる機構を設
けるとなお好ましい。ただし、過剰なプラズマ励起をお
こなうと、シリコンと酸化珪素のエッチングの選択比が
低下することに注意しなければならない。従来のドライ
エッチングにおけるプラズマの作用は、フッ素イオン等
の活性種を発生させるものであったが、本発明で用いる
エッチングにおけるプラズマの作用は、あくまでもエッ
チング表面の活性化（エッチングされやすくすること）
であり、エッチング自体はフッ化ハロゲンが担うという
特色を有する。なお、本発明はフッ化ハロゲンを用いて
異方性エッチングをおこなうことに特徴を有するのであ
り、異方性エッチングの詳細な方法は上記のプラズマを
用いた方法以外であっても構わない。
【００２０】
〔実施例１〕 図１に本実施例を示す。まず、シリコン
基板１０１上に公知のＬＯＣＯＳ形成法によって、厚さ
３０００Å〜１μｍのフィールド絶縁物１０２を形成し
た。また、ゲイト絶縁膜として、厚さ１００〜５００Å
の酸化珪素膜１０３を熱酸化法によって形成した。さら
に、熱ＣＶＤ法によって燐をドーピングして導電率を高
めた多結晶シリコン膜（厚さ２０００〜５０００Å）を
堆積し、これをエッチングしてゲイト電極の中央部１０
４を形成した。そして、ゲイト電極の中央部１０４をマ
スクとして自己整合的に燐のイオン注入をおこない、低
濃度のＮ型不純物領域（＝ＬＤＤ）１０５、１０６を形
成した。ＬＤＤの燐の濃度は１×１０16〜１×１０17原
子／ｃｍ3 、深さは３００〜１０００Åとすると好まし
かった。（図１（Ａ））
基板１０１上に公知のＬＯＣＯＳ形成法によって、厚さ
３０００Å〜１μｍのフィールド絶縁物１０２を形成し
た。また、ゲイト絶縁膜として、厚さ１００〜５００Å
の酸化珪素膜１０３を熱酸化法によって形成した。さら
に、熱ＣＶＤ法によって燐をドーピングして導電率を高
めた多結晶シリコン膜（厚さ２０００〜５０００Å）を
堆積し、これをエッチングしてゲイト電極の中央部１０
４を形成した。そして、ゲイト電極の中央部１０４をマ
スクとして自己整合的に燐のイオン注入をおこない、低
濃度のＮ型不純物領域（＝ＬＤＤ）１０５、１０６を形
成した。ＬＤＤの燐の濃度は１×１０16〜１×１０17原
子／ｃｍ3 、深さは３００〜１０００Åとすると好まし
かった。（図１（Ａ））
【００２１】そして、熱ＣＶＤ法によって燐をドーピン
グして導電率を高めた多結晶シリコン膜（厚さ２０００
Å〜１μｍ）１０７を成膜した。（図１（Ｂ）） その後、ＣｌＦ3 による異方性エッチングをおこなっ
た。エッチングは以下のようにおこなった。基板をエッ
チングチャンバー（通常のドライエッチングで用いるも
のと同じ）に設置し、チャンバーにアルゴンとＣｌＦ3
の混合気体を導入し、ＲＦ放電させた。アルゴンの流量
は１００ｓｃｃｍ、ＣｌＦ3 の流量は５０ｓｃｃｍと
し、圧力は０．１ｔｏｒｒとした。基板には−５０〜−
２００Ｖの自己バイアスが印加されるようにした。エッ
チングはほとんどゲイト絶縁膜で停止し、以下のオーバ
ーエッチングは観察されなかった。
グして導電率を高めた多結晶シリコン膜（厚さ２０００
Å〜１μｍ）１０７を成膜した。（図１（Ｂ）） その後、ＣｌＦ3 による異方性エッチングをおこなっ
た。エッチングは以下のようにおこなった。基板をエッ
チングチャンバー（通常のドライエッチングで用いるも
のと同じ）に設置し、チャンバーにアルゴンとＣｌＦ3
の混合気体を導入し、ＲＦ放電させた。アルゴンの流量
は１００ｓｃｃｍ、ＣｌＦ3 の流量は５０ｓｃｃｍと
し、圧力は０．１ｔｏｒｒとした。基板には−５０〜−
２００Ｖの自己バイアスが印加されるようにした。エッ
チングはほとんどゲイト絶縁膜で停止し、以下のオーバ
ーエッチングは観察されなかった。
【００２２】この結果、多結晶シリコン膜１０７はエッ
チングされ（図の点線１０８は元の多結晶シリコン膜を
示す）、ゲイト電極の中央部の側面にゲイト電極の側部
（サイドウォール）１０９が形成された。本実施例の条
件では、垂直方向のエッチング速度は水平方向の約２倍
の準異方性エッチングであったので、ゲイト電極の側部
の形状は完全な異方性エッチングの場合に比較して、や
や幅が狭くなった。（図１（Ｃ））
チングされ（図の点線１０８は元の多結晶シリコン膜を
示す）、ゲイト電極の中央部の側面にゲイト電極の側部
（サイドウォール）１０９が形成された。本実施例の条
件では、垂直方向のエッチング速度は水平方向の約２倍
の準異方性エッチングであったので、ゲイト電極の側部
の形状は完全な異方性エッチングの場合に比較して、や
や幅が狭くなった。（図１（Ｃ））
【００２３】その後、砒素のイオン注入によって、ゲイ
ト電極をマスクとして自己整合的にドーピングをおこな
い、ソース１１０、ドレイン１１１を作製した。砒素の
濃度は１×１０19〜５×１０20原子／ｃｍ3 とした。そ
して、熱アニール処理により、ＬＤＤおよびソース／ド
レインの再結晶化をおこなった。（図１（Ｄ）） その後、熱ＣＶＤ法によって、層間絶縁物として、厚さ
３０００Å〜１μｍの酸化珪素膜１１２を堆積した。そ
して、これにコンタクトホールを形成し、ソース電極１
１３、ドレイン電極１１４を形成した。このようにし
て、ＧＯＬＤ型トランジスタを作製することができた。
（図１（Ｅ））
ト電極をマスクとして自己整合的にドーピングをおこな
い、ソース１１０、ドレイン１１１を作製した。砒素の
濃度は１×１０19〜５×１０20原子／ｃｍ3 とした。そ
して、熱アニール処理により、ＬＤＤおよびソース／ド
レインの再結晶化をおこなった。（図１（Ｄ）） その後、熱ＣＶＤ法によって、層間絶縁物として、厚さ
３０００Å〜１μｍの酸化珪素膜１１２を堆積した。そ
して、これにコンタクトホールを形成し、ソース電極１
１３、ドレイン電極１１４を形成した。このようにし
て、ＧＯＬＤ型トランジスタを作製することができた。
（図１（Ｅ））
【００２４】〔実施例２〕 図２に本実施例を示す。シ
リコン基板２０１上に厚さ３０００Å〜１μｍのフィー
ルド絶縁物２０２と厚さ１００〜５００Åのゲイト絶縁
膜（酸化珪素）２０３を熱酸化法によって形成した。さ
らに、燐をドーピングして導電率を高めた多結晶シリコ
ン膜（厚さ２０００〜５０００Å）によって、ゲイト電
極の中央部２０４を形成し、これをマスクとして自己整
合的に燐のイオン注入をおこない、低濃度のＮ型不純物
領域（＝ＬＤＤ）２０５、２０６を形成した。（図２
（Ａ））
リコン基板２０１上に厚さ３０００Å〜１μｍのフィー
ルド絶縁物２０２と厚さ１００〜５００Åのゲイト絶縁
膜（酸化珪素）２０３を熱酸化法によって形成した。さ
らに、燐をドーピングして導電率を高めた多結晶シリコ
ン膜（厚さ２０００〜５０００Å）によって、ゲイト電
極の中央部２０４を形成し、これをマスクとして自己整
合的に燐のイオン注入をおこない、低濃度のＮ型不純物
領域（＝ＬＤＤ）２０５、２０６を形成した。（図２
（Ａ））
【００２５】そして、熱ＣＶＤ法によって燐をドーピン
グして導電率を高めた多結晶シリコン膜（厚さ２０００
Å〜１μｍ）２０７を成膜した。（図２（Ｂ）） その後、ＣｌＦ3 による異方性エッチングをおこなっ
た。エッチングは以下のようにおこなった。基板５０５
を図５に示すような構造のエッチングチャンバー５０１
のカソード５０４上に設置した。そして、チャンバー内
にアルゴンを導入し、ＲＦ電源５０７によって、アノー
ド５０２とグリッド５０３の間にプラズマを発生させ
た。一方、カソード５０４とグリッド５０７の間の電位
はアノードが負（−１００〜−１０００Ｖ）となるよう
に保った。この結果、グリッドを通して、カソード方向
にアルゴンイオンが加速され、ほぼ基板に対して垂直に
入射した。
グして導電率を高めた多結晶シリコン膜（厚さ２０００
Å〜１μｍ）２０７を成膜した。（図２（Ｂ）） その後、ＣｌＦ3 による異方性エッチングをおこなっ
た。エッチングは以下のようにおこなった。基板５０５
を図５に示すような構造のエッチングチャンバー５０１
のカソード５０４上に設置した。そして、チャンバー内
にアルゴンを導入し、ＲＦ電源５０７によって、アノー
ド５０２とグリッド５０３の間にプラズマを発生させ
た。一方、カソード５０４とグリッド５０７の間の電位
はアノードが負（−１００〜−１０００Ｖ）となるよう
に保った。この結果、グリッドを通して、カソード方向
にアルゴンイオンが加速され、ほぼ基板に対して垂直に
入射した。
【００２６】一方、グリッドとカソードの中間に設けら
れたシャワー状のガス導入口５０６からはＣｌＦ3 をカ
ソードに向けて噴射した。この結果、基板状のイオンダ
メージを受けた部分が選択的にエッチングされるため、
本実施例ではエッチングの異方性を１０：１（実施例１
では２：１）にまで高めることができた。この結果、多
結晶シリコン膜２０７はエッチングされ（図の点線２０
８は元の多結晶シリコン膜を示す）、ゲイト電極の中央
部の側面にゲイト電極の側部（サイドウォール）２０９
が形成された。（図２（Ｃ））
れたシャワー状のガス導入口５０６からはＣｌＦ3 をカ
ソードに向けて噴射した。この結果、基板状のイオンダ
メージを受けた部分が選択的にエッチングされるため、
本実施例ではエッチングの異方性を１０：１（実施例１
では２：１）にまで高めることができた。この結果、多
結晶シリコン膜２０７はエッチングされ（図の点線２０
８は元の多結晶シリコン膜を示す）、ゲイト電極の中央
部の側面にゲイト電極の側部（サイドウォール）２０９
が形成された。（図２（Ｃ））
【００２７】その後、砒素のイオン注入によって、ゲイ
ト電極をマスクとして自己整合的にドーピングをおこな
い、ソース２１０、ドレイン２１１を作製し、熱アニー
ル処理により、ＬＤＤおよびソース／ドレインの再結晶
化をおこなった。（図２（Ｄ）） さらに、層間絶縁物（厚さ３０００Å〜１μｍの酸化珪
素）２１２を堆積し、これにコンタクトホールを形成
し、ソース電極２１３、ドレイン電極２１４を形成し
た。このようにして、ＧＯＬＤ型トランジスタを作製す
ることができた。（図２（Ｅ））
ト電極をマスクとして自己整合的にドーピングをおこな
い、ソース２１０、ドレイン２１１を作製し、熱アニー
ル処理により、ＬＤＤおよびソース／ドレインの再結晶
化をおこなった。（図２（Ｄ）） さらに、層間絶縁物（厚さ３０００Å〜１μｍの酸化珪
素）２１２を堆積し、これにコンタクトホールを形成
し、ソース電極２１３、ドレイン電極２１４を形成し
た。このようにして、ＧＯＬＤ型トランジスタを作製す
ることができた。（図２（Ｅ））
【００２８】
【発明の効果】本発明によって、ＧＯＬＤ構造のＭＩＳ
型電界効果トランジスタを作製することができた。ＧＯ
ＬＤ型トランジスタが優れている点については上述の通
りであり、それらは本発明においても該当する。本発明
の作製方法が量産に適していることは、図３に示された
従来のＩＴ−ＬＤＤ構造を得る方法と比較すると明らか
であろう。
型電界効果トランジスタを作製することができた。ＧＯ
ＬＤ型トランジスタが優れている点については上述の通
りであり、それらは本発明においても該当する。本発明
の作製方法が量産に適していることは、図３に示された
従来のＩＴ−ＬＤＤ構造を得る方法と比較すると明らか
であろう。
【００２９】上記実施例では、フッ化ハロゲンを用いた
異方性エッチングの方法として、プラズマを用いた方法
を示したが、本発明においては、異方性もしくは準異方
性エッチングであるかぎり、その他の方法でも同様な効
果が得られることは明らかであろう。また、半導体基板
上に形成する例についてのみ述べたが、これ以外に、絶
縁基板上に形成されるＴＦＴに本発明を適用しても同様
な効果が得られることは言うまでもない。このように本
発明は工業上、有益な発明である。
異方性エッチングの方法として、プラズマを用いた方法
を示したが、本発明においては、異方性もしくは準異方
性エッチングであるかぎり、その他の方法でも同様な効
果が得られることは明らかであろう。また、半導体基板
上に形成する例についてのみ述べたが、これ以外に、絶
縁基板上に形成されるＴＦＴに本発明を適用しても同様
な効果が得られることは言うまでもない。このように本
発明は工業上、有益な発明である。
【図１】 実施例１によるＧＯＬＤ型トランジスタの作
製方法を示す。
製方法を示す。
【図２】 実施例２によるＧＯＬＤ型トランジスタの作
製方法を示す。
製方法を示す。
【図３】 従来法によるＩＴ−ＬＤＤ型トランジスタの
作製方法を示す。
作製方法を示す。
【図４】 従来法によるＬＤＤ構造のトランジスタを示
す。
す。
【図５】 実施例２に用いたエッチング装置の概要を示
す。
す。
１０１ 半導体基板
１０２ フィールド絶縁物（酸化珪素）
１０３ ゲイト絶縁膜（酸化珪素）
１０４ ゲイト電極の中央部（多結晶シリコ
ン） １０５、１０６ ＬＤＤ １０７ 多結晶シリコン膜 １０８ 多結晶シリコン膜のあった位置 １０９ サイドウォール（ゲイト電極の側部）
（多結晶シリコン） １１０、１１１ ソース／ドレイン １１２ 層間絶縁物（酸化珪素） １１３、１１４ ソース／ドレイン電極
ン） １０５、１０６ ＬＤＤ １０７ 多結晶シリコン膜 １０８ 多結晶シリコン膜のあった位置 １０９ サイドウォール（ゲイト電極の側部）
（多結晶シリコン） １１０、１１１ ソース／ドレイン １１２ 層間絶縁物（酸化珪素） １１３、１１４ ソース／ドレイン電極
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平４−260333（ＪＰ，Ａ)
特開 昭57−97688（ＪＰ，Ａ)
特開 平６−163452（ＪＰ，Ａ)
特開 平３−215945（ＪＰ，Ａ)
特表 昭57−500399（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/28
H01L 29/423
H01L 29/49
H01L 21/336
H01L 21/3065
H01L 29/78
Claims (6)
- 【請求項１】半導体基板上に絶縁膜を形成し、 前記絶縁膜上にゲイト電極の中央部を形成し、 前記ゲイト電極の中央部をマスクとして、前記半導体基
板に低濃度不純物領域を形成し、 前記ゲイト電極の中央部及び前記絶縁膜上に導電性被膜
を形成し、 フッ化ハロゲンを含む雰囲気において、プラズマによる
イオン又は電子を前記半導体基板面に対して垂直に照射
しながら前記導電性被膜をエッチングして、ゲイト電極
の側部を前記ゲイト電極の中央部の側面に形成し、 前記ゲイト電極の中央部及び前記ゲイト電極の側部をマ
スクとして、ソース領域及びドレイン領域を形成するこ
とを特徴とするＭＩＳ型半導体装置の作製方法であっ
て、 前記導電性被膜のエッチングは異方性エッチングであ
り、 前記ゲイト電極の中央部及び前記ゲイト電極の側部は、
シリコンを主成分とする材料からなり、導電性を有する
ことを特徴とするＭＩＳ型半導体装置の作製方法。 - 【請求項２】半導体基板上に絶縁膜を形成し、 前記絶縁膜上にゲイト電極の中央部を形成し、 前記ゲイト電極の中央部をマスクとして、前記半導体基
板に低濃度不純物領域を形成し、 前記ゲイト電極の中央部及び前記絶縁膜上に導電性被膜
を形成し、 フッ化ハロゲンを含む雰囲気において、ＲＩＥモード
で、プラズマによるイオン又は電子を前記半導体基板面
に対して垂直に照射することで、前記導電性被膜を異方
性エッチングして、ゲイト電極の側部を前記ゲイト電極
の中央部の側面に形成し、 前記ゲイト電極の中央部及び前記ゲイト電極の側部をマ
スクとして、ソース領域及びドレイン領域を形成するＭ
ＩＳ型半導体装置の作製方法であって、 前記ゲイト電極の中央部及び前記ゲイト電極の側部は、
シリコンを主成分とする材料からなり、導電性を有する
ことを特徴とするＭＩＳ型半導体装置の作製方法。 - 【請求項３】請求項１又は２において、前記プラズマに
よるイオン又は電子を前記半導体基板面に対して垂直に
照射することによって、前記導電膜の表面にダメージを
与えて、前記半導体基板面に対して垂直な方向のエッチ
ング速度を速くすることを特徴とするＭＩＳ型半導体装
置の作製方法。 - 【請求項４】請求項１乃至３のいずれか一において、前
記プラズマを発生させるのに有利な気体を、前記フッ化
ハロゲンを含む雰囲気に混入することを特徴とするＭＩ
Ｓ型半導体装置の作製方法。 - 【請求項５】請求項１乃至４のいずれか一において、前
記絶縁膜は酸化珪素を主成分とする材料からなることを
特徴とするＭＩＳ型半導体装置の作製方法。 - 【請求項６】請求項１乃至５のいずれか一において、前
記フッ化ハロゲンはＣｌＦ、ＣｌＦ3、ＢｒＦ、Ｂｒ
Ｆ3、ＩＦまたはＩＦ3であることを特徴とするＭＩＳ型
半導体装置の作製方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31563394A JP3370806B2 (ja) | 1994-11-25 | 1994-11-25 | Ｍｉｓ型半導体装置の作製方法 |
| US08/561,531 US5851861A (en) | 1994-11-25 | 1995-11-21 | MIS semiconductor device having an LDD structure and a manufacturing method therefor |
| KR1019950043703A KR100294089B1 (ko) | 1994-11-25 | 1995-11-25 | Mis형반도체장치제작방법 |
| US09/383,415 US6284577B1 (en) | 1994-11-25 | 1999-08-26 | MIS semiconductor device having an LDD structure and a manufacturing method therefor |
| US09/942,859 US6468843B2 (en) | 1994-11-25 | 2001-08-31 | MIS semiconductor device having an LDD structure and a manufacturing method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31563394A JP3370806B2 (ja) | 1994-11-25 | 1994-11-25 | Ｍｉｓ型半導体装置の作製方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002210564A Division JP3866167B2 (ja) | 2002-07-19 | 2002-07-19 | Ｍｉｓ型半導体装置の作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08153875A JPH08153875A (ja) | 1996-06-11 |
| JP3370806B2 true JP3370806B2 (ja) | 2003-01-27 |
Family
ID=18067715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31563394A Expired - Fee Related JP3370806B2 (ja) | 1994-11-25 | 1994-11-25 | Ｍｉｓ型半導体装置の作製方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US5851861A (ja) |
| JP (1) | JP3370806B2 (ja) |
| KR (1) | KR100294089B1 (ja) |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3370806B2 (ja) * | 1994-11-25 | 2003-01-27 | 株式会社半導体エネルギー研究所 | Ｍｉｓ型半導体装置の作製方法 |
| US6979632B1 (en) * | 1995-07-13 | 2005-12-27 | Semiconductor Energy Laboratory Co., Ltd. | Fabrication method for thin-film semiconductor |
| US7235810B1 (en) | 1998-12-03 | 2007-06-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| US6524895B2 (en) | 1998-12-25 | 2003-02-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| JP3654490B2 (ja) | 1998-12-25 | 2005-06-02 | 富士通ディスプレイテクノロジーズ株式会社 | 薄膜トランジスタマトリクスとその製造方法 |
| US7145536B1 (en) | 1999-03-26 | 2006-12-05 | Semiconductor Energy Laboratory Co., Ltd. | Liquid crystal display device |
| JP3403115B2 (ja) | 1999-04-02 | 2003-05-06 | シャープ株式会社 | 半導体装置の製造方法 |
| US6587086B1 (en) | 1999-10-26 | 2003-07-01 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device |
| KR100327341B1 (ko) * | 1999-10-27 | 2002-03-06 | 윤종용 | 폴리실리콘 하드 마스크를 사용하는 반도체 소자의 제조방법 및 그 제조장치 |
| DE20006642U1 (de) | 2000-04-11 | 2000-08-17 | Agilent Technologies, Inc. (n.d.Ges.d.Staates Delaware), Palo Alto, Calif. | Optische Vorrichtung |
| US7525165B2 (en) | 2000-04-17 | 2009-04-28 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and manufacturing method thereof |
| US6562671B2 (en) | 2000-09-22 | 2003-05-13 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor display device and manufacturing method thereof |
| JP5038560B2 (ja) | 2001-08-01 | 2012-10-03 | ゲットナー・ファンデーション・エルエルシー | 電界効果型トランジスタ及びその製造方法並びに該トランジスタを使った液晶表示装置及びその製造方法 |
| TW548850B (en) * | 2002-05-29 | 2003-08-21 | Toppoly Optoelectronics Corp | Low-temperature polysilicon TFT of LDD structure and process for producing same |
| US20040201067A1 (en) * | 2002-07-08 | 2004-10-14 | Toppoly Optoelectronics Corp. | LLD structure of thin film transistor |
| TW544941B (en) | 2002-07-08 | 2003-08-01 | Toppoly Optoelectronics Corp | Manufacturing process and structure of thin film transistor |
| US20040201068A1 (en) * | 2002-10-02 | 2004-10-14 | Toppoly Optoelectronics Corp. | Process for producing thin film transistor |
| TWI220072B (en) * | 2003-02-19 | 2004-08-01 | Toppoly Optoelectronics Corp | TFT structure with LDD region and manufacturing process of the same |
| US7365361B2 (en) | 2003-07-23 | 2008-04-29 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US7374983B2 (en) * | 2004-04-08 | 2008-05-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2005311037A (ja) * | 2004-04-21 | 2005-11-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US7231810B2 (en) * | 2004-08-26 | 2007-06-19 | Humboldt-Universitaet Zu Berlin | Semiconductor type hydrogen sensor, detection method and hydrogen detecting device |
| JP6022880B2 (ja) * | 2011-10-07 | 2016-11-09 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の作製方法 |
| US9018629B2 (en) | 2011-10-13 | 2015-04-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| JP6026839B2 (ja) | 2011-10-13 | 2016-11-16 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US8796682B2 (en) | 2011-11-11 | 2014-08-05 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing a semiconductor device |
| US8878177B2 (en) | 2011-11-11 | 2014-11-04 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| US9352391B2 (en) * | 2013-10-08 | 2016-05-31 | Honeywell International Inc. | Process for casting a turbine wheel |
| KR20190008051A (ko) | 2017-07-14 | 2019-01-23 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 동작 방법 |
| SG11202106311TA (en) * | 2018-12-21 | 2021-07-29 | Showa Denko Kk | Etching method using halogen fluoride and method for producing semiconductor |
Family Cites Families (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4226665A (en) * | 1978-07-31 | 1980-10-07 | Bell Telephone Laboratories, Incorporated | Device fabrication by plasma etching |
| US4211601A (en) * | 1978-07-31 | 1980-07-08 | Bell Telephone Laboratories, Incorporated | Device fabrication by plasma etching |
| US4298443A (en) * | 1979-08-09 | 1981-11-03 | Bell Telephone Laboratories, Incorporated | High capacity etching apparatus and method |
| US4310380A (en) | 1980-04-07 | 1982-01-12 | Bell Telephone Laboratories, Incorporated | Plasma etching of silicon |
| US4314875A (en) * | 1980-05-13 | 1982-02-09 | Bell Telephone Laboratories, Incorporated | Device fabrication by plasma etching |
| US4351712A (en) | 1980-12-10 | 1982-09-28 | International Business Machines Corporation | Low energy ion beam oxidation process |
| US4624882A (en) | 1982-11-15 | 1986-11-25 | Sybron Corporation | Microscope slide with raised marking surface |
| US4498953A (en) * | 1983-07-27 | 1985-02-12 | At&T Bell Laboratories | Etching techniques |
| US4624862A (en) * | 1984-11-05 | 1986-11-25 | Energy Conversion Devices, Inc. | Boron doped semiconductor materials and method for producing same |
| JP2503565B2 (ja) * | 1988-01-21 | 1996-06-05 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5217913A (en) | 1988-08-31 | 1993-06-08 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing an MIS device having lightly doped drain structure and conductive sidewall spacers |
| US5223457A (en) * | 1989-10-03 | 1993-06-29 | Applied Materials, Inc. | High-frequency semiconductor wafer processing method using a negative self-bias |
| JPH03215945A (ja) | 1990-01-20 | 1991-09-20 | Victor Co Of Japan Ltd | Ｌｄｄ構造ｍｏｓｆｅｔの製造方法 |
| US5259922A (en) * | 1990-08-14 | 1993-11-09 | Matsushita Electric Industrial Co., Ltd. | Drying etching method |
| US5426327A (en) | 1990-10-05 | 1995-06-20 | Nippon Steel Corporation | MOS semiconductor with LDD structure having gate electrode and side spacers of polysilicon with different impurity concentrations |
| JPH04144238A (ja) | 1990-10-05 | 1992-05-18 | Nippon Steel Corp | Ｍｏｓ型半導体装置 |
| US5091763A (en) * | 1990-12-19 | 1992-02-25 | Intel Corporation | Self-aligned overlap MOSFET and method of fabrication |
| JPH04260333A (ja) | 1991-02-15 | 1992-09-16 | Toshiba Corp | 半導体装置 |
| JPH06163452A (ja) | 1992-11-16 | 1994-06-10 | Kawasaki Steel Corp | 半導体装置の製造方法 |
| JP2842125B2 (ja) | 1993-02-04 | 1998-12-24 | 日本電気株式会社 | 電界効果型トランジスタの製造方法 |
| US5358879A (en) * | 1993-04-30 | 1994-10-25 | Loral Federal Systems Company | Method of making gate overlapped lightly doped drain for buried channel devices |
| JP3370806B2 (ja) * | 1994-11-25 | 2003-01-27 | 株式会社半導体エネルギー研究所 | Ｍｉｓ型半導体装置の作製方法 |
| TW320687B (ja) * | 1996-04-01 | 1997-11-21 | Toray Industries | |
| JP3027951B2 (ja) * | 1997-03-12 | 2000-04-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3215945B2 (ja) | 1997-07-14 | 2001-10-09 | 群栄化学工業株式会社 | 鋳物砂用のエステル硬化型硬化剤組成物 |
| US7060153B2 (en) * | 2000-01-17 | 2006-06-13 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method of manufacturing the same |
| TW494447B (en) * | 2000-02-01 | 2002-07-11 | Semiconductor Energy Lab | Semiconductor device and manufacturing method thereof |
| US6882102B2 (en) * | 2000-02-29 | 2005-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and manufacturing method thereof |
-
1994
- 1994-11-25 JP JP31563394A patent/JP3370806B2/ja not_active Expired - Fee Related
-
1995
- 1995-11-21 US US08/561,531 patent/US5851861A/en not_active Expired - Lifetime
- 1995-11-25 KR KR1019950043703A patent/KR100294089B1/ko not_active Expired - Fee Related
-
1999
- 1999-08-26 US US09/383,415 patent/US6284577B1/en not_active Expired - Lifetime
-
2001
- 2001-08-31 US US09/942,859 patent/US6468843B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20020025613A1 (en) | 2002-02-28 |
| JPH08153875A (ja) | 1996-06-11 |
| US6468843B2 (en) | 2002-10-22 |
| US6284577B1 (en) | 2001-09-04 |
| KR100294089B1 (ko) | 2001-09-17 |
| US5851861A (en) | 1998-12-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3370806B2 (ja) | Ｍｉｓ型半導体装置の作製方法 | |
| JP3454951B2 (ja) | 半導体装置の作製方法 | |
| US7535067B2 (en) | Transistor in semiconductor devices and method of fabricating the same | |
| JPH08153700A (ja) | 導電性被膜の異方性エッチング方法 | |
| CN101032032A (zh) | 具有变细的下本体部分的非平面器件及制造方法 | |
| JP3146561B2 (ja) | 半導体装置の製造方法 | |
| JPH0864818A (ja) | 半導体素子の製造方法 | |
| JP4093855B2 (ja) | 半導体素子の製造方法 | |
| US5840611A (en) | Process for making a semiconductor MOS transistor | |
| US20180102437A1 (en) | Fin-fet devices and fabrication methods thereof | |
| JP4320167B2 (ja) | 半導体素子及びシリコン酸化窒化膜の製造方法 | |
| KR100540341B1 (ko) | 반도체 소자 제조방법 | |
| JP3234117B2 (ja) | エッチング方法 | |
| JP2002525850A (ja) | 集積回路ゲート導電体上に形成されたスペーサをエッチングするための装置および方法 | |
| JP2002518827A (ja) | Ｍｏｓトランジスタを含む半導体デバイスの製造方法 | |
| JP3866167B2 (ja) | Ｍｉｓ型半導体装置の作製方法 | |
| JP3166911B2 (ja) | 半導体装置の製造方法 | |
| JP3438395B2 (ja) | 半導体装置の製造方法 | |
| TW452872B (en) | Method of controlling thickness of screen oxide layer | |
| JP2757491B2 (ja) | 半導体装置の製造方法 | |
| KR100945648B1 (ko) | 반도체 소자의 트랜지스터 및 그 제조 방법 | |
| KR100745061B1 (ko) | 반도체 장치의 스페이서 제조 방법 | |
| JPH0348428A (ja) | 半導体装置 | |
| KR100588777B1 (ko) | 반도체 소자 및 그 제조방법 | |
| JP2001203366A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081115 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091115 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091115 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091115 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101115 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101115 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111115 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111115 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121115 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121115 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131115 Year of fee payment: 11 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |