JP3304444B2 - ベクトル処理装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は大量のベクトルデータを
一命令で処理するベクトル処理装置に関し、特に命令実
行ユニットと主記憶装置との間にデータバッファを設け
たベクトル処理装置に関する。 ベクトル処理装置は複
数の演算パイプラインを有し、複雑な処理を演算パイプ
ラインに展開して、大量のデータを高速に処理する。一
般に、ベクトル処理装置は、ベクトルユニットとスカラ
ユニットとを有する命令実行ユニットと、主記憶装置
と、記憶制御装置とを有する。ベクトルユニットはベク
トルレジスタや、加算・論理演算、乗算および除算の演
算パイプ等を具備する。演算データは主記憶装置から記
憶制御装置内に設けられたデータバッファに格納した
後、ベクトルユニット内のベクトルレジスタにロードさ
れる。演算データはベクトル命令に従い演算パイプライ
ンで演算される。得られた演算結果は、ベクトルユニッ
トから記憶制御装置内のデータバッファに格納した後、
主記憶装置にストアされる。
一命令で処理するベクトル処理装置に関し、特に命令実
行ユニットと主記憶装置との間にデータバッファを設け
たベクトル処理装置に関する。 ベクトル処理装置は複
数の演算パイプラインを有し、複雑な処理を演算パイプ
ラインに展開して、大量のデータを高速に処理する。一
般に、ベクトル処理装置は、ベクトルユニットとスカラ
ユニットとを有する命令実行ユニットと、主記憶装置
と、記憶制御装置とを有する。ベクトルユニットはベク
トルレジスタや、加算・論理演算、乗算および除算の演
算パイプ等を具備する。演算データは主記憶装置から記
憶制御装置内に設けられたデータバッファに格納した
後、ベクトルユニット内のベクトルレジスタにロードさ
れる。演算データはベクトル命令に従い演算パイプライ
ンで演算される。得られた演算結果は、ベクトルユニッ
トから記憶制御装置内のデータバッファに格納した後、
主記憶装置にストアされる。
【０００２】近年、ベクトル演算装置では、処理の高速
化のため、ベクトルレジスタの連鎖（チェイニング）処
理が行われている。ベクトルレジスタの連鎖とは、先行
するベクトル命令の演算結果を格納するベクトルレジス
タを、後続するベクトル命令が参照する場合、先行する
ベクトル命令がすべてのデータをベクトルレジスタに書
き込む前に、後続のベクトル命令の実行が開始されてし
まうことをいう。
化のため、ベクトルレジスタの連鎖（チェイニング）処
理が行われている。ベクトルレジスタの連鎖とは、先行
するベクトル命令の演算結果を格納するベクトルレジス
タを、後続するベクトル命令が参照する場合、先行する
ベクトル命令がすべてのデータをベクトルレジスタに書
き込む前に、後続のベクトル命令の実行が開始されてし
まうことをいう。
【０００３】ここで、ベクトルレジスタの連鎖には、解
決しなければならない大きな問題がある。すなわち、先
行するベクトル命令がロード命令の場合、主記憶装置へ
のアクセスの際生じる競合のため、後続のベクトル命令
を実行している演算パイプラインにベクトルデータが毎
サイクル供給されなくなり、正常な処理ができなくな
る。このため、後続のベクトル命令を実行する演算パイ
プラインやデータ転送パイプラインの動作を一時的に停
止させ、ベクトルレジスタからのデータの読み出しを中
断するような制御が必要になる。本発明は、このような
背景においてなされたものである。
決しなければならない大きな問題がある。すなわち、先
行するベクトル命令がロード命令の場合、主記憶装置へ
のアクセスの際生じる競合のため、後続のベクトル命令
を実行している演算パイプラインにベクトルデータが毎
サイクル供給されなくなり、正常な処理ができなくな
る。このため、後続のベクトル命令を実行する演算パイ
プラインやデータ転送パイプラインの動作を一時的に停
止させ、ベクトルレジスタからのデータの読み出しを中
断するような制御が必要になる。本発明は、このような
背景においてなされたものである。
【０００４】
【従来の技術】図１１は、一般的なベクトル処理装置の
構成を示すブロック図である。図１１のベクトル処理装
置は、命令実行ユニット１００と、記憶制御装置（ＭＣ
Ｕ）２００と、主記憶装置（ＭＳＵ）３００とを具備す
る。命令実行ユニット１００は、ベクトルユニットＶＵ
とスカラユニットＳＵとを具備する。ベクトルユニット
ＶＵは一命令で複数エレメントの演算をおこない、スカ
ラユニットＳＵは一命令で一エレメントの演算を行う。
ベクトルユニットＶＵは、ベクトル命令実行制御部Ｖ
Ｉ、演算パイプライン部ＶＥ、およびアクセスパイプラ
イン部ＶＳを有する。同様に、スカラユニットＳＵは、
スカラ命令実行制御部Ｉ、スカラ演算部Ｅおよびアクセ
ス部Ｓを有する。
構成を示すブロック図である。図１１のベクトル処理装
置は、命令実行ユニット１００と、記憶制御装置（ＭＣ
Ｕ）２００と、主記憶装置（ＭＳＵ）３００とを具備す
る。命令実行ユニット１００は、ベクトルユニットＶＵ
とスカラユニットＳＵとを具備する。ベクトルユニット
ＶＵは一命令で複数エレメントの演算をおこない、スカ
ラユニットＳＵは一命令で一エレメントの演算を行う。
ベクトルユニットＶＵは、ベクトル命令実行制御部Ｖ
Ｉ、演算パイプライン部ＶＥ、およびアクセスパイプラ
イン部ＶＳを有する。同様に、スカラユニットＳＵは、
スカラ命令実行制御部Ｉ、スカラ演算部Ｅおよびアクセ
ス部Ｓを有する。
【０００５】スカラユニットＳＵからのアドレスやスト
アデータは、記憶制御装置２００を介して主記憶装置３
００に送られ、主記憶装置３００からの命令やロードデ
ータは、記憶制御装置２００を介してスカラユニットＳ
Ｕに送られる。同様に、ベクトルユニットＶＵからのア
ドレスやストアデータは、記憶制御装置２００を介して
主記憶装置３００に送られ、主記憶装置３００からのロ
ードデータは、記憶制御装置２００を介してベクトルユ
ニットＶＵに送られる。
アデータは、記憶制御装置２００を介して主記憶装置３
００に送られ、主記憶装置３００からの命令やロードデ
ータは、記憶制御装置２００を介してスカラユニットＳ
Ｕに送られる。同様に、ベクトルユニットＶＵからのア
ドレスやストアデータは、記憶制御装置２００を介して
主記憶装置３００に送られ、主記憶装置３００からのロ
ードデータは、記憶制御装置２００を介してベクトルユ
ニットＶＵに送られる。
【０００６】図１２は、図１１のベクトル処理装置の詳
細を示すブロック図である。ベクトルユニットＶＵのア
クセスパイプライン部ＶＳは、ベクトルレジスタ１２、
マスクレジスタ１４、コントローラ１６、およびデータ
転送パイプライン１８、２０を有する。演算パイプライ
ン部ＶＥは、加算・論理演算パイプラインＡＤＤ、乗算
パイプラインＭＬＴ、除算パイプラインＤＩＶ、および
マスクパイプラインＭＳＫとを有する。なお、図１１の
ベクトル命令実行制御部ＶＩは図を簡単化するために、
省略してある。スカラユニットＳＵのスカラ演算部Ｅは
スカラ演算器２２を有し、アクセス部Ｓはスカラレジス
タ２４およびバッファ２６を有する。なお、図１１のス
カラ命令実行制御部Ｉは図を簡単化するために、省略し
てある。記憶制御装置２００は、データバッファ３０お
よびコントローラ３２を有する。
細を示すブロック図である。ベクトルユニットＶＵのア
クセスパイプライン部ＶＳは、ベクトルレジスタ１２、
マスクレジスタ１４、コントローラ１６、およびデータ
転送パイプライン１８、２０を有する。演算パイプライ
ン部ＶＥは、加算・論理演算パイプラインＡＤＤ、乗算
パイプラインＭＬＴ、除算パイプラインＤＩＶ、および
マスクパイプラインＭＳＫとを有する。なお、図１１の
ベクトル命令実行制御部ＶＩは図を簡単化するために、
省略してある。スカラユニットＳＵのスカラ演算部Ｅは
スカラ演算器２２を有し、アクセス部Ｓはスカラレジス
タ２４およびバッファ２６を有する。なお、図１１のス
カラ命令実行制御部Ｉは図を簡単化するために、省略し
てある。記憶制御装置２００は、データバッファ３０お
よびコントローラ３２を有する。
【０００７】図１２のベクトル処理装置は、次の通り動
作する。一例として、ベクトル加算命令の実行を説明す
る。ベクトル加算命令ＶＡＤＤは、次のとおり実行され
る。 ＶＬＯＡＤ ＶＲ１ ＶＬＯＡＤ ＶＲ２ ＶＡＤＤ ＶＲ１、ＶＲ２、ＶＲ３ ＶＳＴＯＲＥ ＶＲ３ まず、最初のベクトルロード命令ＶＬＡＯＤを実行し、
主記憶装置３００から記憶制御装置２００のデータバッ
ファ３０、およびベクトルユニットＶＵのロードパイプ
ライン１８を介して、ベクトルレジスタ１２のレジスタ
ＶＲ１にデータをロードする。つぎに、２番目のベクト
ルロード命令を実行し、主記憶装置３００から同様の経
路でベクトルレジスタ１２のレジスタＶＲ２にデータを
ロードする。そして、加算・論理パイプラインＡＤＤを
用いてベクトル加算命令ＶＡＤＤを実行し、レジスタＶ
Ｒ１とＶＲ２のデータを加算し、加算結果をベクトルレ
ジスタ１２のレジスタＶＲ３に格納する。最後に、ベク
トルストア命令ＶＳＴＯＲＥを実行し、レジスタＶＲ３
に格納されている加算結果を、ストアパイプライン２
０、データバッファ３０を介して、主記憶装置３００に
ストアする。 図１３に、上記ベクトル加算命令の実行
の様子を示す。
作する。一例として、ベクトル加算命令の実行を説明す
る。ベクトル加算命令ＶＡＤＤは、次のとおり実行され
る。 ＶＬＯＡＤ ＶＲ１ ＶＬＯＡＤ ＶＲ２ ＶＡＤＤ ＶＲ１、ＶＲ２、ＶＲ３ ＶＳＴＯＲＥ ＶＲ３ まず、最初のベクトルロード命令ＶＬＡＯＤを実行し、
主記憶装置３００から記憶制御装置２００のデータバッ
ファ３０、およびベクトルユニットＶＵのロードパイプ
ライン１８を介して、ベクトルレジスタ１２のレジスタ
ＶＲ１にデータをロードする。つぎに、２番目のベクト
ルロード命令を実行し、主記憶装置３００から同様の経
路でベクトルレジスタ１２のレジスタＶＲ２にデータを
ロードする。そして、加算・論理パイプラインＡＤＤを
用いてベクトル加算命令ＶＡＤＤを実行し、レジスタＶ
Ｒ１とＶＲ２のデータを加算し、加算結果をベクトルレ
ジスタ１２のレジスタＶＲ３に格納する。最後に、ベク
トルストア命令ＶＳＴＯＲＥを実行し、レジスタＶＲ３
に格納されている加算結果を、ストアパイプライン２
０、データバッファ３０を介して、主記憶装置３００に
ストアする。 図１３に、上記ベクトル加算命令の実行
の様子を示す。
【０００８】前述したように、ベクトル処理装置では、
ベクトルレジスタの連鎖を行うことで、処理の高速化を
図っている。図１３の例では、ベクトル加算命令ＶＡＤ
Ｄの実行を、これに先行するベクトルロード命令ＶＬＯ
ＡＤの実行によりすべてのデータをベクトルレジスタに
書き込む前に開始する。この場合、先行するベクトルロ
ード命令ＶＬＯＡＤにより主記憶装置３００にアクセス
する際に他のベクトルロード命令と競合することで、加
算・論理パイプラインにベクトルデータが供給されなく
なり、正常にベクトル演算を実行することができなくな
る。
ベクトルレジスタの連鎖を行うことで、処理の高速化を
図っている。図１３の例では、ベクトル加算命令ＶＡＤ
Ｄの実行を、これに先行するベクトルロード命令ＶＬＯ
ＡＤの実行によりすべてのデータをベクトルレジスタに
書き込む前に開始する。この場合、先行するベクトルロ
ード命令ＶＬＯＡＤにより主記憶装置３００にアクセス
する際に他のベクトルロード命令と競合することで、加
算・論理パイプラインにベクトルデータが供給されなく
なり、正常にベクトル演算を実行することができなくな
る。
【０００９】この問題点を解決するために、従来におい
てはベクトルレジスタ１２からのデータの読み出しを行
うクロック信号の供給を停止することで、データの読み
出しを中断することが行われていた。クロック信号の供
給の停止は、演算パイプライン部ＶＥに対しては大きな
影響を与えない。
てはベクトルレジスタ１２からのデータの読み出しを行
うクロック信号の供給を停止することで、データの読み
出しを中断することが行われていた。クロック信号の供
給の停止は、演算パイプライン部ＶＥに対しては大きな
影響を与えない。
【００１０】
【発明が解決しようとする課題】しかしながら、データ
転送パイプライン１８、２０に対しては、以下の問題を
生ずる。例えば、ストアパイプラインでは通常、主記憶
装置３００とベクトルレジスタ１２との間にデータバッ
ファ３０を設け、予め決められた数のマシンサイクルの
期間に、ベクトルデータをデータバッファ３０に読み出
せることが確実であるという条件が設定されている。こ
こで、予め決められた数のマシンサイクルの期間とは、
記憶制御装置２００のコントローラ３２で実行の優先順
位が決定されてから主記憶装置３００に対してデータを
送出するまでの時間に相当する。
転送パイプライン１８、２０に対しては、以下の問題を
生ずる。例えば、ストアパイプラインでは通常、主記憶
装置３００とベクトルレジスタ１２との間にデータバッ
ファ３０を設け、予め決められた数のマシンサイクルの
期間に、ベクトルデータをデータバッファ３０に読み出
せることが確実であるという条件が設定されている。こ
こで、予め決められた数のマシンサイクルの期間とは、
記憶制御装置２００のコントローラ３２で実行の優先順
位が決定されてから主記憶装置３００に対してデータを
送出するまでの時間に相当する。
【００１１】このような条件のもとで、ベクトルユニッ
トＶＵのコントローラ１６がアクセス要求を主記憶装置
３００に送出する制御と同時に、ベクトルレジスタ１２
からストアされるデータをベクトルレジスタ１２からデ
ータバッファ３０に読み出し、書き込み許可信号を受信
した時点でストアデータをデータバッファ３０から主記
憶装置３００に転送する制御を行う場合、ベクトルバッ
ファ１２からデータを読み出すためのクロック信号の供
給を止めてしまうと、データバッファ３０へのデータの
書き込みが出来なくなる。従って、既に送出されたアク
セス要求、または既に優先順位が決定されてしまったア
クセス要求分のデータに関しては、予め決められた数の
マシンサイクル内にデータバッファ３０にストアデータ
を供給できる保証がなくなり、いわゆるデータ化けが起
こる可能性がある。
トＶＵのコントローラ１６がアクセス要求を主記憶装置
３００に送出する制御と同時に、ベクトルレジスタ１２
からストアされるデータをベクトルレジスタ１２からデ
ータバッファ３０に読み出し、書き込み許可信号を受信
した時点でストアデータをデータバッファ３０から主記
憶装置３００に転送する制御を行う場合、ベクトルバッ
ファ１２からデータを読み出すためのクロック信号の供
給を止めてしまうと、データバッファ３０へのデータの
書き込みが出来なくなる。従って、既に送出されたアク
セス要求、または既に優先順位が決定されてしまったア
クセス要求分のデータに関しては、予め決められた数の
マシンサイクル内にデータバッファ３０にストアデータ
を供給できる保証がなくなり、いわゆるデータ化けが起
こる可能性がある。
【００１２】従って、上記問題点の発生を防ぎ、ストア
パイプラインのデータ読み出しを中断する別の方法とし
て、ベクトルユニットＶＵから記憶制御装置２００への
アクセス要求を止めるという手法が考えられる。
パイプラインのデータ読み出しを中断する別の方法とし
て、ベクトルユニットＶＵから記憶制御装置２００への
アクセス要求を止めるという手法が考えられる。
【００１３】図１４は、図１２に示すベクトルユニット
ＶＵのコントローラ１６のアクセス要求（主記憶装置３
００のアドレス発生）に関する構成を示す図である。レ
ジスタ読み出し制御部３４は、ベクトルレジスタ１２お
よびマスクレジスタ１４の読み出しを制御する。レジス
タ読み出し制御部３４は、内部にパイプラインストップ
予測器３６を有する。このパイプラインストップ予測器
３６は、ベクトル命令実行制御部ＶＩから、演算パイプ
ライン停止警告信号ＶＥーＳＴＯＰーＷＡＲＮＩＮＧを
受けると、ベクトルレジスタ１２からのデータの読み出
しを中断する必要があると判断して、アクセス要求停止
信号ＶＥーＳＴＯＰを直ちに発生する。演算パイプライ
ン停止警告信号ＶＥーＳＴＯＰーＷＡＲＮＩＮＧは、ベ
クトルレジスタの連鎖状態でデータの枯渇により演算パ
イプラインの動作を停止させなければならない状態の発
生が予測され、したがってデータのストアを停止させる
必要があることを示す。
ＶＵのコントローラ１６のアクセス要求（主記憶装置３
００のアドレス発生）に関する構成を示す図である。レ
ジスタ読み出し制御部３４は、ベクトルレジスタ１２お
よびマスクレジスタ１４の読み出しを制御する。レジス
タ読み出し制御部３４は、内部にパイプラインストップ
予測器３６を有する。このパイプラインストップ予測器
３６は、ベクトル命令実行制御部ＶＩから、演算パイプ
ライン停止警告信号ＶＥーＳＴＯＰーＷＡＲＮＩＮＧを
受けると、ベクトルレジスタ１２からのデータの読み出
しを中断する必要があると判断して、アクセス要求停止
信号ＶＥーＳＴＯＰを直ちに発生する。演算パイプライ
ン停止警告信号ＶＥーＳＴＯＰーＷＡＲＮＩＮＧは、ベ
クトルレジスタの連鎖状態でデータの枯渇により演算パ
イプラインの動作を停止させなければならない状態の発
生が予測され、したがってデータのストアを停止させる
必要があることを示す。
【００１４】アドレス生成は、距離値レジスタ３８、先
頭アドレス４０、全加算器４２、論理アドレスレジスタ
４４、アドレス変換器４６、および実アドレスレジスタ
４８で行われる。ベクトル命令実行制御部ＶＩから、起
動信号として、主記憶装置３００の先頭アドレスと距離
値（何バイト毎にデータが置かれているかを示す情報）
を受取り、それぞれレジスタ４０と３８に書き込む。全
加算器４２は、これらの値から論理アドレスを算出し、
レジスタ４４に書き込む。この論理アドレスは、アドレ
ス変換器４６で主記憶装置３００の実アドレスに変換さ
れて、レジスタ４８に書き込まれる。
頭アドレス４０、全加算器４２、論理アドレスレジスタ
４４、アドレス変換器４６、および実アドレスレジスタ
４８で行われる。ベクトル命令実行制御部ＶＩから、起
動信号として、主記憶装置３００の先頭アドレスと距離
値（何バイト毎にデータが置かれているかを示す情報）
を受取り、それぞれレジスタ４０と３８に書き込む。全
加算器４２は、これらの値から論理アドレスを算出し、
レジスタ４４に書き込む。この論理アドレスは、アドレ
ス変換器４６で主記憶装置３００の実アドレスに変換さ
れて、レジスタ４８に書き込まれる。
【００１５】レジスタ４８に書き込まれた実アドレスは
主記憶制御装置２００のコントローラ３２内のアドレス
キューバッファ５０にキューイングされる。コントロー
ラ３２は、キューイングされている実アドレスに対して
リクエスト優先順位決定処理を行い、読み出し器５２を
介して一つの実アドレスを選択する。
主記憶制御装置２００のコントローラ３２内のアドレス
キューバッファ５０にキューイングされる。コントロー
ラ３２は、キューイングされている実アドレスに対して
リクエスト優先順位決定処理を行い、読み出し器５２を
介して一つの実アドレスを選択する。
【００１６】ここで、前述したアクセス要求停止信号Ｖ
ＥーＳＴＯＰは、論理アドレスレジスタ４４に与えら
れ、その動作を停止させる。従って、論理アドレスはア
ドレス変換器４６に供給されなくなり、これにより実ア
ドレスはアドレスキューレジスタ５０に供給されなくな
る。なお、パイプラインストップ予測器３６は、例え
ば、演算パイプライン停止警告信号ＶＥーＳＴＯＰーＷ
ＡＲＮＩＮＧを受けてから所定時間経過後に、アクセス
要求停止信号ＶＥーＳＴＯＰの出力を停止する。
ＥーＳＴＯＰは、論理アドレスレジスタ４４に与えら
れ、その動作を停止させる。従って、論理アドレスはア
ドレス変換器４６に供給されなくなり、これにより実ア
ドレスはアドレスキューレジスタ５０に供給されなくな
る。なお、パイプラインストップ予測器３６は、例え
ば、演算パイプライン停止警告信号ＶＥーＳＴＯＰーＷ
ＡＲＮＩＮＧを受けてから所定時間経過後に、アクセス
要求停止信号ＶＥーＳＴＯＰの出力を停止する。
【００１７】しかしながら、図１４に示す構成では、ア
クセス要求信号ＶＥーＳＴＯＰを発生した後に発生した
アクセス要求によるデータ転送であって、その実行を停
止させる必要のないものまで、中断してしまう。この結
果、データバッファ３０に無駄な空きができてしまい、
さらにストアパイプラインの動作に乱れが生じてしまう
という問題点がある。
クセス要求信号ＶＥーＳＴＯＰを発生した後に発生した
アクセス要求によるデータ転送であって、その実行を停
止させる必要のないものまで、中断してしまう。この結
果、データバッファ３０に無駄な空きができてしまい、
さらにストアパイプラインの動作に乱れが生じてしまう
という問題点がある。
【００１８】本発明は、上記問題点を解決することを目
的とし、ベクトルレジスタ連鎖状態でベクトル命令を実
行中に演算パイプラインを一時的に停止させる必要があ
る場合、データバッファを効率よく使用でき、かつスト
アパイプラインの動作の乱れのないベクトル処理装置を
提供することを目的とする。
的とし、ベクトルレジスタ連鎖状態でベクトル命令を実
行中に演算パイプラインを一時的に停止させる必要があ
る場合、データバッファを効率よく使用でき、かつスト
アパイプラインの動作の乱れのないベクトル処理装置を
提供することを目的とする。
【００１９】
【課題を解決するための手段】図１は本発明の原理を示
す図であり、図２に示すベクトル処理装置の要部の構成
をしめす。
す図であり、図２に示すベクトル処理装置の要部の構成
をしめす。
【００２０】上記問題点を解決するために、本発明のベ
クトル処理装置は、複数の演算パイプラインとこれに接
続するベクトルレジスタ（１２）を備え、識別情報が付
加されたアドレス情報を有するアクセス要求を出力する
ベクトルユニット（１００Ａ）と、演算パイプラインで
演算されるデータや演算結果を記憶する記憶装置（３０
０）と、ベクトルレジスタと記憶装置との間に設けられ
たデータバッファ（３０）を有する記憶制御装置（２０
０Ａ）と、前記データバッファから前記ベクトルレジス
タへの書き込み回数と前記ベクトルレジスタから前記デ
ータバッファへの読み出し回数とに基づきデータ数をカ
ウントする第１の手段（７０）と、演算パイプラインが
ベクトルレジスタを介して連鎖状態にあるときに、第１
の手段でカウントされたデータ数に基づき、ベクトルユ
ニットから記憶装置に対するストアアクセス要求の停止
信号と停止すべきストアアクセス要求の識別情報を出力
する第２の手段（７２）と、前記ベクトルユニットが出
力するアクセス要求に対応して、識別情報が付加された
記憶装置のアドレス情報を記憶制御装置に送出する第３
の手段（５４）と、前記記憶制御装置に設けられ、前記
第３の手段が送出した前記アドレス情報を一時的に保持
する第４の手段（５０）と、前記第２の手段から前記停
止信号と停止すべきストアアクセス要求の識別情報を供
給されて該第４の手段に保持されている前記識別情報を
参照して、アドレス情報を選択することでストアアクセ
ス要求を選択的に中断する第５の手段（５２）とを有す
る。
クトル処理装置は、複数の演算パイプラインとこれに接
続するベクトルレジスタ（１２）を備え、識別情報が付
加されたアドレス情報を有するアクセス要求を出力する
ベクトルユニット（１００Ａ）と、演算パイプラインで
演算されるデータや演算結果を記憶する記憶装置（３０
０）と、ベクトルレジスタと記憶装置との間に設けられ
たデータバッファ（３０）を有する記憶制御装置（２０
０Ａ）と、前記データバッファから前記ベクトルレジス
タへの書き込み回数と前記ベクトルレジスタから前記デ
ータバッファへの読み出し回数とに基づきデータ数をカ
ウントする第１の手段（７０）と、演算パイプラインが
ベクトルレジスタを介して連鎖状態にあるときに、第１
の手段でカウントされたデータ数に基づき、ベクトルユ
ニットから記憶装置に対するストアアクセス要求の停止
信号と停止すべきストアアクセス要求の識別情報を出力
する第２の手段（７２）と、前記ベクトルユニットが出
力するアクセス要求に対応して、識別情報が付加された
記憶装置のアドレス情報を記憶制御装置に送出する第３
の手段（５４）と、前記記憶制御装置に設けられ、前記
第３の手段が送出した前記アドレス情報を一時的に保持
する第４の手段（５０）と、前記第２の手段から前記停
止信号と停止すべきストアアクセス要求の識別情報を供
給されて該第４の手段に保持されている前記識別情報を
参照して、アドレス情報を選択することでストアアクセ
ス要求を選択的に中断する第５の手段（５２）とを有す
る。
【００２１】
【作用】従来は、連鎖状態にある演算パイプラインにデ
ータの枯渇が予想される場合、すべてのストアアクセス
要求の送出を中断していたが、本発明では前記データバ
ッファから前記ベクトルレジスタへの書き込み回数と前
記ベクトルレジスタから前記データバッファへの読み出
し回数とに基づきデータ数を第１の手段（７０）でカウ
ントして、演算パイプラインがベクトルレジスタを介し
て連鎖状態にあるときに、第１の手段でカウントされた
データ数に基づき、ベクトルユニットから記憶装置に対
するストアアクセス要求の停止信号と停止すべきストア
アクセス要求の識別情報を出力し、第４の手段（５０）
に保持されている識別情報を参照して、アドレス情報を
選択することでストアアクセス要求を選択的に中断する
ので、必要最小限のストアアクセス要求のみ中断するこ
とができる。
ータの枯渇が予想される場合、すべてのストアアクセス
要求の送出を中断していたが、本発明では前記データバ
ッファから前記ベクトルレジスタへの書き込み回数と前
記ベクトルレジスタから前記データバッファへの読み出
し回数とに基づきデータ数を第１の手段（７０）でカウ
ントして、演算パイプラインがベクトルレジスタを介し
て連鎖状態にあるときに、第１の手段でカウントされた
データ数に基づき、ベクトルユニットから記憶装置に対
するストアアクセス要求の停止信号と停止すべきストア
アクセス要求の識別情報を出力し、第４の手段（５０）
に保持されている識別情報を参照して、アドレス情報を
選択することでストアアクセス要求を選択的に中断する
ので、必要最小限のストアアクセス要求のみ中断するこ
とができる。
【００２２】
【実施例】図２は、本発明の一実施例によるベクトル処
理装置の要部を示すブロック図である。図中、図１２と
同一の構成要素には同一の参照番号を付してある。図２
のベクトル処理装置は、ベクトルユニット１００Ａと、
記憶制御装置２００Ａと、主記憶装置３００と、スカラ
ユニットとを有する。なお、便宜上、スカラユニットの
図示は省略してある。 ベクトルユニット１００Ａは、
ベクトル命令実行制御部１１０、コントローラ１６Ａ、
ベクトルレジスタ１２、マスクレジスタ１４、および演
算パイプラインを有する。なお、便宜上、演算パイプラ
インは図示を省略しているが、図１２に示すように、ベ
クトルレジスタ１２およびマスクレジスタ１４に接続さ
れている。ベクトル命令実行制御部１１０は、図示を省
略しているスカラユニットに接続されており、コントロ
ーラ１６Ａに起動信号ＳＴＡＲＴや演算パイプライン停
止警告信号ＶＥーＳＴＯＰーＷＡＲＮＩＮＧを送出し、
コントローラ１６Ａから書き込み有効信号ＷＶを受け取
る。
理装置の要部を示すブロック図である。図中、図１２と
同一の構成要素には同一の参照番号を付してある。図２
のベクトル処理装置は、ベクトルユニット１００Ａと、
記憶制御装置２００Ａと、主記憶装置３００と、スカラ
ユニットとを有する。なお、便宜上、スカラユニットの
図示は省略してある。 ベクトルユニット１００Ａは、
ベクトル命令実行制御部１１０、コントローラ１６Ａ、
ベクトルレジスタ１２、マスクレジスタ１４、および演
算パイプラインを有する。なお、便宜上、演算パイプラ
インは図示を省略しているが、図１２に示すように、ベ
クトルレジスタ１２およびマスクレジスタ１４に接続さ
れている。ベクトル命令実行制御部１１０は、図示を省
略しているスカラユニットに接続されており、コントロ
ーラ１６Ａに起動信号ＳＴＡＲＴや演算パイプライン停
止警告信号ＶＥーＳＴＯＰーＷＡＲＮＩＮＧを送出し、
コントローラ１６Ａから書き込み有効信号ＷＶを受け取
る。
【００２３】コントローラ１６Ａは、リクエストアドレ
ス発生器５４、レジスタ書き込み制御器５６、レジスタ
読み出し制御器５８、バッファ書き込み制御器６０、お
よびバッファ読み出し制御器６２を有する。これらの制
御器は、それぞれまたは単一の例えばマイクロコンピュ
ータで構成され、後述するプログラムを実行する。
ス発生器５４、レジスタ書き込み制御器５６、レジスタ
読み出し制御器５８、バッファ書き込み制御器６０、お
よびバッファ読み出し制御器６２を有する。これらの制
御器は、それぞれまたは単一の例えばマイクロコンピュ
ータで構成され、後述するプログラムを実行する。
【００２４】図１は、レクエストアドレス発生器５４、
レジスタ読み出し制御器５８、および後述するリクエス
ト優先順位決定器６４のそれぞれの要部を示す図であ
る。リクエストアドレス発生器５４は、前述した距離値
レジスタ３８、先頭アドレスレジスタ４０、全加算器４
２、論理アドレスレジスタ４４、アドレス変換器４６お
よび実アドレスレジスタ４８を有する。論理アドレスレ
ジスタ４４中の論理アドレスには、その識別情報ＩＤが
付与されている。この識別情報ＩＤは、ベクトル命令実
行制御部１１０でアドレスに付与され、実アドレスに変
換された後にも実アドレスに付与されており、アドレス
キューレジスタ５０に実アドレスとともにそのまま転送
される。
レジスタ読み出し制御器５８、および後述するリクエス
ト優先順位決定器６４のそれぞれの要部を示す図であ
る。リクエストアドレス発生器５４は、前述した距離値
レジスタ３８、先頭アドレスレジスタ４０、全加算器４
２、論理アドレスレジスタ４４、アドレス変換器４６お
よび実アドレスレジスタ４８を有する。論理アドレスレ
ジスタ４４中の論理アドレスには、その識別情報ＩＤが
付与されている。この識別情報ＩＤは、ベクトル命令実
行制御部１１０でアドレスに付与され、実アドレスに変
換された後にも実アドレスに付与されており、アドレス
キューレジスタ５０に実アドレスとともにそのまま転送
される。
【００２５】図１に示すように、レジスタ読み出し制御
器５８は、データバッファ有効カウンタ７０およびパイ
プラインストップ予測器７２を有する。カウンタ７０や
予測器７２は、例えばレジスタ読み出し制御器５８が実
行するソフトウエアで実現される。後述するように、デ
ータバッファ有効カウンタ７０は、ベクトルレジスタ１
２からデータバッファ３０へ読み出されたデータの数を
カウントして、データのストアに用いられる転送パイプ
ラインの動作を必要最小限のアクセス要求しか中断させ
ないように制御する。パイプラインストップ予測器７２
は演算パイプライン停止警告信号ＶＥーＳＴＯＰーＷＡ
ＲＮＩＮＧをベクトル命令実行制御部１１０から受け
て、アクセス要求停止信号ＶＥーＳＴＯＰを、停止すべ
きベクトル命令の識別情報ＩＤとともに記憶制御装置２
００Ａのリクエスト優先順位決定器６４の読み出し器５
２に送る。
器５８は、データバッファ有効カウンタ７０およびパイ
プラインストップ予測器７２を有する。カウンタ７０や
予測器７２は、例えばレジスタ読み出し制御器５８が実
行するソフトウエアで実現される。後述するように、デ
ータバッファ有効カウンタ７０は、ベクトルレジスタ１
２からデータバッファ３０へ読み出されたデータの数を
カウントして、データのストアに用いられる転送パイプ
ラインの動作を必要最小限のアクセス要求しか中断させ
ないように制御する。パイプラインストップ予測器７２
は演算パイプライン停止警告信号ＶＥーＳＴＯＰーＷＡ
ＲＮＩＮＧをベクトル命令実行制御部１１０から受け
て、アクセス要求停止信号ＶＥーＳＴＯＰを、停止すべ
きベクトル命令の識別情報ＩＤとともに記憶制御装置２
００Ａのリクエスト優先順位決定器６４の読み出し器５
２に送る。
【００２６】レジスタ書き込み制御器５６は、ベクトル
レジスタ１２およびマスクレジスタ１４の書き込み動作
を制御する。レジスタ読み出し制御器５８は、ベクトル
レジスタ１２およびマスクレジスタ１４の読み出し動作
を制御する。バッファ書き込み制御器６０は、記憶制御
装置２００Ａ中のデータバッファ３０の書き込み動作を
制御する。バッファ読み出し制御器６２は、データバッ
ファ３０の読み出し動作を制御する。
レジスタ１２およびマスクレジスタ１４の書き込み動作
を制御する。レジスタ読み出し制御器５８は、ベクトル
レジスタ１２およびマスクレジスタ１４の読み出し動作
を制御する。バッファ書き込み制御器６０は、記憶制御
装置２００Ａ中のデータバッファ３０の書き込み動作を
制御する。バッファ読み出し制御器６２は、データバッ
ファ３０の読み出し動作を制御する。
【００２７】記憶制御装置２００Ａのコントローラ３２
Ａは、リクエスト優先順位決定器６４、バッファ無効化
処理器６６、および主記憶装置制御器６８を有する。リ
クエスト優先順位決定器６４は図１に示すように、後述
する制御を実行する部分以外に、アドレスキューレジス
タ５０と読み出し器５２を有する。アドレスキューレジ
スタ５０に格納されている実アドレス（アクセス要求）
は、リクエスト優先順位が付与されるまで一時的に保持
される。読み出し器５２は、アクセス要求停止信号ＶＥ
ーＳＴＯＰおよび識別情報ＩＤを受信しているときに
は、アドレスキューレジスタ５０に格納されている実ア
ドレスのうち同一の識別情報ＩＤが付与されていない実
アドレスのみを読み出して、主記憶装置制御器６８に送
出する。これにより、無駄にアクセス要求を中断させる
ことなく、必要最小限のアクセス要求のみ中断させる。
Ａは、リクエスト優先順位決定器６４、バッファ無効化
処理器６６、および主記憶装置制御器６８を有する。リ
クエスト優先順位決定器６４は図１に示すように、後述
する制御を実行する部分以外に、アドレスキューレジス
タ５０と読み出し器５２を有する。アドレスキューレジ
スタ５０に格納されている実アドレス（アクセス要求）
は、リクエスト優先順位が付与されるまで一時的に保持
される。読み出し器５２は、アクセス要求停止信号ＶＥ
ーＳＴＯＰおよび識別情報ＩＤを受信しているときに
は、アドレスキューレジスタ５０に格納されている実ア
ドレスのうち同一の識別情報ＩＤが付与されていない実
アドレスのみを読み出して、主記憶装置制御器６８に送
出する。これにより、無駄にアクセス要求を中断させる
ことなく、必要最小限のアクセス要求のみ中断させる。
【００２８】主記憶装置制御器６８はアクセス要求（実
アドレス）をリクエスト優先順位決定器６４から受信
し、主記憶装置３００に実アドレスなどの必要な信号を
出力する。バッファ無効化処理器６６は、図２に示すス
カラユニットＳＵのバッファ２６の無効化処理を行う。
データバッファ３０は、ストア用とロード用に分割され
ている。
アドレス）をリクエスト優先順位決定器６４から受信
し、主記憶装置３００に実アドレスなどの必要な信号を
出力する。バッファ無効化処理器６６は、図２に示すス
カラユニットＳＵのバッファ２６の無効化処理を行う。
データバッファ３０は、ストア用とロード用に分割され
ている。
【００２９】次に、図１および２に示す実施例の動作を
説明する。
説明する。
【００３０】はじめに、ロード命令およびストア命令を
実行するときの動作の概要について説明する。主記憶装
置３００からデータバッファ３０を介して読み出された
ベクトル命令をスカラユニットＳＵが受信すると、それ
をベクトル命令実行制御部１１０に送出する。 受信し
たベクトル命令がロード命令のときは、その起動信号Ｓ
ＴＡＲＴに応答して、リクエストアドレス発生器５４が
アクセス要求を発生（実アドレスの発生）する。リクエ
スト優先順位決定器６４で優先順位が付与されたアクセ
ス要求に基づき、主記憶装置制御器６８は、アドレス信
号と起動信号（ＧＯ）を主記憶装置３００に送出する。
これと同時に、主記憶装置制御器６８は主記憶装置３０
０からフェッチされたデータが送出されるタイミングに
あわせて、バッファ書き込み制御器６０にデータ送出信
号を送る。このデータ送出信号を受け取ったバッファ書
き込み制御器６０は、主記憶装置３００から送出された
フェッチデータをデータバッファ３０に書き込む。そし
て、レジスタ書き込み制御器５６は、データバッファ３
０に書き込まれたデータをベクトルレジスタ１２に書き
込む。 スカラユニットＳＵから受信したベクトル命令
がストア命令のときは、その起動信号ＳＴＡＲＴの送出
と同時に、レジスタ読み出し制御器５８がベクトルレジ
スタ１２からデータを読み出し、データバッファ３０に
書き込む。リクエスト優先順位決定器６４はアクセス要
求に対して優先順位を付与した後、バッファ読み出し制
御器６２およびバッファ無効化処理器６６にデータ転送
信号を送出する。アクセス要求がスカラユニットＳＵか
らのフェッチの場合には、バッファ無効化処理部６６は
そのアドレスを内部のタグレジスタ（ＴＡＧ）に登録
し、ベクトルストアの場合にはタグレジスタを参照し、
登録されていた場合にはスカラユニットＳＵのバッファ
に２６（図２）に対して無効化処理を行う。データ転送
信号を受けたバッファ読み出し制御器６２はストアされ
たデータをデータバッファ３０から読み出し、主記憶装
置３００に送出する。これと同時に、記憶制御装置２０
０Ａの主記憶装置制御器６８は、主記憶装置３００にア
ドレスと起動信号（ＧＯ）を送出する。 次に、各部の
詳細な動作を説明する。
実行するときの動作の概要について説明する。主記憶装
置３００からデータバッファ３０を介して読み出された
ベクトル命令をスカラユニットＳＵが受信すると、それ
をベクトル命令実行制御部１１０に送出する。 受信し
たベクトル命令がロード命令のときは、その起動信号Ｓ
ＴＡＲＴに応答して、リクエストアドレス発生器５４が
アクセス要求を発生（実アドレスの発生）する。リクエ
スト優先順位決定器６４で優先順位が付与されたアクセ
ス要求に基づき、主記憶装置制御器６８は、アドレス信
号と起動信号（ＧＯ）を主記憶装置３００に送出する。
これと同時に、主記憶装置制御器６８は主記憶装置３０
０からフェッチされたデータが送出されるタイミングに
あわせて、バッファ書き込み制御器６０にデータ送出信
号を送る。このデータ送出信号を受け取ったバッファ書
き込み制御器６０は、主記憶装置３００から送出された
フェッチデータをデータバッファ３０に書き込む。そし
て、レジスタ書き込み制御器５６は、データバッファ３
０に書き込まれたデータをベクトルレジスタ１２に書き
込む。 スカラユニットＳＵから受信したベクトル命令
がストア命令のときは、その起動信号ＳＴＡＲＴの送出
と同時に、レジスタ読み出し制御器５８がベクトルレジ
スタ１２からデータを読み出し、データバッファ３０に
書き込む。リクエスト優先順位決定器６４はアクセス要
求に対して優先順位を付与した後、バッファ読み出し制
御器６２およびバッファ無効化処理器６６にデータ転送
信号を送出する。アクセス要求がスカラユニットＳＵか
らのフェッチの場合には、バッファ無効化処理部６６は
そのアドレスを内部のタグレジスタ（ＴＡＧ）に登録
し、ベクトルストアの場合にはタグレジスタを参照し、
登録されていた場合にはスカラユニットＳＵのバッファ
に２６（図２）に対して無効化処理を行う。データ転送
信号を受けたバッファ読み出し制御器６２はストアされ
たデータをデータバッファ３０から読み出し、主記憶装
置３００に送出する。これと同時に、記憶制御装置２０
０Ａの主記憶装置制御器６８は、主記憶装置３００にア
ドレスと起動信号（ＧＯ）を送出する。 次に、各部の
詳細な動作を説明する。
【００３１】図３は、リクエストアドレス発生器５４お
よびリクエスト優先順位決定器６４の動作を示すフロー
チャートである。スカラユニットＳＵから起動信号を受
けると、動作が開始する（ステップＳ１１）。ベクトル
命令実行制御部１１０からアクセス要求の先頭アドレス
と距離値を受取り、論理アドレスを計算する（ステップ
Ｓ１２）。ベクトル長分の論理アドレスが発生されたこ
とが確認されると（ステップＳ１３）、リクエストアド
レス発生器５４は、仮想アドレスモードが設定されてい
るかどうかを判定する（ステップＳ１４）。仮想アドレ
スモードが設定されている場合には、論理アドレスから
実アドレスに変換する（ステップＳ１５）。そして、リ
クエストアドレス発生器５４はアドレスキューバッファ
５０に実アドレスが保持されているかどうかを判断する
（ステップＳ１６）。仮想アドレスモードが設定されて
いない場合には、ステップＳ１５を行うことなく、ステ
ップＳ１６が実行される。
よびリクエスト優先順位決定器６４の動作を示すフロー
チャートである。スカラユニットＳＵから起動信号を受
けると、動作が開始する（ステップＳ１１）。ベクトル
命令実行制御部１１０からアクセス要求の先頭アドレス
と距離値を受取り、論理アドレスを計算する（ステップ
Ｓ１２）。ベクトル長分の論理アドレスが発生されたこ
とが確認されると（ステップＳ１３）、リクエストアド
レス発生器５４は、仮想アドレスモードが設定されてい
るかどうかを判定する（ステップＳ１４）。仮想アドレ
スモードが設定されている場合には、論理アドレスから
実アドレスに変換する（ステップＳ１５）。そして、リ
クエストアドレス発生器５４はアドレスキューバッファ
５０に実アドレスが保持されているかどうかを判断する
（ステップＳ１６）。仮想アドレスモードが設定されて
いない場合には、ステップＳ１５を行うことなく、ステ
ップＳ１６が実行される。
【００３２】ステップＳ１６で、アドレスキューレジス
タ５０に実アドレス（アクセス要求）があると判断され
た場合には、ステップＳ２０を実行する。そうでない場
合には、リクエストアドレス発生器５４は、リクエスト
優先順位決定器６４がビジィーかどうかを判断する（ス
テップＳ１７）。この判断は、例えば、リクエスト優先
順位決定器６４からのビジィー信号線の状態を見ること
で行う。ビジィーと判断された場合にはステップＳ２０
を実行する。ステップＳ１７でビジィーでないと判断さ
れた場合には、リクエスト優先順位決定器６４の読み出
し器５２はアクセス要求停止信号ＶＥーＳＴＯＰが供給
されているかどうかを判断する（ステップＳ１８）。ス
テップＳ１８の判断結果がＮＯの場合には、アドレスキ
ューレジスタ５０に実アドレスを書き込むことなく、リ
クエスト優先順位決定器６４を介して直ちにアクセス要
求（実アドレス）を主記憶装置３００に送出する（ステ
ップＳ２２）。
タ５０に実アドレス（アクセス要求）があると判断され
た場合には、ステップＳ２０を実行する。そうでない場
合には、リクエストアドレス発生器５４は、リクエスト
優先順位決定器６４がビジィーかどうかを判断する（ス
テップＳ１７）。この判断は、例えば、リクエスト優先
順位決定器６４からのビジィー信号線の状態を見ること
で行う。ビジィーと判断された場合にはステップＳ２０
を実行する。ステップＳ１７でビジィーでないと判断さ
れた場合には、リクエスト優先順位決定器６４の読み出
し器５２はアクセス要求停止信号ＶＥーＳＴＯＰが供給
されているかどうかを判断する（ステップＳ１８）。ス
テップＳ１８の判断結果がＮＯの場合には、アドレスキ
ューレジスタ５０に実アドレスを書き込むことなく、リ
クエスト優先順位決定器６４を介して直ちにアクセス要
求（実アドレス）を主記憶装置３００に送出する（ステ
ップＳ２２）。
【００３３】ステップＳ１８でアクセス要求停止信号Ｖ
ＥーＳＴＯＰが供給されている判断されたときは、リク
エストアドレス発生器５４からの実アドレスに付与され
ている識別情報ＩＤが読み出し器５２はレジスタ読み出
し制御器５８からの識別情報ＩＤに一致するかどうかを
判断する。一致しない場合には、直ちにアドレスと起動
信号が主記憶装置３００に送出される（ステップＳ２
２）。ステップＳ１９で識別情報ＩＤが一致すると判断
されると、実アドレスをアドレスキューバッファ５０に
書き込んだ後、アクセス要求停止信号ＶＥーＳＴＯＰが
なくなるまで保持される。すなわち、ステップＳ２１で
アドレスキューレジスタ５０にアクセスして、ステップ
Ｓ１７とＳ１８の判断結果がＮＯの場合に、ステップＳ
２２が実行される。
ＥーＳＴＯＰが供給されている判断されたときは、リク
エストアドレス発生器５４からの実アドレスに付与され
ている識別情報ＩＤが読み出し器５２はレジスタ読み出
し制御器５８からの識別情報ＩＤに一致するかどうかを
判断する。一致しない場合には、直ちにアドレスと起動
信号が主記憶装置３００に送出される（ステップＳ２
２）。ステップＳ１９で識別情報ＩＤが一致すると判断
されると、実アドレスをアドレスキューバッファ５０に
書き込んだ後、アクセス要求停止信号ＶＥーＳＴＯＰが
なくなるまで保持される。すなわち、ステップＳ２１で
アドレスキューレジスタ５０にアクセスして、ステップ
Ｓ１７とＳ１８の判断結果がＮＯの場合に、ステップＳ
２２が実行される。
【００３４】図４は、レジスタ読み出し制御器５８の動
作を示すフローチャートである。はじめに、レジスタ読
み出し制御器５８はデータバッファ３０がフルがどうか
を判断する（ステップＳ３１）。データバッファ３０が
フルと判断された場合は、ステップＳ３１の判断結果が
ＮＯとなるまで、レジスタ読み出し制御器５８は繰り返
しステップＳ３１を実行する。ステップＳ３１の判断結
果がＮＯとなると、レジスタ読み出し制御器５８は、ア
クセス要求停止信号ＶＥーＳＴＯＰを発生しているかど
うかを判断する（ステップＳ３２）。この判断結果がＹ
ＥＳのときには、ステップＳ３１に戻る。ステップＳ３
２の判断結果がＮＯのときには、レジスタ読み出し制御
器５８はベクトルレジスタ１２からデータを読み出し
（ステップ３３）、レジスタ読み出し制御器５８はベク
トルレジスタ１２からデータをベクトル長分読み出した
かどうかを判断する（ステップＳ３４）。この判断結果
がＮＯのときには、ステップＳ３１に戻る。ステップＳ
３４の判断結果がＹＥＳのときには、データバッファ３
０に読み出したデータを書き込む（ステップＳ３５）。
作を示すフローチャートである。はじめに、レジスタ読
み出し制御器５８はデータバッファ３０がフルがどうか
を判断する（ステップＳ３１）。データバッファ３０が
フルと判断された場合は、ステップＳ３１の判断結果が
ＮＯとなるまで、レジスタ読み出し制御器５８は繰り返
しステップＳ３１を実行する。ステップＳ３１の判断結
果がＮＯとなると、レジスタ読み出し制御器５８は、ア
クセス要求停止信号ＶＥーＳＴＯＰを発生しているかど
うかを判断する（ステップＳ３２）。この判断結果がＹ
ＥＳのときには、ステップＳ３１に戻る。ステップＳ３
２の判断結果がＮＯのときには、レジスタ読み出し制御
器５８はベクトルレジスタ１２からデータを読み出し
（ステップ３３）、レジスタ読み出し制御器５８はベク
トルレジスタ１２からデータをベクトル長分読み出した
かどうかを判断する（ステップＳ３４）。この判断結果
がＮＯのときには、ステップＳ３１に戻る。ステップＳ
３４の判断結果がＹＥＳのときには、データバッファ３
０に読み出したデータを書き込む（ステップＳ３５）。
【００３５】図５は、図１に示すレジスタ読み出し制御
器５８の内部に設けられたデータバッファ有効カウンタ
７０の動作を示すフローチャートである。レジスタ読み
出し制御器５８は、書き込み制御器５６がベクトルバッ
ファ１２にデータを書き込んだ際に生成される書き込み
有効信号ＷＶに基づき、ベクトルバッファ１２へのデー
タの書き込みがあったかどうかを判断する（ステップＳ
４１）。この判断結果がＹＥＳの場合には、レジスタ読
み出し制御器５８は、データバッファ有効カウンタ７０
のカウンタ値を１だけインクレメントする（ステップＳ
４２）。レジスタ読み出し制御器５８は、ベクトルバッ
ファ１２からデータを読み出した際に生成される読み出
し有効信号ＲＶに基づき、ベクトルバッファ１２からの
データの読み出しがあったかどうかを判断する（ステッ
プＳ４３）。この判断結果がＹＥＳの場合には、レジス
タ読み出し制御器５８は、データバッファ有効カウンタ
７０のカウンタ値を１だけデクレメントする（ステップ
Ｓ４４）。そして、ステップＳ４１に戻る。 図６は、
図１に示すレジスタ読み出し制御器５８の内部に設けら
れたパイプラインストップ予測器７２の動作を示すフロ
ーチャートである。はじめに、ベクトル命令実行制御部
１１０（図２）から演算パイプライン停止警告信号ＶＥ
ーＳＴＯＰーＷＡＲＮＩＮＧを受信すると（ステップＳ
５１）、データバッファ有効カウンタ７０のカウンタ値
（ベクトルレジスタ１２から読み出されたデータの数）
が所定値Ｘより小さいかどうかを判断する（ステップＳ
５２）。この所定値Ｘは、演算パイプラインＶＥのデー
タの枯渇を示す演算パイプライン停止警告信号ＶＥーＳ
ＴＯＰーＷＡＲＮＩＮＧが出されても、許容できるアク
セス数（データ量）の予測値に相当する。もしデータバ
ッファ有効カウンタ７０のカウンタ値がこの所定値Ｘ以
下になると、アクセス要求の受け付けにより、ベクトル
レジスタの連鎖状態でのベクトル命令の実行に障害（デ
ータの枯渇）が生じる可能性がある。 ステップＳ５２
で、データバッファ有効カウンタ７０のカウンタ値か所
定値より小さいと判断されたとき、パイプラインの動作
を停止させるべきと判断して（ステップＳ５３）、予測
器７２はアクセス要求停止信号ＶＥーＳＴＯＰを識別情
報ＩＤとともに図１の読み出し器５２に出力する。
器５８の内部に設けられたデータバッファ有効カウンタ
７０の動作を示すフローチャートである。レジスタ読み
出し制御器５８は、書き込み制御器５６がベクトルバッ
ファ１２にデータを書き込んだ際に生成される書き込み
有効信号ＷＶに基づき、ベクトルバッファ１２へのデー
タの書き込みがあったかどうかを判断する（ステップＳ
４１）。この判断結果がＹＥＳの場合には、レジスタ読
み出し制御器５８は、データバッファ有効カウンタ７０
のカウンタ値を１だけインクレメントする（ステップＳ
４２）。レジスタ読み出し制御器５８は、ベクトルバッ
ファ１２からデータを読み出した際に生成される読み出
し有効信号ＲＶに基づき、ベクトルバッファ１２からの
データの読み出しがあったかどうかを判断する（ステッ
プＳ４３）。この判断結果がＹＥＳの場合には、レジス
タ読み出し制御器５８は、データバッファ有効カウンタ
７０のカウンタ値を１だけデクレメントする（ステップ
Ｓ４４）。そして、ステップＳ４１に戻る。 図６は、
図１に示すレジスタ読み出し制御器５８の内部に設けら
れたパイプラインストップ予測器７２の動作を示すフロ
ーチャートである。はじめに、ベクトル命令実行制御部
１１０（図２）から演算パイプライン停止警告信号ＶＥ
ーＳＴＯＰーＷＡＲＮＩＮＧを受信すると（ステップＳ
５１）、データバッファ有効カウンタ７０のカウンタ値
（ベクトルレジスタ１２から読み出されたデータの数）
が所定値Ｘより小さいかどうかを判断する（ステップＳ
５２）。この所定値Ｘは、演算パイプラインＶＥのデー
タの枯渇を示す演算パイプライン停止警告信号ＶＥーＳ
ＴＯＰーＷＡＲＮＩＮＧが出されても、許容できるアク
セス数（データ量）の予測値に相当する。もしデータバ
ッファ有効カウンタ７０のカウンタ値がこの所定値Ｘ以
下になると、アクセス要求の受け付けにより、ベクトル
レジスタの連鎖状態でのベクトル命令の実行に障害（デ
ータの枯渇）が生じる可能性がある。 ステップＳ５２
で、データバッファ有効カウンタ７０のカウンタ値か所
定値より小さいと判断されたとき、パイプラインの動作
を停止させるべきと判断して（ステップＳ５３）、予測
器７２はアクセス要求停止信号ＶＥーＳＴＯＰを識別情
報ＩＤとともに図１の読み出し器５２に出力する。
【００３６】図７は、図２に示すバッファ無効化処理器
６６の動作を示すフローチャートである。バッファ無効
化処理器６６はリクエスト優先順位決定器６４からデー
タ転送信号を受信すると（ステップＳ６１）、このデー
タ転送信号がストア命令かどうかを判断する（ステップ
Ｓ６２）。ストア命令でない場合には、アクセス要求が
スカラユニットＳＵからのフェッチの場合かどうか判断
する（ステップＳ６３）。アクセス要求がスカラユニッ
トＳＵからのフェッチの場合には、バッファ無効化処理
器６６はアクセス要求のアドレスを内部のタグレジスタ
（ＴＡＧ）に登録する（ステップＳ６４）。また、バッ
ファ無効化器６６は、アクセス要求がベクトルユニット
１００Ａからのストア命令かどうかを判断する（ステッ
プＳ６５）。ステップＳ６５の判断結果がＹＥＳの場合
にはタグレジスタを参照し（ステップＳ６６）、アクセ
ス要求がタグレジスタに登録されていた場合には（ステ
ップＳ６７）、このアクセス要求を内部のキューレジス
タに格納した後（ステップＳ６８）、スカラユニットＳ
Ｕのバッファに２６（図２）に対して無効化処理を行う
（ステップＳ６９）。 図８は、バッファ読出し制御器
６２の動作を示すフローチャートである。バッファ読出
し制御器６２は、リクエスト優先順位決定器６４から、
データの枯渇を示す警告信号ＤＴＷ（ＤＡＴＡーＴＲＡ
ＮＳＦＥＲーＷＡＲＮＩＮＧ）を受信すると（ステップ
Ｓ７１）、データバッファ３０からのデータを読み出し
動作を行い（ステップＳ７２）、このデータの読み出し
をレジスタ読み出し制御器５８に報告する（ステップＳ
７３）。 図９は、本実施例の動作を示すタイミング図
である。図９のＩは従来のアクセス制御動作を示し、Ｉ
Ｉは本実施例のアクセス制御動作を示す。図９のＩの
（Ａ）およびＩＩの（Ｃ）は、ロード命令実行時のタイ
ミングを示し、Ｉの（Ｂ）およびＩＩの（Ｄ）は、スト
ア命令実行時のタイミングを示す。ロード命令は、従来
動作および本実施例動作とも変わりはない。
６６の動作を示すフローチャートである。バッファ無効
化処理器６６はリクエスト優先順位決定器６４からデー
タ転送信号を受信すると（ステップＳ６１）、このデー
タ転送信号がストア命令かどうかを判断する（ステップ
Ｓ６２）。ストア命令でない場合には、アクセス要求が
スカラユニットＳＵからのフェッチの場合かどうか判断
する（ステップＳ６３）。アクセス要求がスカラユニッ
トＳＵからのフェッチの場合には、バッファ無効化処理
器６６はアクセス要求のアドレスを内部のタグレジスタ
（ＴＡＧ）に登録する（ステップＳ６４）。また、バッ
ファ無効化器６６は、アクセス要求がベクトルユニット
１００Ａからのストア命令かどうかを判断する（ステッ
プＳ６５）。ステップＳ６５の判断結果がＹＥＳの場合
にはタグレジスタを参照し（ステップＳ６６）、アクセ
ス要求がタグレジスタに登録されていた場合には（ステ
ップＳ６７）、このアクセス要求を内部のキューレジス
タに格納した後（ステップＳ６８）、スカラユニットＳ
Ｕのバッファに２６（図２）に対して無効化処理を行う
（ステップＳ６９）。 図８は、バッファ読出し制御器
６２の動作を示すフローチャートである。バッファ読出
し制御器６２は、リクエスト優先順位決定器６４から、
データの枯渇を示す警告信号ＤＴＷ（ＤＡＴＡーＴＲＡ
ＮＳＦＥＲーＷＡＲＮＩＮＧ）を受信すると（ステップ
Ｓ７１）、データバッファ３０からのデータを読み出し
動作を行い（ステップＳ７２）、このデータの読み出し
をレジスタ読み出し制御器５８に報告する（ステップＳ
７３）。 図９は、本実施例の動作を示すタイミング図
である。図９のＩは従来のアクセス制御動作を示し、Ｉ
Ｉは本実施例のアクセス制御動作を示す。図９のＩの
（Ａ）およびＩＩの（Ｃ）は、ロード命令実行時のタイ
ミングを示し、Ｉの（Ｂ）およびＩＩの（Ｄ）は、スト
ア命令実行時のタイミングを示す。ロード命令は、従来
動作および本実施例動作とも変わりはない。
【００３７】従来のストア命令の実行では、図９のＩの
（Ｂ）に示すように、アクセス要求停止信号ＶＥーＳＴ
ＯＰが生成されている間は、アドレス変換は行われな
い。図１４を参照して前述したように、アクセス要求停
止信号ＶＥーＳＴＯＰは論理アドレスレジスタ４４に出
力され、論理アドレスのアドレス変換器４６への出力が
禁止されている。アクセス要求停止信号ＶＥーＳＴＯＰ
がオフになると、アドレス変換動作が開始される。
（Ｂ）に示すように、アクセス要求停止信号ＶＥーＳＴ
ＯＰが生成されている間は、アドレス変換は行われな
い。図１４を参照して前述したように、アクセス要求停
止信号ＶＥーＳＴＯＰは論理アドレスレジスタ４４に出
力され、論理アドレスのアドレス変換器４６への出力が
禁止されている。アクセス要求停止信号ＶＥーＳＴＯＰ
がオフになると、アドレス変換動作が開始される。
【００３８】これに対し、本実施例では、図９のＩＩの
（Ｄ）に示すように、アクセス要求停止信号ＶＥーＳＴ
ＯＰが生成されている間でも、アドレス変換動作は行わ
れている。前述したように、必要最小限のアクセス要求
のみ中断されるために、アドレス変換動作は継続して実
行される。アクセス要求信号ＶＥーＳＴＯＰかオフにな
ると、アクセス要求に対し優先順位が決定される。
（Ｄ）に示すように、アクセス要求停止信号ＶＥーＳＴ
ＯＰが生成されている間でも、アドレス変換動作は行わ
れている。前述したように、必要最小限のアクセス要求
のみ中断されるために、アドレス変換動作は継続して実
行される。アクセス要求信号ＶＥーＳＴＯＰかオフにな
ると、アクセス要求に対し優先順位が決定される。
【００３９】図１０は、ストア命令の別の実行の様子を
示す図である。図１０の（Ａ）は従来のストア命令実行
時のタイミングを示し、図１０の（Ｂ）は本実施例のス
トア命令実行時のタイミングを示す。従来の制御では、
アドレス変換動作中にアクセス要求停止信号ＶＥーＳＴ
ＯＰがオンになると、アドレス変換動作は直ちに中断さ
れる。すでに、優先順位が与えられている先行命令はそ
のまま実行され、データバッファ３０からデータが読み
出され、主記憶装置３００に格納される。アクセス要求
停止信号ＶＥーＳＴＯＰがオフになると、再びアドレス
変換動作が開始される。
示す図である。図１０の（Ａ）は従来のストア命令実行
時のタイミングを示し、図１０の（Ｂ）は本実施例のス
トア命令実行時のタイミングを示す。従来の制御では、
アドレス変換動作中にアクセス要求停止信号ＶＥーＳＴ
ＯＰがオンになると、アドレス変換動作は直ちに中断さ
れる。すでに、優先順位が与えられている先行命令はそ
のまま実行され、データバッファ３０からデータが読み
出され、主記憶装置３００に格納される。アクセス要求
停止信号ＶＥーＳＴＯＰがオフになると、再びアドレス
変換動作が開始される。
【００４０】これに対し、本実施例ではアクセス要求信
号ＶＥーＳＴＯＰがオンになっても、アドレス変換動作
は中断されない。
号ＶＥーＳＴＯＰがオンになっても、アドレス変換動作
は中断されない。
【００４１】なお、マスクレジスタ１４は演算を選択的
に実行しなければならない場合に、条件判定結果をビッ
ト列によるマスクパターンとして与えて、パイプライン
処理の適用範囲を拡大するために用いられる。本実施例
の制御では直接関係しないので、その動作の詳細は省略
する。
に実行しなければならない場合に、条件判定結果をビッ
ト列によるマスクパターンとして与えて、パイプライン
処理の適用範囲を拡大するために用いられる。本実施例
の制御では直接関係しないので、その動作の詳細は省略
する。
【００４２】
【発明の効果】以上、説明したように、本発明によれ
ば、以下の効果が得られる。
ば、以下の効果が得られる。
【００４３】第一に、データバッファ有効カウンタを設
けて、パイプラインの動作を停止する必要がある場合、
データバッファの状態を参照して、必要最小限のアクセ
ス要求のみ中断させるようにすることができる。従っ
て、データバッファを有するパイプラインを効率よく利
用することができる。
けて、パイプラインの動作を停止する必要がある場合、
データバッファの状態を参照して、必要最小限のアクセ
ス要求のみ中断させるようにすることができる。従っ
て、データバッファを有するパイプラインを効率よく利
用することができる。
【００４４】第二に、ベクトル命令に識別情報ＩＤを付
与して、アクセス要求の停止が求められるベクトル命令
の識別情報ＩＤと比較することで、確実にアクセス要求
の停止が求められるベクトル命令のみを特定できる。
与して、アクセス要求の停止が求められるベクトル命令
の識別情報ＩＤと比較することで、確実にアクセス要求
の停止が求められるベクトル命令のみを特定できる。
【００４５】第三に、従来ではアドレス発生のスループ
ットとベクトルレジスタからの読み出しのスループット
が一致しているという条件において、パイプラインの動
作の停止が行われていたが、本発明では両者のスループ
ットが一致しないベクトル処理装置においても制御可能
である。
ットとベクトルレジスタからの読み出しのスループット
が一致しているという条件において、パイプラインの動
作の停止が行われていたが、本発明では両者のスループ
ットが一致しないベクトル処理装置においても制御可能
である。
【図１】本発明の原理を示す図であって、図２に示すリ
クエストアドレス発生器、レジスタ読み出し制御器、お
よびリクエスト優先順位決定器の要部を示すブロック図
である。
クエストアドレス発生器、レジスタ読み出し制御器、お
よびリクエスト優先順位決定器の要部を示すブロック図
である。
【図２】本発明の一実施例のブロック図である。
【図３】図１および図２に示すリクエストアドレス発生
器の動作を示すフローチャートである。
器の動作を示すフローチャートである。
【図４】図１および図２に示すレジスタ読み出し制御器
の動作を示すフローチャートである。
の動作を示すフローチャートである。
【図５】図１に示すデータバッファ有効カウンタの動作
を示すフローチャートである。
を示すフローチャートである。
【図６】図１に示すパイプラインストップ予測器の動作
を示すフローチャートである。
を示すフローチャートである。
【図７】図２に示すバッファ無効化処理器の動作を示す
フローチャートである。
フローチャートである。
【図８】図２に示すバッファ書き込み制御器の動作を示
すフローチャートである。
すフローチャートである。
【図９】本実施例の動作および対応する従来技術による
動作を示すタイミング図である。
動作を示すタイミング図である。
【図１０】本実施例の動作を示すタイミング図である。
【図１１】ベクトル処理装置の概略構成を示すブロック
図である。
図である。
【図１２】図１１に示すベクトル処理装置の詳細な構成
を示すブロック図である。
を示すブロック図である。
【図１３】ベクトルレジスタの連鎖を示す図である。
【図１４】図１１に示すリクエストアドレス発生器、レ
ジスタ読み出し制御器、およびリクエスト優先順位決定
器の要部を示すブロック図である。
ジスタ読み出し制御器、およびリクエスト優先順位決定
器の要部を示すブロック図である。
１２ ベクトルレジスタ １４ マスクレジスタ １６、１６Ａ コントローラ １８ ロードパイプライン ２０ ストアパイプライン ２２ スカラ演算器 ２４ スカラレジスタ ２６ バッファ ３０ データバッファ ３２、３２Ａ コントローラ ３６ パイプラインストップ予測器 ５０ アドレスキューレジスタ ５２ 読み出し器 ５４ リクエストアドレス発生器 ５６ レジスタ書き込み制御器 ５８ レジスタ読み出し制御器 ６０ バッファ書き込み制御器 ６２ バッファ読み出し制御器 ６４ リクエスト優先順位決定器 ６６ バッファ無効化処理器 ６８ 主記憶装置制御器 ７０ データバッファ有効カウンタ ７２ パイプラインストップ予測器 １００、１００Ａ ベクトルユニット １１０Ａ ベクトル命令実行制御部 ２００、２００Ａ 記憶制御装置 ３００ 主記憶装置
フロントページの続き (56)参考文献 特開 昭60−118977（ＪＰ，Ａ) 特開 昭63−137364（ＪＰ，Ａ) 特開 昭60−247783（ＪＰ，Ａ) 特開 昭60−118976（ＪＰ，Ａ) 特開 平４−74266（ＪＰ，Ａ) 特開 昭58−1246（ＪＰ，Ａ) 特開 昭51−10746（ＪＰ，Ａ) 特開 平４−153877（ＪＰ，Ａ) 特開 昭60−222969（ＪＰ，Ａ) 特開 平４−52759（ＪＰ，Ａ) 特開 昭62−120574（ＪＰ，Ａ) 特開 昭61−286931（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/16
Claims (2)
- 【請求項１】 複数の演算パイプラインとこれに接続す
るベクトルレジスタを備え、識別情報が付加されたアド
レス情報を有するアクセス要求を出力するベクトルユニ
ットと、 演算パイプラインで演算されるデータや演算結果を記憶
する記憶装置と、 ベクトルレジスタと記憶装置との間に設けられたデータ
バッファを有する記憶制御装置と、前記データバッファから前記ベクトルレジスタへの書き
込み回数と前記ベクトルレジスタから前記データバッフ
ァへの読み出し回数とに基づき データ数をカウントする
第１の手段と、 前記演算パイプラインがベクトルレジスタを介して連鎖
状態にあるときに、第１の手段でカウントされたデータ
数に基づき、ベクトルユニットから記憶装置に対するス
トアアクセス要求の停止信号と停止すべきストアアクセ
ス要求の識別情報を出力する第２の手段と、前記ベクトルユニットが出力するアクセス要求に対応し
て、 識別情報が付加された記憶装置のアドレス情報を記
憶制御装置に送出する第３の手段と、 前記記憶制御装置に設けられ、前記第３の手段が送出し
た前記アドレス情報を一時的に保持する第４の手段と、 前記第２の手段から前記停止信号と停止すべきストアア
クセス要求の識別情報を供給されて該第４の手段に保持
されている前記識別情報を参照して、アドレス情報を選
択することでストアアクセス要求を選択的に中断する第
５の手段と、 を有することを特徴とするベクトル処理装置。 - 【請求項２】 前記第２の手段は、連鎖状態にある演算
パイプラインに与えられるデータの枯渇を警告する信号
に応答して、前記第１の手段でカウントされるデータ数
が所定値より小さいとき前記ストアアクセス要求の停止
信号を出力することを特徴とする請求項１に記載のベク
トル処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32059392A JP3304444B2 (ja) | 1992-11-30 | 1992-11-30 | ベクトル処理装置 |
| EP93114050A EP0600165B1 (en) | 1992-11-30 | 1993-09-02 | Vector processing device |
| DE69323477T DE69323477T2 (de) | 1992-11-30 | 1993-09-02 | Vektorprozessor |
| US08/617,148 US5598574A (en) | 1992-11-30 | 1996-03-18 | Vector processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32059392A JP3304444B2 (ja) | 1992-11-30 | 1992-11-30 | ベクトル処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06168264A JPH06168264A (ja) | 1994-06-14 |
| JP3304444B2 true JP3304444B2 (ja) | 2002-07-22 |
Family
ID=18123150
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32059392A Expired - Fee Related JP3304444B2 (ja) | 1992-11-30 | 1992-11-30 | ベクトル処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5598574A (ja) |
| EP (1) | EP0600165B1 (ja) |
| JP (1) | JP3304444B2 (ja) |
| DE (1) | DE69323477T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5881302A (en) * | 1994-05-31 | 1999-03-09 | Nec Corporation | Vector processing unit with reconfigurable data buffer |
| US5689653A (en) * | 1995-02-06 | 1997-11-18 | Hewlett-Packard Company | Vector memory operations |
| WO1998028695A1 (en) | 1996-12-19 | 1998-07-02 | Hyundai Electronics America | Video frame rendering engine |
| JP3739888B2 (ja) * | 1997-03-27 | 2006-01-25 | 株式会社ソニー・コンピュータエンタテインメント | 情報処理装置および方法 |
| US6430589B1 (en) | 1997-06-20 | 2002-08-06 | Hynix Semiconductor, Inc. | Single precision array processor |
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- 1992-11-30 JP JP32059392A patent/JP3304444B2/ja not_active Expired - Fee Related
-
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- 1993-09-02 EP EP93114050A patent/EP0600165B1/en not_active Expired - Lifetime
- 1993-09-02 DE DE69323477T patent/DE69323477T2/de not_active Expired - Fee Related
-
1996
- 1996-03-18 US US08/617,148 patent/US5598574A/en not_active Expired - Fee Related
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| JPH06168264A (ja) | 1994-06-14 |
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| EP0600165A1 (en) | 1994-06-08 |
| DE69323477T2 (de) | 1999-06-24 |
| EP0600165B1 (en) | 1999-02-10 |
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