JP3315356B2 - 高耐圧半導体装置 - Google Patents
高耐圧半導体装置Info
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- H10D64/411—Gate electrodes for field-effect devices for FETs
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Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳＦＥＴから
なる高耐圧半導体装置に関する。
なる高耐圧半導体装置に関する。
【０００２】
【従来の技術】一般に、高耐圧駆動回路などに用いられ
る高耐圧半導体素子と、低耐圧駆動回路などに用いられ
る低耐圧半導体素子とが同一の基板に形成され、パワー
ＩＣが製造される。この種のパワーＩＣは、広く知られ
ており、多くの用途が考えられている。通常、このよう
なパワーＩＣは出力段に高耐圧半導体装置としての高耐
圧ＭＯＳＦＥＴが用いられており、この高耐圧ＭＯＳＦ
ＥＴは低いオン抵抗が要求されている。
る高耐圧半導体素子と、低耐圧駆動回路などに用いられ
る低耐圧半導体素子とが同一の基板に形成され、パワー
ＩＣが製造される。この種のパワーＩＣは、広く知られ
ており、多くの用途が考えられている。通常、このよう
なパワーＩＣは出力段に高耐圧半導体装置としての高耐
圧ＭＯＳＦＥＴが用いられており、この高耐圧ＭＯＳＦ
ＥＴは低いオン抵抗が要求されている。
【０００３】図４は係る高耐圧ＭＯＳＦＥＴの素子構造
を示す断面図である。この高耐圧ＭＯＳＦＥＴは、高抵
抗のｐ型半導体基板１の表面にｐ型ボディ層２が選択的
に形成されている。ｐ型ボディ層２の表面には低抵抗の
ｎ型ソース層３が選択的に形成されている。
を示す断面図である。この高耐圧ＭＯＳＦＥＴは、高抵
抗のｐ型半導体基板１の表面にｐ型ボディ層２が選択的
に形成されている。ｐ型ボディ層２の表面には低抵抗の
ｎ型ソース層３が選択的に形成されている。
【０００４】ｐ型半導体基板１のｐ型ボディ層２とは異
なる表面には、高抵抗のｎ型オフセット層４が形成され
ている。ｎ型オフセット層４の表面には、低抵抗のｎ型
ドレイン層５が選択的に形成されている。また、ｎ型ソ
ース層３とｎ型オフセット層４によって挟まれるｐ型ボ
ディ層２表面とこの表面に隣接するｎ型オフセット層４
表面の一部には、ゲート絶縁膜６およびフィールド酸化
膜７を介してゲート電極８が形成されている。
なる表面には、高抵抗のｎ型オフセット層４が形成され
ている。ｎ型オフセット層４の表面には、低抵抗のｎ型
ドレイン層５が選択的に形成されている。また、ｎ型ソ
ース層３とｎ型オフセット層４によって挟まれるｐ型ボ
ディ層２表面とこの表面に隣接するｎ型オフセット層４
表面の一部には、ゲート絶縁膜６およびフィールド酸化
膜７を介してゲート電極８が形成されている。
【０００５】また、ｎ型ソース層３及びｐ型ボディ層２
には、これら両層にコンタクトするソース電極９が形成
されている。ｎ型ドレイン層５上には、ドレイン電極１
０が形成されている。
には、これら両層にコンタクトするソース電極９が形成
されている。ｎ型ドレイン層５上には、ドレイン電極１
０が形成されている。
【０００６】このような高耐圧ＭＯＳＦＥＴは、ｎ型ド
レイン層５がオフセット層４内に形成されているので、
オフセット層４がいわゆるリサーフ層として作用する。
このリサーフ層は、素子の高耐圧を保ちながらオン抵抗
を低い値に抑制可能とする。なお、この高耐圧ＭＯＳＦ
ＥＴのゲート電圧ＶG ＝０Ｖ（オフ状態）から５Ｖまで
のドレイン電圧−ドレイン電流の特性曲線は図５に示す
通りである。
レイン層５がオフセット層４内に形成されているので、
オフセット層４がいわゆるリサーフ層として作用する。
このリサーフ層は、素子の高耐圧を保ちながらオン抵抗
を低い値に抑制可能とする。なお、この高耐圧ＭＯＳＦ
ＥＴのゲート電圧ＶG ＝０Ｖ（オフ状態）から５Ｖまで
のドレイン電圧−ドレイン電流の特性曲線は図５に示す
通りである。
【０００７】
【発明が解決しようとする課題】しかしながら以上のよ
うな高耐圧ＭＯＳＦＥＴでは、図５に示すように、ゲー
トオフ時及びゲート電圧ＶG が１Ｖ程度で低いときには
高い耐圧を保つものの、１Ｖを越えた通常のゲート電圧
ＶG となるゲートオン時には低い耐圧となる問題があ
る。
うな高耐圧ＭＯＳＦＥＴでは、図５に示すように、ゲー
トオフ時及びゲート電圧ＶG が１Ｖ程度で低いときには
高い耐圧を保つものの、１Ｖを越えた通常のゲート電圧
ＶG となるゲートオン時には低い耐圧となる問題があ
る。
【０００８】すなわち、高耐圧ＭＯＳＦＥＴは、ゲート
オン時に素子を流れるドレイン電流により、ｎ型オフセ
ット層４表面において、等電位線がドレイン側で密にな
ってドレイン側に電子が増えた分、ソース側で正の空間
電荷が生じ、この正の空間電荷がｎ型オフセット層４の
ドーズされた電荷を打消してしまう。このため、ゲート
オン時に、ｎ型オフセット層４がリサーフ層として作用
しなくなり、耐圧を低下させてしまう問題がある。この
問題は、特にゲート電圧ＶG が定格の１／２以上の３Ｖ
以上で顕著になる。
オン時に素子を流れるドレイン電流により、ｎ型オフセ
ット層４表面において、等電位線がドレイン側で密にな
ってドレイン側に電子が増えた分、ソース側で正の空間
電荷が生じ、この正の空間電荷がｎ型オフセット層４の
ドーズされた電荷を打消してしまう。このため、ゲート
オン時に、ｎ型オフセット層４がリサーフ層として作用
しなくなり、耐圧を低下させてしまう問題がある。この
問題は、特にゲート電圧ＶG が定格の１／２以上の３Ｖ
以上で顕著になる。
【０００９】また、この高耐圧ＭＯＳＦＥＴは、ゲート
オン時に低い耐圧となるため、ドレインが電源に直結し
てゲートをバイアスする構成のアナログ回路には使用不
可能であるという問題がある。
オン時に低い耐圧となるため、ドレインが電源に直結し
てゲートをバイアスする構成のアナログ回路には使用不
可能であるという問題がある。
【００１０】なお、ゲート幅１ｃｍ当りの素子のドレイ
ン電流をＩD 、電子の電荷量をｑ（＝１．６×１０-19
Ｃ；単位クーロン）、電子のドリフト速度をυdrift
（＝８×１０6 ｃｍ／ｓｅｃ）とすると、このドレイン
電流ＩD で打消されるｎ型オフセット層４の負電荷はＩ
D ／（ｑ・υdrift ）ｃｍ-2である。また、ゲート幅
は、図４の紙面奥行き方向に沿ったゲート長であり、本
明細書中、チャネル幅ともいう。
ン電流をＩD 、電子の電荷量をｑ（＝１．６×１０-19
Ｃ；単位クーロン）、電子のドリフト速度をυdrift
（＝８×１０6 ｃｍ／ｓｅｃ）とすると、このドレイン
電流ＩD で打消されるｎ型オフセット層４の負電荷はＩ
D ／（ｑ・υdrift ）ｃｍ-2である。また、ゲート幅
は、図４の紙面奥行き方向に沿ったゲート長であり、本
明細書中、チャネル幅ともいう。
【００１１】本発明は上記実情を考慮してなされたもの
で、低いオン抵抗を得られると共に、ゲートのオン状態
／オフ状態の両方で高耐圧を実現し得る高耐圧半導体装
置を提供することを目的とする。
で、低いオン抵抗を得られると共に、ゲートのオン状態
／オフ状態の両方で高耐圧を実現し得る高耐圧半導体装
置を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明の骨子は、オフセ
ット層をソース側からドレイン側にかけて２層構成と
し、ソース側の第１オフセット層よりも高ドーズ量の第
２オフセット層をドレイン層側に設けた構造を用いる。
ット層をソース側からドレイン側にかけて２層構成と
し、ソース側の第１オフセット層よりも高ドーズ量の第
２オフセット層をドレイン層側に設けた構造を用いる。
【００１３】すなわち本発明の骨子は、ゲートオン時に
低いオン抵抗によって素子を流れるドレイン電流によ
り、ソース側の第１オフセット層の電荷が打ち消された
としても、ドレイン側の第２オフセット層には電荷を残
してリサーフ層として作用させ、素子全体としては、低
いオン抵抗を前提としつつ、ゲートのオン状態／オフ状
態の両方で高耐圧を実現させることにある。
低いオン抵抗によって素子を流れるドレイン電流によ
り、ソース側の第１オフセット層の電荷が打ち消された
としても、ドレイン側の第２オフセット層には電荷を残
してリサーフ層として作用させ、素子全体としては、低
いオン抵抗を前提としつつ、ゲートのオン状態／オフ状
態の両方で高耐圧を実現させることにある。
【００１４】さて以上のような本発明の骨子に基づいて
具体的には以下のような手段が講じられる。本発明は、
半導体基板と、前記半導体基板の表面に選択的に形成さ
れた第１導電型ボディ層と、前記第１導電型ボディ層の
表面に選択的に形成された第２導電型ソース層と、前記
半導体基板の表面の前記第１導電型ボディ層とは異なる
領域に選択的に形成された第２導電型第１オフセット層
と、前記第２導電型第１オフセット層の表面に選択的に
形成された第２導電型第２オフセット層と、前記第２導
電型第２オフセット層の表面に選択的に形成され、前記
第２導電型第２オフセット層よりも高いキャリア密度を
もつ第２導電型ドレイン層と、前記第２導電型ソース層
と前記第２導電型第１オフセット層とに挟まれた領域上
にゲー卜絶縁膜を介して形成されたゲート電極と、前記
第１導電型ボディ層表面と前記第２導電型ソース層表面
の両者に接して形成されたソース電極と、前記第２導電
型ドレイン層表面に形成されたドレイン電極とを備えた
構造の高耐圧半導体装置に関する。
具体的には以下のような手段が講じられる。本発明は、
半導体基板と、前記半導体基板の表面に選択的に形成さ
れた第１導電型ボディ層と、前記第１導電型ボディ層の
表面に選択的に形成された第２導電型ソース層と、前記
半導体基板の表面の前記第１導電型ボディ層とは異なる
領域に選択的に形成された第２導電型第１オフセット層
と、前記第２導電型第１オフセット層の表面に選択的に
形成された第２導電型第２オフセット層と、前記第２導
電型第２オフセット層の表面に選択的に形成され、前記
第２導電型第２オフセット層よりも高いキャリア密度を
もつ第２導電型ドレイン層と、前記第２導電型ソース層
と前記第２導電型第１オフセット層とに挟まれた領域上
にゲー卜絶縁膜を介して形成されたゲート電極と、前記
第１導電型ボディ層表面と前記第２導電型ソース層表面
の両者に接して形成されたソース電極と、前記第２導電
型ドレイン層表面に形成されたドレイン電極とを備えた
構造の高耐圧半導体装置に関する。
【００１５】係る構造において、請求項１に対応する発
明は、素子のチャネルでのキャリアの移動度をμ［ｃｍ
2 ／Ｖ・ｓ］、前記ゲート絶縁膜の誘電率をε［Ｆ／ｃ
ｍ］、前記ゲート絶縁膜の膜厚をｄ［ｃｍ］、チャネル
長をＬ［ｃｍ］、スレショルド電圧をＶT ［Ｖ］、定格
ゲート電圧をＶG ［Ｖ］としたとき、下記（１）式で規
定されるチャネル幅１ｃｍ当りのドレイン電流ＩD に対
し、電子の電荷量をｑ［Ｃ］とし、キャリアのドリフト
速度をυdrift ［ｃｍ／ｓｅｃ］としたとき、前記第２
導電型第２オフセット層のドーズ量ｎ2 は下記（２）式
を満足する高耐圧半導体装置である。 ＩD＝（μ・ε）・（ＶG／２−ＶT）／（４・Ｌ・ｄ）［Ａ／ｃｍ］…（１） ｎ2 ≧ＩD ／（ｑ・υdrift ）［ｃｍ-2］…（２） また、請求項２に対応する発明は、前記ゲート電極は、
前記第２導電型ソース層と前記第２導電型第１オフセッ
ト層とに挟まれた領域上に隣接する前記第２導電型第１
オフセット層表面の一部に、前記ゲー卜絶縁膜及びフィ
ールド酸化膜を介して形成されており、前記第２導電型
第１オフセット層のドーズ量ｎ 1 は１．５〜４×１０ 12
［ｃｍ -2 ］の範囲内にあり、前記第２導電型第２オフセ
ット層のドーズ量ｎ2 は３×１０ 12 〜１．６×１０
13 ［ｃｍ -2 ］の範囲内にあり且つ下記式を満足する高耐
圧半導体装置である。 ２ｎ1 ≦ｎ2 ≦４ｎ1 （作用） 従って、請求項１に対応する発明は以上のような手段を
講じたことにより、ゲートオフの時、従来同様に、第２
導電型第１オフセット層がリサーフとして作用して高耐
圧を実現し、また、ゲートオンの時、低いオン抵抗によ
って素子を流れるドレイン電流により、第２導電型第１
オフセット層の電荷が打消されるものの、第２導電型第
１オフセット層のドーズ量ｎ1 よりも高ドーズ量ｎ2 の
第２導電型第２オフセット層がリサーフとして作用する
ので、低いオン抵抗を得られると共に、ゲートのオン状
態／オフ状態の両方で高耐圧を実現させることができ
る。
明は、素子のチャネルでのキャリアの移動度をμ［ｃｍ
2 ／Ｖ・ｓ］、前記ゲート絶縁膜の誘電率をε［Ｆ／ｃ
ｍ］、前記ゲート絶縁膜の膜厚をｄ［ｃｍ］、チャネル
長をＬ［ｃｍ］、スレショルド電圧をＶT ［Ｖ］、定格
ゲート電圧をＶG ［Ｖ］としたとき、下記（１）式で規
定されるチャネル幅１ｃｍ当りのドレイン電流ＩD に対
し、電子の電荷量をｑ［Ｃ］とし、キャリアのドリフト
速度をυdrift ［ｃｍ／ｓｅｃ］としたとき、前記第２
導電型第２オフセット層のドーズ量ｎ2 は下記（２）式
を満足する高耐圧半導体装置である。 ＩD＝（μ・ε）・（ＶG／２−ＶT）／（４・Ｌ・ｄ）［Ａ／ｃｍ］…（１） ｎ2 ≧ＩD ／（ｑ・υdrift ）［ｃｍ-2］…（２） また、請求項２に対応する発明は、前記ゲート電極は、
前記第２導電型ソース層と前記第２導電型第１オフセッ
ト層とに挟まれた領域上に隣接する前記第２導電型第１
オフセット層表面の一部に、前記ゲー卜絶縁膜及びフィ
ールド酸化膜を介して形成されており、前記第２導電型
第１オフセット層のドーズ量ｎ 1 は１．５〜４×１０ 12
［ｃｍ -2 ］の範囲内にあり、前記第２導電型第２オフセ
ット層のドーズ量ｎ2 は３×１０ 12 〜１．６×１０
13 ［ｃｍ -2 ］の範囲内にあり且つ下記式を満足する高耐
圧半導体装置である。 ２ｎ1 ≦ｎ2 ≦４ｎ1 （作用） 従って、請求項１に対応する発明は以上のような手段を
講じたことにより、ゲートオフの時、従来同様に、第２
導電型第１オフセット層がリサーフとして作用して高耐
圧を実現し、また、ゲートオンの時、低いオン抵抗によ
って素子を流れるドレイン電流により、第２導電型第１
オフセット層の電荷が打消されるものの、第２導電型第
１オフセット層のドーズ量ｎ1 よりも高ドーズ量ｎ2 の
第２導電型第２オフセット層がリサーフとして作用する
ので、低いオン抵抗を得られると共に、ゲートのオン状
態／オフ状態の両方で高耐圧を実現させることができ
る。
【００１６】また、このときの条件をｎ2 ≧ＩD ／（ｑ
・υdrift ）［ｃｍ-2］として規定しているので、この
作用を容易且つ確実に奏することができる。また、請求
項２に対応する発明は、請求項１に対応する作用と同様
の高耐圧を奏する作用に加え、このときの条件を２ｎ1
≦ｎ2 ≦４ｎ1 として規定しているので、前述した作用
を容易且つ確実に奏することができる。
・υdrift ）［ｃｍ-2］として規定しているので、この
作用を容易且つ確実に奏することができる。また、請求
項２に対応する発明は、請求項１に対応する作用と同様
の高耐圧を奏する作用に加え、このときの条件を２ｎ1
≦ｎ2 ≦４ｎ1 として規定しているので、前述した作用
を容易且つ確実に奏することができる。
【００１７】さらに、請求項２に対応する発明は、請求
項１に対応する作用と同様の高耐圧を奏する作用に加
え、第２導電型第１オフセット層のドーズ量と、第２導
電型第２オフセット層のドーズ量とを具体的な数値で規
定しているので、前述した作用をより一層、容易且つ確
実に奏することができる。
項１に対応する作用と同様の高耐圧を奏する作用に加
え、第２導電型第１オフセット層のドーズ量と、第２導
電型第２オフセット層のドーズ量とを具体的な数値で規
定しているので、前述した作用をより一層、容易且つ確
実に奏することができる。
【００１８】
【発明の実施の形態】以下、本発明の一実施形態につい
て図面を参照しながら説明する。図１は本発明の一実施
形態に係る高耐圧ＭＯＳＦＥＴの素子構造を示す断面図
である。この高耐圧ＭＯＳＦＥＴは、高抵抗のｐ型半導
体基板１１の表面にはｐ型ボディ層１２が選択的に形成
されている。ｐ型ボディ層１２の表面には低抵抗のｎ型
ソース層１３が選択的に形成されている。
て図面を参照しながら説明する。図１は本発明の一実施
形態に係る高耐圧ＭＯＳＦＥＴの素子構造を示す断面図
である。この高耐圧ＭＯＳＦＥＴは、高抵抗のｐ型半導
体基板１１の表面にはｐ型ボディ層１２が選択的に形成
されている。ｐ型ボディ層１２の表面には低抵抗のｎ型
ソース層１３が選択的に形成されている。
【００１９】ｐ型半導体基板１１のｐ型ボディ層１２と
異なる表面には高抵抗のｎ型第１オフセット層１４が形
成され、ｎ型第１オフセット層１４に隣接してｎ型第１
オフセット層１４よりも低抵抗（高ドーズ量）のｎ型第
２オフセット層１５が形成されている。
異なる表面には高抵抗のｎ型第１オフセット層１４が形
成され、ｎ型第１オフセット層１４に隣接してｎ型第１
オフセット層１４よりも低抵抗（高ドーズ量）のｎ型第
２オフセット層１５が形成されている。
【００２０】ｎ型第２オフセット層５表面には、ｎ型第
２オフセット層５よりも低抵抗のｎ型ドレイン層１６が
選択的に形成されている。また、ｎ型ソース層１３とｎ
型第１オフセット層１４によって挟まれるｐ型ボディ層
１２表面とこの表面に隣接するｎ型第１オフセット層１
４表面の一部には、ゲート絶縁膜１７およびフィールド
酸化膜１８を介してゲート電極１９が形成されている。
２オフセット層５よりも低抵抗のｎ型ドレイン層１６が
選択的に形成されている。また、ｎ型ソース層１３とｎ
型第１オフセット層１４によって挟まれるｐ型ボディ層
１２表面とこの表面に隣接するｎ型第１オフセット層１
４表面の一部には、ゲート絶縁膜１７およびフィールド
酸化膜１８を介してゲート電極１９が形成されている。
【００２１】また、ｎ型ソース層１３及びｐ型ボディ層
１２には、これら両層にコンタクトするソース電極２０
が形成されている。ｎ型ドレイン層１６上には、ドレイ
ン電極２１が形成されている。
１２には、これら両層にコンタクトするソース電極２０
が形成されている。ｎ型ドレイン層１６上には、ドレイ
ン電極２１が形成されている。
【００２２】ここで、素子のチャネルでのキャリアの移
動度をμ［ｃｍ2 ／Ｖ・ｓ］、ゲート絶縁膜１７の誘電
率をε［Ｆ／ｃｍ］、ゲート絶縁膜１７の膜厚をｄ［ｃ
ｍ］、チャネル長をＬ［ｃｍ］、スレショルド電圧をＶ
T ［Ｖ］、定格ゲート電圧をＶG ［Ｖ］としたとき、チ
ャネル幅１ｃｍ当りのドレイン電流ＩD は、次の（１）
式で規定される。 ＩD ＝（μ・ε）・（ＶG ／２−ＶT ）／（４・Ｌ・ｄ）［Ａ／ｃｍ］…（１） このとき、前述した電子の電荷量ｑ［ｃ］及び電子のド
リフト速度υdrift ［ｃｍ／ｓｅｃ］を用い、ｎ型第２
オフセット層１５のドーズ量ｎ2 は次の（２）式の関係
を満足するように設定される。 ｎ2 ≧ＩD ／（ｑ・υdrift ）［ｃｍ-2］…（２） 本実施形態では、μ＝７００［ｃｍ2 ／Ｖ・ｓ］、ε＝
３．５×１０-13 ［Ｆ／ｃｍ］、ｄ＝１．５×１０
-6［ｃｍ］、Ｌ＝１×１０4 ［ｃｍ］、ＶT ＝１
［Ｖ］、ＶG ＝５［Ｖ］に対し、ドーズ量ｎ2 ＝９×１
０12［ｃｍ-2］である。
動度をμ［ｃｍ2 ／Ｖ・ｓ］、ゲート絶縁膜１７の誘電
率をε［Ｆ／ｃｍ］、ゲート絶縁膜１７の膜厚をｄ［ｃ
ｍ］、チャネル長をＬ［ｃｍ］、スレショルド電圧をＶ
T ［Ｖ］、定格ゲート電圧をＶG ［Ｖ］としたとき、チ
ャネル幅１ｃｍ当りのドレイン電流ＩD は、次の（１）
式で規定される。 ＩD ＝（μ・ε）・（ＶG ／２−ＶT ）／（４・Ｌ・ｄ）［Ａ／ｃｍ］…（１） このとき、前述した電子の電荷量ｑ［ｃ］及び電子のド
リフト速度υdrift ［ｃｍ／ｓｅｃ］を用い、ｎ型第２
オフセット層１５のドーズ量ｎ2 は次の（２）式の関係
を満足するように設定される。 ｎ2 ≧ＩD ／（ｑ・υdrift ）［ｃｍ-2］…（２） 本実施形態では、μ＝７００［ｃｍ2 ／Ｖ・ｓ］、ε＝
３．５×１０-13 ［Ｆ／ｃｍ］、ｄ＝１．５×１０
-6［ｃｍ］、Ｌ＝１×１０4 ［ｃｍ］、ＶT ＝１
［Ｖ］、ＶG ＝５［Ｖ］に対し、ドーズ量ｎ2 ＝９×１
０12［ｃｍ-2］である。
【００２３】次に、以上のような構成の高耐圧ＭＯＳＦ
ＥＴの作用について説明する。この高耐圧ＭＯＳＦＥＴ
は、ゲート電圧ＶG ＝０Ｖのゲートオフの時、従来同様
に、ｎ型第１オフセット層１４がリサーフとして作用
し、図２に示すように、高耐圧を実現する。
ＥＴの作用について説明する。この高耐圧ＭＯＳＦＥＴ
は、ゲート電圧ＶG ＝０Ｖのゲートオフの時、従来同様
に、ｎ型第１オフセット層１４がリサーフとして作用
し、図２に示すように、高耐圧を実現する。
【００２４】一方、ゲートオン（ゲート電圧５Ｖ）の
時、素子に流れるドレイン電流により、ｎ型第１オフセ
ット層１４の電荷が打消されるものの、ｎ型第１オフセ
ット層１４よりも高ドーズ量のｎ型第２オフセット層１
５がリサーフとして作用し、図２に示すように、高耐圧
を実現する。また、前述したように、ゲートのオン状態
／オフ状態の両方で高耐圧を実現しているが、同時に低
いオン抵抗を得ている。すなわち、低いオン抵抗を得ら
れつつ、ゲート電圧０Ｖ〜５Ｖの範囲にわたって高い耐
圧を実現させることができる。
時、素子に流れるドレイン電流により、ｎ型第１オフセ
ット層１４の電荷が打消されるものの、ｎ型第１オフセ
ット層１４よりも高ドーズ量のｎ型第２オフセット層１
５がリサーフとして作用し、図２に示すように、高耐圧
を実現する。また、前述したように、ゲートのオン状態
／オフ状態の両方で高耐圧を実現しているが、同時に低
いオン抵抗を得ている。すなわち、低いオン抵抗を得ら
れつつ、ゲート電圧０Ｖ〜５Ｖの範囲にわたって高い耐
圧を実現させることができる。
【００２５】図３はゲートオン時（ＶG ＝５Ｖ）の耐圧
とｎ型第２オフセット層１５のド一ズ量ｎ2 との関係を
示す図である。なお、このときのｎ型第１オフセット層
１４のドーズ量ｎ1 は３×１０12［ｃｍ-2］である。図
３に示すように、ｎ2 が６×１０12〜１．２×１０
13［ｃｍ-2］の範囲内にあるとき、耐圧が大きく向上さ
れていることが分かる。
とｎ型第２オフセット層１５のド一ズ量ｎ2 との関係を
示す図である。なお、このときのｎ型第１オフセット層
１４のドーズ量ｎ1 は３×１０12［ｃｍ-2］である。図
３に示すように、ｎ2 が６×１０12〜１．２×１０
13［ｃｍ-2］の範囲内にあるとき、耐圧が大きく向上さ
れていることが分かる。
【００２６】また、これにより、ｎ2 は、２ｎ1 ≦ｎ2
≦４ｎ1 の範囲内にあることが好ましいことが分かる。
その理由は、ｎ2 が２ｎ1 より小さい場合（ｎ2 ＜２ｎ
1 ）、ドレイン電流によって電荷が打ち消されてしまう
からである。また、ｎ2 が４ｎ1 より大きい場合（４ｎ
1 ＜ｎ2 ）、ｎ型第２オフセット層１５が完全には空乏
化せず、リサーフとして作用しないため、耐圧の向上に
寄与しないからである。
≦４ｎ1 の範囲内にあることが好ましいことが分かる。
その理由は、ｎ2 が２ｎ1 より小さい場合（ｎ2 ＜２ｎ
1 ）、ドレイン電流によって電荷が打ち消されてしまう
からである。また、ｎ2 が４ｎ1 より大きい場合（４ｎ
1 ＜ｎ2 ）、ｎ型第２オフセット層１５が完全には空乏
化せず、リサーフとして作用しないため、耐圧の向上に
寄与しないからである。
【００２７】またこのｎ2 とｎ1 との関係において、ｎ
型第１オフセット層１４のドーズ量ｎ1 は１．５〜４×
１０12［ｃｍ-2］の範囲内にあり、且つｎ型第２オフセ
ット層１５のドーズ量ｎ2 は３×１０12〜１．６×１０
13［ｃｍ-2］の範囲内にあることが、低いオン抵抗を得
られつつ、ゲートのオンオフに関わらずに高い耐圧を実
現させる素子動作上、好ましいという結果が得られてい
る。
型第１オフセット層１４のドーズ量ｎ1 は１．５〜４×
１０12［ｃｍ-2］の範囲内にあり、且つｎ型第２オフセ
ット層１５のドーズ量ｎ2 は３×１０12〜１．６×１０
13［ｃｍ-2］の範囲内にあることが、低いオン抵抗を得
られつつ、ゲートのオンオフに関わらずに高い耐圧を実
現させる素子動作上、好ましいという結果が得られてい
る。
【００２８】上述したように本実施形態によれば、ゲー
トオフの時、従来同様に、ｎ型第１オフセット層１４が
リサーフとして作用して高耐圧を実現し、また、ゲート
オンの時、低いオン抵抗によって素子を流れるドレイン
電流ＩD により、ｎ型第１オフセット層１４の電荷が打
消されるものの、ｎ型第１オフセット層１４のドーズ量
ｎ1 よりも高ドーズ量ｎ2 のｎ型第２オフセット層１５
がリサーフとして作用するので、低いオン抵抗を得られ
ると共に、ゲートのオン状態／オフ状態の両方で高耐圧
を実現させることができる。
トオフの時、従来同様に、ｎ型第１オフセット層１４が
リサーフとして作用して高耐圧を実現し、また、ゲート
オンの時、低いオン抵抗によって素子を流れるドレイン
電流ＩD により、ｎ型第１オフセット層１４の電荷が打
消されるものの、ｎ型第１オフセット層１４のドーズ量
ｎ1 よりも高ドーズ量ｎ2 のｎ型第２オフセット層１５
がリサーフとして作用するので、低いオン抵抗を得られ
ると共に、ゲートのオン状態／オフ状態の両方で高耐圧
を実現させることができる。
【００２９】また、ドーズ量の条件をｎ2 ≧ＩD ／（ｑ
・υdrift ）［ｃｍ-2］を満足するように設定している
ので、この効果を容易且つ確実に奏することができる。
なお、この場合、使用したいドレイン電流ＩD の値によ
っても、ドーズ量の最適化を図ることができるので好ま
しい。
・υdrift ）［ｃｍ-2］を満足するように設定している
ので、この効果を容易且つ確実に奏することができる。
なお、この場合、使用したいドレイン電流ＩD の値によ
っても、ドーズ量の最適化を図ることができるので好ま
しい。
【００３０】また、ｎ型第１オフセット層１４のドーズ
量ｎ1 を１．５〜４×１０12［ｃｍ-2］の範囲内とし、
ｎ型第２オフセット層１５のドーズ量ｎ2 を３×１０12
〜１．６×１０13［ｃｍ-2］の範囲内としても、前述し
た効果をより一層、容易且つ確実に奏することができ
る。
量ｎ1 を１．５〜４×１０12［ｃｍ-2］の範囲内とし、
ｎ型第２オフセット層１５のドーズ量ｎ2 を３×１０12
〜１．６×１０13［ｃｍ-2］の範囲内としても、前述し
た効果をより一層、容易且つ確実に奏することができ
る。
【００３１】さらに、このときの条件を２ｎ1 ≦ｎ2 ≦
４ｎ1 として実験的に求めたので、前述した効果を容易
且つ確実に奏することができる。 （他の実施形態）なお、上記実施形態では、第１導電型
をｐ型とし、第２導電型をｎ型とした場合について説明
したが、これに限らず、第１導電型をｎ型とし、第２導
電型をｐ型としても、本発明を同様に実施して同様の効
果を得ることができる。その他、本発明はその要旨を逸
脱しない範囲で種々変形して実施できる。
４ｎ1 として実験的に求めたので、前述した効果を容易
且つ確実に奏することができる。 （他の実施形態）なお、上記実施形態では、第１導電型
をｐ型とし、第２導電型をｎ型とした場合について説明
したが、これに限らず、第１導電型をｎ型とし、第２導
電型をｐ型としても、本発明を同様に実施して同様の効
果を得ることができる。その他、本発明はその要旨を逸
脱しない範囲で種々変形して実施できる。
【００３２】
【発明の効果】以上説明したように本発明によれば、低
いオン抵抗を得られると共に、ゲートのオン状態／オフ
状態の両方で高耐圧を実現できる高耐圧半導体装置を提
供できる。
いオン抵抗を得られると共に、ゲートのオン状態／オフ
状態の両方で高耐圧を実現できる高耐圧半導体装置を提
供できる。
【図１】本発明の一実施形態に係る高耐圧ＭＯＳＦＥＴ
の素子構造を示す断面図
の素子構造を示す断面図
【図２】同実施形態におけるドレイン電圧−ドレイン電
流の特性曲線を示す図
流の特性曲線を示す図
【図３】同実施形態におけるゲートオン時のｎ型第２オ
フセット層のドーズ量と素子耐圧との関係を示す図
フセット層のドーズ量と素子耐圧との関係を示す図
【図４】従来の高耐圧ＭＯＳＦＥＴの素子構造を示す断
面図
面図
【図５】従来の高耐圧ＭＯＳＦＥＴのドレイン電圧−ド
レイン電流の特性曲線を示す図
レイン電流の特性曲線を示す図
１１…ｐ型半導体基板 １２…ｐ型ボディ層 １３…ｎ型ソース層 １４…ｎ型第１オフセット層 １５…ｎ型第２オフセット層 １６…ｎ型ドレイン層 １７…ゲート絶縁膜 １８…フィールド酸化膜 １９…ゲート電極 ２０…ソース電極 ２１…ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−343675（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336
Claims (2)
- 【請求項１】 半導体基板と、 前記半導体基板の表面に選択的に形成された第１導電型
ボディ層と、 前記第１導電型ボディ層の表面に選択的に形成された第
２導電型ソース層と、 前記半導体基板の表面の前記第１導電型ボディ層とは異
なる領域に選択的に形成された第２導電型第１オフセッ
ト層と、 前記第２導電型第１オフセット層の表面に選択的に形成
された第２導電型第２オフセット層と、 前記第２導電型第２オフセット層の表面に選択的に形成
され、前記第２導電型第２オフセット層よりも高いキャ
リア密度をもつ第２導電型ドレイン層と、 前記第２導電型ソース層と前記第２導電型第１オフセッ
ト層とに挟まれた領域上にゲー卜絶縁膜を介して形成さ
れたゲート電極と、 前記第１導電型ボディ層表面と前記第２導電型ソース層
表面の両者に接して形成されたソース電極と、 前記第２導電型ドレイン層表面に形成されたドレイン電
極とを備えた高耐圧半導体装置であって、 素子のチャネルでのキャリアの移動度をμ［ｃｍ2 ／Ｖ
・ｓ］、前記ゲート絶縁膜の誘電率をε［Ｆ／ｃｍ］、
前記ゲート絶縁膜の膜厚をｄ［ｃｍ］、チャネル長をＬ
［ｃｍ］、スレショルド電圧をＶT ［Ｖ］、定格ゲート
電圧をＶG ［Ｖ］としたとき、下記（１）式で規定され
るチャネル幅１ｃｍ当りのドレイン電流ＩD に対し、 電子の電荷量をｑ［Ｃ］とし、キャリアのドリフト速度
をυdrift ［ｃｍ／ｓｅｃ］としたとき、 前記第２導電型第２オフセット層のドーズ量ｎ2は下記
（２）式を満足することを特徴とする高耐圧半導体装
置。 ＩD＝（μ・ε）・（ＶG／２−ＶT）／（４・Ｌ・ｄ）［Ａ／ｃｍ］…（１） ｎ2 ≧ＩD ／（ｑ・υdrift ）［ｃｍ-2］…（２） - 【請求項２】 半導体基板と、 前記半導体基板の表面に選択的に形成された第１導電型
ボディ層と、 前記第１導電型ボディ層の表面に選択的に形成された第
２導電型ソース層と、 前記半導体基板の表面の前記第１導電型ボディ層とは異
なる領域に選択的に形成された第２導電型第１オフセッ
ト層と、 前記第２導電型第１オフセット層の表面に選択的に形成
された第２導電型第２オフセット層と、 前記第２導電型第２オフセット層の表面に選択的に形成
され、前記第２導電型第２オフセット層よりも高いキャ
リア密度をもつ第２導電型ドレイン層と、 前記第２導電型ソース層と前記第２導電型第１オフセッ
ト層とに挟まれた領域上にゲー卜絶縁膜を介して形成さ
れたゲート電極と、 前記第１導電型ボディ層表面と前記第２導電型ソース層
表面の両者に接して形成されたソース電極と、 前記第２導電型ドレイン層表面に形成されたドレイン電
極とを備えた高耐圧半導体装置であって、前記ゲート電極は、前記第２導電型ソース層と前記第２
導電型第１オフセット層とに挟まれた領域上に隣接する
前記第２導電型第１オフセット層表面の一部に、前記ゲ
ー卜絶縁膜及びフィールド酸化膜を介して形成されてお
り、 前記第２導電型第１オフセット層のドーズ量ｎ 1 は１．
５〜４×１０ 12 ［ｃｍ -2 ］の範囲内にあり、前記第２導
電型第２オフセット層のドーズ量ｎ2 は３×１０ 12 〜
１．６×１０ 13 ［ｃｍ -2 ］の範囲内にあり且つ下記式を
満足することを特徴とする高耐圧半導体装置。 ２ｎ1 ≦ｎ2 ≦４ｎ1
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28204797A JP3315356B2 (ja) | 1997-10-15 | 1997-10-15 | 高耐圧半導体装置 |
| US09/172,269 US5932897A (en) | 1997-10-15 | 1998-10-14 | High-breakdown-voltage semiconductor device |
| US09/323,552 US6259136B1 (en) | 1997-10-15 | 1999-06-01 | High-breakdown-voltage semiconductor device |
| US09/886,204 US6469346B1 (en) | 1997-10-15 | 2001-06-22 | High-breakdown-voltage semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28204797A JP3315356B2 (ja) | 1997-10-15 | 1997-10-15 | 高耐圧半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11121742A JPH11121742A (ja) | 1999-04-30 |
| JP3315356B2 true JP3315356B2 (ja) | 2002-08-19 |
Family
ID=17647483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28204797A Expired - Lifetime JP3315356B2 (ja) | 1997-10-15 | 1997-10-15 | 高耐圧半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US5932897A (ja) |
| JP (1) | JP3315356B2 (ja) |
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