JP3332036B2 - 半導体装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する分野】本発明は、不揮発性メモリ等に適
用可能の強誘電体キャパシタ等の強誘電体を備えた半導
体装置に関する。

【背景技術および発明が解決しようとする課題】印加電
圧の正逆極性により分極反転可能の強誘電体を用いた不
揮発性メモリは、情報書き込み時間と情報読み出し時間
が原理的に等しい。また静止状態（バックアップ時）は
電圧無印加でも分極（残留分極）が保持されるため、理
想的な不揮発性メモリとして有望視されている。

【０００２】従来、強誘電体キャパシタを用いた半導体
不揮発性メモリとしては、米国特許４１４９０３２号の
ように、シリコン（Ｓｉ）基板上に強誘電体キャパシタ
を集積した構造のものや、米国特許３８３２７００号の
ように、ＭＩＳ型トランジスタのゲート電極上に強誘電
体膜を配置した構造のものが提案されている。

【０００３】不揮発性メモリセルは、一般的に、図８に
示すように、ワード線Ｗに接続されたゲート電極Ｇとビ
ット線Ｂに接続されたドレイン電極Ｄと強誘電体キャパ
シタＣの一方の電極に接続されたソース電極ＳをもつＮ
型トランジスタＴＲを有し、強誘電体キャパシタＣの他
方の電極がプレート線Ｐに接続された回路構成である。
このようなメモリセルの現実的な半導体構造としては、
最近では図９に示すものが提案されている。図９に示す
半導体構造は、Ｐ型シリコン基板１上のゲート酸化膜２
を介して形成されたポリシリコン（多結晶シリコン）の
ゲート電極３と、セルフアラインによりシリコン基板１
内に拡散形成された高濃度Ｎ型のソース領域４及びドレ
イン領城５とからなるＮ型ＭＯＳトランジスタＴＲと、
素子分離用の局所酸化膜（ＬＯＣＯＳ）６上において燐
ガラス等の層間絶縁膜７の上に形成された強誘電体キャ
パシタＣを有し、層間絶縁膜７上の強誘電体キャパシタ
Ｃは、白金（Ｐｔ）等の下部電極８、ＰＺＴ等の強誘電
体膜９及び金（Ａｕ）や白金（Ｐｔ）等の上部電極１０
が順次積層形成されてなるものである。そして、高濃度
の拡散領域たるソース領域と上部電極１０とはコンタク
ト孔１１を介してＡｌの配線１２をもって接続されてい
る。なお、１３は燐ガラス等の第２層間絶縁膜である。

【０００４】さて、上部電極１０である金（Ａｕ）や白
金（Ｐｔ）は、貴金属であるため、強誘電体膜と反応せ
ず良好な界面特性が得られるという理由から強誘電体キ
ャパシタの電極としてよく使われる。また、白金（Ｐ
ｔ）は格子常数がＰＺＴ等の強誘電体と近いことから結
晶性の改善という効果も望め、多用されている。

【０００５】しかし、これらの上部電極１０である白金
（Ｐｔ）や金（Ａｕ）は、配線電極１２であるＡｌと、
３００℃前後で容易に反応する。従って、配線電極１２
形成後にアニールを行なおうとした場合や最終保護膜
（パッシベーション膜）を形成しようとした場合には、
配線電極であるＡｌが上部電極１０と反応して、上部電
極と強誘電体膜の界面まで到達してしまい、結果として
残留分極の低下、即ち信号電荷量の低下や、比誘電率Ｅ
ｓの低下などの電気特性の劣化がおきてしまっていた。

【０００６】また図９のように局所酸化膜６上の層間絶
縁膜７を介して強誘電体キャパシタＣを形成した構造で
は、局所酸化膜６上のスペースを有効活用して強誘電体
キャパシタＣが形成されているものの、ソース預域４か
ら上部電極１０までの配線１２の長さが冗長化してお
り、メモリセル占有面積の増大を招いている。そこで本
発明者は、図１０に示すように強誘電体膜９をソース領
域４上に直接堆積したメモリセル構造を試作した。強誘
電体膜９の上に白金（Ｐｔ）の上部電極１４が形成さ
れ、上部電極１４はＡｌの配線電極１６により、プレー
ト線Ｐに接続される。強誘電体膜９の下方には、燐ガラ
スなどの層間絶縁膜１５に開けられたコンタクトを介し
て、Ｐｔなどの下部電極１７が形成されている。このよ
うな構造においても、配線電極１６の形成後に、強誘電
体キャパシタの特性改善のためにアニール処理を施す場
合や、最終保護膜（パッシベーション膜）を形成しよう
とした場合には上部電極１４と配線電極１６が反応して
しまい正常なメモリ動作ができなくなってしまった。

【０００７】このような理由により、図９や図１０に示
す構造は、上述したように、強誘電体の特性の向上と、
最終保護膜の形成を両立させることができないという問
題点を有していた。

【０００８】そこで本発明は、上記各構造の問題点に鑑
み、強誘電体を用いた不揮発性メモリとしての機能を損
なわずに、パッシベーション膜の形成やアニール処理な
どができる構造の半導体装置を提供することにある。

【０００９】

【課題を解決するための手段】本発明にかかる半導体装
置は、強誘電体膜または、高誘電率膜からなるキャパシ
タを素子要素として含む半導体装置に於て、該キャパシ
タの電極の少なくとも一方が導電性反応防止膜によって
接続されることを特徴とする。

【００１０】更に、本発明にかかる半導体装置は、半導
体基体の主表面上または内部に形成された能動素子と、
電極を介して形成された強誘電体膜または高誘電率膜か
らなるキャパシタと、該能動素子分離酸化膜と該キャパ
シタを接続する配線電極とを素子要素とする半導体装置
において、該配線電極には、少なくとも導電性反応防止
膜が形成され、該電極と該導電性反応防止膜が接触して
いることを特徴とする。

【００１１】更に、本発明にかかる半導体装置は、半導
体基体の主表面上または内部に形成された能動素子と、
電極を介して形成された強誘電体膜または高誘電体膜か
らなるキャパシタと、該能動素子分離酸化膜と該キャパ
シタを接続する配線電極とを素子要素とする半導体装置
において、該配線電極に接続される該電極が、該配線電
極に接触する導電性反応防止膜と、該強誘電体膜または
高誘電率膜に接触する電極との積層構造となっているこ
とを特徴とする。

【００１２】更に、本発明にかかる半導体装置は、半導
体基体の主表面上または内部に形成された能動素子と、
電極を介して形成された強誘電体膜または高誘電率膜か
らなるキャパシタと、該能動素子分離酸化膜と該キャパ
シタを接続する配線電極とを素子要素とする半導体装置
において、該キャパシタの電極と、該半導体基体の主表
面または内部に形成された拡散層との接続を導電性反応
防止膜を介して接続されることを特徴とする。

【００１３】更に、本発明にかかる半導体装置は、前記
導電性反応防止膜が前記半導体基体の主表面上または内
部に形成された拡敢層と接触する界面に、金属シリサイ
ドが形成されていることを特徴とする。

【００１４】更に、本発明にかかる半導体装置は、前記
導電性反応防止膜がＭｏ、Ｗ、Ｔｉ、Ｔａ、Ｒｕ、Ｒｅ
の高融点金属膜、 Ｍｏ、Ｗ、Ｔｉ、Ｔａ、Ｒｕ、Ｒｅ
の高融点金属シリサイド膜、 Ｍｏ、Ｗ、Ｔｉ、Ｔａ、
Ｒｕ、Ｒｅの高融点金属窒化膜、 Ｍｏ、Ｗ、Ｔｉ、Ｔ
ａ、Ｒｕ、Ｒｅの高融点金属酸化膜、Ｍｏ、Ｗ、Ｔｉ、
Ｔａ、Ｒｕ、Ｒｅの高融点金属窒化酸化膜、及びこれら
の複合膜のうちいずれかであることを特徴とする。

【００１５】更に、本発明にかかる半導体装置は、前記
金属シリサイドがＭｏ、Ｗ、Ｔｉ、Ｔａ、Ｒｕ、Ｒｅの
高融点金属シリサイド膜、及びこれらの複合膜のうちい
ずれかであることを特徴とする。

【００１６】更に、本発明にかかる半導体装置は、前記
強誘電体膜または高誘電率膜がＰＺＴ，ＰＬＺＴ，Ｓｒ
ＴｉＯ３，Ｔａ２Ｏ５のうちの何れかであることを特徴
とする。

【００１７】本発明は、基本的には、半導体基体ないし
半導体基板の主表面または内部における強誘電体の形成
構造を提供するものである。代表的な半導体基板として
はシリコン基板があるが、ガリウム砒素等の化合物半導
体なども同様なように、酸素結合性のある基体に対して
適用できる。強誘電体形成構造の領域は真性半導体領域
でもよいし、不純物拡散領域のＮ型またはＰ型領域でも
構わない。不純物拡散領域としてはＭＩＳ型トランジス
タのソース領域またはドレイン領域やバイポーラ・トラ
ンジスタの３電極の拡散領域などが代表例であるが、能
動素子の活性領域に限らず、拡散抵抗層やストッパ領域
などの受動素子の各領域の上に強誘電体形成構造を実現
することができる。素子分離上や拡散領域上に積み上げ
的に強誘電体キャパシタ構造を実現する場合は勿論のこ
と、トレンチ内にも強誘電体形成構造を実現できる。即
ち、本発明の講じた手段は、上部電極と配線電極との間
に導電性反応防止膜を形成した点、または、導電性反応
防止膜自体を配線電極とした点にある。つまり、本発明
では、下部電極、強誘電体膜、上部電極、導電性反応防
止膜、及び配線電極の順の積層構造を採用する。強誘電
体膜としては、一般にＰｂＴｉＯ３，ＰＺＴ（ＰｂＴｉ
３，ＰｂＺｒＯ３）またはＰＬＺＴ（Ｌａ，ＰｂＴｉＯ
３，ＰｂＺｒＯ３）などが用いられる。そしてこの種の
強誘電体膜は例えばスパッタ法やゾルゲル法で成膜さ
れ、その後、誘電率等を改善するために酸素アニール処
理を必要とする。強誘電体膜の電極は例えばＰｔ、Ｐｄ
やＡｕで、強誘電体膜の結晶の格子常数が近いＰｔが望
ましい。

【００１８】導電性反応防止膜は、例えばＭｏ膜、Ｗ
膜、Ｔｉ膜などの高融点金属膜や、ＭｏＳｉ膜、ＴｉＳ
ｉ膜などの高融点金属シリサイド膜や、ＴｉＮ膜等の導
電性金属窒化膜や、ＲｕＯ２膜、ＲｅＯ２膜などの導電
性金属酸化膜や、ＴｉＯＮ膜等の導電性金属窒化酸化膜
であり、さらにこれらの膜の複合膜であってもよい。こ
のような導電性反応防止膜を上部電極と配線電極極との
間に挟み込んだ構造は、配線電極形成後のアニール処理
や、最終保護膜の形成工程における配線電極と上部電極
との反応を阻止し、強誘電体膜の界面への配線電極材料
（Ａｌ）の拡散を防止し、比誘電率の低下や分極電荷の
低下等の電気特性の劣化を阻止する。それ故、強誘電体
を用いたメモリとしての機能を損なわずに、パッシベー
ション膜の形成やアニール処理などができる構造の強誘
電体メモリが実現できる。

【００１９】また本発明の第２の手段としては、上述の
導電性反応防止膜をそのまま配線電極として利用した構
造としたものである。Ａｌからなる配線電極と、導電性
反応防止膜からなる配線電極は独立となるため、平面的
に積層することが可能となり、素子の高集積化に多大に
寄与する。

【００２０】また、半導体基体に形成された拡散層と、
導電性反応防止膜との接触抵抗の低減のためには拡散層
の界面に金属シリサイド膜を形成することが望ましい。
これらのシリサイド膜としてはＴｉ、Ｐｔ、Ｒｕ、Ｒ
ｅ、Ｍｏ、Ｔａ、Ｗのうちいずれかの金属を主成分とし
たシリサイド膜である。

【００２１】

【実施例】次に、本発明に係わる実施例を図面に基づい
て説明する。

【００２２】図１は本発明の実施例１に係わる強誘電体
キャパシタを備えた半導体装置を示す主要平面図であ
り、図２は図１の平面図におけるＡ−Ａ’断面を示す主
要断面図である。

【００２３】この半導体装置は不揮発性メモリで、等価
回路的には図８に示すメモリセルを有するものである。
この実施例では例えば２００ｈｍ．ｃｍの比抵抗のウェ
ハたるＰ型シリコン基板２１を用い、それにＮ型ＭＯＳ
トランジスタＴｒと強誘電体キャパシタＣの構造が形成
されている。周知のように、Ｎ型ＭＯＳトランジスタＴ
ｒの半導体構造は、シリコン基板２１上のゲート絶縁膜
（シリコン酸化膜）２２を介して形成された燐ドープの
ポリシリコンたるゲート電極２３と、このゲート電極２
３をマスクとしセルフアライン（自己整合）により燐を
８０ＫＶ，５Ｅ１５ｃｍ−２でイオン注入して形成され
た基板内の高濃度Ｎ型不純物拡散領域たるソース領域２
４及びドレイン領域２５とからなる。２６は厚さ約６０
０ｎｍの素子分離用の局所酸化膜（ＬＯＣＯＳ）であ
る。また３０は第１層間絶縁膜であり、本実施例におい
ては、第１層間絶縁膜上において強誘電体形成構造たる
強誘電体キャパシタＣの構造体が設けられている。この
構造体は、基本となる強誘電体膜２９とこれを上下に挟
む電極層たる上部電極３２及び下部電極２８を有する。
強誘電体膜２９としてはＰｂＴｉＯ３，ＰＺＴ（ＰｂＴ
ｉＯ３，ＰｂＺｒＯ３），またはＰＬＺＴ（Ｌａ，Ｐｂ
ＴｉＯ３，ＰｂＺＯ３）などで、例えばスパッタ法で例
えば５００ｎｍの厚さで形成されている。上部電極とし
ては白金（Ｐｔ）、パラジウム（Ｐｄ）または金（Ａ
ｕ）で、蒸着法やスパッタ法により３００ｎｍの厚みに
形成されている。下部電極２８としては白金（Ｐｔ）ま
たはパラジウム（Ｐｄ）で、例えばスパッタ法で３００
ｎｍの厚さで形成されている。白金（Ｐｔ）を下部電極
２８、及び上部電極３２として選択した場合には、戴誘
電体膜２９のＰｂＴｉＯ３，ＰＺＴ，またはＰＬＺＴと
格子常数が近いので、強誘電体膜２９に対する酸素アニ
ール処理により結晶性が改質されるので、良好な電気特
性が得られる。３３は第２層間絶縁膜で、例えば、気相
成長法による厚さ約４００ｎｍの燐ガラスである。上部
電極３２とソース領域２４との接続は、スパッタ法によ
り形成された１００ｎｍ程度の厚みからなるＴｉＮなど
の導電性反応防止膜３５と、スパッタ法や蒸着法により
形成された１０００ｎｍ程度の厚みのＡｌからなる配線
電極３４が積層化された配線により行なわれる。ドレイ
ン領域２５にはコンタクト孔を介して、ソース領域と同
様の、導電性反応防止膜３５とＡｌ配線電極３４の積層
膜が接続されている。

【００２４】このような強誘電体キャパシタを含む半導
体装置の形成法としては、先ず、半導体基体表面上を被
覆した第１層間絶縁膜３０を形成後に、白金（Ｐｔ）を
スパッタ法により半導体基体表面上に被覆する。そして
従来技術であるホト技術により所定のパターンを形成
し、例えば従来技術であるイオン・ミリングにより下部
電極をエッチングし所定の下部電極２８のパターンを形
成する。その後、強誘電体膜としてＰＺＴをスパッタ法
やゾルゲル法で被覆し、従来技術であるホト技術により
所定のパターンを形成し、例えば従来技術であるイオン
・ミリングにより強誘電体膜をエッチングし所定の強誘
電体膜２９のパターンを形成する。次に白金（Ｐｔ）を
スパッタ法により半導体基体表面上に被覆し、従来技術
であるホト技術により所定のパターンを形成し、例えば
従来技術であるイオン・ミリングにより上部電極をエッ
チングし所定の上部電極３２のパターンを形成する。上
述の強誘電体からなるキャパシタの形成工程において、
適宜、結晶性向上のための酸素を含む雰囲気中でのアニ
ールを行なうと特性改善に効果的である。

【００２５】上述したように強誘電体からなるキャパシ
タを形成した後に第２層間絶縁膜３３を形成し、その
後、ドレイン領域、ソース領域、及び上部電極へのコン
タクト孔３８、３９、４０を開孔し、導電性反応防止膜
３５、配線電極３４を積層し、ホト技術、およびエッチ
ング技術により配線を形成する。導電性反応防止膜とし
てＴｉＮ膜を使用した場合のＴｉＮ膜の形成方法として
は、ＴｉＮターゲットを用いたスパッタ法や、Ｔｉター
ゲットを用い窒素を含む雰囲気中での反応性スパッタ法
や、Ｔｉをスパッタした後、窒素を含む雰囲気中でのア
ニールによりＴｉＮ膜を形成する方法などが挙げられ
る。

【００２６】このようにＡｌからなる配線電極３４の下
層に導電性反応防止膜３５が形成される。このため、配
線電極を形成した後でも５００℃前後のアニール処理が
可能となる。また、配線電極形成後にＳｉＯ２膜やＳｉ
Ｎ膜などからなる最終保護膜の形成や、２層配線電極構
造をとった場合のＳｉＯ２膜などの層間絶縁膜の形成に
は約４００℃での気相成長が使われるが、配線電極３４
と下部電極３２との間には導電性反応防止膜３５が存在
するため、なんら特性の劣化がなく実現できる。

【００２７】実際、従来構造のようにＡｌの配線電極と
Ｐｔの上部電極が直接接触していた場合には、最終保護
膜の形成前に残留分極が１０マイクロ・クーロン、比誘
電率が１０００であったのが、ＳｉＯ２膜からなる保護
膜形成後には、残留分極が２マイクロ・クーロン、比誘
電率が２５０と著しく劣化したのに対して本例のように
導電性反応防止膜を形成したため、残留分極が９．８マ
イクロ・クーロン、比誘電率が１０００とほとんど劣化
が無い強誘電体メモリを構成することが出来た。また、
最終保護膜として従来から半導体ＩＣに使用されている
プラズマＳｉＮなども形成することが出来るため、耐湿
性等の長期信頼性も改善する事が出来た。さらに、２層
以上の配線構造が可能となるため、配線の配置の自由度
が大幅にまし、より高機能のＩＣを構成することができ
た。２層以上の配線構造が可能となることの利点は、た
だ単に配線の配置の自由度が増すことばかりでなく強誘
電体メモリの動作の安定化にも寄与する。即ち、図１に
おいてプレート線Ｐは、下部電極２８で構成されてい
る。下部電極にＰｔを用いた場合にはＰｔのシート抵抗
はＡｌに比較し約１桁大きいためプレート線に抵抗がの
ってしまい、プレート線における信号の遅延や電位の不
安定化がおこる。２層配線を用い１層目の配線を図１の
ようにソース領域２４と上部電極３２との接続に用い、
２層目の配線をプレート線と平行に設置しプレート線と
２層目の配線を接続することにより、実質的にプレート
線の配線抵抗は２層目の配線、即ちＡｌ配線の抵抗と同
等になるため、プレート線の低抵抗化が可能となり、結
R>果としてプレート線の電位を安定化させることが出来
る。

【００２８】また、導電性反応防止膜３５はソース領域
との接触部、及びドレイン領域との接触部にも形成され
ているため、配線電極３４中のＡｌとドレイン、または
ソース領域のＳｉとの反応も阻止する。従ってＡｌとＳ
ｉの反応による接合リ一ク電流の増大や、Ｓｉがコンタ
クト孔に析出しておきるコンタクト抵抗の増大に対して
も効果がある。

【００２９】図３は本実施例の変形例を示す半導体装置
を示す主要断面図である。なお、同図においで図１に示
す部分と同一部分には同一参照記号を付し、その説明は
省略する。上記の実施例においては強誘電体からなるキ
ャパシタは素子分離用の局所酸化膜上に形成されていた
が、この変形例においてばソース領域２４の上に強誘電
体キャパシタＣが積み上げ的に積層されている。このた
め、ソース領域２４と下部電極４２との間の配線平面占
有面積を有効的に節約できるので、セル面積の縮小化が
実現されている。

【００３０】また、上部電極４１と配線電極３４との間
には、導電性反応防止膜３５が形成されているため、上
述の実施例と同じく配線電極３４と上部電極４１との反
応が阻止でき、配線電極形成後のアニールや層間膜、最
終保護膜の形成が可能となる。

【００３１】また図２と図３との址較から明らかなよう
に、図２の上部電極３２が本例の下部電極４２に、図２
の下部電極２８が本例の上部電極４１にトポロジー的に
対応しているため、プレート線Ｐたる上部電極４１及び
その配線はＡｌで形成可能である。つまりプレート線Ｐ
が強誘電体２９の上に形成できるからである。このた
め、従来に比してセル毎のプレート電位のバラツキが顕
著に改善される。更に、従来は厚いＬＯＣＯＳ上に強誘
電体キャパシタＣが縦積み構成されており、各膜の段差
被覆性に問題があったが、本例ではゲート電極２３の両
脇に強誘電体キャパシタＣが形成されているので、段差
被覆性が改善されている。

【００３２】図４は本発明の実施例２に係わる強誘電体
キャパシタを備えた半導体装置を示す主要断面図であ
る。この実施例においては図２と同様に、強誘電体キャ
パシタＣは素子分離用の局所酸化膜２６上に形成されて
いる。この実施例においては実施例１につけ加えて、導
電性反応防止膜３５とソース領域２４との接触部分、及
びドレイン領域２５との接触部分にそれぞれ金属シリサ
イド４４と４３が設けられている。金属シリサイドとし
てはＴｉ、Ｐｔ、Ｒｕ、Ｒｅ、Ｍｏ、Ｔａ、Ｗのうちい
ずれかの金属を主成分としたシリサイド膜である。これ
らの金属シリサイドは導電性反応防止膜３５とソース、
ドレイン領域との接触抵抗を低減させる効果がある。

【００３３】金属シリサイドの形成方法としては、Ｔｉ
シリサイドの場合、上部電極への開孔部４０、ソース領
域への開孔部３９およびドレイン領域への開孔部３８を
形成した後、Ｔｉを全面にスパッタ法により被覆し、窒
素を含む雰囲気中でアニールすることによりＳｉと接触
している部分にはＴｉシリサイド４３、４４を形成し、
Ｔｉ表面には導電性反応防止膜であるＴｉＮ膜３５を同
時に形成する方法や、Ｔｉシリサイドのみをアニール処
理により形成し、アンモニア・酢酸・水の混合液により
未反応のＴｉのみをエッチングし、ソース領域４４、ド
レイン領域４３にＴｉシリサイドのみを残す方法などが
ある。

【００３４】この実施例２は図３のように強誘電体キャ
パシタＣがソース領域上に積み上げ的に形成されている
場合にも適用できることは言うまでもない。

【００３５】図５は本発明の実施例３に係わる強誘電体
キャパシタを備えた半導体装置を示す主要断面図であ
る。この実施例においては、図１と同様に強誘電体キャ
パシタＣは素子分離用の局所酸化膜上に形成されてい
る。上部電極５２の上に導電性反応防止膜５０が積層さ
れている。導電性反応防止膜５０と上部電極５２は、上
部電極のエッチングの際に同時に行えばよい。配線電極
５１であるＡｌは上部電極５２上に積層された導電性反
応防止膜５０と接触しているためＡｌとＰｔの反応は実
施例１、２と同様に阻止される。また配線電極は従来と
同様にＡｌで形成されているため、Ｓｉとの接触部分に
おいて金属シリサイドなどを特に設ける必要がなく工程
の短縮化が図れる。もちろん、実施例２のように金属シ
リサイドを設けてコンタクト抵抗を低減してもよいこと
はいうまでもない。またこの実施例３も、図３のような
強誘電体キャパシタＣがソース領域上に積み上げ的に形
成されている場合にも適用できることも言うまでもな
い。

【００３６】図６は本発明の実施例４に係わる強誘電体
キャパシタを備えた半導体装置を示す主要平面図であ
り、図７は図８のＢ−Ｂ’部分の断面図である。この実
施例においては、強誘電体キャパシタＣはゲート電極上
に形成されており、上部電極３２とソース領域２４との
接続は導電性反応防止膜６１により行なっている。導電
性反応防止膜としては、ＴｉＮを１５０ｎｍ、スパッタ
法により形成する。導電性反応防止膜による配線６１は
第３層間絶縁膜６３によりＡｌ配線電極６２と分離され
ているため、図６に示すようにＡｌ配線電極６２は強誘
電体キャパシタＣの上部に配置できる。従って占有面積
を大幅に低減できる。上部電極３２とソース拡散層２４
の接続を導電性反応防止膜６１で行なうことにより、Ａ
ｌ配線電極はビット線のみに使用することになり、実施
例１の平面図、図１と比較し占有面積で半分、集積度で
約２倍となる。上部電極３２とソース拡散層２４の接続
を導電性反応防止膜６１で行なうことによる利点は占有
面積の縮小化だけではない。即ち、導電性反応防止膜６
１は８００℃前後まで安定なため、上部電極へのコンタ
クト孔６４の形成や、導電性反応防止膜６１の形成の際
に、かりに強誘電体キャパシタＣに劣化がおきてもその
後のアニールとして８００℃のアニールを行なうことに
より完全に回復することができる。また導電性反応防止
膜６１とＡｌ配線電極６２を層間絶縁膜６３で完全に分
離したため、Ａｌ配線電極が形成されるコンタクト部分
の深さは何処でも同じため、コンタクト・エッチは同じ
厚さをエッチングすることになり、エッチングが容易と
なり、Ａｌ配線の段差被覆性に優れるという利点もあ
る。これにひきかえ、図２では上部電極部分とソース、
ドレイン領域部分でエッチング厚さが違っておりエッチ
ングの終点を検出する際に支障となることがある。ま
た、配線電極としては実施例３の場合と同じく従来技術
であるＡｌを用いることができるため、工程の短縮化と
いう効果もある。もちろん、配線電極６２とドレイン領
域２５の界面、及び導電性反応防止膜６１とソース領域
２４の界面に前述した金属シリサイドを形成して接触抵
抗を低減してもよい。

【００３７】上述の強誘電体の拡散領域ないし基板上の
形成構造としては、主に不揮発性メモリについて説明し
たが強誘電体膜の比誘電率が大きいことを利用したメモ
リ（ＤＲＡＭ）等に応用できることは言うまでもなく、
また高容量性を必要とする回路網にも適用できる。また
キャパシタを構成する材料としては強誘電体膜について
説明したが、比誘電率が大きい、ＳｒＴｉＯ３や、Ｔａ
２Ｏ５などの高誘電率の酸化膜を用いてメモリを構成し
ようとした場合にも、これらの材料は白金（Ｐｔ）等を
電極として必要とするため、本発明が適用できる。

【００３８】また、本発明の実施例においては強誘電体
と電極は積み上げ的に形成されているが、電極と強誘電
体膜を横に配置し本発明のように導電性反応防止膜で電
極を接続してもよい。

【００３９】さらに、上述の強誘電体の適用例としては
メモリに適用した場合について説明したが、強誘電体の
もつ焦電効果や圧電効果を利用した素子、例えば焦電セ
ンサや、圧電素子、例えば圧電センサなどに適用できる
ことはいうまでもない。

【００４０】

【発明の効果】以上説明してきたように、本発明に係わ
る強誘電体を備えた半導体装置は、シリコン基板等の主
表面または内部における強誘電体の形成構造を提供す
る。強誘電体の電極と配線電極が反応性が強くても特性
劣化の無い強誘電体を形成できる。強誘電体形成構造の
領域は真性半導体でも良いし、不純物拡散領域のＮ型ま
たはＰ型領域でも構わない。ＭＩＳ型トランジスタのソ
ース領域またはドレイン領域やバイポーラ・トランジス
タの３電極の不純物拡散領域等が代表例であるが、能動
素子の活性領域に限らず、抵抗拡散層やストッパ領域等
の受動素子の各領域の上に強誘電体形成構造を実現する
ことが出来る。拡散領域上に積み上げ的に強誘電体キャ
パシタ構造を実現する場合は勿論のこと、トレンチ内に
も強誘電体形成構造を実現できる。高密度集積化が要請
されている不揮発生メモリに用いるのに適している。

【図面の簡単な説明】

【図１】本発明の実施例１の主要平面図である。

【図２】本発明の実施例１の主要断面図である。

【図３】本発明の実施例１の変形例の主要断面図であ
る。

【図４】本発明の実施例２の主要断面図である。

【図５】本発明の実施例３の主要断面図である。

【図６】本発明の第２の手段の実施例４の主要平面図で
ある。

【図７】本発明の第２の手段の実施例４の主要断面図で
ある。

【図８】不揮発性メモリを示す回路図である。

【図９】従来技術に係わる強誘電体キャパシタを備えた
半導体装置を示す主要断面図である。

【図１０】従来技術に係わる強誘電体キャパシタを備え
た半導体装置の別例を示す主要断面図である。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 21/768 Ｈ０１Ｌ 27/10 ６５１ 21/8242 21/88 Ｒ 27/108 21/90 Ａ (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/105 H01L 21/8242 H01L 27/108 H01L 21/28 H01L 21/3205 H01L 21/768

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 強誘電体膜または高誘電率膜を有するキ
   ャパシタを備えた半導体装置において、 前記キャパシタを構成する電極のうち前記強誘電体膜ま
   たは高誘電率膜の上方に位置する上部電極上には、導電
   性金属窒化膜からなる導電性反応防止膜が形成され、 前記導電性反応防止膜上には配線電極が形成され、 前記導電性反応防止膜と前記上部電極と前記配線電極と
   が電気的に接続され、前記導電性反応防止膜及び前記配
   線電極が高濃度拡散領域に接続されてなることを特徴と
   する半導体装置。
2. 【請求項２】 前記キャパシタは、前記高濃度拡散領域
   を避ける位置に配置されるとともに、前記導電性反応防
   止膜及び前記配線電極は、前記上部電極から前記高濃度
   拡散領域にまで配置され、前記上部電極と前記高濃度拡
   散領域とが前記導電性反応防止膜及び前記配線電極を介
   して電気的に接続されてなることを特徴とする請求項１
   記載の半導体装置。
3. 【請求項３】 前記導電性反応防止膜上には前記導電性
   反応防止膜全体を覆う配線電極が配置されて、前記導電
   性反応防止膜と前記配線電極とで配線が構成されてなる
   ことを特徴とする請求項１または請求項２に記載の半導
   体装置。
4. 【請求項４】 前記キャパシタは、前記高濃度拡散領域
   上に形成されてなることを特徴とする請求項１または請
   求項３のいずれかに記載の半導体装置。
5. 【請求項５】 前記導電性反応防止膜が前記半導体基体
   の主表面上または内部に形成された拡散層と接触する界
   面に、金属シリサイドが形成されてなることを特徴とす
   る請求項４記載の半導体装置。
6. 【請求項６】 前記金属シリサイドがＭｏ、Ｗ、Ｔｉ、
   Ｔａ、ＲｕまたはＲｅの高融点金属シリサイド膜及びこ
   れらの複合膜のうちのいずれかであることを特徴とする
   請求項５記載の半導体装置。
7. 【請求項７】 前記強誘電体膜または高誘電率膜がＰＺ
   Ｔ、ＰＬＺＴ、ＳｒＴｉＯ３、Ｔａ２Ｏ５のうちのいず
   れかであることを特徴とする請求項１記載の半導体装
   置。
8. 【請求項８】 強誘電体膜または高誘電率膜を有するキ
   ャパシタを素子要素として含む半導体装置において、 前記キャパシタは、高濃度拡散領域を避ける位置に配置
   され、 前記キャパシタを構成する電極のうち前記強誘電体膜ま
   たは高誘電率膜の上方に位置する上部電極上には、導電
   性金属窒化膜からなる導電性反応防止膜が前記上部電極
   と電気的に接続された状態にて形成され、 前記導電性反応防止膜は、前記上部電極から前記高濃度
   拡散領域の少なくとも一つまで配置され、前記上部電極
   と前記高濃度拡散領域の少なくとも一つとが前記導電性
   反応防止膜を介して電気的に接続されてなることを特徴
   とする半導体装置。