JP3552632B2 - Encoding device - Google Patents

Description

但し、符号語ビットｃｎ ∈｛０，１｝を２値出力ｙｎ ∈｛−１，１｝に対応させるものとする。
【０００９】
同様に、“１０１０．．． ”のような交番の頻度を表す指標として、累積交番和（ＲＡＳ：Ｒｕｎｎｉｎｇ ａｌｔｅｒｎａｔｅ Ｓｕｍ）を用いる。ＲＡＳ（ｉ，ｊ） は、ｉ番のビットからｊ番のビットまでのビット“１”と“０”の交番数を表す。同じく、累積交番和（ＲＡＳ）の最大振幅は、交番和変位（ＡＳＶ：Ａｌｔｅｒｎａｔｉｎｇ Ｓｕｍ Ｖａｒｉａｔｉｏｎ ）と呼び、次の式で定義する。
【００１０】
【数２】

ＡＳＶは、“１０１０．．． ”のような交番を行うビット列を受信するとき大きくなり、“１１１１．．． ”のように交番しないビット列を受信すれば小さくなる。
【００１１】
ＭＢ符号は、ＤＳＶだけでなくＡＳＶも有限値に制限することによって高周波成分を抑圧し、理論的最小帯域において復号可能である特性を有する。図２５に従来のＭＢ符号装置の概要を示す。入力ａから入力された入力データブロックは、符号器２において直接ＭＢ符号に変換され、直列出力ｂにＭＢ符号として出力される。符号器２は、ＡＳＶも考慮した符号変換則を実装する必要があり、一般にその回路構成は、ＤＳＶだけを制限する符号器に比べて複雑になる。
【００１２】
簡単なＭＢ符号の例であるＭＢ３４符号を用いて、ＭＢ符号についてさらに詳細に述べる。ＭＢ符号を図示する方法として、累積ディジタル和（ＲＤＳ）値及び累積交番和（ＲＡＳ）値を２次元平面上に表したＢＵＤＡスタックがＤａｅ Ｙｏｕｎｄ Ｋｉｍ らにより定義されている。ＭＢ符号は、ＢＵＤＡスタック上の状態間を遷移するパスの集合として表すことができる。
【００１３】
図２６は、ＭＢ３４符号のＢＵＤＡスタックを示す。同図において、横軸及び縦軸はそれぞれＲＤＳ値、ＲＡＳ値を示し、ＢＵＤＡスタック上の一格子点は、一組のＲＤＳ，ＲＡＳ値に対応する。但し、本明細書におけるＲＤＳ，ＲＡＳ・値は、式（１）及び式（２）において、ｙｎ ∈｛−１，１｝とした場合の値に基づくため、ｙｎ ∈｛−１／２，１／２｝を採用する前述文献とは異なる。また、ＢＵＤＡスタック上でＲＤＳ及びＲＡＳ値がそれぞれａ，ｂである点Ｐを（ａ，ｂ）と表記する。
【００１４】
同図において、Ｓ１（−２，０）、Ｓ２（０，−２）、Ｓ３（２，０），Ｓ４（０，２）であり、この４点のいずれかから符号語が出力され始め、出力後も４点のいずれかに留まる。このような点を状態と呼ぶ。また、同図中の矢印は、その方向にのみ移動可能であることを示し、符号語ビットｃｎ が“１”のときは、右方向に、“０”のときは左方向に移動可能である。
【００１５】
例えば、同図において、状態Ｓ１を始点とし、Ｓ４を終点とする太線で示すパスは、符号語“１１０１”に相当する。同図の場合、状態間を遷移するパスは１状態につき、９通り存在し、これを状態遷移表にしたものが表１である。
【００１６】
【表１】

表１において、左の欄は始点となる状態を示し、上の欄は終点となる状態を示す。この中から適当な８通りを選択して入力データブロックに割り当てる。
【００１７】
ＭＢ３４符号の例として、表２のような符号割り当てを行った。
【００１８】
【表２】

同図に示す表において、第１の欄「入力」には、３ビットの入力データブロックのすべてが記載され、第２の欄「符号語／次状態」の欄には出力される符号語及びその符号語の出力後の状態のすべてが記載されている。第２の欄は、４つの小欄に分割されているが、この小欄には、ラベリングされた各々の状態毎に出力される符号語のすべてが記載されている。例えば、始点となる状態Ｓ１における入力“１１０ ”に対する出力符号語は、“１１０１”であり、状態はＳ４に遷移する。同一の入力に対しても、始点となる状態により、その出力符号語が異なる。いずれの出力符号語に対しても、それに対応するパスは図２６のＢＵＤＡスタック上に留まる。従って、ＭＢ３４符号のＲＤＳ、ＲＡＳは同図中に示されるようにそれぞれ、−４から４までの値をとるので、それらの最大振幅であるＤＳＶ及びＡＳＶはそれぞれ８である。
【００１９】
注意を要するのは、ＭＢ３４符号にはこれと異なる状態の取り方、符号の選択方法が多数存在することである。
【００２０】
また、ＭＢ８１０符号が提案されている。これは、図２７に示すように状態数が１２、ＤＳＶ及びＡＳＶがともに１４であり、ＢＵＤＡスタックが大きい。従って、多くのパスが存在するために符号語選択の自由度が大きく、適当な符号語選択方法を発見するのが困難であり、符号化回路も複雑なものになる。また、ＭＢ８１０符号化回路は、４００００ゲート以下の論理ゲートで構成可能であると推定しているが、ＭＢ８１０符号の符号語選択方法及び具体的な符号化回路構成について全く言及されていない。
【００２１】
【発明が解決しようとする課題】
上記のように、従来のＭＢ符号は直流平衡であり、かつ理論的最小帯域において復号可能となる利点は存在するものの、ＤＳＶ，ＡＳＶ、状態数など多くの自由度が存在し適当な符号化則が発見されておらず、一般に符号化回路が非常に複雑になる問題がある。
【００２２】
本発明は、上記の点に鑑みなされたもので、ＭＢ符号の簡単な構成方法を構築し、簡単な符号化回路を構成することが可能な符号化装置を提供することを目的とする。
【００２３】
【課題を解決するための手段】
図１は、本発明の原理構成図である。
【００２４】
本発明（請求項１）は、直流平衡の理論的最小帯域において復号可能であるＭＢ符号の符号化装置であって、
Ｍビット（Ｍは自然数）の固定長入力データブロックを、長さがそれぞれｍ _ｋ ビット（ｍ _ｋ は自然数、ｋ＝１，２，３，…，Ｎ、Ｎは正の偶数）のＮ個の入力サブブロックにそれぞれ分離する分離手段１２と、
ディジタル和変位（ＤＳＶ：Digital Sum Variation）が有限値に制限されるｍ _ｋ Ｂ／ｎＢ符号変換則（ｎは自然数、ｍ _ｋ ＜ｎ，ｋ＝１，２，３，…，Ｎ）をＮ個の入力サブブロックに対してそれぞれ適用することにより、ｎビットの出力サブブロックをそれぞれ生成する符号化手段１５，１６と、
符号化手段１５，１６の出力であるＮ個の出力サブブロックをビット多重する多重化手段１９とを有する。
【００２５】
本発明（請求項２）は、分離手段において、
Ｍビットの固定長入力データブロックを、長さがそれぞれｍ（ｍは自然数）であるＮ個の入力データサブブロックに分離する。
【００２６】
本発明（請求項３）は、直流平衡の理論的最小帯域において復号可能であるＭＢ符号の符号化装置であって、
長さがそれぞれｍ _ｋ ビット（ｍ _ｋ は自然数、ｋ＝１，２，３，…，Ｎ）であるＮ個の固定長入力データサブブロックに対して、ディジタル和変位が有限値に制限されるｍ _ｋ Ｂ／ｎＢ符号変換則（ｎは自然数、ｍ _ｋ ＜ｎ，ｋ＝１，２，３，…，Ｎ）をそれぞれ適用することによって、ｎビットの出力サブブロックをそれぞれ生成する符号化手段と、
符号化手段の出力であるＮ個の前記出力サブブロックをビット多重する多重化手段とを有する。
【００２７】
本発明（請求項４）は、N 個の入力サブブロックの長さをそれぞれｍ（ｍは自然数）とする。
【００２８】
本発明（請求項５）は、請求項１または３の符号化手段において、
ｍ _ｋ Ｂ／ｎＢ符号変換則（ｎは自然数、ｍ _ｋ ＜ｎ，ｋ＝１，２，３，…，Ｎ）として、それぞれの状態数の最小のものを用いる。
【００２９】
本発明（請求項６）は、請求項２または４において、符号化手段は、ｍＢ／ｎＢ符号変換則（ n は自然数、 m ＜ n ）として、それぞれの状態数の最小のものを用いる。
本発明（請求項７）は、請求項６において、符号化手段では、ｍＢ／ｎＢ変換則において、ｍ＝８である。
【００３０】
本発明（請求項８）は、多重化手段において、少なくとも２の出力サブブロック間に位相差を設ける。
【００３１】
本発明（請求項９）は、請求項７において、Ｎ＝２とし、
各々の入力サブブロックに対して８Ｂ／１０Ｂ符号変換則として、状態数が２であり、ＤＳＶが６である５Ｂ／６Ｂ符号変換則と、状態数が２であり、ＤＳＶが４である３Ｂ／４Ｂ符号変換則をこの順序で適用する最大走行長が５である符号変換則を採用する手段を符号化手段に含み、
符号化手段の出力である第１の出力サブブロックと第２の出力サブブロックの位相差が３ビットまたは、６ビットとする手段を多重化手段に含む。
【００３２】
本発明（請求項１０）は、Ｎ＝２^ｐ（ｐは自然数、ｐ≦［ｎ／２］、［ｘ］はｘを超えない最大の整数を表す）であって、和がｎ−１である相異なる２つの自然数の［ｎ／２］個の組（Ｐ，ｎ−１−Ｐ）（Ｐは非負整数、Ｐ＝０，１，２，３，…，［ｎ／２］−１）の中から相異なるｐ組を選択し、それぞれの組に含まれるいずれか一方の非負整数をそれぞれΔ _ｉ （ｉは自然数、ｉ＝１，２，３，…，ｐ）と定義したときに、符号化手段の第１の出力サブブロックと第２の出力サブブロックの位相差をΔ _ｐ とし、第（２^ｉ＋２ｊ−１）の出力サブブロックと第（２^ｉ＋２ｊ）の出力サブブロック（ｊは自然数、ｉ＝１，２，３，…，（ｐ−１），ｊ＝１，２，３，…，２^ｐ−１）との位相差をΔ _ｉ ビットとする手段を多重化手段に含む
【００３３】
本発明（請求項１１）は、請求項１０において、Ｎ＝４であって、各々の入力サブブロックに対して８Ｂ／１０Ｂ符号変換則として、状態数が２であり、ＤＳＶが６である５Ｂ／６Ｂ符号変換則と状態数が２であり、ＤＳＶが４である３Ｂ／４Ｂ符号変換則をこの順序で適用する最大走行長が５である符号変換則を採用する手段を符号化手段に含み、
符号化手段の出力である第１の出力サブブロックと第２の出力サブブロックとの位相差を４ビットとし、第３の出力サブブロックと第４の出力サブブロックとの位相差を３ビットとし、さらに、該第１の出力サブブロックと該第３の出力サブブロックの位相差を０ビットとする手段を多重化手段に含む。
【００３４】
本発明（請求項１２）は、請求項７において、符号化手段は、
Ｎ＝２であって、一方の入力サブブロックに対して８ B ／１０B符号変換則として、状態数が２であり、ＤＳＶが６である５Ｂ／６Ｂ符号変換則と、状態数が２であり、ＤＳＶが４である３Ｂ／４Ｂ符号変換則をこの順序で適用し、他の入力サブブロックに対して８Ｂ／１０Ｂ符号変換則として、状態数が２であり、ＤＳＶが４である３Ｂ／４Ｂ符号変換則と状態数が２であり、ＤＳＶが６である５Ｂ／６Ｂ符号変換則をこの順序で適用する。
【００３５】
上述のように、本発明では、ＭＢ符号を生成するために、Ｎ個（Ｎは正の偶数）のＤＳＶを有限値とする符号をビット多重することによってＭＢ符号を生成するため、簡単なＭＢ符号化装置を構成することが可能となる。
【００３６】
【発明の実施の形態】
本発明の実施例を説明する前に、本発明の基本原理について説明する。
【００３７】
本発明の基本は、２個のＤＳＶを有限値に制限した符号をビット多重することによりＭＢ符号を生成することにある。ここで、その原理については前述の図２６のＢＵＤＡスタックを用いて簡単に述べる。
【００３８】
ＢＵＤＡスタックは、図２に示される２種類の最小サイズのＢＵＤＡスタックに分離でき、この最小構成単位ＢＵＤＡセルと呼ぶ。ＢＵＤＡセルをｘ方向にＸ個、ｙ方向にＹ個ずつ敷き詰め、計Ｘ×Ｙ個のＢＵＤＡセルから構成されるＢＵＤＡスタックをＸ×ＹのＢＵＤＡスタックと呼ぶことにする。但し、ｘ方向及びｙ方向は、図２６においてＲＤＳ軸との４５度の下降矢印及び４５度上昇矢印で示されている方向である。例えば、図２６のＢＵＤＡスタックは、４×４のＢＵＤＡスタックと呼ぶ。一般に、Ｘ×ＹのＢＵＤＡスタック上に存在するＭＢ符号は、ＢＵＤＡスタック上をｘ方向の移動とｙ方向の移動とｙ方向の移動を交互に繰り返すパスとして表現される。
【００３９】
例えば、状態Ｓ１を始点とし、状態４を終点とする太線のパス（符号語化１１０１”に相当）に注目すれば、ｘ方向に＋１、ｙ方向に＋１、ｘ方向に−１、ｙ方向に＋１というように、ｘ方向とｙ方向の移動を繰り返している。従って、符号語を１ビットおきに取り出して、２つのサブブロックに分離すると、そのサブブロックはそれぞれｘ方向または、ｙ方向のみに移動し、その振幅はＢＵＤＡスタックの幅Ｘ，Ｙを超えることはない。即ち、分離されたサブブロックは、ＤＳＶがＸまたは、Ｙに制限された符号であると言い換えることができる。逆に、Ｘ×ＹのＢＵＤＡスタック上に存在するＭＢ符号語は、ＤＳＶが、Ｘ，Ｙに制限された２個の符号をビット多重することによって構成できることに気付く。このＭＢ符号語のＤＳＶ及びＡＳＶは、共にＸ＋Ｙ以下である。また、このＭＢ符号の状態数は、各々の符号語境界における一方の符号の状態と他方の符号の状態の組み合わせの総数に等しい。特に、ＤＳＶが有限値である符号の状態が任意の符号語境界において一致している場合は、その状態数をそれぞれｓ１ ，ｓ２ として、ＭＢ符号の状態数は、ｓ１ ×ｓ２ で表わされる。
【００４０】
例えば、状態数が１，ＤＳＶが２である１Ｂ／２Ｂ符号（マンチェスタ符号）をビット毎に交互に多重すれば、Ｘ＝Ｙ＝２であるからＤＳＶ及びＡＳＶが４以下であり、かつ、状態数１（＝１×１）のＭＢ２４符号を構成できる。
【００４１】
マンチェスタ符号は、入力を“０”を“０１”に、“１”を“１０”に変換する符号である。また、ＭＢ２４符号は、２Ｂ／４Ｂ符号であり、４つのデータ符号語を有する。このＭＢ２４符号では、例えば、入力データブロック“００”は、“０”と“０”の２つの入力データサブブロックにビット毎に多重分離され、入力データサブブロックが１Ｂ／２Ｂ符号変換則によって出力サブブロック“０１”にそれぞれ変換され、２つの出力サブブロックがビット毎に交互に多重されることによって１符号語“００１１”に変換される。ＭＢ２４符号のＢＵＤＡスタック及びその符号表を図３及び表３に示す。
【００４２】
【表３】

図３及び表３の説明については、前述のＭＢ３４符号のものに準ずる。図３から、ＭＢ２４符号の状態数は１であり、ＡＳＶ、ＤＳＶはともに４であることが確認できる。
【００４３】
以上が本発明の基本原理である。
【００４４】
以下、図面と共に本発明の実施例を説明する。ＭＢ１６２０符号化装置、及びＭＢ３２４０符号化装置、ＭＢ６４８０符号化装置について詳細に説明する。
【００４５】
［第１の実施例］
本実施例では、ＤＳＶが６である２つの８Ｂ／１０Ｂ符号をビット多重することによってＭＢ１６２０符号を出力するＭＢ１６２０符号化装置について述べる。
【００４６】
ＭＢ１６２０符号は、１６Ｂ／２０Ｂ符号であり、６５５３６（２の１６乗）個のデータ符号語を有する。８Ｂ／１０Ｂ符号については、特開昭５９−１００５６に詳述されている。この８Ｂ／１０Ｂ符号は後述する。
【００４７】
図４は、ＭＢ１６２０符号化装置の概要及びデータの流れを示す。
【００４８】
ここでは、直列インタフェースから入力データストリーム１１が入力される。この符号化装置では、入力データストリームを１６ビット毎の固定長入力データブロックに分割し、１６ビットを１処理単位として考える。
【００４９】
同図では、入力データストリームに含まれる１入力データブロックを四角の太線で囲み、Ａ１ Ａ２ Ｂ１ Ｂ２ ．．．Ｈ１ Ｈ２ なる記号で示した。それぞれのルビ付きアルファベットは、データビットを表し、Ａ１ を先頭として入力される。この入力データストリーム１１は、分離器１２において、２つの入力データサブストリーム１３、１４に多重分離される。従って、入力データブロックは、それぞれ８ビットの入力データサブブロックＡ１ Ｂ１ ．．．Ｈ１ と、Ａ２ Ｂ２ ．．．Ｈ２ に分離される。これらをそれぞれ符号器１５、１６に送り、符号器１５、１６の有する論理機能に従って、１０ビットの符号語ａ１ ｂ１ ．．．ｊ１ とａ２ ｂ２ ．．．ｊ２ に変換する。符号器の論理機能については後述する。
【００５０】
さらに、符号器１５、１６の１０ビットの出力は、多重化装置１９においてビット毎に多重化され、２０ビットの符号語ａ１ ａ２ ｂ１ ｂ２ ．．．ｊ１ ｊ２ として出力インタフェース１Ｘにａ１ を先頭として直列出力される。
【００５１】
符号器１５と符号器１６は、前述の特開昭５９−１００５６に記載されている８Ｂ／１０Ｂ符号器と同一の符号器である。符号器の構成の詳細については、前述の特開昭５９−１００５６を参照されたい。
【００５２】
まず、符号器１５について説明する。
【００５３】
符号器１５は、入力データのために８ビットのインタフェースを備え、制御のために１ビットのＫ線を備えている。入力ＡＢＣＤＥＦＧＨを符号化のための２つのサブブロックＡＢＣＤＥとＦＧＨに区分し、それぞれに表４に示された５Ｂ／６Ｂ符号化則と表５に示された３Ｂ／４Ｂ符号化則を適用する。
【００５４】
【表４】

【００５５】
【表５】

このとき、入力サブブロック“ＡＢＣＤＥ”は、出力サブブロック“ａｂｃｄｅｉ”に、“ＦＧＨ”は、“ｆｇｈｊ”に変換される。この変換動作において、５Ｂ／６Ｂ符号化則と、３Ｂ／４Ｂ符号化則は互いに連携し、各々の出力ビットを決定している。こうして得られた１０ビットの符号語“ａｂｃｄｅｉｆｇｈｊ”は直列出力される。
【００５６】
次に、５Ｂ／６Ｂ符号及び３Ｂ／４Ｂ符号の符号変換則について述べる。
【００５７】
これらの符号は、ＤＳＶを有限値に制限するために、１符号語内の“１”と“０”の出現個数の差であるディスパリティ（Ｄｉｓｐａｒｉｔｙ ）を検査して出力すべき符号語を決定する。５Ｂ／６Ｂ符号及び３Ｂ／４Ｂ符号では、“１”と“０”の個数が等しい符号語か、“１”と“０”の個数が２つだけ異なる符号語のみを用いるため、ディスパリティの値としては、＋２，０，−２の３通りに限られる。例えば、符号語“１１００１１”のディスパリティは＋２である。出力符号語は必ずディスパリティのものを選択するか、または、ディスパリティの極性が交互に交代するように選択する。こうして、累積ディジタル和（ＲＤＳ）の長期時間平均が０となり、ＤＳＶが有限値に保たれる。
【００５８】
前述の特開昭５９−１００５６において、「ディスパリティ」なる用語は、１符号語での“１”と“０”の出現個数の差だけでなく、累積ディジタル和（ＲＤＳ）の長期時間平均からの瞬時変位の意味でも用いられている。これを特に、走行ディスパリティ（ＲＤ：Ｒｕｎｎｉｎｇ Ｄｉｓｐａｒｉｔｙ ）と呼ぶ。これに倣うとランニングディスパリティと符号語ビット列の関係は、図５のように表される。図５において、各々のビット“１”は、１符号語ビット列で４５度の上昇線で表され、逆に各々のビット“０”は４５度の下降線で表される。すべての８Ｂ／１０Ｂ符号語は図６の４５度の上昇／下降線の範囲に留まる。図５からわかるように、５Ｂ／６Ｂ符号語及び３Ｂ／４Ｂ符号語境界における走行ディスパリティ（ＲＤ）の値は、＋１、または、−１のいずれかの値を取る。
【００５９】
前述の表４は、５Ｂ／６Ｂ符号表を示す。表４において、第１の欄「名称」においてアルファベット「Ｄ」は、データ符号語を表し、「Ｋ」は特殊符号語を表す。特殊符号語は、Ｋ線が１のときに出力される。Ｄｘまたは、Ｋｘなる表記において、ｘはＡを低順位ビット、Ｅを高順位ビットと見たときに、等価な３２個の１０進値を表す。第２の欄「入力データ」は、５ビットの入力の２進表示である。第３欄「符号化」の欄では右５ビット入力値に対応する出力符号語を表している。２つの小欄に分割されているが、左の小欄「ｃｕｒｒｅｎｔＲＤ＋」には走行ディスパリティ（ＲＤ）が＋１のときに出力される符号語が、左の小欄「ｃｕｒｒｅｎｔＲＤ−」には走行ディスパリティ（ＲＤ）が−１のときに出力される符号語が記載されている。例えば、走行ディスパリティ（ＲＤ）が−１で入力“００００”に対する出力はＤ．０“１００１１１”である。
【００６０】
前述の表５は、３Ｂ／４Ｂ符号表を示す。表５において、第１の欄「名称」でのＤ．ｘ．ｙなる表記において、ｙはＦを低順位ビット、Ｈを高順位ビットと見たときに等価な８個の１０進値を表す。その他の表記については、表４のようになり、出力される符号語は５Ｂ／６Ｂ符号の出力後の走行ディスパリティ（ＲＤ）によって決定される。
【００６１】
【表６】

Ｄ．ｘ．Ｐ７（基本の７）及び、Ｄ／Ｋ．ｙ．Ａ７（代替の７）について説明する。
【００６２】
Ｄ．ｘ．Ｐ７及び、Ｄ／Ｋ．ｙ．Ａ７によって、ｅｉｆｇｈ に生じる走行長＝５のシーケンスを除去できる。Ｄ．ｙ．Ａ７は、次の場合にＤ．ｘ．Ｐ７の代替として用いられる。
【００６３】
（ｉ） ｃｕｒｒｅｎｔＲＤ＋ であり、かつｅ＝ｉ＝０ のとき
（ｉｉ） ｃｕｒｒｅｎｔＲＤ− であり、かつｅ＝ｉ＝１ のとき
これにより、８Ｂ／１０Ｂ符号のデータ符号語の出力シーケンスには、走行長＝５を含む“１１０００００ ”及び、“００１１１１１ ”は出現しないため、“１１０００００ ”、または、“００１１１１１ ”を含む符号語をコンマ符号として定義することが可能となる。即ち、受信ビット列が“１１０００００ ^＊＊＊ ”または、“００１１１１１ ^＊＊＊ ”を検出すればそれが符号語の区切りと判断することができる。但し、“^＊ ”は、“１”または、“０”のビットを表す。
【００６４】
２つの符号表から得られる８Ｂ／１０Ｂ符号表は前述の表４に示す通りである。表記については、表１と同様である。
【００６５】
符号器１６は、符号器１５と同様の機能を有する。
【００６６】
以上、図４において、２つの符号器１５、１６の出力は、多重化装置１９によりビット毎に多重化され、ＭＢ１６２０符号として出力される。
【００６７】
図６は、本発明の一実施例のＭＢ１６２０符号のＢＵＤＡスタックを示す。同図の表記は、前述の図２６と同様である。図６に示されるように、ＭＢ１６２０符号の状態数は４であり、ＤＳＶ，ＡＳＶはともに１２である。ＭＢ１６２０符号のデータ符号語数は６５５３６と多いが、その一部を表７に示す。
【００６８】
【表７】

表７において、第１の欄「名称」において、Ｄはデータ符号語を表す。また、Ｄ．ｘ．ｙ．ｚ．ｗなる表記において、Ｄ．ｘ．ｙ．ｚ．ｗはそのデータ符号語が符号器１５の出力符号語Ｄ．ｘ．ｙ及び符号器１６の出力符号語Ｄ．ｚ．ｗを二多重化して構成されたものであることを示す。第２の欄「入力」は、１６ビットの入力データの２進表示であり、第３の欄「符号化」は、右の入力値に対応する２０ビットの符号語出力を２進表示している。「符号化」の欄は、４つの小欄に分割されているが、各々の小欄はそれぞれラベリングされたＳ１，Ｓ２，Ｓ３，Ｓ４のいずれかの状態を始点とするときに出力される符号語を表している。例えば、状態Ｓ２での入力“０００００００００００００ ”に対する出力符号語は、“１００１０１１０１０１００１１００１０１”である。
【００６９】
ここでは、８Ｂ／１０Ｂ符号とＭＢ１６２０符号の比較を行う。ＡＳＶなるパラメータは、ナイキスト周波数におけるパワースペクトルの値に等しい。ＡＳＶを有限な十分小さな値に制限することはナイキスト周波数においてパワースペクトルが減衰することを意味する。
【００７０】
図７は、本発明の第１の実施例の８Ｂ／１０Ｂ符号とＭＢ１６２０符号のスペクトル比較を示しており、８Ｂ／１０Ｂ符号を直列出力した際のパワースペクトルとＭ１６２０符号を直列出力した際のパワースペクトルを比較して示したものである。出力パルスを方形波、伝送速度を１２．５Ｇｂｐｓ、データ速度を１０Ｇｂｐｓと仮定してフーリエ変換により計算した。８Ｂ／１０Ｂ符号，ＭＢ１６２０符号もともにスペクトルは、０Ｈｚ及び１２．５ＧＨｚ において減衰している点は共通している。しかし、ＭＢ１６２０符号のスペクトルはＡＳＶを制限し、８Ｂ／１０符号はＡＳＶを制限していないために、ナイキスト周波数６．２５ＧＨｚ におけるスペクトル値は全く異なっていることが分かる。ＡＳＶの効果により、ＭＢ１６２０符号のスペクトルでは、ナイキスト周波数においてスペクトルが減衰していることが確認できる。
【００７１】
このＭＢ１６２０符号化装置は、符号器１５及び１６は、８Ｂ／１０Ｂ符号器と同一であるため、符号器に必要な論理ゲート数は、８Ｂ／１０Ｂ符号器の２にあたる約８００ゲートである。この値は、４００００ゲートを要する従来のＭＢ８１０符号器に比べて５０分の１程度である。
【００７２】
本実施例では、直列入力インターフェースを想定し、１６ビットの入力データブロックをそれぞれ８ビットの入力データサブブロックに分離し、各々の入力データサブブロックに対して８Ｂ／１０Ｂ符号変換則を適用することにより、ＭＢ符号を構成したが、並列入力インタフェースであれば、分離器が不要であり、符号器１５及び符号器１６に直接Ａ１ Ａ２ Ｂ１ Ｂ２ Ｃ１ Ｃ２ Ｄ１ Ｄ２ 及びＥ１ Ｅ２ Ｆ１ Ｆ２ Ｇ１ Ｇ２ Ｈ１ Ｈ２ が入力されるように結線すればよい。
【００７３】
また、本実施例において、ＤＳＶが有限値である２つの符号としてともに状態数が最小であるものを用いたために、得られたＭＢ符号はビット多重によって生成するＭＢ符号の中で最小の状態数を有し、回路構成が簡単となる効果を得られたが、それらの符号は状態数が最小でなくてもＭＢ符号となる点は変わらない。また、多重されるＤＳＶが有限値である２つの符号は、本実施例では、同一の符号であり、同一の符号語を用いることができるという利点があったが、例えば、４Ｂ／６Ｂ符号と５Ｂ／６Ｂ符号とするなど、異なる符号であってもよい。
【００７４】
さらに、本実施例では、２つの符号器への入力は８ビットであり、一般的な電子計算機の処理単位であるという利点があったが、８ビット以外の場合でも同様にＭＢ符号を構成できる点は変わらない。
【００７５】
また、本実施例では、２個の８Ｂ／１０Ｂ符号をビット多重することによってＭＢ符号を構成したが、Ｎ個（Ｎは正の偶数）の８Ｂ／１０Ｂ符号をビット多重しても同様にＭＢ符号が生成できる。これについて次に述べる。
【００７６】
前述の基本原理をＮ個（Ｎは正の偶数）のＤＳＶが有限値である符号をビット多重する場合に拡張する。一般に任意の個数のＤＳＶが有限値である符号をビット毎に多重して得られる符号のＤＳＶは、有限な値となる。従って、例えば６個のＤＳＶが有限な値である符号をビット多重する場合は、６個の符号を半分の３個ずつに分割し、それぞれビット多重することによって、ＤＳＶが有限である符号をそれぞれ生成し、得られた２個の符号をさらにビット多重すれば得られる符号は、前述の通りＭＢ符号となる。Ｎ個（Ｎは正の偶数）の場合も同様に相異なるＮ／２個のＤＳＶが有限な符号をそれぞれビット多重し、さらに、そのビット多重して得られる２つの符号をビット多重すればＭＢ符号が得られる。従って、Ｎ個の８Ｂ／１０Ｂ符号をビット多重すれば、得られる符号はＭＢ符号となる。
８Ｂ／１０Ｂ符号に限らず、一般にＭビット（２以上のＭは自然数）の入力データブロックをそれぞれｍ _ｋ ビット（ｍ _ｋ は自然数、ｋ＝１，２，３，…，Ｎ，Ｎは正の偶数）のＮ個の入力データサブブロックに分離する分離器と、各々の入力データサブブロックに対してｍ _ｋ Ｂ／ｎＢ符号変換則（ｎは自然数、ｍ _ｋ ＜ｎ，ｋ＝１，２，３，…，Ｎ）を適用する符号器を備えれば、同様にＭＢ符号が構成できる。
【００７７】
さらに、並列入力インタフェースの場合もそれぞれ長さがｍ _ｋ であるＮ個の入力データサブブロックがｍ _ｋ Ｂ／ｎＢ符号変換則（ｎは自然数，ｍ _ｋ ＜ｎ，ｋ＝１，２，３，…Ｎ）を適用する符号器にそれぞれ直接入力されるように結線すればよい。
【００７８】
［第２の実施例］
次に、少なくとも２つの出力サブブロック間にビットのずれ（以下、位相差と呼ぶ）を設けることによって、
（ｉ） ビット多重して得られるＭＢ符号のＤＳＶ及び最大走行長を小さくする効果を得た例：
（ｉｉ） 復号操作が容易となる効果を得た例：
の順で述べていく。
【００７９】
ビット多重を行うＤＳＶが有限値である２個のビット列の走行ディスパリティ（ＲＤ）値の和は、ＭＢ符号の累積ディジタル和（ＲＤＳ）に対応する。従って、同一のＤＳＶが有限値である符号を単純にビット多重して得られるＭＢ符号のＤＳＶは、累積ディジタル和（ＲＤＳ）が２倍となるから多重化する前の符号のＤＳＶの２倍であり、最大走行長も２倍となる。この値は、２つのＤＳＶが有限値である２つの符号の出力間に一定の位相差を設けてビット多重することによって得られるＭＢ符号出力ストリームと比べて最悪の値である。逆に言えば、その位相差を適当に調整することによってＤＳＶ値及び最大走行長の改善を図ることができる。
【００８０】
前述したＭＢ１６２０符号において、そのＤＳＶ、ＡＳＶの値は、共に１２と非常に大きくなった。
【００８１】
次に、本実施例として、位相差を特定の値とすることによって、出力ストリームのＡＳＶ，ＤＳＶの値を共に１０にした例を述べる。
【００８２】
図８は、本発明の第２の実施例のＭＢ１６２０符号化装置の構成及びデータの流れを示す。図４と異なる点は、一方の符号器２６と多重化装置２Ｘの間に位相器２９が挿入されていることである。この位相器２９によって、第２の出力サブブロック（符号器２６の出力サブブロック）は、第１の出力サブブロック（符号器２５の出力サブブロック）に比べ、３ビット時間遅延する。
【００８３】
符号器２５及び符号器２６ともに前述の８Ｂ／１０Ｂ符号器と同様である。
【００８４】
位相器２９が出力特性に及ぼす影響を理解するために、図９に符号器２５及び符号器２６の出力する８Ｂ／１０Ｂ符号の符号語ビット列とディスパリティの関係を３ビットの位相差も考慮して示す。図９の表記については、図５と同様である。
【００８５】
２つの符号器２５、２６の出力が位相器２９により３ビット遅延することによって、図８において２つの符号のディスパリティがともに最大値（＋３）及び最小値（−３）とならないために、任意の符号語ビット列において、２つの符号のディスパリティの和が−５から＋５の間に存在する。これによって、多重化して得られる出力ストリームのＤＳＶが１０に限定される。この値は、位相器２９による位相差を１ビットから９ビットまで変化させたときの最小値である。このＭＢ１６２０符号化装置の出力ストリームは、図１０のＢＵＤＡスタック上に存在する。
【００８６】
従って、このＭＢ１６２０の符号のＤＳＶ及びＡＳＶは、いずれも１０で出力可能である。８Ｂ／１０Ｂ符号に出現する最大走行長５のビット列は、符号器ビットｃまたは、ｇから始まるが、３ビットの位相差によって２つの符号の走行長が同時に５となる場合が存在しないため、ＭＢ１６２０符号出力の最大走行長は９となる。
【００８７】
このＭＢ１６２０符号化装置では、位相器２９における位相差は３ビットであった。図１１は、本発明の第２の実施例の位相差とＤＳＶの関係を示す。横軸が位相器２９における位相差であり、縦軸がＤＳＶ値及び最大走行長である。図１１から、位相差が６ビットでも同様に、ＤＳＶ値及び最大走行長が最小値となる。また、ＤＳＶは、位相差が４ビット及び５ビットのときにも最小値となる。
【００８８】
２つの８Ｂ／１０Ｂ符号をビット多重することによって得られるＭＢ符号のＤＳＶ及び最大走行長を抑制するためには、３ビットまたは、６ビットの位相差を設定することが有効であることを述べた。
【００８９】
次に、本発明を用いた３ビットまたは、６ビットの位相差が明示されていない装置構成を有する例を説明する。
【００９０】
ＤＳＶ限定符号語ストリームを４多重する場合を想定する。
【００９１】
区別のため、４本のストリームをを順番に、ストリームＳ１、ストリームＳ２、…、ストリームＳ４と呼ぶことにする。
【００９２】
図１２に示すように、ストリームＳ１とストリームＳ２の位相差を１ビットとし、ストリームＳ２とストリームＳ３の位相差を２ビットとし、ストリームＳ３とストリームＳ４の位相差を１ビットとして、ストリームＳ１とストリームＳ２をビット多重し、ストリームＳ３とストリームＳ４をビット多重化し、それぞれ多重化して得られる２つのストリームをさらに、２ビットを単位として多重化する符号化装置を想定する。
【００９３】
この符号化装置は、位相差が３ビットであるストリームＳ１とストリームＳ３をビット多重化し、同じく３ビットであるストリームＳ２とストリームＳ４をビット多重化し、それぞれ多重化して得られる２つのストリームをさらに、ビット多重化する手段を有する符号化装置と等価である。本実施例においても、本発明の範囲である実質３ビット時間の位相差を利用し、ＤＳＶ及び最大走行長の小さなＭＢ符号を構成し、多重していることとなる。
【００９４】
また、このような例は図１２に示した場合に限らない。
【００９５】
また、上記の第２の実施例において、二多重されるＤＳＶが有限値である２つの符号は、同一の符号であり、同一の符号器を用いることができるという利点があったが、異なる符号でもよい。
【００９６】
また、上記の第２の実施例では、２個のＤＳＶが有限である符号をビット多重した場合について述べたが、Ｎ個（Ｎは正の偶数）のＤＳＶが有限である同一のｍＢ／ｎＢ符号（ｍは自然数、ｎは自然数、ｍ＜ｎ）をビット多重して得られるＭＢ符号も位相差を設けないときは、ＤＳＶ及び最大走行長は最大となるから、位相差を設けることによって、ＤＳＶ及び最大走行長の改善を図ることができる。
【００９７】
次に、特定の位相差を設定することにより、復号操作を容易にすることができることについて述べる。
【００９８】
符号長ｎが偶数である符号を２多重するときは、任意の位相差によりサブストリームを識別できるが、、符号長ｎが奇数の場合は、位相差が［ｎ／２］ビットのときに限りサブストリームを識別できない。
【００９９】
多重して得られるＭＢ１６２０符号は、２つの８Ｂ／１０Ｂ符号ストリームに分割した後に各々を復号する。このとき、ＭＢ１６２０符号化装置において、第１と第２の出力サブブロック間に、例えば、３ビットの位相差を設けて多重していれば、復号の際に２つのサブストリームを８Ｂ／１０Ｂ符号語間の位相差を検査することによって、サブストリームを識別できる。その詳細について述べる。
図１３に、その復号装置の概要を示す。
【０１００】
“ａ１ ｂ１ ｃ１ …ｊ１ ”及び、“ａ２ ｂ２ ｃ２ …ｊ２ ”は、図８における符号器２５及び符号器２６による出力ビットを表す。復号の際、“ａ１ ａ２ ｂ１ ｂ２ …ｊ１ ｊ２ …”は、多重分離装置１４０において、２つのサブストリーム“ａ１ ｂ１ ｃ１ …ｊ１ ”と“ａ２ ｂ２ ｃ２ …ｊ２ ”にビット毎に分離され、サブストリームＳ１１に、“ａ１ ｂ１ ｃ１ …ｊ１ ”が、サブストリームＳ１２に“ａ２ ｂ２ ｃ２ …ｊ２ ”が到来し、それぞれ復号器５０及び６０によりそれぞれデータに復号される。しかし、多重分離装置１４０におけるタイミングの取り方によってはサブストリームＳ１１に“ａ２ ｂ２ ｃ２ …ｊ２ ”が、サブストリームＳ１２に“ａ１ ｂ１ ｃ１ …ｊ１ ”が到来することが起こり得るため、いずれの場合か識別しなければならない。図１４では、その識別方法の概要を示す。
【０１０１】
図１４では、サブストリームＳ１１及びＳ１２に到来するビットをそれぞれ四角で表し、符号語の先頭ビットを黒い四角で強調してある。サブストリームＳ１１とＳ１２の符号語間の位相差に着目すると、位相差が３ビットのときは、“ａ１ ｂ１ ｃ１ …ｊ１ ”がサブストリームＳ１１に到来している場合であり、位相差が６ビットであるときは“ａ２ ｂ２ ｃ２ …ｊ２ ”がサブストリームＳ１２に到来している場合であることが識別できる。位相差が６ビットであれば、多重分離装置１４０における分離のタイミングを１ビットずらせばサブストリームＳ１１に“ａ１ ｂ１ ｃ１ …ｊ１ ”が到来するようになる。従って、この位相差を検出する手段を備えることによって正しく復号することができる。
【０１０２】
ただ、４Ｂ／５Ｂ符号のように符号長ｎが奇数である２つの符号を［ｎ／２］の位相差を設けて、ビット多重した場合は、復号のため２つのサブストリームに分割したときにサブストリーム間の位相差が共に［ｎ／２］ビットとなるためにサブストリームを識別できない。
【０１０３】
いま、２個の８Ｂ／１０Ｂ符号に位相差を設けてビット多重した場合について、復号の際に符号語間の位相差を検出することによって、サブストリームを識別する方法について述べたが、４個の８Ｂ／１０Ｂ符号に特定の位相差をそれぞれ設けてビット多重、３２Ｂ／４０Ｂ符号の一つであるＭＢ３２４０符号を構成した場合についても、ＤＳＶの抑制効果とサブストリームの識別効果を共に得ることができる。
【０１０４】
図１５は、本発明の第２の実施例のＭＢ３２４０符号化装置の概要を示す。それぞれ８ビットの入力“Ａ１ Ｂ１ Ｃ１ …Ｈ１ ”、“Ａ２ Ｂ２ Ｃ２ …Ｈ２ ”、…、“Ａ４ Ｂ４ Ｃ４ …Ｈ４ ”は、符号器７１，７２，７３，７４によって、それぞれ１０ビットの出力サブブロック“ａ１ ｂ１ ｃ１ …ｊ１ ”、“ａ２ ｂ２ ｃ２ …ｊ２ ”、…、“ａ４ ｂ４ ｃ４ …ｊ４ ”に変換され、位相器８１，８２，８３，８４によって、出力サブブロック１０９と１１０の位相差及び出力サブブロック１１１と１１２の位相差をそれぞれ特定の値に設定した後、出力サブブロック１１７と１１８、及び出力サブブロック１１９と１２０がそれぞれ多重化装置２１０及び２２０によってビット多重され、さらに、多重化装置２３０によりビット多重された後、出力として２６０からシリアル伝送される。
【０１０５】
便宜上、出力サブブロック１０９、１１０、１１１、１１２をそれぞれ第１、第２、第３、第４の出力サブブロックと呼ぶことにする。図１５の構成において、位相差を変化させたときに、ＭＢ符号語出力の最大走行長及びＤＳＶが共に、最小値となる位相差の組み合わせを図１６に示す。全ての組み合わせについて調べた結果、最大走行長及び、ＤＳＶ値の最小値は、それぞれ１７、１８であった。図１６において、第１から第４の欄「位相差１」「位相差２」、「位相差３」、「位相差４」には、図１５の位相器８１から位相器８４による位相差（ビット）がそれぞれ記載され、第５の欄「位相の和」は、第１から第４に記載された位相差の和（ビット）が記載されている。この図から最大走行長及びＤＳＶ値がともに最小であって位相の和が最小であるのは、（位相差１、位相差２、位相差３、位相差４）＝（０，４，０，３）のとき、即ち、第１と第２の出力サブブロックの位相差が４ビットであり、第３と第４の出力サブブロックの位相差が３ビットであり、第１と第３の出力サブブロックの位相差が０ビットであるときである。位相の和が最小であるものを選択した理由は、位相差を設けるための回路を簡単にするためである。
【０１０６】
ここでは、この場合のサブストリーム識別の方法について述べる。図１７〜図２０に復号の際の出力サブブロックを識別する方法について示す。便宜上、図１５の符号化装置における符号器７１〜７４による出力ビットをそれぞれ、“ａ１ ｂ１ ｃ１ …ｊ１ ”、“ａ２ ｂ２ ｃ２ …ｊ２ ”、…、“ａ４ ｂ４ ｃ４ …ｊ４ ”で表す。図１５の符号化装置の出力ストリーム“ａ１ ｆ２ ａ３ ｇ４ ｂ１ ｇ２ ｂ３ ｈ４ …ｊ１ ｉ２ ｊ３ ｆ４ ”は、多重分離装置１９０により２つのサブストリームに分離され、さらに多重分器装置１５０及び１６０によりサブストリームに分離される。このときタイミングの取り方によって、図１７〜図２０に示す４通りの場合が存在する。
【０１０７】
図１７〜図２０では、到来する各々のビットを四角で表し、符号語の先頭ビットを黒い四角で強調した。サブストリームＳ１とサブストリームＳ３に出現する符号語の位相差に着目すると、その位相差が４ビットであるときのみ所望のサブストリーム１に“ａ１ ｂ１ ｃ１ …ｊ１ ”が到達していることがわかる。その場合は、多重分離器におけるタイミングを操作することによって、“ａ１ ｂ１ ｃ１ …ｊ１ ”がサブストリーム１に到来するようにできる。この調整は、以下の手順により行うことができる。
【０１０８】
サブストリーム１とサブストリーム３間の位相差が、
（ａ）４ビットの場合は、操作しない。
（ｂ）３ビットの場合は、多重分離器１５０及び１６０の分離タイミングを１ビットずらす。
（ｃ）６ビットの場合は、多重分離器１９０の分離タイミングを１ビットずらす。
【０１０９】
なお、３ビットの場合に、多重分離器１９０の分離タイミングを２ビットずらしてもよい。この方法によれば、位相差の検出装置を一つ設置すればよいため制御が簡単となる。また、サブストリームの識別のために特殊符号を新たに定義するなどの特別な手段が不要である。
【０１１０】
本実施例では、４多重の場合を示したが、８Ｂ／１０Ｂ符号を８多重する場合は、次のように位相差を設定する。図２１における符号器３０９から３１６の出力サブブロックをそれぞれ第１から第８の出力サブブロックと呼ぶと、図２１に示すように、第１と第２の出力サブブロックの位相差を１ビット、第３と第４の出力サブブロックの位相差を２ビット、第５と第６の出力サブブロックの位相差及び第７と第８の出力サブブロックの位相差を３ビットとしてビット多重し、ＭＢ６４８０符号を構成する。復号の際には、図２２に示すサブストリームＳ２１とＳ２２の位相差を検出することによって、以下の手順によりサブストリームを整列することが可能である。サブストリームＳ２１とＳ２２の位相差が、
（１）１ビットの場合は操作しない。
（２）８ビットの場合は多重分離器４０９，４１０、４１１，４１２の分離タイミングを１ビットずらす。
（３）２ビットまたは、７ビットの場合は、多重分離器４１７，４１８の分離タイミングを１ビットずらす。
（４）３ビットまたは、６ビットの場合は、多重分離器４２１の分離タイミングを１ビットずらす。
【０１１１】
位相差の設定は、次の手順により行った。
（ａ）相異なる２つの自然数からなり、その和が多重化する前の符号長１０から１を引いた値９に等しい
（０，９），（１，８），（２，７），（３，６），（４，５）
の５組の非負整数の組を作る。
（ｂ）８（＝２の３乗）多重であるから、３つの相異なる組のいずれか一方の非負整数をそれぞれ選び、それぞれΔｉ （但し、ｉ＝１，２，３）とする。ＭＢ３２４０符号化装置の例では、相異なる組として、
（１，８），（２，７），（３，６）
を選び、Δ１ ＝２、Δ２ ＝３、Δ３ ＝１ビットとした。
（ｃ）その３つの非負整数の中から第１と第２の出力サブブロックの位相差にΔ３ 、第３と第４の出力サブブロックの位相差にΔ１ 、第５と第６の出力サブブロックの位相差及び第７と第８の出力サブブロックの位相差にΔ２ を割り当てる。
８Ｂ／１０Ｂ符号の多重の場合では、符号長が１０ビットであるから、５組の非負整数が確保でき、５段の多重化装置を用いる２の５乗（５＝［１０／２］）、即ち、３２多重までは前述した方法により復号が容易となる。
【０１１２】
一般に、符号長がｎであれば、和がｎ−１である相異なる２つの非負整数の組は、［ｎ／２］組だけ存在するので、（２の［ｎ／２］乗）多重まで適用可能である。位相差の割り当ては、［ｎ／２］個の組の中から相異なるｐ組（ｐは自然数、ｐ≦［ｎ／２］）を選択し、それぞれの組に含まれるいずれか一方の非負整数をそれぞれΔｉ （ｉは自然数、ｉ＝１，２，３，…ｐ）と定義したときに、第１の出力サブブロックと第２の出力サブブロックとの位相差をΔｐ とし、第（２^ｉ ＋２ｊ −１）の出力サブブロックと第（２^ｉ ＋２ｊ ）の出力サブブロック（ｊは自然数、ｉ＝１，２，３，…，（ｐ−１），ｊ＝１，２，３，…，２^ｐ−１ ）との位相差をΔｉ ビットとすればよい。
【０１１３】
［第３の実施例］
前述した３ビットまたは、４ビットまたは、５ビットまたは、６ビットの位相差によって、ＤＳＶが小さくなる効果は、位相器を用いない図２３の符号化装置構成を用いて、符号器における符号化方法を変更することによっても得ることができる。
【０１１４】
本実施例では、その符号化方法について述べる。それは、符号器３５では、５Ｂ／６Ｂ符号化と３Ｂ／４Ｂ符号化をこの順序で適用する８Ｂ／１０Ｂ符号（８Ｂ／１０Ｂ符号）を出力し、符号器３６では、状態数が２、ＤＳＶが４である３Ｂ／４Ｂ符号化方法と、同じく状態数が２、ＤＳＶが６である５Ｂ／６Ｂ符号化方法をこの順序で適用する８Ｂ／１０Ｂ符号を出力することである。このとき、符号器３５及び符号器３６の出力する８Ｂ／１０Ｂ符号の符号語ビット列とディスパリティの関係を図２４に示す。
【０１１５】
これより、前述の第２の実施例の場合と同様に、ディスパリティの輪郭線の山と谷が一致し、累積ディジタル和（ＲＤＳ）が−５から５の範囲に存在し、ＤＳＶが１０となることがわかる。
【０１１６】
この場合、符号器３５は、８Ｂ／１０Ｂ符号器と同様であるから、符号器３６について詳細に述べる。
【０１１７】
符号器３６は、到来する８ビット（ＡＢＣ ＤＥＦＧＨ）を符号化のため、２つのサブブロックＡＢＣとＤＥＦＧＨに区分し、それぞれに３Ｂ／４Ｂ符号化則と５Ｂ／６Ｂ符号化則とを適用する。ここでいう２つの符号化則は、特開昭５９−１００５６のものと若干異なるが、これは、符号器３６において、Ｋ．２８．７をコンマ符号として定義するためである。
【０１１８】
表８乃至表９には、符号器３６に用いる３Ｂ／４Ｂ符号表及び５Ｂ／６Ｂ符号表をそれぞれ示す。
【０１１９】
【表８】

【０１２０】
【表９】

表８及び、表９の表記については、前述の表４と同様である。但し、特開昭５９−１００５６の３Ｂ／４Ｂ符号化則及び５Ｂ／６Ｂ符号化則と区別するために、Ｄは、Ｄ’で置き換えてある。一部変更した５Ｂ／６Ｂ符号表及び３Ｂ／４Ｂ符号表は、制御信号を出力しない点と、Ｄ’．７及びＤ’．ｙ．Ｐ３、Ｄ’．ｙ．Ａ３，Ｄ’．ｙ．Ｐ２８，Ｄ’．ｙ．Ａ２８が異なる。
【０１２１】
符号器３６において、符号語ビットｆから始まる走行長が５のシーケンスは、５Ｂ／６Ｂ符号語に、“１１００００”及び“００１１１１”を用いないことによって、完全に除去され、符号ビットｄから始まる走行長が５のシーケンスは、５Ｂ／６Ｂ符号に原則として、“１１１１００”及び、“００００１１”を用いないことによって、これも完全に除去される。“１１１１００”及び、“００００１１”を用いるときは、符号語ビットｄにいて走行長１に先行される。符号語ビットｂから始まる走行長が５のシーケンスは除去されないが、このシーケンスを含むＫ．２８．７シーケンス“１１０００００１１１”及び“００１１１１１０００”は以下に述べる手法により除去することができる。
【０１２２】
Ｄ’．ｘ．Ｐ３（基本の３）及びＤ’．ｙ．Ａ３（代替の３）ならびに、Ｄ’ｘ．Ｐ２８（基本の２８）及び、Ｄ’．ｙ．Ａ２８（代替の２８）について説明する。これら４つの符号語によって、ｊａｂｃｄｉｄｅｆｇに生じるＫ．２８．７シーケンスを除去することができる。
【０１２３】
Ｄ’．ｙ．Ａ３は、
ａ＝０，ｂ＝ｃ＝ｉ＝１のとき、
Ｄ’．ｘ．Ｐ３の代替として用いられ、Ｄ’．ｙ．Ａ２８は、
ａ＝１，ｂ＝ｃ＝ｉ＝０のとき、
Ｄ’．ｘ．Ｐ２８の代替として用いられる。これにより、Ｋ．２８．７をコンマ符号として利用することが可能となる。
【０１２４】
これらの２つの符号化則から得られた８Ｂ／１０Ｂ符号表を表１０に示す。表記については、前述の表１と同様である。
【０１２５】
【表１０】

以上、２つの符号器から得られるＭＢ１６２０符号の一部を表１１に示す。
【０１２６】
【表１１】

第１の欄「名称」において、表記については、ＤがＤ’に置き換えられている点を除いては、前述の表７と同様である。
【０１２７】
特許第２６８４８１５号は、実施例において、複数のＤＳＶが有限値である符号を多重化している一例を挙げて復号の際に多重分離した複数のストリームの位相差をバッファを設けて吸収する手段について述べているが、これは、安価な低速の回路を用いて高速な伝送速度を実現するために多重化しているのであって、偶数のビット多重に限定することによって本発明で述べた効果が生じることには全く触れていない。
【０１２８】
また、本発明は、上記の第１から第３の実施例に限定されることなく、特許請求の範囲内において、種々変更・応用が可能である。
【０１２９】
【発明の効果】
上述のように、本発明によれば、ＭＢ符号を生成するためには、符号化方法として、ＡＳＶを考慮した新たな符号化方法を用いるのではなく、ＤＳＶを有限値とする偶数個の符号をビット多重する方法を採用すればよく、回路構成が簡単なＭＢ符号化装置を構成することができる。
【図面の簡単な説明】
【図１】本発明の原理構成図である。
【図２】ＢＵＤＡセルを示す図である。
【図３】マンチェスタ符号を二重化して得られるＭＢ２４符号ＢＵＤＡスタックを示す図である。
【図４】本発明の第１の実施例の２つの８Ｂ／１０Ｂ符号器を備えたＭＢ１６２０符号化装置の構成及びデータの流れを示す図である。
【図５】本発明の第１の実施例の８Ｂ／１０Ｂ符号出力の符号語ビットとディスパリティ値の関係を示す図である。
【図６】本発明の第１の実施例の８Ｂ／１０Ｂ符号を単純に二重化したときに得られるＭＢ１６２０符号のＢＵＤＡスタックを示す図である。
【図７】本発明の第１の実施例のＭＢ１６２０符号と８Ｂ／１０Ｂ符号のパワースペクトルの差異を示す図である。
【図８】本発明の第２の実施例の２つの符号器のいずれか一方に位相器を備えたＭＢ１６２０符号化装置の構成及びデータの流れを示す図である。
【図９】本発明の第２の実施例の８Ｂ／１０Ｂ符号の位相関係及び符号語ビット列とディスパリティ値の関係を示す図である。
【図１０】本発明の第２の実施例の２つの符号器のいずれか一方に位相器を備えたときのＭＢ１６２０符号出力ストリームのＢＵＤＡスタックを示す。
【図１１】本発明の第２の実施例のＭＢ１６２０符号化装置における位相差とＭＢ１６２０符号出力ストリームのＤＳＶ及び最大走行長との関係を示す図である。
【図１２】本発明の第２の実施例のＤＳＶが有限値である符号を４多重した例を示す図である。
【図１３】本発明の第２の実施例のＭＢ３２４０復号装置の概要を示す図である。
【図１４】本発明の第２の実施例のＭＢ１６２０復号装置におけるサブストリーム識別の概要を示す図である。
【図１５】本発明の第２の実施例のＭＢ３２４０符号化装置の概要を示す図である。
【図１６】本発明の第２の実施例のＭＢ３２４０符号の最大走行長が１７であり、ＤＳＶが１８となる位相差を示す図である。
【図１７】本発明の第２の実施例のＭＢ３２４０復号装置におけるサブストリーム識別の概要を示す図（その１）である。
【図１８】本発明の第２の実施例のＭＢ３２４０復号装置におけるサブストリーム識別の概要を示す図（その２）である。
【図１９】本発明の第２の実施例のＭＢ３２４０復号装置におけるサブストリーム識別の概要を示す図（その３）である。
【図２０】本発明の第２の実施例のＭＢ３２４０復号装置におけるサブストリーム識別の概要を示す図（その４）である。
【図２１】本発明の第２の実施例のＭＢ６４８０符号化装置の概要を示す図である。
【図２２】本発明の第２の実施例のＭＢ６４８０復号装置の多重分離部の構成図である。
【図２３】本発明の第３の実施例の８Ｂ／１０Ｂ符号器と一部を変更した８Ｂ／１０Ｂ符号器とを備えたＭＢ１６２０符号化装置の概要を示す図である。
【図２４】本発明の第３の実施例の８Ｂ／１０Ｂ符号出力と一部を変更した８Ｂ／１０Ｂ符号出力の符号語ビット列とディスパリティ値の関係を示す図である。
【図２５】従来のＭＢ符号化装置の概念図である。
【図２６】ＭＢ３４ＢＵＤＡスタックを示す図である。
【図２７】ＭＢ８１０ＢＵＤＡスタックを示す図である。
【符号の説明】
４ 多重分離装置
５ 復号器
６ 復号器
７ 出力サブブロック
８ 出力サブブロック
１１ 直列データストリーム
１２ 分離手段
１３，１４ 入力データサブストリーム
１５，１６ 符号化手段
１９ 多重化手段
２１ 直列データストリーム
２２ 分離器
２５，２６ 符号器
２７ 第１の出力サブブロック
２８ 第２の出力サブブロック
２９ 位相器
３２ 分離器
３５、３６ 符号器
３９ 多重化装置
５０，６０ 符号器
７１〜７４ 符号器
８１〜８４ 位相器
１０９〜１１２ 出力サブブロック
１１７〜１２０ 出力サブブロック
１４０，１５０，１６０，１９０ 多重分離装置
２１０，２２０，２３０ 多重化装置
３０９〜３１６ 符号器
３３３〜３３６ 多重化装置
３４１、３４２ 多重化装置
３４５ 多重化装置
４０９〜４１２ 多重分離装置
４１７、４１８、４２１ 多重分離装置[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an encoding device, and more particularly to an encoding device for an MB code that is DC balanced in a fixed-length encoding device used in various communication devices and can be decoded in a theoretical minimum band.
[0002]
[Prior art]
In general, it is desired that a transmission code has characteristics such that its output spectrum is suitable for a transmission path, that a received clock can be easily recovered, and that there is no DC component, and that the identification level can be easily adjusted. One of the codes satisfying such a condition is an mB / nB code (m and n are natural numbers and m <n).
[0003]
This code generates a code word by assigning input data to an n-bit code word according to a certain code conversion rule every m bits. The conversion rule suppresses the DC component by equalizing the frequency of occurrence of “1” and “0” as much as possible, and prevents the generation of a continuous bit string of “1” or “0”, thereby facilitating the clock recovery operation. It is characterized by:
[0004]
Also, special codes can be defined from codewords not used as data codewords and used for various controls. For example, if a "comma code" indicating a delimiter of a code word is defined, synchronization at the time of decoding becomes easy.
[0005]
The Manchester code, which is famous as a transmission line code, is a 1B / 2B code that converts “0” into “01” and “1” into “10” of input data. Also, the 8B / 10B code is adopted as a coding system of Gigabit Ethernet (Gigabit Ethernet: ANSI / IEEE 802.3z, 1998).
[0006]
As one of the new 8B / 10B codes, there is an MB810 code proposed as an encoding method of 10 Gigabit Ethernet (Reference: Dae Young Kim and 4 others "White Paper on the MB810 Line code for 10GbE", Chungnam) National University, Taejon, Korea, 1999, [retrieved on 2000-01-06], Retrieved from the Internet <URL: http://ccl.chungnam.ac/dp/dp/dp/dp. This document is described in detail.
[0007]
Regarding the name of the MB810 code, MB (Minimum Bandwidth) indicates that decoding is possible with the minimum band (Nyquist frequency) necessary for decoding, and "810" indicates that the code is an 8B / 10B code. The MB810 code makes the frequency of occurrence of "1" and "0" as equal as possible, and furthermore, prevents the occurrence of a frequently repeating sequence such as "1010. It is characterized in that not only direct current components but also high frequency components are suppressed. A cumulative digital sum (RDS: Running Digital Sum) is used as a value indicating the occurrence frequency of “1” and “0”. RDS (i, j) represents the difference between the number of occurrences of “1” and “0” from the i-th bit to the j-th bit. For example, when the bit sequence “0010” is received when the cumulative digital sum (RDS) is −1, the cumulative digital sum (RDS) becomes −3, and when the bit sequence “1110” is received, it becomes +1. Making the occurrence frequencies of "1" and "0" as equal as possible is equivalent to limiting the amplitude of the cumulative digital sum (RDS) to a finite value. The maximum amplitude of the cumulative digital sum (RDS) is called a digital sum displacement (DSV) and is defined by the following equation.
[0008]
(Equation 1)

However, it is assumed that the codeword bits cn {0, 1} correspond to the binary output yn {-1, 1}.
[0009]
Similarly, a cumulative alternation sum (RAS: Running alternate Sum) is used as an index indicating the frequency of alternation such as "1010 ...". RAS (i, j) represents the number of alternations between bits "1" and "0" from the i-th bit to the j-th bit. Similarly, the maximum amplitude of the cumulative alternating sum (RAS) is called an alternating sum displacement (ASV: Alternating Sum Variation) and is defined by the following equation.
[0010]
(Equation 2)

The ASV increases when a bit string that performs alternation such as "1010 ..." is received, and decreases when a bit string that does not alternate such as "1111 ..." is received.
[0011]
The MB code has a characteristic that high-frequency components are suppressed by limiting not only DSV but also ASV to a finite value, and decoding is possible in a theoretical minimum band. FIG. 25 shows an outline of a conventional MB encoding apparatus. The input data block input from the input a is directly converted into the MB code in the encoder 2 and output as the MB code to the serial output b. The encoder 2 needs to implement a code conversion rule that also considers ASV, and its circuit configuration is generally more complicated than an encoder that limits only DSV.
[0012]
The MB code will be described in further detail using an MB34 code which is an example of a simple MB code. As a method for illustrating the MB code, a BUDA stack that represents a cumulative digital sum (RDS) value and a cumulative alternating sum (RAS) value on a two-dimensional plane is defined by Daeound Kim et al. An MB code can be represented as a set of paths that transition between states on a BUDA stack.
[0013]
FIG. 26 shows a BUDA stack of the MB34 code. In the figure, the horizontal axis and the vertical axis indicate the RDS value and the RAS value, respectively, and one grid point on the BUDA stack corresponds to a set of RDS and RAS values. However, since the RDS and RAS · values in the present specification are based on the values when yn {−1, 1} in equations (1) and (2), yn {−1 / 2,1 / 2} is different from the above document. A point P on the BUDA stack where the RDS and RAS values are a and b, respectively, is denoted as (a, b).
[0014]
In the figure, S1 (−2,0), S2 (0, −2), S3 (2,0), S4 (0,2), and a codeword starts to be output from one of these four points. After output, it remains at any of the four points. Such a point is called a state. The arrow in the figure indicates that the movement is possible only in that direction. When the codeword bit cn is “1”, the movement is possible in the right direction, and when the codeword bit cn is “0”, the movement is possible in the left direction. .
[0015]
For example, in the figure, a path indicated by a thick line starting from the state S1 and ending at S4 corresponds to the code word "1101". In the case of the figure, there are nine types of paths that transition between the states, and Table 1 shows these as a state transition table.
[0016]
[Table 1]

In Table 1, the left column shows the state that is the start point, and the upper column shows the state that is the end point. From these, an appropriate eight patterns are selected and assigned to the input data block.
[0017]
As an example of the MB34 code, codes are assigned as shown in Table 2.
[0018]
[Table 2]

In the table shown in the figure, the first column “input” describes all of the 3-bit input data blocks, and the second column “codeword / next state” describes the output codeword and All the states after the output of the codeword are described. The second column is divided into four sub-columns, and this sub-column contains all of the codewords output for each of the labeled states. For example, the output codeword for the input “110” in the state S1 serving as the start point is “1101”, and the state transits to S4. Even for the same input, the output codeword differs depending on the state of the starting point. For any output codeword, the corresponding path remains on the BUDA stack of FIG. Therefore, the RDS and RAS of the MB34 code take values from -4 to 4, respectively, as shown in the figure, so that their maximum amplitudes, DSV and ASV, are 8, respectively.
[0019]
It should be noted that the MB34 code has many different methods of selecting states and selecting codes.
[0020]
Also, an MB810 code has been proposed. This is because the number of states is 12, DSV and ASV are both 14 as shown in FIG. 27, and the BUDA stack is large. Therefore, since there are many paths, the degree of freedom in selecting a codeword is large, it is difficult to find an appropriate codeword selection method, and the coding circuit becomes complicated. Further, although it is estimated that the MB810 encoding circuit can be constituted by 40000 gates or less, no mention is made of a codeword selecting method of the MB810 code and a specific encoding circuit configuration.
[0021]
[Problems to be solved by the invention]
As described above, the conventional MB code is DC-balanced and has the advantage of being able to be decoded in the theoretical minimum band, but has many degrees of freedom such as DSV, ASV, and the number of states, and has an appropriate coding rule. Have not been discovered, and there is a problem that the encoding circuit is generally very complicated.
[0022]
The present invention has been made in view of the above points, and has as its object to provide an encoding device capable of constructing a simple configuration method of an MB code and configuring a simple encoding circuit.
[0023]
[Means for Solving the Problems]
FIG. 1 is a block diagram showing the principle of the present invention.
[0024]
The present invention (claim 1) is an MB code encoding device that can be decoded in a theoretical minimum band of DC balance,
A fixed-length input data block of M bits (M is a natural number)m _k bit(m _k Is a natural number, k = 1, 2, 3,..., N, N is a positive even number).
Digital Sum Variation (DSV) is limited to a finite valuem _k B / nB code conversion rule (n is a natural number,m _k <N, k = 1, 2, 3,..., N) to the N input sub-blocks, respectively, to generate n-bit output sub-blocks.
Multiplexing means 19 for bit-multiplexing N output sub-blocks output from the encoding means 15 and 16;
[0025]
The present invention (claim 2)In the separation means,
The M-bit fixed-length input data block is separated into N input data sub-blocks each having a length of m (m is a natural number).
[0026]
The present invention (claim 3) is an MB code encoding device capable of decoding in a theoretical minimum band of DC balance,
Each lengthm _k bit(m _k Is a natural number, k = 1, 2, 3,..., N), the digital sum displacement is limited to a finite value for N fixed-length input data sub-blocks.m _k B / nB code conversion rule (n is a natural number,m _k <N, k = 1, 2, 3,..., N), respectively, to generate an n-bit output sub-block,
Multiplexing means for bit-multiplexing the N output sub-blocks output from the encoding means.
[0027]
The present invention (claim 4)N Let the length of each of the input sub-blocks be m (m is a natural number).
[0028]
The present invention (claim 5)Claim 1 or 3In the encoding means,
m _k B / nB code conversion rule (n is a natural number,m _k <N, k = 1, 2, 3,..., N), the smallest number of states is used.
[0029]
The present invention (claim 6)The encoding means according to claim 2 or 4, wherein the encoding means comprises an mB / nB code conversion rule ( n Is a natural number, m < n ), The one with the smallest number of states is used.
The present invention (claim 7)In claim 6, in the encoding means, m = 8 in the mB / nB conversion rule.
[0030]
The present invention (claim8) Provides a phase difference between at least two output sub-blocks in the multiplexing means.
[0031]
The present invention (claim9) Is N = 2 in claim 7,
As an 8B / 10B code conversion rule for each input sub-block, a 5B / 6B code conversion rule with 2 states and a DSV of 6 and a 3B / B code conversion rule with 2 states and a DSV of 4 The encoding means includes means for adopting a code conversion rule having a maximum running length of 5 applying the 4B code conversion rule in this order,
A first output sub-block and a second output sub-block which are the outputs of the encoding means;BThe multiplexing means includes means for setting the lock phase difference to 3 bits or 6 bits.
[0032]
In the present invention (claim 10), N = 2^p(P is a natural number, p ≦ [n / 2], [x] represents a maximum integer not exceeding x), and [n / 2] pieces of two different natural numbers whose sum is n−1 (P, n−1−P) (P is a non-negative integer, P = 0, 1, 2, 3,..., [N / 2] −1), and different p groups are selected. One of the non-negative integers in the setΔ _i (I is a natural number, i = 1, 2, 3,..., P), the phase difference between the first output sub-block and the second output sub-block of the encoding means is defined asΔ _p And the second (2ⁱ+ 2j-1) output sub-block and the (2ⁱ+ 2j) output sub-blocks (j is a natural number, i = 1, 2, 3,..., (P−1), j = 1, 2, 3,.^p-1) And the phase differenceΔ _i Includes bit conversion means in multiplexing means
[0033]
According to the present invention (claim 11), in claim 10, 5 = N = 4, and the number of states is 2 and the DSV is 6 as the 8B / 10B code conversion rule for each input subblock. / 6B code conversion ruleWhenThe encoding means includes a means for adopting a code conversion rule having a maximum running length of 5 by applying a 3B / 4B code conversion rule having a number of states of 2 and a DSV of 4 in this order,
The phase difference between the first output sub-block and the second output sub-block, which is the output of the encoding means, is 4 bits, and the phase difference between the third output sub-block and the fourth output sub-block is 3 bits. The multiplexing means further includes means for setting the phase difference between the first output sub-block and the third output sub-block to 0 bits.
[0034]
The present invention (claim 12)7In the encoding means,
N = 2 and for one input sub-block8 B /As a 10B code conversion rule, a 5B / 6B code conversion rule in which the number of states is 2 and the DSV is 6 and a 3B / 4B code conversion rule in which the number of states is 2 and the DSV is 4 are applied in this order. As the 8B / 10B code conversion rule for the other input sub-blocks, the number of states is 2 and the 3B / 4B code conversion rule with a DSV of 4 and the 5B / DSB with a number of states of 2 and a DSV of 6 The 6B code conversion rule is applied in this order.
[0035]
As described above, according to the present invention, in order to generate an MB code by bit-multiplexing N (N is a positive even) DSV code having a finite value, a simple MB is generated. It is possible to configure an encoding device.
[0036]
BEST MODE FOR CARRYING OUT THE INVENTION
Before describing the embodiments of the present invention, the basic principle of the present invention will be described.
[0037]
The basis of the present invention is to generate an MB code by bit-multiplexing a code obtained by limiting two DSVs to a finite value. Here, the principle will be briefly described using the above-described BUDA stack of FIG.
[0038]
The BUDA stack can be separated into two types of minimum size BUDA stacks shown in FIG. 2 and is referred to as a minimum unit BUDA cell. X BUDA cells are laid in the x direction and Y BUDA cells are laid out in the y direction, and a BUDA stack composed of a total of X × Y BUDA cells is called an X × Y BUDA stack. However, the x direction and the y direction are directions indicated by a 45-degree downward arrow and a 45-degree upward arrow with respect to the RDS axis in FIG. For example, the BUDA stack in FIG. 26 is called a 4 × 4 BUDA stack. In general, an MB code existing on an X × Y BUDA stack is expressed as a path on the BUDA stack, in which movement in the x direction, movement in the y direction, and movement in the y direction are alternately repeated.
[0039]
For example, if attention is paid to a bold line path (corresponding to the code word 1101 ″) starting from the state S1 and ending at the state 4, it is +1 in the x direction, +1 in the y direction, −1 in the x direction, and −1 in the y direction. Therefore, when the code word is taken out every other bit and separated into two sub-blocks, the sub-blocks are moved only in the x-direction or y-direction, respectively. It moves and its amplitude does not exceed the width X, Y of the BUDA stack, i.e. the separated sub-blocks can be rephrased as DSV being a code restricted to X or Y. Conversely, Note that the MB codeword present on the X × Y BUDA stack can be constructed by DSV by bit multiplexing two codes restricted to X and Y. The DSV and The SV is less than or equal to X + Y, and the number of states of this MB code is equal to the total number of combinations of the states of one code and the other code at each codeword boundary. If the state of a certain code matches at an arbitrary codeword boundary, the number of states is represented by s1 and s2, respectively, and the number of states of the MB code is represented by s1 × s2.
[0040]
For example, if a 1B / 2B code (Manchester code) having a number of states of 1 and a DSV of 2 is alternately multiplexed for each bit, since X = Y = 2, DSV and ASV are 4 or less, and An MB24 code of Equation 1 (= 1 × 1) can be configured.
[0041]
The Manchester code is a code for converting an input from “0” to “01” and converting “1” to “10”. The MB24 code is a 2B / 4B code and has four data codewords. In this MB24 code, for example, an input data block “00” is demultiplexed bit by bit into two input data sub-blocks “0” and “0”, and the input data sub-block is output according to the 1B / 2B code conversion rule. Each of them is converted into a sub-block “01”, and is converted into one codeword “0011” by alternately multiplexing two output sub-blocks for each bit. The BUDA stack of the MB24 code and its code table are shown in FIGS.
[0042]
[Table 3]

The description of FIG. 3 and Table 3 is based on the aforementioned MB34 code. From FIG. 3, it can be confirmed that the number of states of the MB24 code is 1, and both the ASV and the DSV are 4.
[0043]
The above is the basic principle of the present invention.
[0044]
Hereinafter, embodiments of the present invention will be described with reference to the drawings. The MB1620 encoder, the MB3240 encoder, and the MB6480 encoder will be described in detail.
[0045]
[First Embodiment]
In this embodiment, an MB1620 encoding apparatus that outputs an MB1620 code by bit-multiplexing two 8B / 10B codes with a DSV of 6 will be described.
[0046]
The MB1620 code is a 16B / 20B code and has 65536 (2 to the 16th power) data codewords. The 8B / 10B code is described in detail in JP-A-59-10056. This 8B / 10B code will be described later.
[0047]
FIG. 4 shows an outline of the MB1620 encoding apparatus and a data flow.
[0048]
Here, the input data stream 11 is input from the serial interface. In this encoder, the input data stream is divided into fixed-length input data blocks of 16 bits each, and 16 bits are considered as one processing unit.
[0049]
In the figure, one input data block included in the input data stream is surrounded by a square thick line, and A1 A2 B1 B2. . . H1 H2. Each alphabet with ruby represents a data bit, and is input with A1 at the top. This input data stream 11 is demultiplexed in a separator 12 into two input data substreams 13 and 14. Therefore, the input data block is composed of input data sub-blocks A1 B1. . . H1, A2 B2. . . H2. These are sent to encoders 15 and 16 respectively, and according to the logic functions of encoders 15 and 16, 10-bit code words a1 b1. . . j1 and a2 b2. . . j2. The logical function of the encoder will be described later.
[0050]
Further, the 10-bit outputs of the encoders 15 and 16 are multiplexed on a bit-by-bit basis in the multiplexing device 19, and the 20-bit code words a1 a2 b1 b2. . . It is serially output to the output interface 1X as j1 j2 with a1 at the top.
[0051]
The encoders 15 and 16 are the same encoders as the 8B / 10B encoder described in the above-mentioned JP-A-59-10056. For details of the configuration of the encoder, refer to the above-mentioned JP-A-59-10056.
[0052]
First, the encoder 15 will be described.
[0053]
The encoder 15 has an 8-bit interface for input data and a 1-bit K line for control. The input ABCDEFGH is divided into two sub-blocks ABCDE and FGH for coding, and the 5B / 6B coding rule shown in Table 4 and the 3B / 4B coding rule shown in Table 5 are applied to each of them.
[0054]
[Table 4]

[0055]
[Table 5]

At this time, the input sub-block “ABCDE” is converted into the output sub-block “abcdei”, and “FGH” is converted into “fghj”. In this conversion operation, the 5B / 6B coding rule and the 3B / 4B coding rule cooperate with each other to determine each output bit. The 10-bit code word “abcdeifghj” thus obtained is output in series.
[0056]
Next, the code conversion rules of the 5B / 6B code and the 3B / 4B code will be described.
[0057]
In order to limit the DSV to a finite value, these codes check the disparity (Disparity) which is the difference between the number of occurrences of “1” and “0” in one codeword and determine the codeword to be output. I do. In the 5B / 6B code and the 3B / 4B code, only the code word in which the number of “1” and “0” are equal or the code word in which the number of “1” and “0” differ by two is used. The value is limited to three types of +2, 0, and -2. For example, the disparity of the code word “110011” is +2. The output codeword is always selected to be disparity, or is selected so that the polarity of disparity alternates. Thus, the long-term average of the cumulative digital sum (RDS) becomes 0, and the DSV is kept at a finite value.
[0058]
In the aforementioned JP-A-59-10056, the term "disparity" refers to not only the difference between the number of occurrences of "1" and "0" in one codeword, but also the long-term average of the cumulative digital sum (RDS). Is also used in the sense of instantaneous displacement of This is particularly referred to as running disparity (RD: Running Disparity). Following this, the relationship between the running disparity and the codeword bit string is represented as shown in FIG. In FIG. 5, each bit "1" is represented by a 45-degree rising line in one codeword bit string, and conversely, each bit "0" is represented by a 45-degree falling line. All 8B / 10B codewords remain within the 45 degree rise / fall line of FIG. As can be seen from FIG. 5, the value of the running disparity (RD) at the boundary between the 5B / 6B codeword and the 3B / 4B codeword takes one of +1 and -1.
[0059]
Table 4 shows the 5B / 6B code table. In Table 4, in the first column “Name”, the alphabet “D” represents a data codeword, and “K” represents a special codeword. The special codeword is output when the K line is 1. In the notation of Dx or Kx, x represents equivalent 32 decimal values when A is regarded as a low-order bit and E is regarded as a high-order bit. The second column "Input Data" is a binary representation of a 5-bit input. The third column “Encoding” represents an output codeword corresponding to the right 5-bit input value. Although the code word is divided into two sub-columns, the code word output when the running disparity (RD) is +1 is written in the left sub-column “currentRD +”, and the running disc is written in the left sub-column “currentRD−”. The codeword output when the parity (RD) is -1 is described. For example, if the running disparity (RD) is -1 and the output for the input "0000" is D. 0 “100111”.
[0060]
Table 5 above shows a 3B / 4B code table. In Table 5, the D.I. x. In the notation y, y represents eight decimal values equivalent when F is viewed as a low-order bit and H is viewed as a high-order bit. The other notations are as shown in Table 4, and the output code word is determined by the running disparity (RD) after the output of the 5B / 6B code.
[0061]
[Table 6]

D. x. P7 (basic 7) and D / K. y. A7 (alternative 7) will be described.
[0062]
D. x. P7 and D / K. y. By A7, the sequence of running length = 5 occurring in eifgh can be eliminated. D. y. A7 is a D.A. x. Used as an alternative to P7.
[0063]
(I) When currentRD + and e = i = 0
(Ii) When currentRD- and e = i = 1
Accordingly, in the output sequence of the data code word of the 8B / 10B code, since “1100000” including “5” and “0011111” including the run length = 5 do not appear, the code word including “1100000” or “0011111” is included. It can be defined as a comma code. That is, if the received bit string is “1100000”^***Or "0011111^***Is detected, it can be determined that it is a code word delimiter.^*"" Represents a bit of "1" or "0".
[0064]
The 8B / 10B code table obtained from the two code tables is as shown in Table 4 described above. The notation is the same as in Table 1.
[0065]
The encoder 16 has the same function as the encoder 15.
[0066]
As described above, in FIG. 4, the outputs of the two encoders 15 and 16 are multiplexed bit by bit by the multiplexing device 19 and output as MB1620 codes.
[0067]
FIG. 6 shows a BUDA stack of an MB1620 code according to an embodiment of the present invention. The notation in this figure is the same as that in FIG. 26 described above. As shown in FIG. 6, the number of states of the MB1620 code is 4, and both DSV and ASV are 12. Although the number of data code words of the MB1620 code is as large as 65536, a part thereof is shown in Table 7.
[0068]
[Table 7]

In Table 7, in the first column “name”, D represents a data codeword. D. x. y. z. w in the notation D. x. y. z. w is the data codeword whose output codeword D.D. x. y and the output codeword D. z. w is multiplexed. The second column “input” is a binary representation of 16-bit input data, and the third column “encoding” is a binary representation of a 20-bit codeword output corresponding to the right input value. I have. The “encoding” column is divided into four sub-columns, and each sub-column is a code output when any one of the labeled states S1, S2, S3, and S4 is the starting point. Represents a word. For example, the output codeword for the input “0000000000000” in the state S2 is “10010110101001100101”.
[0069]
Here, the 8B / 10B code and the MB1620 code are compared. The parameter ASV is equal to the value of the power spectrum at the Nyquist frequency. Limiting the ASV to a finite and sufficiently small value means that the power spectrum is attenuated at the Nyquist frequency.
[0070]
FIG. 7 shows a spectrum comparison between the 8B / 10B code and the MB1620 code according to the first embodiment of the present invention. The power spectrum when the 8B / 10B code is serially output and the power when the M1620 code are serially output are shown. This is shown by comparing the spectra. The output pulse was calculated by Fourier transform assuming a square wave, a transmission rate of 12.5 Gbps, and a data rate of 10 Gbps. Both the 8B / 10B code and the MB1620 code have in common that the spectrum is attenuated at 0 Hz and 12.5 GHz. However, since the spectrum of the MB1620 code limits the ASV and the 8B / 10 code does not limit the ASV, it can be seen that the spectrum values at the Nyquist frequency of 6.25 GHz are completely different. By the effect of ASV, it can be confirmed that the spectrum of the MB1620 code is attenuated at the Nyquist frequency.
[0071]
In the MB1620 encoder, the encoders 15 and 16 are the same as the 8B / 10B encoder, so the number of logical gates required for the encoder is about 800 gates, which is 2 in the 8B / 10B encoder. This value is about 1/50 as compared with the conventional MB810 encoder requiring 40000 gates.
[0072]
In the present embodiment, assuming a serial input interface, a 16-bit input data block is separated into 8-bit input data sub-blocks, and the 8B / 10B code conversion rule is applied to each input data sub-block. , The parallel input interface does not require a separator, and the encoders 15 and 16 are directly provided with A1 A2 B1 B2 C1 C2 D1 D2 and E1 E2 F1 F2 G1 G2 H1 H2. What is necessary is just to wire so that it may be input.
[0073]
Further, in this embodiment, since the two codes having a finite value of DSV have the smallest number of states, the obtained MB code has the smallest number of states among the MB codes generated by bit multiplexing. And the effect of simplifying the circuit configuration is obtained, but the point that these codes become MB codes even if the number of states is not the minimum remains the same. Further, in this embodiment, two codes having finite DSVs to be multiplexed have the same code and have the advantage that the same code word can be used. A different code such as a 5B / 6B code may be used.
[0074]
Further, in this embodiment, the input to the two encoders is 8 bits, which is an advantage that it is a processing unit of a general electronic computer. However, the MB code can be similarly configured in a case other than 8 bits. The point remains the same.
[0075]
Further, in this embodiment, the MB code is configured by bit-multiplexing two 8B / 10B codes. However, even if N (N is a positive even number) 8B / 10B codes are bit-multiplexed, the MB code is similarly formed. A code can be generated. This will be described below.
[0076]
The above-mentioned basic principle is applied to N (N is a positiveEvenThis is extended to the case where a code whose DSV is a finite value is bit-multiplexed. In general, the DSV of a code obtained by multiplexing an arbitrary number of codes each having a finite value of DSV for each bit has a finite value. Therefore, for example, when bits of a code whose six DSVs are a finite value are bit-multiplexed, the six codes are divided into three halves, and the bits are multiplexed. A code obtained by further bit-multiplexing the generated and obtained two codes is an MB code as described above. N (N is positiveEvenIn the case of (number), similarly, N / 2 DSVs respectively perform bit multiplexing on finite codes, and further perform bit multiplexing on the two codes obtained by the bit multiplexing to obtain an MB code. Therefore, if the N 8B / 10B codes are bit-multiplexed, the resulting code is an MB code.
In addition to the 8B / 10B code, generally, input data blocks of M bits (M of 2 or more is a natural number)m _k bit(m _k Is a natural number, k = 1,2,3, ..., N, N is a positive even number) and a separator for separating into N input data sub-blocks.m _k B / nB code conversion rule (n is a natural number,m _k <N, k = 1, 2, 3,..., N), an MB code can be similarly configured.
[0077]
Furthermore, in the case of the parallel input interface,m _k N input data sub-blocks arem _k B / nB code conversion rule (n is a natural number,m _k <N, k = 1, 2, 3,..., N).
[0078]
[Second embodiment]
Next, by providing a bit shift (hereinafter referred to as a phase difference) between at least two output sub-blocks,
(I) Example of effect of reducing DSV and maximum running length of MB code obtained by bit multiplexing:
(Ii) Example in which the effect of facilitating decryption operation is obtained:
It will be described in order.
[0079]
The sum of the running disparity (RD) values of two bit strings having a finite DSV for bit multiplexing corresponds to the cumulative digital sum (RDS) of the MB code. Therefore, the DSV of the MB code obtained by simply bit-multiplexing a code having the same DSV of a finite value is twice the DSV of the code before multiplexing because the cumulative digital sum (RDS) is doubled. Yes, the maximum running length also doubles. This value is the worst value compared to the MB code output stream obtained by providing a certain phase difference between the outputs of two codes whose two DSVs are finite values and performing bit multiplexing. Conversely, by appropriately adjusting the phase difference, the DSV value and the maximum running length can be improved.
[0080]
In the above-mentioned MB1620 code, the values of DSV and ASV are both very large, ie, 12.
[0081]
Next, as an embodiment, an example will be described in which the values of ASV and DSV of the output stream are both set to 10 by setting the phase difference to a specific value.
[0082]
FIG. 8 shows the configuration and data flow of the MB1620 encoding apparatus according to the second embodiment of the present invention. The difference from FIG. 4 is that a phase shifter 29 is inserted between one encoder 26 and the multiplexer 2X. Due to the phase shifter 29, the second output sub-block (output sub-block of the encoder 26) is delayed by three bits compared to the first output sub-block (output sub-block of the encoder 25).
[0083]
Both the encoder 25 and the encoder 26 are the same as the above-described 8B / 10B encoder.
[0084]
In order to understand the effect of the phase shifter 29 on the output characteristics, FIG. 9 shows the relationship between the code word bit strings of the 8B / 10B code output from the encoders 25 and 26 and the disparity in consideration of the phase difference of 3 bits. Shown. The notation in FIG. 9 is the same as that in FIG.
[0085]
Since the outputs of the two encoders 25 and 26 are delayed by 3 bits by the phase shifter 29, the disparity of the two codes does not become the maximum value (+3) and the minimum value (-3) in FIG. , The sum of the disparities of the two codes exists between −5 and +5. As a result, the DSV of the output stream obtained by multiplexing is limited to 10. This value is the minimum value when the phase difference by the phase shifter 29 is changed from 1 bit to 9 bits. The output stream of this MB1620 encoder exists on the BUDA stack of FIG.
[0086]
Therefore, the DSV and ASV of the code of the MB1620 can be both output at 10. The bit string having the maximum running length of 5 appearing in the 8B / 10B code starts from the encoder bit c or g. However, since there is no case where the running length of the two codes is 5 at the same time due to the 3-bit phase difference, MB1620 The maximum running length of the code output is 9.
[0087]
In this MB1620 encoder, the phase difference in the phase shifter 29 was 3 bits. FIG. 11 shows the relationship between the phase difference and the DSV according to the second embodiment of the present invention. The horizontal axis is the phase difference in the phase shifter 29, and the vertical axis is the DSV value and the maximum running length. From FIG. 11, similarly, even when the phase difference is 6 bits, the DSV value and the maximum running length are the minimum values. The DSV also has the minimum value when the phase difference is 4 bits and 5 bits.
[0088]
It has been stated that it is effective to set a 3-bit or 6-bit phase difference in order to suppress the DSV and the maximum running length of an MB code obtained by bit-multiplexing two 8B / 10B codes. .
[0089]
Next, an example will be described in which the present invention has a device configuration in which a 3-bit or 6-bit phase difference is not specified.
[0090]
It is assumed that four DSV limited codeword streams are multiplexed.
[0091]
For distinction, the four streams will be referred to as a stream S1, a stream S2,..., A stream S4 in order.
[0092]
As shown in FIG. 12, the phase difference between the stream S1 and the stream S2 is 1 bit, the phase difference between the stream S2 and the stream S3 is 2 bits, and the phase difference between the stream S3 and the stream S4 is 1 bit. It is assumed that an encoding apparatus performs bit multiplexing on S2, bit multiplexes streams S3 and S4, and further multiplexes two streams obtained by multiplexing on a 2-bit basis.
[0093]
This encoding apparatus performs bit multiplexing on the stream S1 and the stream S3 whose phase difference is 3 bits, bit multiplexes the stream S2 and the stream S4 each having the same 3 bits, and further multiplexes two streams obtained respectively. This is equivalent to an encoding device having a bit multiplexing unit. Also in the present embodiment, a DSV and an MB code having a small maximum running length are configured and multiplexed using the phase difference of substantially 3 bit times within the scope of the present invention.
[0094]
Such an example is not limited to the case shown in FIG.
[0095]
In the second embodiment, the two codes whose DSVs to be multiplexed have a finite value have the advantage that they are the same code and that the same encoder can be used. It may be a sign.
[0096]
Further, in the above-described second embodiment, a case has been described in which two DSVs are bit-multiplexed with a finite code. However, the same mB / nB where N (N is a positive even number) DSVs are finite. When the MB code obtained by bit-multiplexing a code (m is a natural number, n is a natural number, and m <n) does not provide a phase difference, the DSV and the maximum running length are maximized. The DSV and the maximum running length can be improved.
[0097]
Next, it will be described that a decoding operation can be facilitated by setting a specific phase difference.
[0098]
When two codes having an even code length n are multiplexed, a substream can be identified by an arbitrary phase difference. However, when the code length n is an odd number, only when the phase difference is [n / 2] bits, Unable to identify substream.
[0099]
The MB1620 code obtained by multiplexing is divided into two 8B / 10B code streams and then decoded. At this time, if the MB1620 encoding apparatus multiplexes the first and second output sub-blocks by providing a phase difference of, for example, 3 bits between the first and second output sub-blocks, the two sub-streams are decoded at the time of decoding using an 8B / 10B code. By examining the phase difference between words, the substream can be identified. The details will be described.
FIG. 13 shows an outline of the decoding apparatus.
[0100]
"A1 b1 c1... J1" and "a2 b2 c2... J2" represent output bits from the encoder 25 and the encoder 26 in FIG. In decoding, “a1 a2 b1 b2... J1 j2...” Is separated into two substreams “a1 b1 c1... J1” and “a2 b2 c2. "A1 b1 c1... J1" arrives at S11, and "a2 b2 c2... J2" arrives at the substream S12, and are decoded into data by the decoders 50 and 60, respectively. However, “a2 b2 c2... J2” may arrive in the sub-stream S11 and “a1 b1 c1. Must be identified. FIG. 14 shows an outline of the identification method.
[0101]
In FIG. 14, the bits arriving at the substreams S11 and S12 are represented by squares, respectively, and the first bit of the code word is emphasized by a black square. Focusing on the phase difference between the code words of the substreams S11 and S12, when the phase difference is 3 bits, it is the case where “a1 b1 c1. , It can be identified that “a2 b2 c2... J2” has arrived at the substream S12. If the phase difference is 6 bits, “a1 b1 c1... J1” comes to the substream S11 by shifting the separation timing in the demultiplexer 140 by 1 bit. Therefore, correct decoding can be performed by providing means for detecting the phase difference.
[0102]
However, when two codes having an odd code length n, such as a 4B / 5B code, are bit-multiplexed with a phase difference of [n / 2], when divided into two substreams for decoding, Since the phase difference between the sub-streams is both [n / 2] bits, the sub-stream cannot be identified.
[0103]
Now, in the case where two 8B / 10B codes are bit-multiplexed with a phase difference, a method of identifying a substream by detecting a phase difference between codewords during decoding has been described. In the case where a specific phase difference is provided for each of the 8B / 10B codes described above to form a bit multiplex and an MB3240 code which is one of the 32B / 40B codes, both the DSV suppression effect and the substream identification effect can be obtained. it can.
[0104]
FIG. 15 shows an outline of the MB3240 encoding apparatus according to the second embodiment of the present invention. The 8-bit inputs “A1 B1 C1... H1”, “A2 B2 C2... H2”,..., “A4 B4 C4... H4” are output by the encoders 71, 72, 73 and 74, respectively. Are converted into “a1 b1 c1... J1”, “a2 b2 c2... J2”,..., “A4 b4 c4. After setting the phase difference between the output sub-blocks 111 and 112 to specific values, the output sub-blocks 117 and 118 and the output sub-blocks 119 and 120 are bit-multiplexed by the multiplexers 210 and 220, respectively. After bit multiplexing by the device 230, it is serially transmitted from 260 as output.
[0105]
For convenience, the output sub-blocks 109, 110, 111, 112 will be referred to as first, second, third, and fourth output sub-blocks, respectively. FIG. 16 shows a combination of phase differences in which the maximum running length of the MB codeword output and the DSV are both minimum when the phase difference is changed in the configuration of FIG. As a result of examining all the combinations, the maximum running length and the minimum value of the DSV value were 17, 18 respectively. In FIG. 16, the first to fourth columns “Phase difference 1”, “Phase difference 2”, “Phase difference 3”, and “Phase difference 4” are provided with the phase difference from the phase shifter 81 to the phase shifter 84 in FIG. Bit), and the fifth column “sum of phases” describes the sum (bit) of the phase differences described in the first to fourth. From this figure, the maximum running length and the DSV value are both minimum and the sum of the phases is the minimum (phase difference 1, phase difference 2, phase difference 3, phase difference 4) = (0, 4, 0, 3), that is, the phase difference between the first and second output sub-blocks is 4 bits, the phase difference between the third and fourth output sub-blocks is 3 bits, and the first and third outputs This is when the phase difference of the sub-block is 0 bit. The reason for selecting the one having the smallest sum of phases is to simplify the circuit for providing the phase difference.
[0106]
Here, a method of substream identification in this case will be described. 17 to 20 show a method for identifying an output sub-block at the time of decoding. For convenience, the output bits from the encoders 71 to 74 in the encoding apparatus of FIG. 15 are represented by “a1 b1 c1... J1”, “a2 b2 c2... J2”,. The output stream “a1 f2 a3 g4 b1 g2 b3 h4... J1 i2 j3 f4” of the encoding apparatus in FIG. Is separated into At this time, there are four cases shown in FIGS. 17 to 20 depending on the timing.
[0107]
In FIGS. 17-20, each incoming bit is represented by a square, and the first bit of the codeword is highlighted by a black square. Focusing on the phase difference between the codewords appearing in the sub-stream S1 and the sub-stream S3, it can be seen that “a1 b1 c1... J1” reaches the desired substream 1 only when the phase difference is 4 bits. . In that case, by manipulating the timing in the demultiplexer, “a1 b1 c1... J1” can arrive at substream 1. This adjustment can be performed by the following procedure.
[0108]
The phase difference between substream 1 and substream 3 is
(A) In the case of 4 bits, no operation is performed.
(B) In the case of 3 bits, the separation timing of the demultiplexers 150 and 160 is shifted by 1 bit.
(C) In the case of 6 bits, the separation timing of the demultiplexer 190 is shifted by 1 bit.
[0109]
In the case of three bits, the separation timing of the demultiplexer 190 may be shifted by two bits. According to this method, since only one phase difference detecting device needs to be installed, the control is simplified. Further, no special means such as newly defining a special code for identifying the substream is required.
[0110]
In this embodiment, the case of four multiplexing is shown, but 8B / 10When eight B codes are multiplexed, the phase difference is set as follows. If the output sub-blocks of the encoders 309 to 316 in FIG. 21 are respectively called first to eighth output sub-blocks, as shown in FIG. 21, the phase difference between the first and second output sub-blocks is 1 bit, The phase difference between the third and fourth output sub-blocks is 2 bits, the phase difference between the fifth and sixth output sub-blocks and the phase difference between the seventh and eighth output sub-blocks are 3 bits. Configure the code. At the time of decoding, by detecting the phase difference between the sub-streams S21 and S22 shown in FIG. 22, the sub-streams can be aligned in the following procedure. The phase difference between substreams S21 and S22 is
(1) No operation is performed for 1 bit.
(2) In the case of 8 bits, the separation timing of the demultiplexers 409, 410, 411, 412 is shifted by 1 bit.
(3) In the case of 2 bits or 7 bits, the separation timing of the demultiplexers 417 and 418 is shifted by 1 bit.
(4) In the case of 3 bits or 6 bits, the separation timing of the demultiplexer 421 is shifted by 1 bit.
[0111]
The setting of the phase difference was performed according to the following procedure.
(A) Consisting of two different natural numbers, the sum of which is equal to the value 9 obtained by subtracting 1 from the code length 10 before multiplexing
(0, 9), (1, 8), (2, 7), (3, 6), (4, 5)
Make a set of five non-negative integers.
(B) Since it is 8 (= 2 to the power of 3) multiplexing, any one of the three different sets of non-negative integers is selected, and is set to Δi (where i = 1, 2, 3). In the example of the MB3240 encoder, as different sets,
(1,8), (2,7), (3,6)
And Δ1 = 2, Δ2 = 3, and Δ3 = 1 bit.
(C) Among the three non-negative integers, Δ3 is the phase difference between the first and second output sub-blocks, Δ1 is the phase difference between the third and fourth output sub-blocks, and the fifth and sixth output sub-blocks. .DELTA.2 is assigned to the phase difference of .times. And the phase difference between the seventh and eighth output sub-blocks.
In the case of multiplexing of 8B / 10B codes, since the code length is 10 bits, five sets of non-negative integers can be secured, and 2 to the fifth power (5 = [10/2]) using a five-stage multiplexer. That is, up to 32 multiplexes can be easily decoded by the above-described method.
[0112]
In general, if the code length is n, since there are only [n / 2] sets of two different non-negative integers whose sum is n-1, up to (2 [n / 2]) multiplexing Applicable. The phase difference is assigned by selecting different p sets (p is a natural number, p ≦ [n / 2]) from the [n / 2] sets, and any one of the non-negative integers included in each set. Is defined as Δi (i is a natural number, i = 1, 2, 3,... P), the phase difference between the first output sub-block and the second output sub-block is Δp, and the (2)ⁱ+ 2j -1) and the (2)ⁱ+ 2j) output sub-blocks (j is a natural number, i = 1, 2, 3,..., (P−1), j = 1, 2, 3,.^p-1) May be Δi bits.
[0113]
[Third embodiment]
The effect of reducing the DSV due to the above-mentioned 3-bit, 4-bit, 5-bit or 6-bit phase difference is due to the coding method in the encoder using the encoder configuration of FIG. Can also be obtained by changing
[0114]
In this embodiment, the encoding method will be described. That is, the encoder 35 outputs an 8B / 10B code (8B / 10B code) that applies 5B / 6B encoding and 3B / 4B encoding in this order, and the encoder 36 has 2 states and DSV This is to output an 8B / 10B code which applies the 3B / 4B encoding method of 4 and the 5B / 6B encoding method of 2 states and 6 DSVs in this order. At this time, the relationship between the code word bit string of the 8B / 10B code output from the encoder 35 and the encoder 36 and the disparity is shown in FIG.
[0115]
Thus, as in the case of the above-described second embodiment, the peaks and valleys of the disparity contour line coincide, the cumulative digital sum (RDS) exists in the range of -5 to 5, and the DSV is 10 It turns out that it becomes.
[0116]
In this case, since the encoder 35 is similar to the 8B / 10B encoder, the encoder 36 will be described in detail.
[0117]
The encoder 36 divides the incoming 8 bits (ABC DEFGH) into two sub-blocks ABC and DEFGH for encoding, and applies a 3B / 4B encoding rule and a 5B / 6B encoding rule respectively. The two coding rules here are slightly different from those in JP-A-59-10056. This is because 28.7 is defined as a comma code.
[0118]
Tables 8 and 9 show a 3B / 4B code table and a 5B / 6B code table used for the encoder 36, respectively.
[0119]
[Table 8]

[0120]
[Table 9]

The notations in Tables 8 and 9 are the same as in Table 4 described above. However, D is replaced with D 'to distinguish it from the 3B / 4B coding rule and the 5B / 6B coding rule of JP-A-59-10056. The partially modified 5B / 6B code table and 3B / 4B code table do not output a control signal, and D '. 7 and D '. y. P3, D '. y. A3, D '. y. P28, D '. y. A28 is different.
[0121]
In the encoder 36, the sequence having a running length of 5 starting from the code word bit f is completely removed by not using “110000” and “001111” in the 5B / 6B code word, and the running starting from the code bit d is performed. A sequence with a length of 5 is also completely eliminated by not using "111100" and "0000011" in principle for the 5B / 6B code. When “111100” and “0000011” are used, the code word bit d precedes the run length 1. A sequence having a run length of 5 starting from the code word bit b is not removed, but the K.K. 28.7 The sequences "11000000111" and "0011111000" can be removed by the method described below.
[0122]
D '. x. P3 (basic 3) and D '. y. A3 (Alternative 3) and D'x. P28 (basic 28) and D '. y. A28 (alternative 28) will be described. With these four codewords, the K.K. 28.7 sequences can be eliminated.
[0123]
D '. y. A3 is
When a = 0, b = c = i = 1,
D '. x. Used as an alternative to P3 and D '. y. A28 is
When a = 1, b = c = i = 0,
D '. x. Used as an alternative to P28. Thereby, K. 28.7 can be used as a comma code.
[0124]
Table 10 shows the 8B / 10B code table obtained from these two coding rules. The notation is the same as in Table 1 described above.
[0125]
[Table 10]

Table 11 shows a part of the MB1620 codes obtained from the two encoders.
[0126]
[Table 11]

In the first column “name”, the notation is the same as that in Table 7 except that D is replaced with D ′.
[0127]
Japanese Patent No. 2684815 discloses an example of multiplexing a code in which a plurality of DSVs have a finite value in the embodiment, and provides a buffer to absorb a phase difference between a plurality of streams demultiplexed at the time of decoding. As described above, this is multiplexing in order to realize a high transmission rate using an inexpensive low-speed circuit, and the effect described in the present invention is produced by limiting to even-bit multiplexing. I don't mention anything at all.
[0128]
Further, the present invention is not limited to the above-described first to third embodiments, and various modifications and applications are possible within the scope of the claims.
[0129]
【The invention's effect】
As described above, according to the present invention, in order to generate an MB code, instead of using a new coding method in consideration of ASV as an encoding method, an even number of codes having DSV as a finite value are used. May be adopted, and an MB encoder having a simple circuit configuration can be configured.
[Brief description of the drawings]
FIG. 1 is a principle configuration diagram of the present invention.
FIG. 2 is a diagram showing a BUDA cell.
FIG. 3 is a diagram illustrating an MB24 code BUDA stack obtained by duplicating a Manchester code.
FIG. 4 is a diagram illustrating a configuration and a data flow of an MB1620 encoding apparatus including two 8B / 10B encoders according to the first embodiment of the present invention.
FIG. 5 is a diagram illustrating a relationship between a codeword bit of an 8B / 10B code output and a disparity value according to the first embodiment of this invention.
FIG. 6 is a diagram illustrating a BUDA stack of an MB1620 code obtained when the 8B / 10B code according to the first embodiment of the present invention is simply duplexed.
FIG. 7 is a diagram illustrating a difference in power spectrum between the MB1620 code and the 8B / 10B code according to the first embodiment of the present invention.
FIG. 8 is a diagram illustrating a configuration and a data flow of an MB1620 encoding apparatus including a phase shifter in one of two encoders according to a second embodiment of the present invention.
FIG. 9 is a diagram illustrating a phase relationship of an 8B / 10B code and a relationship between a codeword bit string and a disparity value according to the second embodiment of the present invention.
FIG. 10 shows a BUDA stack of an MB1620 code output stream when a phase shifter is provided in one of the two encoders according to the second embodiment of the present invention.
FIG. 11 is a diagram illustrating a relationship between a phase difference and a DSV and a maximum running length of an MB1620 code output stream in the MB1620 coding apparatus according to the second embodiment of the present invention.
FIG. 12 is a diagram showing an example in which a code having a finite value DSV is multiplexed by four in the second embodiment of the present invention.
FIG. 13 is a diagram illustrating an overview of an MB3240 decoding device according to a second embodiment of the present invention.
FIG. 14 is a diagram illustrating an overview of substream identification in the MB1620 decoding device according to the second embodiment of the present invention.
FIG. 15 is a diagram illustrating an overview of an MB3240 encoding device according to a second embodiment of the present invention.
FIG. 16 is a diagram illustrating a phase difference in which the maximum running length of the MB3240 code according to the second embodiment of the present invention is 17 and the DSV is 18;
FIG. 17 is a diagram (part 1) illustrating an outline of substream identification in the MB3240 decoding device according to the second embodiment of the present invention.
FIG. 18 is a diagram (part 2) illustrating an overview of substream identification in the MB3240 decoding device according to the second embodiment of this invention.
FIG. 19 is a diagram (part 3) illustrating an outline of substream identification in the MB3240 decoding device according to the second embodiment of the present invention.
FIG. 20 is a diagram (part 4) illustrating an overview of substream identification in the MB3240 decoding device according to the second embodiment of this invention.
FIG. 21 is a diagram illustrating an outline of an MB6480 coding apparatus according to a second embodiment of the present invention.
FIG. 22 is a configuration diagram of a demultiplexing unit of the MB6480 decoding device according to the second embodiment of the present invention.
FIG. 23 is a diagram illustrating an outline of an MB1620 encoding apparatus including an 8B / 10B encoder according to a third embodiment of the present invention and an 8B / 10B encoder with a part changed.
FIG. 24 is a diagram illustrating a relationship between a code word bit string of an 8B / 10B code output and a partially modified 8B / 10B code output and a disparity value according to the third embodiment of this invention.
FIG. 25 is a conceptual diagram of a conventional MB encoding device.
FIG. 26 is a diagram showing an MB34BUDA stack.
FIG. 27 is a diagram showing an MB810BUDA stack.
[Explanation of symbols]
4 Demultiplexer
5 Decoder
6 Decoder
7 Output sub-block
8 Output sub-block
11 Serial data stream
12 Separation means
13,14 Input data substream
15, 16 encoding means
19 Multiplexing means
21 Serial Data Stream
22 Separator
25,26 encoder
27 First output sub-block
28 Second output sub-block
29 Phaser
32 separator
35, 36 encoder
39 Multiplexer
50,60 encoder
71-74 encoder
81-84 Phase shifter
109-112 output sub-block
117-120 output sub-block
140, 150, 160, 190 demultiplexer
210, 220, 230 multiplexer
309-316 encoder
333-336 Multiplexer
341, 342 Multiplexer
345 Multiplexer
409-412 Demultiplexer
417, 418, 421 Demultiplexer

Claims (12)

An encoding device for an MB code that can be decoded in a theoretical minimum band of DC balance,
Fixed length input data block M bits (M is a natural number), m _k bits in length, respectively _{(m k} is a natural number, k = 1,2,3, ..., N , N is a positive even number) N number of Separating means for separating each into input sub-blocks,
RDS displacement (DSV: Digital Sum Variation) is m _k B / nB code conversion rule which is limited to a finite value (n is a natural _{number, m k <n, k =} 1,2,3, ..., N) the N Encoding means for respectively generating n-bit output sub-blocks by applying to each of the input sub-blocks;
Multiplexing means for bit-multiplexing the N output sub-blocks output from the encoding means. Before Symbol separation means,
The encoding apparatus according to claim 1, wherein the M-bit fixed-length input data block is divided into N input data sub-blocks each having a length of m (m is a natural number). An encoding device for an MB code that can be decoded in a theoretical minimum band of DC balance,
M _k bits in length, respectively (m _k is a natural number, k = 1, 2, 3, ..., N) for N fixed length input data sub-block is, the digital sum displacement is limited to a finite value that m _k B / nB code conversion rule (n is a natural _{number, m k <n, k =} 1,2,3, ..., n) by applying the respective encoded to generate n-bit output sub-block, respectively Means,
Multiplexing means for bit-multiplexing the N output sub-blocks output from the encoding means. 4. The encoding apparatus according to claim 3, wherein each of the N input data sub-blocks has a length of m (m is a natural number). The encoding means,
4. The method according to claim 1, wherein the m _k B / nB code conversion rule (n is a natural number, and m _k <n, k = 1, 2, 3,..., N) uses a minimum number of states. Encoding device. The encoding means,
5. The encoding apparatus according to claim 2, wherein the mB / nB code conversion rule (n is a natural number, m <n) uses a minimum number of states. The encoding means,
The encoding device according to claim 6 , wherein m = 8 in the mB / nB code conversion rule . The multiplexing means,
8. The encoding device according to claim 1, wherein a phase difference is provided between at least two output sub-blocks. The encoding means,
N = 2,
As the 8B / 10B code conversion rule for each input sub-block, the number of states is 2, the 5V / 6B code conversion rule in which the DSV is 6, the number of states is 2, and the DSV is 4. Means for employing a code conversion rule with a maximum running length of 5 applying the 3B / 4B code conversion rule in this order,
The multiplexing means,
9. The encoding apparatus according to claim 8, further comprising means for setting the phase difference between the first output sub-block and the second output sub-block, which is the output of the encoding means, to 3 bits or 6 bits. The multiplexing means,
N = 2 ^p (p is a natural number, p ≦ [n / 2], [x] represents the largest integer not exceeding x), and [n] of two different natural numbers whose sum is n−1 / P] different p-groups are selected from the (P, n-1-P) pairs (P is a non-negative integer, P = 0,1,2,3, ..., [n / 2] -1) When one of the non-negative integers included in each set is defined as Δ _i (i is a natural number, i = 1, 2, 3,..., P), the first output of the encoding means the phase difference between the sub-block and the second output sub-block and delta _p, the ⁽² i + 2j-1) output the output sub-block (j is a natural number of sub-blocks and the ^{(2 i + 2j), i} = 1,2 , 3, ..., (p- 1), j = 1,2,3, ..., 2 p-1) and the encoding apparatus according to claim 8, further comprising means for the phase difference and delta _i bits. The encoding means,
N = 4, the number of states is 2 as the 8B / 10B code conversion rule for each input sub-block, and the 5B / 6B code conversion rule with the DSV of 6 and the number of states are 2, Applying a 3B / 4B code conversion rule in which the DSV is 4 in this order and adopting a code conversion rule in which the maximum running length is 5;
The multiplexing means,
The phase difference between the first output sub-block and the second output sub-block which is the output of the encoding means is 4 bits, and the phase difference between the third output sub-block and the fourth output sub-block is 3 bits 11. The encoding apparatus according to claim 10, further comprising: means for setting a phase difference between the first output sub-block and the third output sub-block to 0 bits. The encoding means,
N = 2, the number of states is 2 as the 8 B / 10 B code conversion rule for one input sub-block, and the 5B / 6B code conversion rule in which the DSV is 6; Yes, the 3B / 4B code conversion rule in which the DSV is 4 is applied in this order, and the number of states is 2 and the DSV is 4 as the 8B / 10B code conversion rule for other input sub-blocks. The encoding device according to claim 7 , wherein the 3B / 4B code conversion rule and the number of states are 2, and the 5B / 6B code conversion rule in which the DSV is 6 is applied in this order.

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