JP3836697B2

JP3836697B2 - 半導体素子

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Publication number: JP3836697B2
Application number: JP2001267299A
Authority: JP
Inventors: 裕二堀; 智彦柴田; 光浩田中; 修小田
Original assignee: NGK Insulators Ltd
Current assignee: NGK Insulators Ltd
Priority date: 2000-12-07
Filing date: 2001-09-04
Publication date: 2006-10-25
Anticipated expiration: 2021-09-04
Also published as: US20030151065A1; EP1213767A3; US6707076B2; US20040079964A1; US6583468B2; US20020113249A1; US6781164B2; JP2003045899A; EP1213767A2

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体素子に関し、詳しくは電界効果トランジスタ（ＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、及びへテロ接合バイポーラトランジスタ（ＨＢＴ）などとして好適に使用することのできる半導体素子に関する。
【０００２】
【従来の技術】
近年、携帯電話や光通信などが発展する中で、高周波特性に優れ、低消費電力型で高出力の電子デバイスに対する需要が急速に増大している。このような用途としては、従来、ＳｉデバイスやＧａＡｓデバイスが用いられてきた。しかし、携帯電話の高性能化や光通信の高速化に伴い、より良い高周波特性で高出力の電子デバイスが望まれている。
【０００３】
このため、ＧａＡｓ系のＨＥＭＴやシュードモルフイックＨＥＭＴ、ＧａＡｓ系のＨＢＴなどが実用化されている。また、さらに高性能な電子デバイスとして、ＩｎＰ系のＨＥＭＴやＨＢＴなどの電子デバイスが盛んに研究開発されている。
【０００４】
しかし、これらのより高性能の電子デバイスの製造にあっては、電子デバイス作製のためのエピタキシャル成長させた半導体層の構造がより複雑になり、またデバイスプロセスもより微細化し、製造コストが高くなるとともに、半導体層を構成する材料系もより高価になるため、これらの材料系にとって代わる新しい材料系が望まれていた。
【０００５】
このような新しい材料としてＧａＮを用いた電子デバイスが最近注目されている。ＧａＮはバンドギャップが３．３９ｅＶと大きいため、Ｓｉ、ＧａＡｓに比べて絶縁破壊電圧が約一桁大きく、電子飽和ドリフト速度が大きいため、Ｓｉ、ＧａＡｓに比べて電子デバイスとしての性能指数が優れており、高温動作デバイス、高出力デバイス、高周波デバイスとして、エンジン制御、電力変換、移動体通信などの分野で有望視されている。
【０００６】
特に、Khanら（Appl．Phys．Lett.,63（1993），1214）がＡｌＧａＮ／ＧａＮ系のＨＥＭＴ構造の電子デバイスを実現して以来、世界中で開発が進められている。これらのＧａＮ系の電子デバイスは従来、サファイア基板の上に所定の半導体層をエピタキシャル成長させて作製していた。
【０００７】
しかしながら、ＧａＮ系とサファイア基板とは格子不整合が大きいため、格子不整合に伴いエピタキシャル成長させた半導体層と基板の間で発生した転位が前記半導体層中に伝播する。この結果、前記半導体層中には１０^１０／ｃｍ^２台の高密度の転位が存在し、十分な電気的特性が得られないため、電子デバイスの性能向上にも限界があった。
【０００８】
【発明が解決しようとする課題】
このように良質の膜が得られないために、電子デバイスを構成するエピタキシャル成長させた半導体層と基板の間に種々のバッファ層を介したり、前記半導体層とできるだけ格子整合するＳｉＣ、ＧａＮおよび各種酸化物を基板として用いたりする方法が試みられているが、前記半導体層中の転位密度を低減するには未だ十分ではない。
【０００９】
また、ＳｉＯ_２などのストライプのマスクを基板上に作製して、半導体層／基板界面で発生したミスフィット転位が、前記マスク上の、横方向にエピタキシャル成長した半導体層部分に伝播することを防止して、前記マスク上において低転位密度の半導体エピタキシャル膜を作製することが試みられている。
【００１０】
しかしながら、この方法は、プロセスが複雑であり、製造コストが高くなるほか、厚いＧａＮ系の膜を成長させるため、基板が反ってしまい、実際、デバイスプロセスに使用すると大半の基板が割れてしまうという決定的な問題点があり、実用化を妨げている。
【００１１】
本発明は、上記のようなＡｌ、Ｇａ、Ｉｎの少なくとも一つを含む窒化物半導体からなる、エピタキシャル成長させた半導体層中の転位密度を低減し、ＦＥＴやＨＥＭＴなどの実用デバイスとして使用することのできる、前記窒化物半導体からなる半導体素子を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成すべく、本発明の半導体素子（第１の半導体素子）は、サファイア単結晶基板と、このサファイア単結晶基板上にエピタキシャル成長された、第１の窒化物半導体としてのＡｌＮ下地層と、この下地層上にエピタキシャル成長されたＧａ及びＩｎの少なくとも一つを含む第２の窒化物半導体からなる導電層とを具え、
前記導電層は、転位密度が１０^１０／ｃｍ^２以下１０^８／ｃｍ^２以上であるとともに、（００２）面におけるＸ線ロッキングカーブにおける半値幅が１５０秒以下であり、
前記ＡｌＮ下地層は、ＭＯＣＶＤ法により１１００℃〜１２５０℃の温度で形成され、前記導電層の転位密度より大きく１０^１１／ｃｍ^２以下の転位密度を有するとともに、（００２）面におけるＸ線ロッキングカーブにおける半値幅が９０秒以下であり、
前記基板の主面が表面窒化処理されてなることを特徴とする。
【００１３】
また、本発明の半導体素子（第２の半導体素子）は、サファイア単結晶基板と、このサファイア単結晶基板上にエピタキシャル成長された、第１の窒化物半導体としてのＡｌＮ下地層と、この下地層上にエピタキシャル成長された、第２の窒化物半導体としてのＧａＮキャリア移動層と、このキャリア移動層上にエピタキシャル成長された前記第２の窒化物半導体よりもバンドギャップの大きい、Ａｌ、Ｇａ、及びＩｎの少なくとも一つを含む第３の窒化物半導体からなるキャリア供給層とを実質的に具え、
前記キャリア移動層は、転位密度が１０^１０／ｃｍ^２以下１０^８／ｃｍ^２以上であるとともに、（００２）面におけるＸ線ロッキングカーブにおける半値幅が１５０秒以下であり、
前記ＡｌＮ下地層は、ＭＯＣＶＤ法により１１００℃〜１２５０℃の温度で形成され、前記キャリア移動層の転位密度より大きく１０^１１／ｃｍ^２以下の転位密度を有するとともに、（００２）面におけるＸ線ロッキングカーブにおける半値幅が９０秒以下であり、
前記基板の主面が表面窒化処理されてなることを特徴とする。
【００１４】
さらに、本発明の半導体素子（第３の半導体素子）は、サファイア単結晶基板と、このサファイア単結晶基板上にエピタキシャル成長された、第１の窒化物半導体としてのＡｌＮ下地層と、この下地層上にエピタキシャル成長された、第２の窒化物半導体としてのＧａＮからなる第１の導電型の第１の導電層と、この第１の導電層上にエピタキシャル成長された、第３の窒化物半導体としてのＧａＮからなる、前記第１の導電型の第２の導電層と、この第２の導電層上にエピタキシャル成長された、第４の窒化物半導体としてのＧａＮからなる、前記第１の導電型と反対の第２の導電型の第３の導電層と、この第３の導電層上にエピタキシャル成長された、第５の窒化物半導体としてのＡｌＧａＮからなる、前記第１の導電型の第４の導電層とを実質的に具え、
前記第１の導電層は、転位密度が１０^１０／ｃｍ^２以下１０^８／ｃｍ^２以上であるとともに、（００２）面におけるＸ線ロッキングカーブにおける半値幅が１５０秒以下であり、
前記第２の導電層は、転位密度が１０^１０／ｃｍ^２以下１０^８／ｃｍ^２以上であるとともに、（００２）面におけるＸ線ロッキングカーブにおける半値幅が１５０秒以下であり、
前記第３の導電層は、転位密度が１０^１０／ｃｍ^２以下１０^８／ｃｍ^２以上であるとともに、（００２）面におけるＸ線ロッキングカーブにおける半値幅が１５０秒以下であり、
前記第４の導電層は、転位密度が１０^１０／ｃｍ^２以下１０^８／ｃｍ^２以上であるとともに、（００２）面におけるＸ線ロッキングカーブにおける半値幅が１５０秒以下であり、
前記ＡｌＮ下地層は、ＭＯＣＶＤ法により１１００℃〜１２５０℃の温度で形成され、前記第１の導電層の転位密度より大きく１０^１１／ｃｍ^２以下の転位密度を有するとともに、（００２）面におけるＸ線ロッキングカーブにおける半値幅が９０秒以下であり、
前記基板の主面が表面窒化処理されてなることを特徴とする。
【００１５】
本発明者らは、長年、サファイア基板上にＡｌＮ膜をエピタキシャル成長させる研究を行っていた。この研究の過程で、発明者らは、特定の成長条件でサファイア基板上にＡｌＮ膜をエピタキシャル成長させると、ＡｌＮ膜と基板との間に生じる格子定数差に起因して、ＡｌＮ膜／基板界面に発生したミスフィット転位が界面で絡まり、エピタキシャル膜中に伝播しなくなることを見出した。
【００１６】
したがって、エピタキシャル成長させたＡｌＮ膜中の転位密度を著しく低減できるとともに、結晶性をも向上させることができ、上述したＧａＮ系／基板界面ではこれまで認められなかった、驚くべき現象を見出した。上記のようにして作製したＡｌＮ膜は、転位密度が１０^１１／ｃｍ^２以下であって、Ｘ線ロッキングカーブにおける半値幅が９０秒以下である優れた結晶性を有する。
【００１７】
さらに驚くべきことに、上記のＡｌＮ膜上にＧａＮ膜を成膜すると、前記ＡｌＮ膜と前記ＧａＮ膜との間に生じる格子定数差に起因して、前記ＡｌＮ膜内の転位がＡｌＮ膜／ＧａＮ膜界面で絡まり、前記ＧａＮ膜中に伝播しなくなることを見出した。このようにして作製したＧａＮ膜は、転位密度が１０^１０／ｃｍ^２以下であって、Ｘ線ロッキングカーブにおける半値幅は１５０秒以下の優れた結晶性を有する。
【００１８】
このため、上記のようなＡｌＮ膜を下地層として用い、この下地層上に導電層を構成する窒化物半導体層をエピタキシャル成長させることにより、前記導電層は前記下地層の高結晶性を引き継いで前記下地層と同様の高結晶性を示すようになるだけでなく、転位密度も低減される。したがって、前記導電層はキャリア移動度などの電気的特性において良好な値を示すようになる。
【００１９】
本発明の半導体素子は、上記のような長年の研究によってなされたものであり、元来有望視されていた、Ａｌ、Ｇａ、及びＩｎの少なくとも一つを含む窒化物半導体から構成される半導体素子として、ＦＥＴ、ＨＥＭＴ及びＨＢＴなどの実用デバイスに好適に使用することができる。
【００２０】
なお、上述したように、基板上にＳｉＯ_２などのマスクを作製し、このマスク上に上記窒化物半導体をエピタキシャル成長させた場合においても、この部分において低転位密度のエピタキシャル膜を成長することができ、結果的に本発明の半導体素子に近似した下地層及び導電層を有する半導体素子を作製することができる。しかしながら、このようにして作製した半導体素子中には、ＳｉＯ_２マスクなどが残留する。
【００２１】
このような観点より、本発明でいう「実質的に具える」とは、このような半導体素子として不必要な構成要素を含まないことを示すために用いているものである。したがって、このような残留物を含まない本発明の第１の半導体素子、第２の半導体素子及び第３の半導体素子は、上記のようにして形成した残留マスクを含む半導体素子とは異なる。
【００２２】
なお、第１の半導体素子は、ＦＥＴなどの実用デバイスの好適に用いることができ、第２の半導体素子は、ＨＥＭＴなどの実用デバイスに好適に用いることができる。さらに、第３の半導体素子は、ＨＢＴなどの実用デバイスに好適に用いることができる。
【００２３】
【発明の実施の形態】
以下、本発明を発明の実施の形態に即して詳細に説明する。
図１は、本発明の半導体素子（第１の半導体素子）を用いたＦＥＴの一例を示す断面図である。
図１に示すＦＥＴ１０は、基板１と、この基板１上にエピタキシャル成長された第１の窒化物半導体としてＡｌＮからなる下地層２と、この下地層２上にエピタキシャル成長された第２の窒化物半導体としてｎ−ＧａＮからなる導電層３とを含む。さらに、導電層３上において、例えば、Ｔｉ／ＡｌＰｔ／Ａｕの多層構造からなるオーミックコンタクト特性を有するソース電極７及びドレイン電極８が形成されるとともに、例えば、Ｎｉ／Ｐｔ／Ａｕの多層構造からなるショットキーコンタクト特性を有するゲート電極９が形成されている。
【００２４】
図１に示すＦＥＴ１０において、下地層２を構成するＡｌＮは転位密度が１０^１１／ｃｍ^２以下であることが必要であり、さらには１０^１０／ｃｍ^２以下であることが好ましい。これによって、図１に示すＦＥＴ１０の導電層３中の転位密度を１０^１０／ｃｍ^２以下、好ましくは１０^９／ｃｍ^２以下まで低減させることができ、キャリア移動度などの電気的特性を良好な状態にすることができる。
【００２５】
また、転位密度は少ないほど好ましく、現状においては１０^８／ｃｍ^２まで低減することができる。
【００２６】
また、下地層２を構成するＡｌＮの結晶性は（００２）面におけるＸ線ロッキングカーブにおける半値幅が９０秒以下であることが必要であり、さらには５０秒以下であることが好ましい。これによって、導電層３も下地層２の結晶性を引き継ぎ、上記同様にＸ線ロッキングカーブにおける半値幅で１５０秒以下、好ましくは１００秒以下の結晶性を示すようになる。
【００２７】
したがって、導電層３は低転位密度であるとともに、高い結晶性を有し、高品質な状態に形成することができるため、極めて高い移動度を有する。
【００２８】
上記のようなＡｌＮは、例えば、トリメチルアルミニウム（ＴＭＡ）及びアンモニア（ＮＨ_３）を供給原料として用いることにより、ＭＯＣＶＤ法によって１１００℃以上、好ましくは１２００℃以上に加熱することによって形成することができる。
【００２９】
従来の半導体素子における下地層は、Ａｌを含まないＧａＮから構成されており、その形成温度は１０００℃以上、１１００℃未満である。これに対して、本発明の半導体素子における下地層は、少なくともＡｌを含む窒化物半導体から構成されている。そして、この窒化物半導体中のＡｌ含有量は、５０原子％以上であることが好ましく、さらには上述したようにＡｌＮであることが好ましい。
【００３０】
また、下地層の形成温度は、上述したように１１００℃以上であり、上述した従来の半導体素子における下地層の形成温度と比較して極めて高い。すなわち、ＭＯＣＶＤ法において従来と全く異なる条件を採用することによって、本発明の条件を満足する下地層を形成することができる。なお、本願発明における「形成温度」とは、前記下地層を形成する際の基板の温度である。
【００３１】
また、下地層の形成温度の上限は１２５０℃である。これによって、下地層を構成する窒化物半導体の材料組成などに依存した表面の荒れ、さらには下地層内における組成成分の拡散を効果的に抑制することができる。これによって、前記下地層を構成する窒化物半導体の材料組成によらずに、前記下地層の結晶性を良好な状態に保持することが可能となるとともに、表面の荒れに起因する導電層の結晶性の劣化を効果的に防止することができる。
【００３２】
なお、結晶性向上の観点から、下地層２の膜厚は大きいほど好ましいが、膜厚が大きくなり過ぎるとクラックの発生や剥離などが生じる。したがって、下地層２の膜厚は０．５μｍ以上であることが好ましく、さらには１μｍ〜３μｍであることが好ましい。
【００３３】
基板１は、サファイア単結晶から構成する。
【００３４】
サファイア単結晶基板を用いる場合、下地層２を形成すべき主面に対して表面窒化処理を施すことが好ましい。前記表面窒化処理は、前記サファイア単結晶基板をアンモニアなどの窒素含有雰囲気中に配置し、所定時間加熱することによって実施する。そして、窒素濃度や窒化温度、窒化時間を適宜に制御することによって、前記主面に形成される窒化層の厚さを制御する。
【００３５】
このようにして表面窒化層が形成されたサファイア単結晶基板を用いれば、その主面上に直接的に形成される下地層２の結晶性をさらに向上させることができる。さらに、より厚く、例えば上述した好ましい厚さの上限値である３μｍまで、特別な成膜条件を設定することなく、クラックの発生や剥離を生じることなく簡易に厚くすることができる。したがって、導電層３のさらなる高結晶化を図ることができ、それらの層中の転位量をさらに低減することができる。
【００３６】
また、この場合において、下地層２を形成する際の温度を、上記好ましい温度範囲において１２００℃以下、あるいは１１５０℃程度まで低減しても、その結晶性を十分に高く維持することができ、例えば、１０^１０／ｃｍ^２以下の転位密度を簡易に実現することができる。
【００３７】
さらに、上述した表面窒化層上に下地層２を形成することにより、その厚さを大きくしても剥離やクラックが発生しにくくなる。このため、成膜条件などに依存することなく、例えば上述したような３μｍ程度まで簡易に厚く形成することができる。したがって、下地層２の、表面窒化層に起因した結晶性の向上と、厚さ増大による結晶性の向上との相乗効果によって、その結晶性はさらに向上し、転位密度をより低減させることができる。
【００３８】
前記表面窒化層は、比較的に薄く、例えば１ｎｍ以下に形成する、又は比較的厚く、例えば、前記主面から１ｎｍの深さにおける窒素含有量が２原子％以上となるように厚く形成することが好ましい。
【００４１】
また、本発明の半導体素子は、上述したようなＳｉＯ_２マスクなどを用いていないため、その反りを大幅に低減することができる。具体的には、２インチ（≒５ｃｍ）の基板を用いた場合、その全体の反りは１００μｍ以下、さらには５０μｍ以下まで低減することができる。
【００４２】
図２は、本発明の半導体素子（第２の半導体素子）を用いたＨＥＭＴの一例を示す断面図である。なお、図１に示すＦＥＴ１０と同様の部分については、同じ数字を用いて示している。
【００４３】
図２に示すＨＥＭＴ２０は、基本的に導電層の代わりにｉ−ＧａＮ層からなるキャリア移動層３を有し、このキャリア移動層３上に第３の窒化物半導体としてｎ−ＡｌＧａＮからなるキャリア供給層４を有している点で、図１に示すＦＥＴ１０と異なっている。したがって、下地層に要求される特性は上記と同様であり、下地層自体も上記同様にして形成することができる。なお、この場合において、キャリア供給層４からキャリア移動層３に供給されたキャリアは、キャリア移動層３の、キャリア供給層４に隣接した表面層部分を移動する。
【００４５】
さらに、図２に示すＨＥＭＴを構成する半導体素子についても、ＳｉＯ_２マスクなどを用いていないため、２インチ（≒５ｃｍ）の基板を用いた場合、反りの大きさを１００μｍ以下、さらには５０μｍ以下まで低減することができる。
【００４６】
図３は、本発明の半導体素子（第３の半導体素子）を用いたＨＢＴの一例を示す断面図である。なお、図１に示すＦＥＴ１０と同様の部分については、同じ数字を用いて示している。
【００４７】
図３に示すＨＢＴ３０は、基板１上に、この基板１上にエピタキシャル成長された第１の窒化物半導体としてＡｌＮからなる下地層２と、この下地層２上にエピタキシャル成長された、第２の窒化物半導体としてｎ−ＧａＮからなる第１の導電型の第１の導電層１３とを含む。
【００４８】
さらに、第１の導電層１３上にエピタキシャル成長された第３の窒化物半導体として、同じくｎ−ＧａＮからなる第１の導電型の第２の導電層１４と、この第２の導電層１４上にエピタキシャル成長された第４の窒化物半導体として、ｐ^＋−ＧａＮの第２の導電型の第３の導電層１５とを含む。また、この第３の導電層１５上にエピタキシャル成長された第５の窒化物半導体として、ｎ^＋−ＡｌＧａＮの第１の導電型の第４の導電層１６を含んでいる。したがって、図３に示すＨＢＴ３０は、ｎｐｎ型接合の半導体素子から構成されている。
【００４９】
また、第１の導電層１３の露出した表面には、Ｔｉ／Ａｌ／Ｐｔ／Ａｕからなるコレクタ電極１８が形成されており、第３の導電層１５の露出した表面にはＮｉ／Ｐｔ／Ａｕからなるベース電極１７が形成されている。そして、第４の導電層１６上には、同じくＴｉ／Ａｌ／Ｐｔ／Ａｕからなるエミッタ電極１９が形成されている。
【００５０】
この場合においても、下地層に要求される特性は上記と同様であり、下地層自体も上記同様にして形成することができる。そして、このような下地層を有することにより、第１〜第４の導電層も転位密度が１０^１０／ｃｍ^２以下、好ましくは１０^９／ｃｍ^２以下で、（００２）面におけるＸ線ロッキングカーブにおける半値幅が９０秒以下、好ましくは５０秒以下の結晶性を有し、高品質化される。したがって、キャリア移動度などの電気的特性が良好となる。
【００５２】
さらに、図３に示すＨＢＴを構成する半導体素子についても、ＳｉＯ_２マスクなどを用いていないため、２インチ（≒５ｃｍ）の基板を用いた場合、反りの大きさを１００μｍ以下、さらには５０μｍ以下まで低減することができる。
【００５３】
なお、本発明における窒化物半導体は、Ａｌ、Ｇａ、及びＩｎの少なくとも一つを含むことが必要であるが、必要に応じてＧｅ、Ｓｉ、Ｍｇ、Ｚｎ、Ｂｅ、Ｐ、及びＢなどの添加元素を含有することもできる。さらに、意識的に添加した元素に限らず、成膜条件などに依存して必然的に取り込まれる微量元素、並びに原料、反応管材質に含まれる微量不純物を含むこともできる。
【００５４】
また、図１に示すような本発明の半導体発光素子は、下地層及び導電層について上述した要件を満足する限りにおいて、通常の方法にしたがって製造することができる。
【００５５】
【実施例】
（実施例１）
２インチ径の厚さ４３０μｍのサファイア基板をＨ₂ＳＯ₄＋Ｈ₂Ｏ₂で前処理した後、ＭＯＣＶＤ装置の中に設置した。ＭＯＣＶＤ装置には、ガス系としてＮＨ₃系、ＴＭＡ、ＴＭＧ、ＳｉＨ₄が取り付けてある。Ｈ₂を流速１ｍ／ｓｅｃで流しながら、基板を１２００℃まで昇温した。その後、ＮＨ_３ガスを水素キャリアガスとともに５分間流し、前記基板の主面を窒化させた。なお、ＥＳＣＡによる分析の結果、この表面窒化処理によって、前記主面には窒化層が形成されており、前記主面から深さ１ｎｍにおける窒素含有量が７原子％であることが判明した。
【００５６】
次いで、ＴＭＡ及びＮＨ₃を合計して流速１０ｍ／ｓｅｃで流して、下地層としてのＡｌＮ層を厚さ１μｍまでエピタキシャル成長させた。このＡｌＮ層の転位密度は８×１０^９／ｃｍ^２であり、（００２）面におけるＸ線回折ロッキングカーブの半値幅は９０秒であり、良質のＡｌＮ層であることがわかった。さらに、表面平坦性を確認したところ、５μｍ範囲におけるＲａが２Åであり、極めて平坦な表面を有することが判明した。
【００５７】
次いで、ＴＭＧ、ＮＨ_３、及びＳｉＨ_４を合計して流速１ｍ／ｓｅｃで流して、導電層としてのＳｉをドープしたｎ−ＧａＮ層を厚さ１０μｍにエピタキシャル成長させた。このｎ−ＧａＮ層の転位密度は２×１０^８／ｃｍ^２であり、（００２）面におけるＸ線ロッキングカーブの半値幅は１２０秒であった。また、キャリア濃度は８×１０^１６／ｃｍ^３であり、室温における移動度は８００ｃｍ^２／Ｖ・ｓｅｃであった。
【００５８】
成長終了後、ｎ−ＧａＮ層表面にＴｉ／Ａｌ／Ｐｔ／Ａｕからなるソース／ドレイン電極を形成するともに、Ｎｉ／Ｐｔ／Ａｕからなるゲート電極を形成した。なお、ゲート長及びゲート幅は、それぞれ０．５μｍ及び７０μｍとなるようにした。
【００５９】
得られたＦＥＴの高周波特性を評価したところ、カットオフ周波数ｆｔ＝３０ＧＨｚなる特性が得られ、優れた高周波特性を有することが判明した。
【００６０】
（実施例２）
実施例１と同様にして、サファイア基板の表面窒化処理を実施した後、転位密度８×１０^９／ｃｍ^２、（００２）面におけるＸ線ロッキングカーブにおける半値幅９０秒の、下地層としてのＡｌＮ層をエピタキシャル成長させた後、転位密度２×１０^８／ｃｍ^２、（００２）面におけるＸ線ロッキングカーブの半値幅１２０秒の、キャリア移動層としてのｉ−ＧａＮ層をエピタキシャル成長させた。
【００６１】
次いで、ＴＭＡ、ＴＭＧ、及びＮＨ_３を合計して流速３ｍ／ｓｅｃで流しながら、キャリア供給層としてのｎ−ＡｌＧａＮ層をｉ−ＧａＮ層上にエピタキシャル成長させた。
【００６２】
成長終了後、ｎ−ＡｌＧａＮ層表面にＴｉ／Ａｌ／Ｐｔ／Ａｕからなるソース／ドレイン電極を形成するともに、Ｎｉ／Ｐｔ／Ａｕからなるゲート電極を形成した。なお、ゲート長及びゲート幅は、それぞれ０．５μｍ及び７０μｍとなるようにした。
【００６３】
また、得られたＨＥＭＴの室温における移動度を測定したところ、２０００ｃｍ^２／Ｖ・ｓｅｃであることが判明した。また、高周波特性を評価したところ、カットオフ周波数ｆｔ＝６０ＧＨｚなる特性が得られ、優れた高周波特性を有することが判明した。
【００６４】
以上、実施例１及び２より、本発明の半導体素子から構成されるＦＥＴ及びＨＥＭＴは、キャリア濃度及び移動度などにおいて優れた電気的特性を示すとともに、この電気的特性に基づいて優れた高周波特性を示すことが分かる。すなわち、本発明によれば、ＦＥＴ及びＨＥＭＴの実用デバイスとして使用することのできる、Ａｌ及びＧａの少なくとも一つを含む窒化物半導体からなる、半導体素子を提供することができる。
【００６５】
以上、具体例を挙げながら、本発明を発明の実施の形態に即して詳細に説明してきたが、本発明は上記内容に限定されるものではなく、各層の厚さ、組成、及びキャリア濃度などについては、本発明の範疇を逸脱しない限りにおいてあらゆる変形や変更が可能である。
【００６６】
また、積層構造においても、図２示すＨＥＭＴのキャリア移動層３とキャリア供給層４との間に、Ｓｉの拡散を防止するためのスペーサー層としてのｉ−ＡｌＧａＮ層を挿入することもできる。また、キャリア供給層４上に電極のコンタクト抵抗を低減するための、コンタクト層としてのｎ−ＧａＮ層などを積層することもできる。さらには、キャリア供給層４とコンタクト層との間にＳｉの拡散を防止すべくバリア層を挿入することもできる。
【００６７】
さらに、図３に示すＨＢＴにおいては、ｎｐｎ型接合の半導体素子から構成されているが、各窒化物半導体層の導電型を入れ替えて、ｐｎｐ型接合の半導体素子から構成することもできる。また、下地層２上の各層の結晶性をさらに向上させる目的で、下地層２と導電層１３との間などにおいて、温度、流量、圧力、原料供給量、及び添加ガスなどの成膜条件を変化させて、バッファ層やひずみ超格子などの多層積層膜を挿入することもできる。
【００６８】
【発明の効果】
以上説明したように、本発明の半導体素子は、低転位密度及び高結晶性の下地層に起因した高品質の導電層を有するため、移動度などの電気的特性において優れ、実用デバイスとして使用することのできるＡｌ、Ｇａ、及びＩｎの少なくとも一つを含む半導体窒化物からなる半導体素子を提供することができる。
【図面の簡単な説明】
【図１】本発明の半導体素子を用いたＦＥＴの一例を示す断面図である。
【図２】本発明の半導体素子を用いたＨＥＭＴの一例を示す断面図である。
【図３】本発明の半導体素子を用いたＨＢＴの一例を示す断面図である。
【符号の説明】
１基板、２下地層、３導電層（キャリア移動層）、４キャリア供給層、７ソース電極、８，１８ドレイン電極、９ゲート電極、１３第１の導電層、１４第２の導電層、１５第３の導電層、１６第４の導電層、１０ＦＥＴ、１７ベース電極、１８コレクタ電極、１９エミッタ電極、２０ＨＥＭＴ、３０ＨＢＴ

Claims

サファイア単結晶基板と、このサファイア単結晶基板上にエピタキシャル成長された、第１の窒化物半導体としてのＡｌＮ下地層と、この下地層上にエピタキシャル成長されたＧａ及びＩｎの少なくとも一つを含む第２の窒化物半導体からなる導電層とを具え、
前記導電層は、転位密度が１０^１０／ｃｍ^２以下１０^８／ｃｍ^２以上であるとともに、（００２）面におけるＸ線ロッキングカーブにおける半値幅が１５０秒以下であり、
前記ＡｌＮ下地層は、ＭＯＣＶＤ法により１１００℃〜１２５０℃の温度で形成され、前記導電層の転位密度より大きく１０^１１／ｃｍ^２以下の転位密度を有するとともに、（００２）面におけるＸ線ロッキングカーブにおける半値幅が９０秒以下であり、
前記基板の主面が表面窒化処理されてなることを特徴とする、半導体素子。
前記半導体素子の反りが、５ｃｍ当たり１００μｍ以下であることを特徴とする、請求項１に記載の半導体素子。
請求項１又は２に記載の半導体素子と、この半導体素子上においてソース／ドレイン電極、及びゲート電極とを具えることを特徴とする、電界効果トランジスタ。
サファイア単結晶基板と、このサファイア単結晶基板上にエピタキシャル成長された、第１の窒化物半導体としてのＡｌＮ下地層と、この下地層上にエピタキシャル成長された、第２の窒化物半導体としてのＧａＮキャリア移動層と、このキャリア移動層上にエピタキシャル成長された前記第２の窒化物半導体よりもバンドギャップの大きい、Ａｌ、Ｇａ、及びＩｎの少なくとも一つを含む第３の窒化物半導体からなるキャリア供給層とを実質的に具え、
前記キャリア移動層は、転位密度が１０^１０／ｃｍ^２以下１０^８／ｃｍ^２以上であるとともに、（００２）面におけるＸ線ロッキングカーブにおける半値幅が１５０秒以下であり、
前記ＡｌＮ下地層は、ＭＯＣＶＤ法により１１００℃〜１２５０℃の温度で形成され、前記キャリア移動層の転位密度より大きく１０^１１／ｃｍ^２以下の転位密度を有するとともに、（００２）面におけるＸ線ロッキングカーブにおける半値幅が９０秒以下であり、
前記基板の主面が表面窒化処理されてなることを特徴とする、半導体素子。
前記半導体素子の反りが、５ｃｍ当たり１００μｍ以下であることを特徴とする、請求項４に記載の半導体素子。
請求項４又は５に記載の半導体素子と、この半導体素子上においてソース／ドレイン電極、及びゲート電極とを具えることを特徴とする、高電子移動度トランジスタ。
サファイア単結晶基板と、このサファイア単結晶基板上にエピタキシャル成長された、第１の窒化物半導体としてのＡｌＮ下地層と、この下地層上にエピタキシャル成長された、第２の窒化物半導体としてのＧａＮからなる第１の導電型の第１の導電層と、この第１の導電層上にエピタキシャル成長された、第３の窒化物半導体としてのＧａＮからなる、前記第１の導電型の第２の導電層と、この第２の導電層上にエピタキシャル成長された、第４の窒化物半導体としてのＧａＮからなる、前記第１の導電型と反対の第２の導電型の第３の導電層と、この第３の導電層上にエピタキシャル成長された、第５の窒化物半導体としてのＡｌＧａＮからなる、前記第１の導電型の第４の導電層とを実質的に具え、
前記第１の導電層は、転位密度が１０^１０／ｃｍ^２以下１０^８／ｃｍ^２以上であるとともに、（００２）面におけるＸ線ロッキングカーブにおける半値幅が１５０秒以下であり、
前記第２の導電層は、転位密度が１０^１０／ｃｍ^２以下１０^８／ｃｍ^２以上であるとともに、（００２）面におけるＸ線ロッキングカーブにおける半値幅が１５０秒以下であり、
前記第３の導電層は、転位密度が１０^１０／ｃｍ^２以下１０^８／ｃｍ^２以上であるとともに、（００２）面におけるＸ線ロッキングカーブにおける半値幅が１５０秒以下であり、
前記第４の導電層は、転位密度が１０^１０／ｃｍ^２以下１０^８／ｃｍ^２以上であるとともに、（００２）面におけるＸ線ロッキングカーブにおける半値幅が１５０秒以下であり、
前記ＡｌＮ下地層は、ＭＯＣＶＤ法により１１００℃〜１２５０℃の温度で形成され、前記第１の導電層の転位密度より大きく１０^１１／ｃｍ^２以下の転位密度を有するとともに、（００２）面におけるＸ線ロッキングカーブにおける半値幅が９０秒以下であり、
前記基板の主面が表面窒化処理されてなることを特徴とする、半導体素子。
前記半導体素子の反りが、５ｃｍ当たり１００μｍ以下であることを特徴とする、請求項７に記載の半導体素子。
請求項７又は８に記載の半導体素子と、この半導体素子上においてエミッタ／コレクタ電極、及びベース電極とを具えることを特徴とする、へテロ接合バイポーラトランジスタ。