JP3980957B2 - Power consumption calculation method - Google Patents

Description

【００１２】
ここで、ｐ_tはスイッチング確率、ｆ_CLKはクロック周波数、Ｃ_Lは負荷容量、Ｖ_sは信号振幅、Ｖ_DDは電源電圧、Ｉ_SCは貫通電流平均値、Δｔ_SCは貫通電流が流れる時間、Ｉ_DCは直流電流、Ｉ_LEAKはリーク電流をそれぞれ表している。また、ゲートは、ＡＮＤ回路、ＯＲ回路、フリップフロップ等の基本素子を意味するものとする。これらのゲートが複数組み合わされることにより、論理回路を構成する。そして、１または複数の論理回路によりＬＳＩ等の集積回路が構成されるものとする。
【００１３】
「数１」で、第１項は負荷の充放電に要する消費電力、第２項はゲートがスイッチングするときに流れる貫通電流による消費電力、第３項は直流電流による消費電力、第４項はリーク電流による消費電力である。
【００１４】
これらのパラメータのうち、スイッチング確率ｐ_tは、集積回路を制御するプログラムにしたがって実際に集積回路を動作させてみないとわからない性質を持つ。他のパラメータは、集積回路を動作させなくても、静的に算出可能である。したがって、回路の消費電力を算出する際には、ゲートごとのスイッチング確率をいかに精度よく求めるかが重要となる。
【００１５】
「数１」をスイッチング確率ｐ_tでまとめると、
【００１６】
【数２】

となる。
【００１７】
ここで、
【００１８】
【数３】

【００１９】
【数４】

【００２０】
とおくことにより、
【００２１】
【数５】

となる。
【００２２】
ここで、ある特定の計測サイクル数Ｔにおける、ゲートの信号変化数をｔとすると、
【００２３】
【数６】

したがって、
【００２４】
【数７】

となる。
【００２５】
対象論理回路にｎ個のゲートが含まれるとき、各ゲートの出力信号の信号変化数をｔ_i （ｉ=１，２，…，ｎ）とし、ａ、ｂはゲートにより変わらないとすれば、
【００２６】
【数８】

【００２７】
となる。「数８」は、すべてのゲートで平均的な負荷容量を仮定することになるので、厳密なものではないが、一般的によく使われている。
【００２８】
また、ａもゲートにより変わるとし、ａ_i（ｉ=１，２，…，ｎ）とすれば、
【００２９】
【数９】

【００３０】
となる。「数９」は、信号変化数ｔ_iを、ゲートごとに異なる負荷容量を含むａ_iで重み付けして集計していることになる。
【００３１】
上記の理論に基づいた本発明の実施形態について図面を参照して説明する。
【００３２】
本発明の第１の実施形態は、ａ、ｂを定数とみなし、「数８」を用いるものである。
【００３３】
図１は、本発明の第１の実施形態の全体構成を示すブロック図である。
【００３４】
本図に示すように、本実施形態は、ＦＰＧＡ（Field Programmable Gate Array）１００と、ＦＰＧＡ１００と、インタフェース変換部１１０と、計算機１２０と、表示画面１３０とで構成することができる。ＦＰＧＡ１００とインタフェース変換部１１０とは、インタフェース１００ａおよび１１０ａを介して接続され、インタフェース変換部１１０と計算機１２０とは、インタフェース１１０ｂおよび１２０ａを介して接続される。
【００３５】
ＦＰＧＡ１００は、利用者がプログラミングすることのできるＬＳＩであり、機能を自由に再設定できるようになっているので、リセットすることで何度も回路を定義し直せる再構成可能なデバイスである。
【００３６】
本実施形態では、計算機１２０上で、ＦＰＧＡ１００に構成すべきネットリスト（ゲートレベルの論理回路）を作成し、インタフェース１２０ａ、インタフェース変換部１１０、インタフェース１１０ａを介して、ＦＰＧＡ１００上にダウンロードする。そして、ＦＰＧＡ１００の論理を動作させるのに必要なプログラムなどのデータをインタフェース１２０ａ、インタフェース変換部１１０、インタフェース１１０ａを介して、ＦＰＧＡ１００上に書き込み、ＦＰＧＡ１００を動作させる。ＦＰＧＡ１００の動作中または動作後に、データをインタフェース１００ａ、インタフェース変換部１１０、インタフェース１１０ｂを介して、計算機１２０上に読み出し、必要に応じて表示画面１３０にデータを表示させる。
【００３７】
なお、ネットリストの作成、ネットリストのＦＰＧＡ１００上へのダウンロード等の計算機１２０上における処理は、ＦＰＧＡ向けに開発された汎用のツール等を用いて行なうことができる。
【００３８】
図２は、ＦＰＧＡ１００の中に構成する論理回路の例を示すブロック図である。ＦＰＧＡ１００で動作させる論理回路は、消費電力算出の対象となる対象論理回路２００と、消費電力算出論理回路２０１とを備えて構成される。ここで、対象論理回路２００は、消費電力の算出を希望するゲートの集まりとすることができる。
【００３９】
対象論理回路２００は、例えば、論理回路２００を構成するゲートの一つとしてフリップフロップ２１０を含むとする。このフリップフロップ２１０の動作は、クロックイネーブルＣＥが１のとき、クロック２００ｋの変化のタイミングで、入力データ２００ｄを出力データ２００ｑに出力する。クロックイネーブル２００ｅが０のとき、出力データ２００ｑは変化せず、現在の値を保持する。
【００４０】
消費電力算出論理回路２０１は、信号変化計測回路２２０、加算回路２３０、信号変化数レジスタ２４０、電力換算回路２５０、加算器２６０、計測サイクル数レジスタ２７０、算出制御回路２８０を備えて構成される。
【００４１】
信号変化計測回路２２０は、フリップフロップ２１０の入出力信号２００ｄ、２００ｅ、２００ｋ、２００ｑを入力し、「数８」のｔ_iに対応する信号変化数２２０ａを出力する。信号変化計測回路２２０は、対象論理回路２００に含まれるゲート対応に設けられる。
【００４２】
加算回路２３０は、それぞれの信号変化計測回路２２０から出力される信号変化数を加算し、信号変化数レジスタ２４０に合計数を積算する。したがって、信号変化数レジスタ２４０の出力２４０ａは「数８」の
【００４３】
【数１０】

【００４４】
に対応する。
【００４５】
算出制御回路２８０は、操作者の設定等に基づいて消費電力算出期間中は１を出力し、それ以外は０を出力するように構成する。したがって、加算器２６０の結果を入力する計測サイクル数レジスタ２７０には、消費電力算出期間中はカウントアップした値が入り、それ以外はカウントアップしない値が入るので、計測サイクル数レジスタ２７０の出力２７０ａは、「数８」のＴに対応する計測サイクル数となる。
【００４６】
電力換算回路２５０は、「数８」の
【００４７】
【数１１】

に対応する信号変化数２４０ａと、「数８」のＴに対応する計測サイクル数２７０ａを入力し、「数８」にしたがって、Ｐを計算する。
【００４８】
このようにして、消費電力算出論理回路２０１は、「数８」に基づいて、ハードウェア的に消費電力を算出する。
【００４９】
図３は、信号変化計測回路２２０の構成例を示すブロック図である。
【００５０】
本図において、信号変化計測回路２２０は、排他的論理和３００と、論理積３１０とを備えて構成される。この回路が表す論理を式で示すと、
【００５１】
【数１２】

となる。
【００５２】
つまり、クロックイネーブル２００ｅが１で、かつ信号２００ｄ（フリップフロップ２１０の入力信号）が、信号２００ｑ（フリップフロップ２１０の出力信号）と異なっているとき、信号２００ｑの値が反転して、信号変化計測回路２２０の出力信号の変化が発生する。すなわち、フリップフロップ２１０で信号変化が発生したとき、出力２２０ａは１となり、信号変化が発生しないとき、出力２２０ａは０となる。
【００５３】
本発明の第１の実施形態における消費電力算出処理の工程について図４のフロー図を参照して説明する。以下では、製造対象としてＬＳＩを例に説明する。
【００５４】
本図に示すように、本実施形態における消費電力算出処理は、従来のＬＳＩ製造工程４０１と、消費電力算出工程４００とからなる。
【００５５】
従来のＬＳＩ製造工程４０１は、まず、図２における対象論理回路２００をレジスターおよびレジスター間の組み合わせで表現した記述レベルであるＲＴＬ（register transfer level）データ４０５と合成制約データ４０６とから、論理合成ツールを用いて論理合成処理４０７を行ない、ゲートの接続関係を示すネットリスト４０８を生成する。
【００５６】
つぎに、生成されたネットリスト４０８と配置配線制約データ４０９とから、配置配線ツールを用いて配置配線処理４１０を行ない、ゲートの配置、ゲート間の配線等を表す配置配線後ネットリスト４１１を生成する。
【００５７】
そして、この配置配線後ネットリスト４１１に基づいて実際のＬＳＩ４１２を製造する。
【００５８】
消費電力算出工程４００は、従来のＬＳＩ製造工程４０１で、ネットリスト４０８が生成された段階で、「数８」におけるａおよびｂの情報を含むセルライブラリ４４０を参照しながら、算出論理追加処理４３０を行い、算出論理付ネットリスト４５０を生成する。ここで、算出論理追加処理４３０は、ネットリスト４０８に、図２における算出論理回路２０１を表す算出論理ネットリスト４２０を追加する処理である。
【００５９】
この算出論理付ネットリスト４５０から、ＦＰＧＡ合成ツールを用いて、ＦＰＧＡ合成処理４６０を行ない、ＦＰＧＡネットリスト４７０を生成する。そして、このＦＰＧＡネットリスト４７０を、ＦＰＧＡ４８０にダウンロードして書き込む。
【００６０】
このＦＰＧＡ４８０を動作させることで、消費電力算出処理４９０を行うことができる。求められた消費電力は、図１のインタフェース１１０ａ、インタフェース変換部１１０、インタフェース１１０ｂを介して計算機１２０に入力し、表示画面１３０に表示する。
【００６１】
その後、消費電力を削減する必要がある場合には、ＲＴＬ４０５、合成制約データ４０６を、消費電力が削減するように修正する。そして、修正したＲＴＬ４０５、合成制約データ４０６を用いた論理合成処理４０７によるネットリスト４０８生成までの工程および算出論理追加処理４３０から消費電力算出処理４９０までの工程を再度行なうことで、ＲＴＬ４０５、合成制約データ４０６の修正により消費電力が削減したかを確認することができる。もちろん、これらの工程は、何度も繰り返すことができる。
【００６２】
一方、消費電力を削減する必要がない場合には、配置配線処理４１０で生成された配置配線後ネットリスト４１１に基づいて、実際にＬＳＩ４１２を製造する。このようにして、本実施形態によれば、ＬＳＩの製造前に、ＦＰＧＡ４８０を用いて消費電力を確認することが可能となる。
【００６３】
このとき、消費電力の削減を確認する工程を繰り返すことにより、消費電力を削減した論理回路を合成することができる。
【００６４】
なお、本発明の第１の実施形態において、図３に示した信号変化計測回路２２０は、図５に示すような構成とすることもできる。本図において、信号変化計測回路２２０’は、レジスタ５００と、排他的論理和５１０とを備えて構成される。
【００６５】
レジスタ５００は、出力信号２００ｑを１サイクル保持する。排他的論理和５１０は、１サイクル保持した信号と、もともとの出力信号２００ｑとが異なっているとき１を出力するようになっている。このため、出力２２０ａは、出力信号２００ｑの信号変化が発生したときのみ１となる。
【００６６】
このように、信号変化計測回路２２０は、２００ｄおよび２００ｅを用いない構成とすることもできる。また、その他にもいろいろな実現方法が可能である。
【００６７】
なお、本実施形態では、再構成可能なデバイスとしてＦＰＧＡを用いたが、本発明は、ＦＰＧＡに限らず適用することができる。さらには、理論上は、ＬＳＩに置き換えることもできる。この場合は、ネットリスト４７０をＬＳＩ上に実現する。
【００６８】
つぎに、本発明の第２の実施形態について説明する。
【００６９】
本発明の第２の実施形態は、負荷容量を含むａがゲートごとに異なると考えた場合の例で、「数９」を用いるものである。
【００７０】
第２の実施形態の全体構成は、図１のブロック図に示したように第１の実施形態と同様とすることができる。
【００７１】
図６は、第２の実施形態におけるＦＰＧＡ１００の中に構成する論理回路の例を示すブロック図である。図２に示した第１の実施形態と同様に、消費電力算出の対象となる対象論理回路２００と、消費電力算出論理回路６０１とを備えて構成される。
【００７２】
対象論理回路２００は、第１の実施形態と同様に、論理回路２００を構成するゲートの一つとしてフリップフロップ２１０を含むとする。
【００７３】
消費電力算出論理回路６０１は、消費電力計測回路６２０、加算回路６３０、消費電力レジスタ６４０、電力換算回路６５０、加算器２６０、計測サイクル数レジスタ２７０、算出制御回路２８０を備えて構成される。
【００７４】
消費電力計測回路６２０は、フリップフロップ２１０の入出力信号２００ｄ、２００ｅ、２００ｋ、２００ｑを入力し、消費電力を算出して、出力信号６２０ａとして出力する。この消費電力は、「数９」のａ_i・ｔ_iに対応する。なお、消費電力計測回路６２０は、対象論理回路２００に含まれるゲート対応に設けられる。
【００７５】
加算回路６３０は、消費電力計測回路６２０が出力するそれぞれのゲートの消費電力を加算し、消費電力レジスタ６４０に合計を積算する。したがって、消費電力レジスタ６４０の出力６４０ａは、「数９」の
【００７６】
【数１３】

に対応する。
【００７７】
算出制御回路２８０は、操作者の設定等に基づいて消費電力算出期間中は１を出力し、それ以外は０を出力するように構成する。したがって、加算器２６０、計測サイクル数レジスタ２７０は、消費電力算出期間中はカウントアップし、それ以外はカウントアップしない。このため、計測サイクル数レジスタ２７０は、「数９」のＴに対応する計測サイクル数を出力する。
【００７８】
電力換算回路２５０は、「数９」の
【００７９】
【数１４】

に対応する消費電力６４０ａと、「数９」のＴに対応する２７０ａとを入力し、「数９」にしたがって、Ｐを計算する。
【００８０】
このようにして、消費電力算出論理回路６０１は、「数９」に基づいて、ハードウェア的に消費電力を算出する。
【００８１】
図７は、消費電力計測回路６２０の構成例を示すブロック図である。
【００８２】
本図において、消費電力計測回路６２０は、信号変化計測回路２２０と、単位サイクルあたりの消費電力レジスタ７００と、セレクタ７１０とを備えて構成される。
【００８３】
信号変化計測回路２２０は、図３（符号２２０）または図５（符号２２０’）に示した例と同様に構成することができる。
【００８４】
単位サイクルあたりの消費電力レジスタ７００には、「数９」のａ_iに対応する数値が保持されている。これは、あらかじめ計算、実測等で求めておき、個々のゲートごとに値を設定しておく。
【００８５】
そして、信号変化計測回路２２０の出力である信号変化数２２０ａが１のときは、単位サイクルあたりの消費電力レジスタ７００が、消費電力計測回路６２０の出力６２０ａとして選択される。一方、信号変化計測回路２２０の出力である信号変化数２２０ａが０のときは、０の値が消費電力計測回路６２０の出力６２０ａとして選択される。
【００８６】
このようにして、消費電力計測回路６２０は、ａ_i・ｔ_iに対応する消費電力６２０ａを出力することになる。
【００８７】
本発明の第２の実施形態における消費電力算出処理の工程について図８のフロー図を参照して説明する。
【００８８】
本図に示すように、本実施形態における消費電力算出処理は、従来のＬＳＩ製造工程４０１と、消費電力算出工程８００とからなる。
【００８９】
従来のＬＳＩ製造工程４０１は、図４に示した第１の実施形態と同様である。
【００９０】
消費電力算出工程８００は、従来のＬＳＩ製造工程４０１で、配置配線後ネットリスト４１１が生成された段階で、「数９」におけるａ_iおよびｂの情報を含むセルライブラリ８４０を参照しながら、算出論理追加処理８３０を行い、算出論理付ネットリスト８５０を生成する。ここで、算出論理追加処理８３０は、配置配線後ネットリスト４１１に、図６における算出論理回路６０１を表す算出論理ネットリスト８２０を追加する処理である。
【００９１】
この算出論理付ネットリスト８５０から、ＦＰＧＡ合成ツールを用いて、ＦＰＧＡ合成処理８６０を行ない、ＦＰＧＡネットリスト８７０を生成する。そして、このＦＰＧＡネットリスト８７０を、ＦＰＧＡ８８０にダウンロードして書き込む。
【００９２】
このＦＰＧＡ８８０を動作させることで、消費電力算出８９０を行なうことができる。求められた消費電力は、図１のインタフェース１１０ａ、インタフェース変換部１１０、インタフェース１１０ｂを介して計算機１２０に入力し、表示画面１３０に表示する。
【００９３】
その後、消費電力を削減する必要がある場合には、ＲＴＬ４０５、合成制約データ４０６、配置配線制約４０９を、消費電力を削減するように修正する。そして、修正後のＲＴＬ４０５等を用いた配置配線後ネットリスト４１１生成までの工程および算出論理追加８３０から消費電力算出８９０の工程を再度行なうことで、ＲＴＬ４０５、合成制約データ４０６、配置配線制約４０９の修正により消費電力が削減したかを確認することができる。もちろん、これらの工程は、何度も繰り返すことができる。
【００９４】
一方、消費電力を削減する必要がない場合には、配置配線処理４１０で生成された配置配線後ネットリスト４１１に基づいて実際にＬＳＩ４１２を製造する。
【００９５】
このようにして、本実施形態によれば、ＬＳＩの製造前に、ＦＰＧＡ８８０を用いて消費電力を確認することが可能となる。このとき、消費電力の削減を確認する工程を繰り返すことにより、消費電力を削減した論理回路を合成することができる。
【００９６】
また、本実施形態によれば、前記信号変化数を、負荷容量に基づいて重み付けして集計することができ、より厳密に対象論理回路２００の消費電力を算出することが可能となる。
【００９７】
つぎに、本発明の第３の実施形態について説明する。
【００９８】
第３の実施形態の全体構成は、図１のブロック図に示したように第１の実施形態と同様とすることができる。
【００９９】
図９は、第３の実施形態におけるＦＰＧＡ１００の中に構成する論理回路の例を示すブロック図である。図２に示した第１の実施形態と同様に、消費電力算出の対象となる対象論理回路２００と、消費電力算出論理回路９０１とを備えて構成される。
【０１００】
本実施形態において、対象論理回路２００は、フリップフロップ２１０、２１１を含むとする。
【０１０１】
消費電力算出論理回路９０１は、信号変化計測回路２２０、２２１、セレクタ９１０、９３０、信号変化数レジスタ９２０、９４０、算出制御回路２８０、選択情報レジスタ９５０を備えて構成される。
【０１０２】
選択情報レジスタ９５０は、消費電力算出するときには、セレクタ９１０、９３０が、本図において上側の入力信号を選択するように制御し、信号変化数レジスタ９２０、９４０に信号変化数が保持されるようにする。その後、選択情報レジスタ９５０を、セレクタ９１０、９３０が本図において下側の入力信号を選択するように制御することで、信号変化数レジスタ９２０、９４０に保持される情報を順にシフトして読み出すようになっている。これにより読み出す信号変化数レジスタ９２０、９４０を選択することができる。この制御は、例えば、計算機１２０から行なうことができる。
【０１０３】
読み出された信号変化数は、図１のインタフェース１００ａ、インタフェース変換部１１０、インタフェース１１０ａを介して、計算機１２０に入力する。計算機１２０では、第１の実施形態で示したような加算積算および電力換算の処理を施すことで、消費電力に換算する。
【０１０４】
つまり、本実施形態によれば、図２における加算回路２３０、信号変化数レジスタ２４０、電力換算回路２５０の部分を計算機１２０上のソフトウェアで実現するものである。このとき、選択情報レジスタ９５０を制御することにより、読み出す信号変化数レジスタを特定することができるため、対象論理回路２００に含まれるゲートごとの消費電力も容易に取得することができる。
【０１０５】
つぎに、本発明の第４の実施形態について説明する。
【０１０６】
第４の実施例は、全体構成は図１と同様、信号変化計測回路２２０の構成例は図２と同様である。
【０１０７】
第４の実施形態の全体構成は、図１のブロック図に示したように第１の実施形態と同様とすることができる。また、信号変化計測回路２２０の構成も図２のブロック図に示したように第１の実施形態と同様とすることができる。
【０１０８】
本発明の第４の実施形態における消費電力算出処理の工程について図１０のフロー図を参照して説明する。
【０１０９】
本図に示すように、本実施形態における消費電力算出処理は、従来のＬＳＩ製造工程４１３と、消費電力算出工程１０００とからなる。
【０１１０】
従来のＬＳＩ製造工程４１３は、仕様データ４０２、高位合成制約データ４０３から高位合成ツールを用いて高位合成処理４０４を行って、ＲＴＬ４０５を出力する。ＲＴＬ４０５および合成制約データ４０６から、論理合成ツールを用いて論理合成処理４０７を行ない、ゲートの接続関係を示すネットリスト４０８を生成する。
【０１１１】
つぎに、生成されたネットリスト４０８と配置配線制約データ４０９とから、配置配線ツールを用いて配置配線処理４１０を行ない、ゲートの配置、ゲート間の配線等を表す配置配線後ネットリスト４１１を生成する。
【０１１２】
そして、この配置配線後ネットリスト４１１に基づいて実際のＬＳＩ４１２を製造する。
【０１１３】
消費電力算出工程１０００は、従来のＬＳＩ製造工程４１３で、ＲＴＬ４０５が生成された段階で、「数８」におけるａおよびｂの情報を含むセルライブラリ１０４０を参照しながら、算出論理追加処理１０３０を行ない、算出論理付ＲＴＬ１０５０を生成する。ここで、算出論理追加処理１０３０は、ＲＴＬ４０５に、算出論理のＲＴＬを表す算出論理ＲＴＬ１０２０を追加する処理である。
【０１１４】
この算出論理付ＲＴＬ１０５０から、ＦＰＧＡ合成ツールを用いて、ＦＰＧＡ合成処理１０６０を行ない、ＦＰＧＡネットリスト１０７０を生成する。そして、このＦＰＧＡネットリスト１０７０を、ＦＰＧＡ１０８０にダウンロードして書き込む。
【０１１５】
このＦＰＧＡ１０８０を動作させることで、消費電力算出１０９０を行なうことができる。求められた消費電力は、図１のインタフェース１００ａ、インタフェース変換部１１０、インタフェース１１０ｂを介して計算機１２０に入力し、表示画面１３０に表示する。
【０１１６】
その後、消費電力を削減する必要がある場合には、仕様データ４０２、高位合成制約データ４０３、ＲＴＬ４０５を、消費電力を削減するように修正する。そして、算出論理追加処理１０３０から消費電力算出処理１０９０までの工程を再度行なうことで、仕様データ４０２、高位合成制約データ４０３、ＲＴＬ４０５の修正により消費電力が削減したかを確認することができる。もちろん、これらの工程は何度も繰り返すことができる。
【０１１７】
一方、消費電力を削減する必要が生じない場合には、論理合成処理４０７以降の処理を行ない、配置配線処理４１０で生成された配置配線後ネットリスト４１１に基づいて、実際にＬＳＩ４１２を製造する。このようにして、本実施形態によれば、ＬＳＩの製造前に、ＲＴＬ記述上で算出論理を追加し、ＦＰＧＡ１０８０を用いて消費電力を算出することができる。
【０１１８】
このとき、消費電力の削減を確認する工程を繰り返すことにより、消費電力を削減したＲＴＬを合成する高位合成処理を行なうことができる。
【０１１９】
つぎに、本発明の第５の実施形態について説明する。
【０１２０】
図１１は、本発明の第５の実施形態の構成を示すブロック図である。本実施形態は、第１の実施形態における対象論理回路２００をＣＰＵとしたときの算出制御回路２８０の構成を示したものである。
【０１２１】
ＣＰＵを構成する技術はよく知られており、例えば、パターソン＆ヘネシー著、成田光彰訳、「コンピュータの構成と設計」、日経ＢＰ社、ｐ．２４５に記載されている。
【０１２２】
対象論理回路２００Ａは、プログラムカウンタ１１００、命令メモリ１１０１、レジスタ１１０２、ＡＬＵ１１０３、データメモリ１１０４を備えて構成される。
【０１２３】
プログラムカウンタ１１００からはプログラムアドレス１１０１ａが出力される。プログラムアドレス１１０１ａが示すアドレスの内容を命令メモリ１１０１から読み出すことで、命令コード１１０１ａが出力される。
【０１２４】
命令コード１１０１ａに含まれるレジスタ番号によりレジスタ１２０２のデータがＡＬＵ１２０３で演算され、データアドレス１１０３ａとなる。
【０１２５】
データアドレス１１０３ａが示すアドレスの内容をデータメモリ１２０４から読み出すことで、データが出力され、レジスタ１２０２に格納される。
【０１２６】
算出制御回路２８０Ａは、データ領域検出手段１１１０、プログラム領域検出手段１１２０、データアドレス検出手段１１３０、命令検出手段１１４０の４つのイベント検出手段と、選択情報レジスタ１１５０、セレクタ１１６０とを備えて構成される。
【０１２７】
データ領域検出手段１１１０は、スタートレジスタ１１１５、比較器１１１１、エンドレジスタ１１１２、比較器１１１３、論理積１１１４を備えており、信号１１１０ａを出力する。
【０１２８】
信号１１１０ａは、データアドレス１１０３ａがスタートレジスタ１１１０のスタートアドレスからエンドレジスタ１１１２のエンドアドレスまでの間に含まれるときに１となる。これにより、データアドレス１１０３ａが、スタートアドレスからエンドアドレスまでの特定の範囲にあるときの消費電力算出することができる。
【０１２９】
プログラム領域検出手段１１２０は、スタートレジスタ１１２５、比較器１１２１、エンドレジスタ１１２２、比較器１１２３、論理積１１２４を備えており、信号１１２０ａを出力する。
【０１３０】
信号１１２０ａは、プログラムアドレス１１００ａがスタートレジスタ１１３０のスタートアドレスからエンドレジスタ１１３２のエンドアドレスまでの間に含まれるときに１となる。これにより、プログラムアドレス１１００ａがスタートアドレスからエンドアドレスまでの特定の範囲にあるとき、つまり特定の関数についての消費電力を算出することができる。
【０１３１】
データアドレス検出手段１１３０は、アドレスレジスタ１１３２、比較器１１３１を備えており、信号１１３０ａを出力する。
【０１３２】
信号１１３０ａは、データアドレス１１０３ａがアドレスレジスタ１１３２のアドレスに一致するときに１となる。これにより、データアドレス１１０３ａが特定の番地にあるとき、つまり特定の変数をアクセスしているときの消費電力を算出することができる。
【０１３３】
命令検出手段１１４０は、命令レジスタ１１４２、比較器１１４１を備えており、信号１１４０ａを出力する。
【０１３４】
信号１１４０ａは、命令コード１１０１ａが命令レジスタ１１４２の命令コードに一致するときに１となる。これにより、ある特定の命令における消費電力を算出することができる。
【０１３５】
算出制御回路２８０Ａの出力２８０ａは、上述のように、消費電力算出期間中は１を出力し、それ以外は０を出力する信号であるが、選択情報レジスタ１１５０の情報により、４種類の制御信号１１１０ａ、１１２０ａ、１１３０ａ、１１４０ａから、対象とする制御信号を選択する。
【０１３６】
選択情報レジスタ１１５０は、例えば、計算機１２０から制御することができる。これにより、種々の算出条件下で、消費電力の算出を行なうことができる。
【０１３７】
以上のように、本発明による消費電力算出方法は、消費電力算出対象の論理回路にゲートの信号変化数を計測する回路を付加してデバイスを構成し、計測された信号変化数に基づいて消費電力を算出するため、実際の稼働時に近い条件で論理回路の消費電力を求めることができる。また、シミュレーション計算によらず、ハードウェアを用いて算出するために、消費電力を高速に算出することができる。さらに、ＦＰＧＡ等の再構成可能なデバイスを用いることで、開発時における設計変更の負担を削減することができる。また、論理回路ごとに信号変化数を取得可能なため、集積回路内における消費電力の内訳を把握することができる。
【０１３８】
【発明の効果】
本発明によれば、集積回路の開発時に好適な、論理回路の消費電力を算出する技術が提供される。
【図面の簡単な説明】
【図１】は、第１の実施形態の全体構成を示すブロック図である。
【図２】は、第１の実施形態におけるＦＰＧＡ１００の中に構成する論理回路の例を示すブロック図である。
【図３】は、第１の実施形態における信号変化計測回路２２０の構成例を示すブロック図である。
【図４】は、第１の実施形態における消費電力算出処理の工程について説明するためのフロー図である。
【図５】は、信号変化計測回路２２０の別構成例を示すブロック図である。
【図６】は、第２の実施形態におけるＦＰＧＡ１００の中に構成する論理回路の例を示すブロック図である。
【図７】は、第２の実施形態における消費電力計測回路６２０の構成例を示すブロック図である。
【図８】は、第２の実施形態における消費電力算出処理の工程について説明するためのフロー図である。
【図９】は、第３の実施形態におけるＦＰＧＡ１００の中に構成する論理回路の例を示すブロック図である。
【図１０】は、第４の実施形態における消費電力算出処理の工程について説明するためのフロー図である。
【図１１】は、第５の実施形態における算出制御回路２８０の構成を示すブロック図である。
【符号の説明】
１１０…インタフェース変換部
１２０…計算機
１３０…表示画面
２００…対象論理回路
２０１…消費電力算出論理回路
２１０…フリップフロップ
２２０…信号変化計測回路
２３０…加算回路
２４０…信号変化数レジスタ
２５０…電力換算回路
２６０…加算器
２７０…計測サイクル数レジスタ
２８０…算出制御回路
６２０…消費電力計測回路
６３０…加算回路
６４０…消費電力レジスタ
６５０…電力換算回路
７００…消費電力レジスタ
９０１…消費電力算出論理回路
９２０…信号変化数レジスタ
９５０…選択情報レジスタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a technique for calculating power consumption of a circuit.
[0002]
[Prior art]
In recent years, the operating frequency of integrated circuits, especially LSI (Large Scale Integration), has been improved and the power consumption has increased. On the other hand, as information devices equipped with LSIs have become more portable, lower power consumption of LSIs has been required. ing. In order to reduce the power consumption of an LSI, it is important to accurately calculate the power consumption of the LSI or the logic circuit that constitutes the LSI during actual operation, particularly during the development of the LSI.
[0003]
Conventionally, the following three methods have been proposed for roughly calculating power consumption.
(1) A method of calculating power consumption by desktop calculation assuming an average signal change rate based on past experience.
(2) A method of calculating power consumption by measuring voltage / current using specific hardware. Examples of prior art classified into this are JP-A-2001-34499, JP-A-2001-222561, and the like.
(3) A method of calculating power consumption with a simulator using software. In the conventional examples classified into this, there are many examples such as Japanese Patent Laid-Open Nos. H5-126872, H8-314992, H10-186601, 2000-242676, 2001-265847, 2001-350815, etc. There is.
[0004]
[Problems to be solved by the invention]
Among the above-mentioned conventional techniques, the method of obtaining power consumption by the desktop calculation of (1) has a problem that the error is large because it is calculated under different conditions from the actual operation because an average signal change rate is assumed. .
[0005]
The method of obtaining power consumption using the hardware in (2) can obtain power consumption under conditions close to those during actual operation, but actual hardware must be created to measure voltage and current. Therefore, there is a problem that it takes time to change the design to reduce power consumption. Another problem is that it is difficult to grasp the breakdown of the power consumption of the logic circuit in the hardware because it is necessary to measure the voltage and current.
[0006]
The method of calculating power consumption with the simulator using the software of (3) is highly accurate, but generally it takes time to calculate power consumption, and only power consumption when operating for a very short time is required. There was no problem. In this case, even if the power consumption in a typical case is obtained, it is not possible to sufficiently determine how the power consumption changes when the operating conditions are different. For this reason, when power consumption is measured using an actually manufactured LSI, the expected value may not be obtained, and redesign may be required.
[0007]
An object of the present invention is to provide a technique for calculating power consumption that is suitable for developing an integrated circuit.
[0008]
[Means for Solving the Problems]
In order to solve the above problems, according to the present invention,
A circuit in which a measurement circuit for measuring the number of signal changes of the gates constituting the target logic circuit is added to the target logic circuit whose power consumption is to be calculated,
A power consumption calculation method is provided, wherein power consumption of the target logic circuit is calculated based on the measured number of signal changes.
[0009]
Here, the circuit to which the measurement circuit is added can be configured in a reconfigurable device such as a field programmable gate array (FPGA).
[0010]
DETAILED DESCRIPTION OF THE INVENTION
First, the theory of power consumption calculation will be briefly described. It is known that the power consumption per gate of a CMOS, which is a basic configuration of a logic circuit, can be generally expressed as “Equation 1”. (Source: Takayasu Sakurai, “Low power consumption, high-speed LSI technology”, Realize Inc., 1998)
[0011]
[Expression 1]

[0012]
Where p _t Is the switching probability, f _CLK Is the clock frequency, C _L Is the load capacity, V _s Is the signal amplitude, V _DD Is the power supply voltage, I _SC Is the average through current, Δt _SC Is the time for through current to flow, I _DC Is DC current, I _LEAK Represents the leakage current. A gate means a basic element such as an AND circuit, an OR circuit, or a flip-flop. A logic circuit is configured by combining a plurality of these gates. It is assumed that an integrated circuit such as an LSI is constituted by one or a plurality of logic circuits.
[0013]
In "Equation 1," the first term is the power consumption required for charging and discharging the load, the second term is the power consumption due to the through current that flows when the gate switches, the third term is the power consumption due to the direct current, and the fourth term is This is power consumption due to leakage current.
[0014]
Of these parameters, the switching probability p _t Has a property that is not known unless the integrated circuit is actually operated according to a program for controlling the integrated circuit. Other parameters can be calculated statically without operating the integrated circuit. Therefore, when calculating the power consumption of a circuit, it is important how accurately the switching probability for each gate is obtained.
[0015]
"Equation 1" is the switching probability p _t In summary,
[0016]
[Expression 2]

It becomes.
[0017]
here,
[0018]
[Equation 3]

[0019]
[Expression 4]

[0020]
By leaving
[0021]
[Equation 5]

It becomes.
[0022]
Here, if the number of gate signal changes in a specific number of measurement cycles T is t,
[0023]
[Formula 6]

Therefore,
[0024]
[Expression 7]

It becomes.
[0025]
When the target logic circuit includes n gates, the number of signal changes of the output signal of each gate is expressed as t _i (I = 1, 2,..., N) and a and b are not changed by the gate.
[0026]
[Equation 8]

[0027]
It becomes. Although “Equation 8” assumes an average load capacity at all gates, it is not strict but is commonly used.
[0028]
Moreover, a also changes with gates, and a _i If (i = 1, 2,..., N),
[0029]
[Equation 9]

[0030]
It becomes. “Equation 9” is the number of signal changes t _i Including a different load capacity for each gate a _i It will be weighted and tabulated.
[0031]
An embodiment of the present invention based on the above theory will be described with reference to the drawings.
[0032]
In the first embodiment of the present invention, a and b are regarded as constants, and “Equation 8” is used.
[0033]
FIG. 1 is a block diagram showing the overall configuration of the first embodiment of the present invention.
[0034]
As shown in the figure, the present embodiment can be configured by an FPGA (Field Programmable Gate Array) 100, the FPGA 100, an interface conversion unit 110, a computer 120, and a display screen 130. The FPGA 100 and the interface conversion unit 110 are connected via the interfaces 100a and 110a, and the interface conversion unit 110 and the computer 120 are connected via the interfaces 110b and 120a.
[0035]
The FPGA 100 is an LSI that can be programmed by the user, and functions can be freely reset. Therefore, the FPGA 100 is a reconfigurable device that can redefine the circuit many times by resetting.
[0036]
In the present embodiment, a net list (gate level logic circuit) to be configured in the FPGA 100 is created on the computer 120 and downloaded to the FPGA 100 via the interface 120a, the interface conversion unit 110, and the interface 110a. Then, data such as a program necessary for operating the logic of the FPGA 100 is written on the FPGA 100 via the interface 120a, the interface conversion unit 110, and the interface 110a to operate the FPGA 100. During or after the operation of the FPGA 100, data is read onto the computer 120 via the interface 100a, the interface conversion unit 110, and the interface 110b, and is displayed on the display screen 130 as necessary.
[0037]
Note that processing on the computer 120 such as creation of a netlist and downloading of the netlist onto the FPGA 100 can be performed using a general-purpose tool or the like developed for the FPGA.
[0038]
FIG. 2 is a block diagram illustrating an example of a logic circuit configured in the FPGA 100. The logic circuit operated by the FPGA 100 includes a target logic circuit 200 that is a target for power consumption calculation, and a power consumption calculation logic circuit 201. Here, the target logic circuit 200 can be a collection of gates for which power consumption is desired to be calculated.
[0039]
The target logic circuit 200 is assumed to include a flip-flop 210 as one of the gates constituting the logic circuit 200, for example. In the operation of the flip-flop 210, when the clock enable CE is 1, the input data 200d is output to the output data 200q at the change timing of the clock 200k. When the clock enable 200e is 0, the output data 200q does not change and holds the current value.
[0040]
The power consumption calculation logic circuit 201 includes a signal change measurement circuit 220, an addition circuit 230, a signal change number register 240, a power conversion circuit 250, an adder 260, a measurement cycle number register 270, and a calculation control circuit 280.
[0041]
The signal change measurement circuit 220 inputs the input / output signals 200d, 200e, 200k, and 200q of the flip-flop 210, and t _i The number of signal changes 220a corresponding to is output. The signal change measurement circuit 220 is provided for the gate included in the target logic circuit 200.
[0042]
The adder circuit 230 adds the signal change numbers output from the respective signal change measurement circuits 220 and accumulates the total number in the signal change number register 240. Therefore, the output 240a of the signal change number register 240 is “Expression 8”.
[0043]
[Expression 10]

[0044]
Corresponding to
[0045]
The calculation control circuit 280 is configured to output 1 during the power consumption calculation period based on an operator setting or the like, and output 0 otherwise. Accordingly, the measurement cycle number register 270 to which the result of the adder 260 is input contains a value counted up during the power consumption calculation period and a value not counted up otherwise, so the output 270a of the measurement cycle number register 270 Is the number of measurement cycles corresponding to T in “Equation 8”.
[0046]
The power conversion circuit 250 is represented by “Equation 8”
[0047]
[Expression 11]

The number of signal changes 240a corresponding to, and the number of measurement cycles 270a corresponding to T of "Equation 8" are input, and P is calculated according to "Equation 8".
[0048]
In this way, the power consumption calculation logic circuit 201 calculates the power consumption in hardware based on “Equation 8”.
[0049]
FIG. 3 is a block diagram illustrating a configuration example of the signal change measurement circuit 220.
[0050]
In this figure, the signal change measurement circuit 220 is configured to include an exclusive OR 300 and an AND 310. The logic represented by this circuit can be expressed as an equation:
[0051]
[Expression 12]

It becomes.
[0052]
That is, when the clock enable 200e is 1 and the signal 200d (input signal of the flip-flop 210) is different from the signal 200q (output signal of the flip-flop 210), the value of the signal 200q is inverted and signal change measurement is performed. A change in the output signal of circuit 220 occurs. That is, when a signal change occurs in the flip-flop 210, the output 220a becomes 1, and when no signal change occurs, the output 220a becomes 0.
[0053]
The process of the power consumption calculation process in the first embodiment of the present invention will be described with reference to the flowchart of FIG. Hereinafter, an LSI will be described as an example of a manufacturing target.
[0054]
As shown in the figure, the power consumption calculation process in this embodiment includes a conventional LSI manufacturing process 401 and a power consumption calculation process 400.
[0055]
In the conventional LSI manufacturing process 401, first, a logic synthesis tool is obtained from RTL (register transfer level) data 405 and synthesis constraint data 406, which are description levels expressing the target logic circuit 200 in FIG. Is used to perform a logic synthesis process 407 to generate a net list 408 indicating the gate connection relationship.
[0056]
Next, from the generated netlist 408 and the placement and routing constraint data 409, the placement and routing processing 410 is performed using the placement and routing tool to generate a post-placement and routing netlist 411 representing gate placement, gate-to-gate wiring, and the like. To do.
[0057]
Then, an actual LSI 412 is manufactured based on the post-place and route netlist 411.
[0058]
The power consumption calculation process 400 is a calculation logic addition process 430 while referring to the cell library 440 including information on a and b in “Equation 8” when the netlist 408 is generated in the conventional LSI manufacturing process 401. To generate a net list 450 with calculation logic. Here, the calculation logic addition processing 430 is processing for adding the calculation logic net list 420 representing the calculation logic circuit 201 in FIG. 2 to the net list 408.
[0059]
From this calculated logic-added netlist 450, an FPGA synthesis tool 460 is used to generate an FPGA netlist 470 using an FPGA synthesis tool. Then, the FPGA net list 470 is downloaded and written into the FPGA 480.
[0060]
By operating the FPGA 480, the power consumption calculation process 490 can be performed. The obtained power consumption is input to the computer 120 via the interface 110a, the interface conversion unit 110, and the interface 110b of FIG.
[0061]
Thereafter, when it is necessary to reduce the power consumption, the RTL 405 and the synthesis constraint data 406 are modified so that the power consumption is reduced. Then, the steps from the modified RTL 405 and the logic synthesis processing 407 using the synthesis constraint data 406 to the generation of the netlist 408 and the steps from the calculation logic addition processing 430 to the power consumption calculation processing 490 are performed again. It can be confirmed whether the power consumption has been reduced by correcting the data 406. Of course, these steps can be repeated many times.
[0062]
On the other hand, if it is not necessary to reduce power consumption, the LSI 412 is actually manufactured based on the post-place-and-route netlist 411 generated in the place-and-route process 410. Thus, according to the present embodiment, it is possible to check the power consumption using the FPGA 480 before manufacturing the LSI.
[0063]
At this time, a logic circuit with reduced power consumption can be synthesized by repeating the process of confirming the reduction of power consumption.
[0064]
In the first embodiment of the present invention, the signal change measurement circuit 220 shown in FIG. 3 can be configured as shown in FIG. In this figure, the signal change measurement circuit 220 ′ is configured to include a register 500 and an exclusive OR 510.
[0065]
The register 500 holds the output signal 200q for one cycle. The exclusive OR 510 outputs 1 when the signal held for one cycle is different from the original output signal 200q. For this reason, the output 220a becomes 1 only when the signal change of the output signal 200q occurs.
[0066]
As described above, the signal change measurement circuit 220 may be configured not to use 200d and 200e. Various other realization methods are possible.
[0067]
In the present embodiment, an FPGA is used as a reconfigurable device. However, the present invention is not limited to an FPGA and can be applied. Further, in theory, it can be replaced with LSI. In this case, the net list 470 is realized on the LSI.
[0068]
Next, a second embodiment of the present invention will be described.
[0069]
The second embodiment of the present invention is an example in which a including the load capacity is considered to be different for each gate, and uses “Equation 9”.
[0070]
The overall configuration of the second embodiment can be the same as that of the first embodiment as shown in the block diagram of FIG.
[0071]
FIG. 6 is a block diagram illustrating an example of a logic circuit configured in the FPGA 100 according to the second embodiment. Similar to the first embodiment shown in FIG. 2, a target logic circuit 200 that is a target of power consumption calculation and a power consumption calculation logic circuit 601 are provided.
[0072]
As in the first embodiment, the target logic circuit 200 is assumed to include a flip-flop 210 as one of the gates constituting the logic circuit 200.
[0073]
The power consumption calculation logic circuit 601 includes a power consumption measurement circuit 620, an addition circuit 630, a power consumption register 640, a power conversion circuit 650, an adder 260, a measurement cycle number register 270, and a calculation control circuit 280.
[0074]
The power consumption measuring circuit 620 receives the input / output signals 200d, 200e, 200k, and 200q of the flip-flop 210, calculates the power consumption, and outputs it as an output signal 620a. This power consumption is expressed by a _i ・ T _i Corresponding to The power consumption measuring circuit 620 is provided for the gate included in the target logic circuit 200.
[0075]
The adder circuit 630 adds the power consumption of each gate output from the power consumption measurement circuit 620 and accumulates the total in the power consumption register 640. Therefore, the output 640a of the power consumption register 640 is “Equation 9”.
[0076]
[Formula 13]

Corresponding to
[0077]
The calculation control circuit 280 is configured to output 1 during the power consumption calculation period based on an operator setting or the like, and output 0 otherwise. Therefore, the adder 260 and the measurement cycle number register 270 count up during the power consumption calculation period and do not count up otherwise. Therefore, the measurement cycle number register 270 outputs the number of measurement cycles corresponding to T of “Equation 9”.
[0078]
The power conversion circuit 250 is represented by “Equation 9”.
[0079]
[Expression 14]

Is input, and 270a corresponding to T of “Equation 9” is input, and P is calculated according to “Equation 9”.
[0080]
In this way, the power consumption calculation logic circuit 601 calculates the power consumption in hardware based on “Equation 9”.
[0081]
FIG. 7 is a block diagram illustrating a configuration example of the power consumption measurement circuit 620.
[0082]
In this figure, the power consumption measuring circuit 620 includes a signal change measuring circuit 220, a power consumption register 700 per unit cycle, and a selector 710.
[0083]
The signal change measuring circuit 220 can be configured similarly to the example shown in FIG. 3 (reference numeral 220) or FIG. 5 (reference numeral 220 ′).
[0084]
The power consumption register 700 per unit cycle includes “a” of “Equation 9”. _i The numerical value corresponding to is held. This is obtained in advance by calculation, actual measurement, etc., and a value is set for each individual gate.
[0085]
When the signal change number 220a, which is the output of the signal change measurement circuit 220, is 1, the power consumption register 700 per unit cycle is selected as the output 620a of the power consumption measurement circuit 620. On the other hand, when the signal change number 220a that is the output of the signal change measurement circuit 220 is 0, a value of 0 is selected as the output 620a of the power consumption measurement circuit 620.
[0086]
In this way, the power consumption measuring circuit 620 _i ・ T _i The power consumption 620a corresponding to is output.
[0087]
The process of the power consumption calculation process in the 2nd Embodiment of this invention is demonstrated with reference to the flowchart of FIG.
[0088]
As shown in this figure, the power consumption calculation process in this embodiment includes a conventional LSI manufacturing process 401 and a power consumption calculation process 800.
[0089]
A conventional LSI manufacturing process 401 is the same as that of the first embodiment shown in FIG.
[0090]
The power consumption calculation process 800 is performed when the post-place-and-route netlist 411 is generated in the conventional LSI manufacturing process 401. _i The calculation logic addition processing 830 is performed while referring to the cell library 840 including the information of “b” and “b” to generate the net list 850 with calculation logic. Here, the calculation logic addition process 830 is a process of adding the calculation logic net list 820 representing the calculation logic circuit 601 in FIG. 6 to the post-place and route net list 411.
[0091]
From the net list with calculation logic 850, an FPGA synthesis process 860 is performed using an FPGA synthesis tool to generate an FPGA net list 870. Then, the FPGA net list 870 is downloaded and written into the FPGA 880.
[0092]
By operating the FPGA 880, the power consumption calculation 890 can be performed. The obtained power consumption is input to the computer 120 via the interface 110a, the interface conversion unit 110, and the interface 110b of FIG.
[0093]
Thereafter, when it is necessary to reduce the power consumption, the RTL 405, the synthesis constraint data 406, and the placement and routing constraint 409 are modified so as to reduce the power consumption. Then, by performing the steps from the post-place and route netlist 411 generation using the corrected RTL 405 and the like and the steps of calculation logic addition 830 to power consumption calculation 890, the RTL 405, the synthesis constraint data 406, and the placement and routing constraint 409 It can be confirmed whether the power consumption has been reduced by the correction. Of course, these steps can be repeated many times.
[0094]
On the other hand, if it is not necessary to reduce power consumption, the LSI 412 is actually manufactured based on the post-place-and-route netlist 411 generated in the place-and-route process 410.
[0095]
As described above, according to the present embodiment, it is possible to check the power consumption using the FPGA 880 before manufacturing the LSI. At this time, a logic circuit with reduced power consumption can be synthesized by repeating the process of confirming the reduction of power consumption.
[0096]
Further, according to the present embodiment, the number of signal changes can be weighted and totaled based on the load capacity, and the power consumption of the target logic circuit 200 can be calculated more strictly.
[0097]
Next, a third embodiment of the present invention will be described.
[0098]
The overall configuration of the third embodiment can be the same as that of the first embodiment as shown in the block diagram of FIG.
[0099]
FIG. 9 is a block diagram illustrating an example of a logic circuit configured in the FPGA 100 according to the third embodiment. Similar to the first embodiment shown in FIG. 2, a target logic circuit 200 that is a target of power consumption calculation and a power consumption calculation logic circuit 901 are provided.
[0100]
In the present embodiment, it is assumed that the target logic circuit 200 includes flip-flops 210 and 211.
[0101]
The power consumption calculation logic circuit 901 includes signal change measurement circuits 220 and 221, selectors 910 and 930, signal change number registers 920 and 940, a calculation control circuit 280, and a selection information register 950.
[0102]
When calculating the power consumption, the selection information register 950 controls the selectors 910 and 930 to select the upper input signal in the drawing so that the signal change numbers are held in the signal change number registers 920 and 940. To do. Thereafter, the selection information register 950 is controlled so that the selectors 910 and 930 select the lower input signal in the figure, so that the information held in the signal change number registers 920 and 940 is sequentially shifted and read. It has become. As a result, the signal change number registers 920 and 940 to be read can be selected. This control can be performed from the computer 120, for example.
[0103]
The read signal change number is input to the computer 120 via the interface 100a, the interface conversion unit 110, and the interface 110a of FIG. The computer 120 performs conversion to power consumption by performing processing of addition integration and power conversion as shown in the first embodiment.
[0104]
That is, according to the present embodiment, the addition circuit 230, the signal change number register 240, and the power conversion circuit 250 in FIG. 2 are realized by software on the computer 120. At this time, by controlling the selection information register 950, the signal change number register to be read can be specified, so that the power consumption for each gate included in the target logic circuit 200 can be easily obtained.
[0105]
Next, a fourth embodiment of the present invention will be described.
[0106]
In the fourth embodiment, the overall configuration is the same as in FIG. 1, and the configuration example of the signal change measurement circuit 220 is the same as in FIG.
[0107]
The overall configuration of the fourth embodiment can be the same as that of the first embodiment as shown in the block diagram of FIG. Further, the configuration of the signal change measuring circuit 220 can be the same as that of the first embodiment as shown in the block diagram of FIG.
[0108]
The process of the power consumption calculation process in the fourth embodiment of the present invention will be described with reference to the flowchart of FIG.
[0109]
As shown in this figure, the power consumption calculation process in this embodiment includes a conventional LSI manufacturing process 413 and a power consumption calculation process 1000.
[0110]
The conventional LSI manufacturing process 413 performs a high-level synthesis process 404 from the specification data 402 and the high-level synthesis constraint data 403 using a high-level synthesis tool, and outputs an RTL 405. From the RTL 405 and the synthesis constraint data 406, a logic synthesis process 407 is performed using a logic synthesis tool to generate a net list 408 indicating the connection relation of the gates.
[0111]
Next, from the generated netlist 408 and the placement and routing constraint data 409, the placement and routing processing 410 is performed using the placement and routing tool to generate a post-placement and routing netlist 411 representing gate placement, gate-to-gate wiring, and the like. To do.
[0112]
Then, an actual LSI 412 is manufactured based on the post-place and route netlist 411.
[0113]
The power consumption calculation process 1000 performs a calculation logic addition process 1030 while referring to the cell library 1040 including the information of “a” and “b” in “Formula 8” when the RTL 405 is generated in the conventional LSI manufacturing process 413. , RTL 1050 with calculation logic is generated. Here, the calculation logic addition process 1030 is a process of adding a calculation logic RTL 1020 representing the RTL of the calculation logic to the RTL 405.
[0114]
From the RTL 1050 with calculation logic, an FPGA synthesis process 1060 is performed using an FPGA synthesis tool to generate an FPGA netlist 1070. Then, the FPGA net list 1070 is downloaded and written into the FPGA 1080.
[0115]
By operating the FPGA 1080, power consumption calculation 1090 can be performed. The obtained power consumption is input to the computer 120 via the interface 100a, the interface conversion unit 110, and the interface 110b of FIG.
[0116]
After that, when it is necessary to reduce the power consumption, the specification data 402, the high-level synthesis constraint data 403, and the RTL 405 are modified so as to reduce the power consumption. Then, by performing the steps from the calculation logic addition process 1030 to the power consumption calculation process 1090 again, it is possible to confirm whether the power consumption has been reduced by correcting the specification data 402, the high-level synthesis constraint data 403, and the RTL 405. Of course, these steps can be repeated many times.
[0117]
On the other hand, if it is not necessary to reduce the power consumption, the logic synthesis process 407 and the subsequent processes are performed, and the LSI 412 is actually manufactured based on the post-place-and-route netlist 411 generated in the place-and-route process 410. Thus, according to the present embodiment, it is possible to add calculation logic on the RTL description and calculate the power consumption using the FPGA 1080 before manufacturing the LSI.
[0118]
At this time, it is possible to perform high-level synthesis processing for synthesizing RTL with reduced power consumption by repeating the process of confirming reduction of power consumption.
[0119]
Next, a fifth embodiment of the present invention will be described.
[0120]
FIG. 11 is a block diagram showing the configuration of the fifth exemplary embodiment of the present invention. The present embodiment shows the configuration of the calculation control circuit 280 when the target logic circuit 200 in the first embodiment is a CPU.
[0121]
The technology for configuring the CPU is well known, for example, by Patterson & Hennessy, translated by Mitsuaki Narita, “Computer Configuration and Design”, Nikkei BP, p. H.245.
[0122]
The target logic circuit 200A includes a program counter 1100, an instruction memory 1101, a register 1102, an ALU 1103, and a data memory 1104.
[0123]
A program address 1101a is output from the program counter 1100. By reading the contents of the address indicated by the program address 1101a from the instruction memory 1101, the instruction code 1101a is output.
[0124]
The data in the register 1202 is calculated by the ALU 1203 based on the register number included in the instruction code 1101a, and becomes the data address 1103a.
[0125]
Data is output by reading the content of the address indicated by the data address 1103 a from the data memory 1204 and stored in the register 1202.
[0126]
The calculation control circuit 280A includes four event detection units including a data area detection unit 1110, a program area detection unit 1120, a data address detection unit 1130, and an instruction detection unit 1140, a selection information register 1150, and a selector 1160. .
[0127]
The data area detection unit 1110 includes a start register 1115, a comparator 1111, an end register 1112, a comparator 1113, and a logical product 1114, and outputs a signal 1110a.
[0128]
The signal 1110 a becomes 1 when the data address 1103 a is included between the start address of the start register 1110 and the end address of the end register 1112. Thereby, it is possible to calculate the power consumption when the data address 1103a is in a specific range from the start address to the end address.
[0129]
The program area detection unit 1120 includes a start register 1125, a comparator 1121, an end register 1122, a comparator 1123, and a logical product 1124, and outputs a signal 1120a.
[0130]
The signal 1120 a becomes 1 when the program address 1100 a is included between the start address of the start register 1130 and the end address of the end register 1132. Thereby, when the program address 1100a is in a specific range from the start address to the end address, that is, the power consumption for a specific function can be calculated.
[0131]
The data address detecting means 1130 includes an address register 1132 and a comparator 1131 and outputs a signal 1130a.
[0132]
The signal 1130 a becomes 1 when the data address 1103 a matches the address of the address register 1132. Thereby, it is possible to calculate the power consumption when the data address 1103a is at a specific address, that is, when accessing a specific variable.
[0133]
The instruction detection unit 1140 includes an instruction register 1142 and a comparator 1141, and outputs a signal 1140a.
[0134]
The signal 1140a becomes 1 when the instruction code 1101a matches the instruction code of the instruction register 1142. Thereby, the power consumption in a specific command can be calculated.
[0135]
The output 280a of the calculation control circuit 280A is a signal that outputs 1 during the power consumption calculation period and outputs 0 otherwise, as described above, but the four types of control signals are output according to the information in the selection information register 1150. A target control signal is selected from 1110a, 1120a, 1130a, and 1140a.
[0136]
The selection information register 1150 can be controlled from the computer 120, for example. Thereby, power consumption can be calculated under various calculation conditions.
[0137]
As described above, in the power consumption calculation method according to the present invention, a device is configured by adding a circuit for measuring the number of gate signal changes to a logic circuit that is a power consumption calculation target, and the power consumption is calculated based on the measured number of signal changes. Since power is calculated, the power consumption of the logic circuit can be obtained under conditions close to those during actual operation. In addition, the power consumption can be calculated at high speed because the calculation is performed using hardware regardless of the simulation calculation. Furthermore, by using a reconfigurable device such as an FPGA, it is possible to reduce the burden of design changes during development. Further, since the number of signal changes can be acquired for each logic circuit, it is possible to grasp the breakdown of power consumption in the integrated circuit.
[0138]
【The invention's effect】
According to the present invention, there is provided a technique for calculating the power consumption of a logic circuit suitable for development of an integrated circuit.
[Brief description of the drawings]
FIG. 1 is a block diagram showing an overall configuration of a first embodiment.
FIG. 2 is a block diagram illustrating an example of a logic circuit configured in the FPGA 100 according to the first embodiment.
FIG. 3 is a block diagram illustrating a configuration example of a signal change measurement circuit 220 in the first embodiment.
FIG. 4 is a flowchart for explaining a process of power consumption calculation processing in the first embodiment.
5 is a block diagram showing another configuration example of the signal change measurement circuit 220. FIG.
FIG. 6 is a block diagram illustrating an example of a logic circuit configured in the FPGA 100 according to the second embodiment.
FIG. 7 is a block diagram illustrating a configuration example of a power consumption measurement circuit 620 according to the second embodiment.
FIG. 8 is a flowchart for explaining a process of power consumption calculation processing in the second embodiment.
FIG. 9 is a block diagram illustrating an example of a logic circuit configured in the FPGA 100 according to the third embodiment.
FIG. 10 is a flowchart for explaining a process of power consumption calculation processing in the fourth embodiment.
FIG. 11 is a block diagram showing a configuration of a calculation control circuit 280 in the fifth embodiment.
[Explanation of symbols]
110: Interface converter
120 ... Calculator
130 ... display screen
200 ... Target logic circuit
201: Power consumption calculation logic circuit
210 ... flip-flop
220 ... Signal change measuring circuit
230 ... Adder circuit
240 ... Signal change number register
250 ... Power conversion circuit
260 ... adder
270 ... Measurement cycle number register
280 ... Calculation control circuit
620 ... Power consumption measuring circuit
630 ... Adder circuit
640 ... Power consumption register
650 ... Power conversion circuit
700 ... Power consumption register
901 ... Power consumption calculation logic circuit
920: Signal change number register
950 ... Selection information register

Claims (9)

A circuit in which a measurement circuit for measuring the number of signal changes of the gates constituting the target logic circuit is added to the target logic circuit whose power consumption is to be calculated, and the target logic circuit is configured based on the measured number of signal changes. In the power consumption calculation method for calculating power consumption,
A power consumption of the target logic circuit is monitored by monitoring a program counter indicating a reference address of a program code executed in the target logic circuit, and the power consumption of the target logic circuit is calculated when the program counter is within a predetermined range. Calculation method. A circuit in which a measurement circuit for measuring the number of signal changes of the gates constituting the target logic circuit is added to the target logic circuit whose power consumption is to be calculated, and the target logic circuit is configured based on the measured number of signal changes. In the power consumption calculation method for calculating power consumption,
A power consumption calculation method characterized by monitoring an address of a memory referred to during execution of a program in the target logic circuit and calculating power consumption of the target logic circuit when the memory address is within a predetermined range. . A circuit in which a measurement circuit for measuring the number of signal changes of the gates constituting the target logic circuit is added to the target logic circuit whose power consumption is to be calculated, and the target logic circuit is configured based on the measured number of signal changes. In the power consumption calculation method for calculating power consumption,
A power consumption calculation method comprising: monitoring an address of a memory referred to during execution of a program in the target logic circuit, and calculating power consumption of the target logic circuit when the memory address is a predetermined value . Each of the logic circuits included in the integrated circuit whose power consumption is to be calculated is configured by adding a measurement circuit for measuring the number of signal changes of the gates constituting the target logic circuit. In the power consumption calculation method for calculating the power consumption of the integrated circuit based on the integrated value of
A power consumption of the target logic circuit is monitored by monitoring a program counter indicating a reference address of a program code executed in the target logic circuit, and the power consumption of the target logic circuit is calculated when the program counter is within a predetermined range. Calculation method. Each of the logic circuits included in the integrated circuit whose power consumption is to be calculated is configured by adding a measurement circuit for measuring the number of signal changes of the gates constituting the target logic circuit. In the power consumption calculation method for calculating the power consumption of the integrated circuit based on the integrated value of
A power consumption calculation method characterized by monitoring an address of a memory referred to during execution of a program in the target logic circuit and calculating power consumption of the target logic circuit when the memory address is within a predetermined range. . Each of the logic circuits included in the integrated circuit whose power consumption is to be calculated is configured by adding a measurement circuit for measuring the number of signal changes of the gates constituting the target logic circuit. In the power consumption calculation method for calculating the power consumption of the integrated circuit based on the integrated value of
A power consumption calculation method comprising: monitoring an address of a memory referred to during execution of a program in the target logic circuit, and calculating power consumption of the target logic circuit when the memory address is a predetermined value . In the power consumption calculation method according to any one of claims 1 to 6 ,
The circuit to which the measurement circuit is added is
A power consumption calculation method comprising: configuring in a reconfigurable device . In the power consumption calculation method according to claim 7 ,
The power consumption calculation method, wherein the reconfigurable device is a field programmable gate array (FPGA) . In the power consumption calculation method according to any one of claims 1 to 8,
  A method of calculating power consumption, wherein the power consumption of the target logic circuit is calculated by weighting the number of signal changes based on a load capacity of a gate.

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