JP3995390B2 - Digital broadcast receiver - Google Patents

Description

【００３３】
又、ＯＦＤＭ方式における信号の変調方式には、ＤＱＰＳＫ方式、ＱＰＳＫ方式、１６ＱＡＭ方式、６４ＱＡＭ方式などが有り、それぞれにおいて、搬送波の振幅や位相を変更する処理であるマッピングの方法が異なる。これらの変調方式のうち、ＤＱＰＳＫ方式は差動変調方式、ＱＰＳＫ方式、１６ＱＡＭ方式、及び６４ＱＡＭ方式は同期変調方式と呼ばれ、差動変調方式と同期変調方式では、パイロット信号の種類や配置位置が異なる。
【００３４】
又、このＯＦＤＭ方式による信号は、各シンボル毎にセグメントの順番が入れ換えられたり、セグメント内のキャリアが周波数軸方向に又は時間軸方向に交錯（インターリーブ）して、誤り系列をランダムにして、伝送路のバースト的な誤りを分散させる。又、更に、データ符号の状態で、バイト単位で設定を行うバイトインターリーブやビット単位で設定を行うビットインターリーブを施すことによって、より誤りに強い信号とすることができる。
【００３５】
このようにＯＦＤＭ方式による信号は、各シンボルに複数のセグメントが構成されるため、１シンボル内の各セグメントに独立した変調方式を割り当て、同一の変調方式で変調されたセグメントを１つの階層としてグループ化（階層化）することができる。このように階層化を行うことによって、例えば、絶対に必要なデータを有するセグメントは、伝送路に対して耐性のあるＱＰＳＫ変調方式が施される階層に割り当て、それ以外のセグメントは、１６ＱＡＭ変調方式や６４ＱＡＭ変調方式が施される階層に割り当てるようにすることができる。このようにすることで、伝送路に雑音が重畳したり、フェージングが起きても、ＱＰＳＫ変調方式が施された階層内のセグメントは誤りなく受信できる可能性が高く、重要な情報を伝送することができる。
【００３６】
以下に、このようなＯＦＤＭ方式の放送信号を受信するデジタル放送受信装置について説明する。
【００３７】
＜第１の実施形態＞
本発明の第１の実施形態について、図面を参照して説明する。図４は、本実施形態のデジタル放送受信装置の内部構成を示すブロック図である。又、図５は、図４のデジタル放送受信装置に設けられた周波数デインターリーバの内部構成を示すブロック図である。
【００３８】
１．全体の構成と動作
図４のデジタル放送受信装置は、アンテナ１と、アンテナ１で受信した放送信号より所望のチャンネルの放送信号を選択するチューナ２と、チューナ２で選択された放送信号をデジタル信号に変換するＡ／Ｄ変換回路３と、Ａ／Ｄ変換回路３より与えられる放送信号より同期パルスを得る同期回路４と、同期回路４より放送信号とともに同期パルスが与えられ同期パルスに基づいたＦＦＴウィンドウより放送信号にＦＦＴを施すＦＦＴ回路５と、ＦＦＴが施された放送信号より情報用信号とＴＭＣＣ信号を分割するＯＦＤＭフレームデコーダ６と、ＯＦＤＭフレームデコーダ６より与えられる情報用信号を復調する情報用信号復調回路７と、同じくＯＦＤＭフレームデコーダ６より与えられるＴＭＣＣ信号をＴＭＣＣ復号化するＴＭＣＣ復号化回路８とを有する。
【００３９】
これらのブロックが構成されたデジタル放送受信装置は、アンテナ１で受信した放送信号より、視聴者の所望するチャンネルの放送信号が、チューナ２によって獲得される。このチューナ２で獲得された放送信号がＡ／Ｄ変換回路３でデジタル信号に変換される。そして、この受信した放送信号より有効シンボルを得るように、Ａ／Ｄ変換回路３より与えられるデジタル信号より、同期回路４で有効シンボルに同期した同期パルスが生成される。又、このデジタル信号が、同期回路４を介して、同期回路４で生成された同期パルスとともに、ＦＦＴ回路１０５に与えられ、同期パルスによって設定されたＦＦＴウィンドウに基づいて、ＦＦＴが施される。
【００４０】
そして、このようにＦＦＴが施された放送信号が、ＯＦＤＭフレームデコーダ６において、方式制御用信号であるＴＭＣＣ信号と、前述した差動方式や同期方式などで変調された情報用信号に、分離される。そして、情報用信号が、情報用信号復調回路７で復調されるとともに、ＴＭＣＣ復号化回路８でＴＭＣＣ信号が復号化される。
【００４１】
情報用信号復調回路７では、差動方式で変調された情報用信号が与えられたとき、差動復調化が行われる。又、同期方式で変調された情報用信号が与えられたときは、そのパイロット信号が与えられる方式に応じてＳＰ（Scattered Pilot）復調又はＣＰ（Continual Pilot）復調が施される。このとき、そのパイロット信号に基づいて、情報用信号の波形等化を行う。又、ＴＭＣＣ復号化回路８で復号化されたＴＭＣＣデータは、情報用信号の変調方式やビタビ複合率などの情報を有している。
【００４２】
又、このデジタル放送受信装置は、情報用信号復調回路７で復調された情報用信号が与えられてセグメント毎にパイロット信号を検出するパイロット信号検出回路９と、パイロット信号検出回路９を介して情報用信号が与えられるとともにＴＭＣＣ復号化回路８で復号化されて得られるＴＭＣＣデータが与えられるＴＭＣＣ情報解析回路１０と、ＴＭＣＣ情報解析回路１０を通して情報用信号が与えられる周波数デインターリーバ１１と、周波数デインターリーバ１１で周波数軸方向に対するデインターリーブが施された信号が与えられる時間デインターリーバ１２とが設けられる。
【００４３】
これらのブロックが構成されたデジタル放送受信装置は、パイロット信号検出回路９において、各セグメントにおけるパイロット信号の位置を検出する。そして、ＴＭＣＣ情報解析回路１０に、この検出された各セグメント毎のパイロット信号の位置と情報用信号、及びＴＭＣＣデータが与えられる。このＴＭＣＣ情報解析回路１０では、ＴＭＣＣデータより情報用信号の変調方式及びビタビ複合率などの情報を解析するとともに、周波数デインターリーバ１１に情報用信号を送出する。
【００４４】
周波数デインターリーバ１１では、送出された情報用信号を、各シンボル毎に、そのシンボル内のセグメントを元の配置に戻すためにセグメントの並び替えを行う。そして、各セグメント毎に、セグメント内のデインターリーブが行われた後、各シンボル毎に、セグメント間のデインターリーブが行うことによって、周波数軸方向にデインターリーブが施され、周波数軸方向のキャリアの並び替えが施される。（尚、この動作の詳細については後述する。）
【００４５】
又、このとき、情報用信号よりパイロット信号となる信号が除去されて出力される。即ち、上記の表におけるモード１の情報用信号が与えられたとき、周波数デインターリーバ１１に１０８個の信号が入力されるが、この周波数デインターリーバ１１より出力される信号は、データを有する９６個となる。そして、周波数軸方向にデインターリーブが施された情報用信号が、時間デインターリーバ１２において、時間軸方向についてデインターリーブされ、時間軸方向のキャリアの並び替えが施される。
【００４６】
更に、このデジタル放送受信装置は、時間軸方向にデインターリーブが施された情報用信号にデマッピングを施すデマッピング回路１３と、デマッピングされて得た信号を数ビット毎にデインターリーブするビットデインターリーバ１４と、このビットデインターリーバ１４より与えられる信号にデパンクチャードを施すデパンクチャード回路１５と、このデパンクチャードが施された信号とヌルパケット生成回路１６からのヌルパケットが与えられてＴＳを再生するＴＳ再生回路１７と、この再生されたＴＳをビタビ復号化するビタビ復号化回路１８と、ビタビ復号化されたＴＳを数バイト毎にデインターリーブするバイトデインターリーバ１９と、このバイトデインターリーバ１９より与えられるＴＳに対してエネルギー拡散の除去を行うエネルギー逆拡散回路２０と、エネルギー逆拡散回路２０より与えられるＴＳをＲＳ復号化するＲＳ復号化回路２１とを有する。
【００４７】
これらのブロックが構成されたデジタル放送受信装置は、時間軸方向にデインターリーブが施された情報用信号が、デマッピング回路１３において、その情報用信号に施された変調方式に応じたデマッピングが行われる。即ち、デマッピング回路１３では、入力された情報用信号の位相と振幅よりその信号の変調方式におけるビット割り当てが行われる。そして、このようにデマッピングされた情報用信号が、ビットデインターリーバ１４で数ビット毎にデインターリーブされ、情報用信号におけるビット毎の並び替えが行われる。
【００４８】
このビット毎にデインターリーブが施された情報用信号は、デパンクチャード回路１５において、送信側で消去されたデータを元のデータ位置に補うことによってデパンクチャードが施される。そして、ＴＳ再生回路１７において、このデパンクチャードが施された情報用信号と、ヌルパケット生成回路１６より与えられるヌルパケットが合成されてＴＳが再生される。このように再生されたＴＳは、ビタビ復号化回路１８でビタビ復号化された後、バイトデインターリーバ１９で数バイト毎にデインターリーブされ、このＴＳにおけるバイト毎の並び替えが行われる。
【００４９】
このバイト毎にデインターリーブが施されたＴＳは、エネルギー逆拡散回路２０において、擬似ランダム信号が除去されて、エネルギー拡散が除去される。そして、ＲＳ復号化回路２１で、ＲＳ復号化されることによって、誤り訂正符号に基づいた誤り訂正が行われる。このように復号化された信号が外部に出力され、更に信号処理が施された後、再生又は記録される。
【００５０】
２．周波数デインターリーバ
（２−ａ）構成
このように構成されたデジタル放送受信装置において、周波数デインターリーバ１１の内部構成及びその動作について、以下に説明する。図５に示す周波数デインターリーバ１１は、ＴＭＣＣ情報解析回路１０（図４）より情報用信号が入力されるメモリ制御部２２と、１シンボルのキャリアが格納されるメモリ２３，２４と、メモリ制御部２２に書き込みアドレス情報を与える書き込みアドレス算出部２５と、メモリ制御部２２に読み出しアドレス情報を与える読み出しアドレス算出部２６とを有する。
【００５１】
又、書き込みアドレス算出部２５は、各セグメント内でランダムに配置されたキャリアを順番に配置させるようにメモリ内に書き込むための書き込みアドレス情報が格納されているデランダマイズデータＲＯＭ２７と、デランダマイズデータＲＯＭ２７内の書き込みアドレス情報を読み出すデランダマイズ回路２８と、セグメントのヘッダ位置にあるべきキャリアをヘッダ位置に配置するようにデランダマイズ回路２８で読み出された書き込みアドレス情報の順番を入れ換えるデローテーション回路２９と、デローテーション回路２９より与えられる書き込みアドレス情報の順番をセグメント毎に入れ換えるセグメント並び替えアドレス設定回路３０とを有する。更に、読み出しアドレス算出部２６は、シンボル毎に、セグメント間のデインターリーブを行うための読み出しアドレス情報の順番をメモリ制御部２３に与えるセグメント間デインターリーバ３１を有する。
【００５２】
（２−ｂ）全体動作の概要
このように構成される周波数デインターリーバ１１の動作について、以下に説明する。まず、周波数デインターリーバ１１全体の動作の概要を説明する。メモリ制御部２２に入力される情報用信号は、シンボル毎にデータ信号となる各キャリアに番号（以下、「キャリア番号」とする）が与えられているとともに、又、パイロット信号となる各キャリアはその位置がパイロット信号検出回路９（図４）で検出されている。そして、シンボル毎に入力されるデータ信号となる各キャリアは、書き込みアドレス算出部２５でそのキャリア番号に対して決定されたメモリ２３又はメモリ２４のアドレスに格納される。尚、今、メモリ２３に格納されたものとする。このように、データ信号となる各キャリアがメモリ２３に格納されている間、パイロット信号となる各キャリアは除去される。
【００５３】
このように１シンボルのキャリアが、書き込みアドレス算出部２５によって設定されたメモリ２３内のアドレスに順に格納されるように、メモリ制御部２２によって制御されて、メモリ２３内に格納されると、読み出しアドレス算出部２６によって設定されたアドレスの順にメモリ２３に格納されたキャリアの読み出しが行われる。このようにしてメモリ２３内に格納された１シンボル分のキャリアがメモリ制御部２２によってキャリア番号順に読み出されて、時間デインターリーバ１２（図４）に出力されるとともに、次のシンボル内のキャリアが入力され、書き込みアドレス算出部２５より与えられるアドレスに基づいてメモリ２４に格納される。
【００５４】
このようにして、各シンボル内のキャリアの並び替えが行われる周波数デインターリーバ１１における書き込みアドレス算出部２５と読み出しアドレス算出部２６の動作について、以下に図面を参照して説明する。
【００５５】
（２−ｃ）書き込みアドレス算出部
この書き込みアドレス算出部２５では、各セグメント内のキャリアのデランダマイズ及びデローテーション及びセグメント並び替え処理演算が施されて、書き込みアドレスが得られる。まず、このデランダマイズ、デローテーション及びセグメント並び替えについて、説明する。
【００５６】
ｃ−１．デランダマイズ
図６（ａ）のように、１セグメント内においてキャリア番号３２，２６，６９，５１，３５，…，３，１，４，２４の順に配列されているキャリアが入力されるものとする。（但し、説明の便宜上、このセグメント内のパイロット信号となるキャリアは考慮されていない。）このように、ランダムな状態で配置されたセグメント内の各キャリアを、キャリア番号順に配列させることがデランダマイズである。このようにデランダマイズを施すことによって、図６（ｂ）のように、キャリア番号０，１，２，３，４，…，９２，９３，９４，９５のように、キャリア番号順に、セグメント内の各キャリアが並び替えられる。
【００５７】
ｃ−２．デローテーション
図７（ａ）のように、１セグメント内においてキャリア番号２，３，４，５，６，…，９４，９５，０，１の順に配列されているキャリアが入力されるものとする。（但し、説明の便宜上、このセグメント内のパイロット信号となるキャリアは考慮されていない。）このように、セグメント内で循環されて配置された各キャリアを、キャリア番号順に配列させることがデローテーションである。このようにデローテーションを施すことによって、図７（ｂ）のように、キャリア番号０，１，２，３，４，…，９２，９３，９４，９５のように、キャリア番号順に、セグメント内の各キャリアが並び替えられる。尚、上述したデランダマイズとこのデローテーションが施されることによって、セグメント内のデインターリーブが施されることとなる。
【００５８】
ｃ−３．セグメント並び替え
図８（ａ）のように、１シンボル内において、１３個のセグメントが、その番号（以下、「セグメント番号」とする）１１，９，７，５，３，１，０，２，４，６，８，１０，１２の順に入力されるものとする。このように、ある規定に沿って配置されたシンボル内の各セグメントを、セグメント番号順に配列させることがセグメント並び替えである。このようにセグメント並び替えを施すことによって、図８（ｂ）のように、セグメント番号０，１，２，３，４，５，６，７，８，９，１０，１１，１２のように、セグメント番号順に、シンボル内の各セグメントが並び替えられる。
【００５９】
ｃ−４．書き込みアドレス算出部の動作
次に、書き込みアドレス算出部２５の動作について、メモリ制御部２２に入力される情報用信号が、１シンボルが３つのセグメント、１セグメントが５つのキャリアで構成されるものとして、説明する。又、このとき、セグメント番号を０〜２とし、セグメント０，１，２に設けられたキャリアのキャリア番号を、それぞれ、０-0〜０-4、１-0〜１-4、２-0〜２-4とする。
【００６０】
今、図１０（ａ）のように、１シンボルの情報用信号が、セグメント番号１，０，２の順に入力されているものとされ、キャリアが、キャリア番号１-2，１-0，１-4，１-1，１-3，０-3，０-0，０-2，０-1，０-4，２-3，２-0，２-2，２-4，２-1の順に入力されているものとする。
【００６１】
このように１シンボルの情報用信号が入力される際、デランダマイズ回路２８によって、デランダマイズデータＲＯＭ２７より、まず、セグメント０，１，２の順に書き込みアドレスが読み出される。この書き込みアドレスは、各セグメント内でローテーションされる前のランダマイズされたキャリアのキャリア番号に応じたものとなる。よって、書き込みアドレスが、図１０（ｂ）のように、そのアドレス番号が０-3，０-0，０-2，０-1，０-4，１-3，１-2，１-0，１-4，１-1，２-4，２-1，２-3，２-0，２-2の順に読み出される。尚、このアドレス番号は、キャリア番号に対応して番号付けされているものとする。
【００６２】
そして、読み出された書き込みアドレスが、デローテーション回路２９によって、各セグメント毎に、そのセグメント番号分、循環される。即ち、図１０（ｃ）のように、アドレス番号０-3，０-0，０-2，０-1，０-4，１-2，１-0，１-4，１-1，１-3，２-3，２-0，２-2，２-4，２-1の順に、その書き込みアドレスの送出される順序が変更される。そして、セグメント並び替えアドレス設定回路３０によって、このようにデローテーション回路２９において循環された書き込みアドレスが、セグメント単位で並び替えられる。即ち、図１０（ｄ）のように、アドレス番号１-2，１-0，１-4，１-1，１-3，０-3，０-0，０-2，０-1，０-4，２-3，２-0，２-2，２-4，２-1の順にメモリ制御部２２に与えられる。
【００６３】
このような順で書き込みアドレスがメモリ制御部２２に与えられると、メモリ制御部２２に入力される１シンボル分の各キャリアを、その入力される順に、与えられた書き込みアドレスのアドレス番号に相当するメモリ２３又はメモリ２４内のアドレス位置に格納する。即ち、キャリア番号１-2，１-0，１-4，…の順に入力されるキャリアが、それぞれ、そのアドレス番号が１-2，１-0，１-4，…となるメモリ２３又はメモリ２４内のアドレス位置に格納される。よって、図１０（ｅ）のように、キャリア番号０-0〜０-4，１-0〜１-4，２-0〜２-4の各キャリアが、アドレス番号０-0〜０-4，１-0〜１-4，２-0〜２-4となるメモリ２３又はメモリ２４内のアドレス位置に格納される。
【００６４】
（２−ｄ）読み出しアドレス算出部
この読み出しアドレス算出部２６では、各セグメント間のキャリアのデインターリーブを施すための読み出しアドレスが得られる。まず、このセグメント間デインターリーブについて、説明する。
【００６５】
ｄ−１．セグメント間デインターリーブ
図９（ａ）のように、メモリ２３又はメモリ２４内に、セグメント番号０，１，２，…，１３の順にセグメントが格納されるとともに、セグメント番号０，１，２，…，１３の各セグメント内においてキャリア番号０-0，０-1，０-2，…，０-95、１-0，１-1，１-2，…，１-95、２-0，２-1，２-2，…，２-95、…、１３-0，１３-1，１３-2，…，１３-95の順にキャリアが格納されているものとする。（但し、説明の便宜上、各セグメント内のパイロット信号となるキャリアは考慮されていない。）このように配置されたシンボル内の各キャリアを、図９（ｂ）のように、キャリア番号０-0，１-0，２-0，…，１３-0、０-1，１-1，２-1，…，１３-1、０-2，１-2，２-2，…，１３-2、…、０-95，１-95，２-95，…，１３-95の順に配列させることがセグメント間デインターリーブである。
【００６６】
ｄ−２．読み出しアドレス算出部の動作
次に、読み出しアドレス算出部２６の動作について、前述した図１０の例を用いて説明する。即ち、図１０（ｅ）のように、キャリア番号０-0〜０-4，１-0〜１-4，２-0〜２-4の各キャリアが、アドレス番号０-0〜０-4，１-0〜１-4，２-0〜２-4となるメモリ２３又はメモリ２４内のアドレス位置に格納されている。このとき、読み出しアドレス算出部２６であるセグメント間デインターリーバ３１よりメモリ制御部２２に、図１０（ｆ）のように、読み出しアドレスが、アドレス番号０-0，１-0，２-0，０-1，１-1，２-1，０-2，１-2，２-2，０-3，１-3，２-3，０-4，１-4，２-4の順に与えられる。
【００６７】
よって、そのアドレス番号０-0，１-0，２-0，０-1，１-1，２-1，０-2，１-2，２-2，０-3，１-3，２-3，０-4，１-4，２-4の順に、このアドレス番号に対応するメモリ２３又はメモリ２４内のアドレス位置に格納されているキャリアがメモリ制御部２２によって読み出されて出力される。よって、１シンボルのキャリアが、キャリア番号０-0，１-0，２-0，０-1，１-1，２-1，０-2，１-2，２-2，０-3，１-3，２-3，０-4，１-4，２-4の順に、メモリ制御部２２より出力される。
【００６８】
（２−ｅ）周波数デインターリーバの他の構成
本実施形態において、書き込みアドレス算出部で、デランダマイズ及びデローテーション及びセグメント並び替え処理を行うための書き込みアドレスが算出されるとともに、読み出しアドレス算出部で、セグメント間デインターリーブ処理を行うための読み出しアドレスが算出するような構成にしたが、周波数デインターリーバにおいて、セグメント並び替え及びデランダマイズ及びデローテーション及びセグメント間デインターリーブ処理を行うものであれば、周波数デインターリーバを他の構成としても構わない。
【００７１】
又、書き込みアドレス算出部で、セグメント並び替え処理を行うための書き込みアドレスが算出されるとともに、デランダマイズ及びデローテーション及びセグメント間デインターリーブ処理を行うための読み出しアドレスが算出するような構成としても構わない。
【００７２】
このように、書き込みアドレス算出部で、セグメント並び替え及びデランダマイズ及びデローテーション及びセグメント間デインターリーブのうちのいずれかの処理を行うための書き込みアドレスが算出されるとともに、読み出しアドレス算出部で、残りの処理を行うための読み出しアドレスが算出されるような構成にすることで、周波数デインターリーバにおいて、セグメント間デインターリーブ処理を行うことができる。但し、デランダマイズ及びデローテーションが終了した後、セグメント間デインターリーブを行うようにする必要がある。
【００７３】
＜第２の実施形態＞
本発明の第２の実施形態について、図面を参照して説明する。図１１は、本実施形態のデジタル放送受信装置の内部構成を示すブロック図である。又、図１２は、図４のデジタル放送受信装置に設けられたセグメント並び替え回路の内部構成を示すブロック図である。又、図１３ は、図４のデジタル放送受信装置に設けられた周波数デインターリーバの内部構成を示すブロック図である。尚、図１１のデジタル放送受信装置において、図４のデジタル放送受信装置と同一の目的で使用する部分については、同一の符号を付してその詳細な説明は省略する。
【００７４】
１．全体の構成
図１１のデジタル放送受信装置は、アンテナ１と、チューナ２と、Ａ／Ｄ変換回路３と、同期回路４と、ＦＦＴ回路５と、ＯＦＤＭフレームデコーダ６と、情報用信号復調回路７と、ＴＭＣＣ復号化回路８と、パイロット信号検出回路９と、ＴＭＣＣ情報解析回路１０と、時間デインターリーバ１２と、デマッピング回路１３と、ビットデインターリーバ１４と、デパンクチャード回路１５と、ヌルパケット生成回路１６と、ＴＳ再生回路１７と、ビタビ復号化回路１８と、バイトデインターリーバ１９と、エネルギー逆拡散回路２０と、ＲＳ復号化回路２１と、情報用信号復調回路７で復調された情報用信号が与えられてセグメントの並び替えを行うセグメント並び替え回路３２と、ＴＭＣＣ情報解析回路１０より与えられる情報用信号を周波数軸方向にデインターリーブする周波数デインターリーバ３３とを有する。
【００７５】
このように、本実施形態のデジタル放送受信装置では、第１の実施形態（図４）のデジタル放送受信装置に設けられた周波数デインターリーバ１１の代わりに、セグメントの並び替えを行うセグメント並び替え回路３２と、周波数軸方向のデインターリーブを行う周波数デインターリーバ３３とを設けた構成となる。尚、その他のブロックの動作については、第１の実施形態のデジタル放送受信装置に設けられた各ブロックと同様の動作を行うため、その動作の説明については第１の実施形態を参照するものとして、省略する。
【００７６】
２．セグメント並び替え回路
（２−ａ）構成
図１２に示すように、セグメント並び替え回路３２は、情報用信号復調回路７（図１１）より情報用信号が入力されるメモリ制御部３４と、１シンボルのキャリアが格納されるメモリ３５，３６と、メモリ制御部３４に書き込みアドレス情報を与える書き込みアドレス算出部３７とを有する。又、書き込みアドレス算出部３７は、書き込みアドレス情報の順番をセグメント毎に入れ換えるセグメント並び替えアドレス設定回路３８で構成される。
【００７７】
（２−ｂ）動作
このような構成のセグメント並び替え回路３２は、図８（ａ）のように、１シンボルの情報用信号を構成する１３個のセグメントが、セグメント番号１１，９，７，５，３，１，０，２，４，６，８，１０，１２の順にメモリ３４に入力されると、書き込みアドレス算出部３７より与えられる書き込みアドレスの順にメモリ３５又はメモリ３６に格納される。
【００７８】
よって、図８（ｂ）のように、セグメント番号０，１，２，３，４，５，６，７，８，９，１０，１１，１２の順に、シンボル内の各セグメントが並び替えられてメモリ３５又はメモリ３６に格納される。そして、メモリ３５又はメモリ３６に一旦格納された１シンボル分の情報用信号は、セグメント番号０，１，２，３，４，５，６，７，８，９，１０，１１，１２の順に、メモリ制御部３４よりパイロットパルス検出回路９に出力される。このように、メモリ３５からの読み出し動作が行われているとき、次のシンボルの情報用信号がセグメント並び替えが行われて、メモリ３６に格納される。
【００７９】
即ち、図１４（ａ）のように、第１の実施形態と同様、１シンボルの情報用信号が、セグメント番号１，０，２の順に入力されているものとされ、キャリアが、キャリア番号１-2，１-0，１-4，１-1，１-3，０-3，０-0，０-2，０-1，０-4，２-3，２-0，２-2，２-4，２-1の順に入力されているものとする。更に、各セグメント内のキャリアは、各セグメントにおいて、セグメント番号分のキャリアがずれてローテーションされているものとする。尚、図１４において、パイロット信号となるキャリアは図示していない。
【００８０】
このように１シンボルの情報用信号が入力される際、書き込みアドレスが、図１４（ｂ）のように、アドレス番号１-0，１-1，１-2，１-3，１-4，０-0，０-1，０-2，０-3，０-4，２-0，２-1，２-2，２-3，２-4の順にメモリ制御部３４に与えられる。そして、メモリ制御部３４に入力される１シンボル分の各キャリアを、その入力される順に、与えられた書き込みアドレスのアドレス番号に相当するメモリ３５又はメモリ３６内のアドレス位置に格納する。
【００８１】
即ち、キャリア番号１-4，１-1，１-3，…の順に入力されるキャリアが、それぞれ、そのアドレス番号が１-2，１-0，１-4，…となるメモリ３５又はメモリ３６内のアドレス位置に格納される。よって、キャリア番号０-3，０-0，０-2，０-1，０-4，１-2，１-0，１-4，１-1，１-3，２-3，２-0，２-2，２-4，２-1の各キャリアが、アドレス番号０-0，０-1，０-2，０-3，０-4，１-0，１-1，１-2，１-3，１-4，２-0，２-1，２-2，２-3，２-4となるメモリ３５又はメモリ３６内のアドレス位置に格納される。
【００８２】
そして、このアドレス番号０-0，０-1，０-2，…の順に、そのアドレス位置に格納される１シンボル分のキャリアがメモリ３５又はメモリ３６より読み出されて出力される。即ち、図１４（ｃ）のように、キャリア番号０-3，０-0，０-2，０-1，０-4，１-2，１-0，１-4，１-1，１-3，２-3，２-0，２-2，２-4，２-1の順に、各キャリアがメモリ制御部３４より出力される。
【００８３】
（２−ｃ）セグメント並び替え回路の他の構成
本実施形態において、セグメント並び替え処理を行うための書き込みアドレスが算出される書き込みアドレス算出回路が設けられた構成にしたが、この書き込みアドレス算出回路の代わりにセグメント並び替え処理を行うための読み出しアドレスが算出される読み出しアドレス算出回路が設けられた構成としても構わない。
【００８４】
３．周波数デインターリーバ
（３−ａ）構成
図１３に示す周波数デインターリーバ３３は、ＴＭＣＣ情報解析回路１０（図１１）より情報用信号が入力されるメモリ制御部３９と、１シンボルのキャリアが格納されるメモリ４０，４１と、メモリ制御部３９に書き込みアドレス情報を与える書き込みアドレス算出部４２と、メモリ制御部３９に読み出しアドレス情報を与える読み出しアドレス算出部２６とを有する。
【００８５】
又、書き込みアドレス算出部４２は、それぞれ第１の実施形態と同様の動作を行う、デランダマイズデータＲＯＭ２７と、デランダマイズ回路２８と、デローテーション回路２９とを有する。更に、読み出しアドレス算出部２６は、第１の実施形態と同様、シンボル毎に、セグメント間のデインターリーブを行うための読み出しアドレス情報の順番をメモリ制御部３９に与えるセグメント間デインターリーバ３１を有する。このように、デランダマイズデータＲＯＭ２７、デランダマイズ回路２８、デローテーション回路２９、及びセグメント間デインターリーバ３１は、第１の実施形態と同様の構成であるので、その詳細な説明は、第１の実施形態を参照するものとして、省略する。
【００８６】
（３−ｂ）全体動作の概要
このように構成される周波数デインターリーバ３３の動作について、以下に説明する。まず、周波数デインターリーバ３３全体の動作の概要を説明する。メモリ制御部３９に入力される情報用信号は、シンボル毎にデータ信号となる各キャリア番号が与えられているとともに、又、パイロット信号となる各キャリアはその位置がパイロット信号検出回路９（図１１）で検出されている。そして、シンボル毎に入力されるデータ信号となる各キャリアは、書き込みアドレス算出部４２でそのキャリアの番号に対して決定されたメモリ４０又はメモリ４１のアドレスに格納される。尚、今、メモリ４０に格納されたものとする。このように、データ信号となる各キャリアがメモリ４０に格納されている間、パイロット信号となる各キャリアは除去される。
【００８７】
このように１シンボルのキャリアが、書き込みアドレス算出部４２によって設定されたメモリ４０内のアドレスに順に格納されるように、メモリ制御部３９によって制御されて、メモリ４０内に格納されると、読み出しアドレス算出部２６によって設定されたアドレス順にメモリ４０に格納されたキャリアの読み出しが行われる。このようにしてメモリ４０内に格納された１シンボル分のキャリアがメモリ制御部３９によってキャリア番号順に読み出されて、時間デインターリーバ１２（図１１）に出力されるとともに、次のシンボル内のキャリアが入力され、書き込みアドレス算出部４２より与えられるアドレスに基づいてメモリ４１に格納される。
【００８８】
このようにして、各シンボル内のキャリアの並び替えが行われる周波数デインターリーバ３３における書き込みアドレス算出部４２及び読み出しアドレス算出部２６の動作について、以下に図面を参照して説明する。
【００８９】
（３−ｃ）書き込みアドレス算出部
この書き込みアドレス算出部４２では、各セグメント内のキャリアのデランダマイズ及びデローテーション処理演算が施されて、書き込みアドレスが得られる。尚、このデランダマイズ及びデローテーションについては、上述したとおりである。
【００９０】
上述したようにセグメント並び替え回路３２で、図１４（ｃ）のように、１シンボルにおけるセグメントの並び替えが施された情報用信号内のキャリアが、パイロットパルス検出回路９及びＴＭＣＣ情報解析回路１０を介して、キャリア番号０-3，０-0，０-2，０-1，０-4，１-2，１-0，１-4，１-1，１-3，２-3，２-0，２-2，２-4，２-1の順に、入力されるときの動作を一例として、以下に、周波数デインターリーバ３３の動作について説明する。
【００９１】
このように１シンボルの情報用信号が入力される際、デランダマイズデータＲＯＭ２７、デランダマイズ回路２８及びデーローテーション回路２９によって、より、書き込みアドレスが、図１４（ｄ）のように、アドレス番号０-3，０-0，０-2，０-1，０-4，１-2，１-0，１-4，１-1，１-3，２-3，２-0，２-2，２-4，２-1の順に配列される。そして、このように配列された書き込みアドレスが、メモリ制御部３９に与えられる。
【００９２】
このような順で書き込みアドレスがメモリ制御部３９に与えられると、メモリ制御部３９に入力される１シンボル分の各キャリアを、その入力される順に、与えられた書き込みアドレスのアドレス番号に相当するメモリ４０又はメモリ４１内のアドレス位置に格納する。即ち、キャリア番号０-3，０-0，０-2，…の順に入力されるキャリアが、それぞれ、そのアドレス番号が０-3，０-0，０-2，…となるメモリ４０又はメモリ４１内のアドレス位置に格納される。よって、図１４（ｅ）のように、キャリア番号０-0〜０-4，１-0〜１-4，２-0〜２-4の各キャリアが、アドレス番号０-0〜０-4，１-0〜１-4，２-0〜２-4となるメモリ４０又はメモリ４１内のアドレス位置に格納される。
【００９３】
（３−ｄ）読み出しアドレス算出部
この読み出しアドレス算出部２６では、各セグメント間のキャリアのデインターリーブを施すための読み出しアドレスが得られる。上述したように、今、図１４（ｅ）のように、キャリア番号０-0〜０-4，１-0〜１-4，２-0〜２-4の各キャリアが、アドレス番号０-0〜０-4，１-0〜１-4，２-0〜２-4となるメモリ４０又はメモリ４１内のアドレス位置に格納されている。このとき、読み出しアドレス算出部２６であるセグメント間デインターリーブ回路３２よりメモリ制御部３９に、読み出しアドレスが、図１４（ｆ）のように、アドレス番号０-0，１-0，２-0，０-1，１-1，２-1，０-2，１-2，２-2，０-3，１-3，２-3，０-4，１-4，２-4の順に与えられる。
【００９４】
よって、そのアドレス番号０-0，１-0，２-0，０-1，１-1，２-1，０-2，１-2，２-2，０-3，１-3，２-3，０-4，１-4，２-4の順に、このアドレス番号に対応するメモリ４０又はメモリ４１内のアドレス位置に格納されているキャリアがメモリ制御部３９によって読み出されて出力される。よって、１シンボルのキャリアが、キャリア番号０-0，１-0，２-0，０-1，１-1，２-1，０-2，１-2，２-2，０-3，１-3，２-3，０-4，１-4，２-4の順に、メモリ制御部３９より出力される。
【００９５】
（３−ｅ）周波数デインターリーバの他の構成
本実施形態において、書き込みアドレス算出部で、デランダマイズ及びデローテーション処理を行うための書き込みアドレスが算出されるとともに、読み出しアドレス算出部で、セグメント間デインターリーブ処理を行うための読み出しアドレスが算出するような構成にしたが、周波数デインターリーバにおいて、デランダマイズ及びデローテーション及びセグメント間デインターリーブ処理を行うものであれば、周波数デインターリーバを他の構成としても構わない。
【００９６】
即ち、例えば、書き込みアドレス算出部において、デランダマイズ及びデローテーション及びセグメント間デインターリーブ処理を行うための書き込みアドレスが算出されるようにして、メモリ内に格納された１シンボル分のキャリアを格納されたアドレスのアドレス番号順に出力するようにして、読み出しアドレス算出部を省略したようなものとしても構わない。
【００９７】
又、逆に、書き込みアドレス算出部を省略するとともに、読み出しアドレス算出部において、デランダマイズ及びデローテーション及びセグメント間デインターリーブ処理を行うための読み出しアドレスが算出されるようにして、メモリ制御部に入力された１シンボル分のキャリアを入力された順にメモリに格納し、そして、読み出しアドレス算出部で算出されたアドレス番号順にメモリ内に格納されたキャリアを読み出すような構成としても構わない。
【００９８】
又、書き込みアドレス算出部で、デローテーション処理を行うための書き込みアドレスが算出されるとともに、読み出しアドレス算出部で、デランダマイズ及びセグメント間デインターリーブ処理を行うための読み出しアドレスが算出するような構成としても構わない。
【００９９】
このように、書き込みアドレス算出部で、デランダマイズ及びデローテーション及びセグメント間デインターリーブのうちのいずれかの処理を行うための書き込みアドレスが算出されるとともに、読み出しアドレス算出部で、残りの処理を行うための読み出しアドレスが算出されるような構成にすることで、周波数デインターリーバにおいて、デランダマイズ及びデローテーション及びセグメント間デインターリーブ処理を行うことができる。但し、デランダマイズ及びデローテーションが終了した後、セグメント間デインターリーブを行うようにする必要がある。
【０１００】
本実施形態のように、パイロット信号検出回路の前段にセグメント並び替え回路を設けることによって、セグメントがセグメント番号の順に並び替えられた情報用信号をパイロット信号検出回路に送出することができる。よって、第１の実施形態と比べて、パイロット検出回路において、その入力されるセグメントのセグメント番号の認識が容易になる。よって、第１の実施形態と比べて、パイロット信号検出回路の負担を低減することができるため、その回路規模も縮小することができる。
【０１０１】
尚、第１及び第２の実施形態において、受信された放送信号における１シンボル内のセグメントが全て同一の変調方式で変調されたものとして説明したが、上述したように、受信する放送信号を１シンボル内に異なる変調方式で変調されたセグメントで構成された階層を有するものとしても構わない。このとき、デマッピング、ビットデインターリーブ、デパンクチャード、バイトデインターリーブ、及びエネルギー逆拡散処理を、各階層のセグメント毎に行う必要があるため、それぞれの信号処理を行う回路ブロックに入力する際、１シングル内のセグメントを階層毎に分離する必要がある。
【０１０２】
又、各階層の変調方式が、差動変調方式と同期変調方式とに分かれている場合、情報用信号復調回路において、差動変調方式で変調されたセグメントの信号が差動復調されるように、又、同期変調方式で変調されたセグメントの信号がＳＰ復調又はＣＰ復調されるように、個々の変調方式に応じて復調動作を変更する必要がある。
【０１０３】
又、セグメント並び替え、デランダマイズ、デローテーション、及びセグメント間デインターリーブなどのキャリアの並び替え処理を行うために、メモリ制御部によって、２つのメモリを交互に書き込み及び読み出しすることで行うようにしたが、メモリ制御部への伝送速度を適切な速度に設定することで、１つのメモリで、１シンボル毎にキャリアの並び替え処理を行えるようにしても構わない。即ち、キャリアの並び替えを行うために、まず、１シンボルのメモリの書き込み及び読み出しをメモリ制御で行うと、次のシンボルのメモリの書き込み及び読み出しをメモリ制御部で行って、次のシンボルのキャリアの並び替えを行う。
【０１０４】
【発明の効果】
本発明によると、キャリア群の並び替え処理、キャリア群内の並び替え処理、キャリア群間の並び替え処理の少なくとも２つの処理を、キャリア群並び替え回路において行うようにしたので、従来のように、３つの処理毎にメモリやメモリ制御部を設ける必要がなくなった。よって、これらの処理を行うための回路部分の回路規模及び装置全体の規模を縮小することができる。
【図面の簡単な説明】
【図１】ＯＦＤＭ方式における信号の１フレームの構成を示す図。
【図２】ＯＦＤＭ方式における信号の１シンボルの構成を示す図。
【図３】ＯＦＤＭ方式における信号の１セグメントの構成を示す図。
【図４】第１の実施形態のデジタル放送受信装置の内部構成を示すブロック図。
【図５】図４のデジタル放送受信装置に設けられた周波数デインターリーバの内部構成を示すブロック図。
【図６】デランダマイズ処理を説明するためのイメージ図。
【図７】デローテーション処理を説明するためのイメージ図。
【図８】セグメント並び替え処理を説明するためのイメージ図。
【図９】セグメント間デインターリーブ処理を説明するためのイメージ図。
【図１０】図５の周波数デインターリーバの動作を示す図。
【図１１】第２の実施形態のデジタル放送受信装置の内部構成を示すブロック図。
【図１２】図１１のデジタル放送受信装置に設けられたセグメント並び替え回路の内部構成を示すブロック図。
【図１３】図１１のデジタル放送受信装置に設けられた周波数デインターリーバの内部構成を示すブロック図。
【図１４】図１２のセグメント並び替え回路及び図１３の周波数デインターリーバの動作を示す図。
【図１５】従来のデジタル放送受信装置の内部構成を示すブロック図。
【図１６】図１５のデジタル放送受信装置に設けられたセグメント並び替え回路及び周波数デインターリーバの内部構成を示すブロック図。
【符号の説明】
１ アンテナ
２ チューナ
３ Ａ／Ｄ変換回路
４ 同期回路
５ ＦＦＴ回路
６ ＯＦＤＭフレームデコーダ
７ 情報用信号復調回路
８ ＴＭＣＣ復号化回路
９ パイロット信号検出回路
１０ ＴＭＣＣ情報解析回路
１１ 周波数デインターリーバ
１２ 時間デインターリーバ
１３ デマッピング回路
１４ ビットデインターリーバ
１５ デパンクチャード回路
１６ ヌルパケット生成回路
１７ ＴＳ再生回路
１８ ビタビ復号化回路
１９ バイトデインターリーバ
２０ エネルギー逆拡散回路
２１ ＲＳ復号化回路[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a digital broadcast receiving apparatus, and more particularly to a digital broadcast receiving apparatus that receives a broadcast signal modulated by orthogonal frequency division multiplexing (OFDM).
[0002]
[Prior art]
FIG. 15 shows an internal configuration of a digital broadcast receiving apparatus conventionally used. In the digital broadcast receiving apparatus shown in FIG. 15, a broadcast signal of a channel desired by a viewer is acquired by a tuner 102 from a broadcast signal received by an antenna 101. The broadcast signal acquired by the tuner 102 is converted into a digital signal by the A / D conversion circuit 103. Then, a synchronization pulse synchronized with the effective symbol period is generated by the synchronization circuit 104 from the digital signal supplied from the A / D conversion circuit 103 so that a symbol within the effective symbol period is obtained from the received broadcast signal. The digital signal is supplied to a fast Fourier transform (FFT) circuit 105 together with the synchronization pulse generated by the synchronization circuit 104 via the synchronization circuit 104, and a time window (FFT) set by the synchronization pulse is applied. FFT) is performed based on (window).
[0003]
Then, the broadcast signal subjected to FFT in this way is transmitted in the OFDM frame decoder 106 by a TMCC (Transmission and Multiplexing Configuration Control) signal, a DQPSK (Diffrectial Quadrature Phase Shift Keying) signal, and a QAM (Quadrature). Amplitude Modulation) signal and other information signals. The information signal is demodulated by the information signal demodulating circuit 107 and the TMCC decoding circuit 108 decodes the TMCC signal. The information signal demodulated by the information signal demodulating circuit 107 is rearranged for each symbol by a segment rearrangement circuit 109 for each of a plurality of segments provided in each of a plurality of symbols constituting one frame. .
[0004]
In this way, the pilot signal detection circuit 110 detects the position of the pilot signal existing in each segment, using the information signal in which the segments are rearranged for each symbol. Then, the TMCC information analysis circuit 111 analyzes the modulation method and Viterbi composite rate of the information signal given through the pilot signal detection circuit 110 from the information in the TMCC signal. The information signal is deinterleaved by the frequency deinterleaver 112 in the frequency axis direction and deinterleaved by the time deinterleaver 113 in the time axis direction.
[0005]
The information signal deinterleaved in the frequency axis direction and the time axis direction as described above is subjected to demapping in accordance with the modulation method by the demapping circuit 114, and then the bit deinterleaver 115. Deinterleaving is performed every few bits. Then, the depunctured circuit 116 performs depunctured to which a dummy symbol is given. An invalid TS packet (null packet) is provided from the null packet generation circuit 117 for each frame in the TS (Transport Stream) reproduction circuit 118 to the information signal transmitted from the depunctured circuit 116, and a predetermined digital signal is transmitted. The TS signal is reproduced so as to match the multiplex pattern in the broadcasting system.
[0006]
The reproduced TS signal is subjected to Viterbi decoding by the Viterbi decoding circuit 119, and then deinterleaved by the byte deinterleaver 120 every several bytes. The TS signal output from the byte deinterleaver 120 is subjected to removal of energy diffusion by the energy despreading circuit 121 and then subjected to RS decoding by an RS (Reed-Solomon) decoding circuit 122. In this way, a TS signal in which TS packets of a plurality of programs are multiplexed is obtained.
[0007]
In the digital broadcast receiving apparatus configured as described above, the configuration of the segment rearrangement circuit 109 and the frequency deinterleaver 112 is as shown in FIG. That is, the segment rearrangement circuit 109 is configured by the memory control unit 201 and the memories 202 and 203, and the frequency deinterleaver 112 is configured by the intra-segment deinterlacing configured by the memory control unit 206 and the memories 207 and 208. The inter-segment deinterleaver 205 is composed of a leaver 204, a memory control unit 209, and memories 210 and 211.
[0008]
In the configuration as shown in FIG. 16, the segment rearrangement circuit 109 rearranges the segments for one symbol input to the memory control unit 201 so as to be arranged at the original segment position, and writes them to the memory 202. Then, the segments rearranged at the original symbol positions in this way are sequentially read out from the memory 202, and rearranged so that the next symbol segment is arranged at the original segment position, and written into the memory 203. . By repeating such an operation, the memory control unit 201 provides the pilot signal detection unit 110 with a symbol in which the segments are rearranged at the original segment position.
[0009]
In the frequency deinterleaver 112, first, the intra-segment deinterleaver 204 is rearranged so that the one-segment carrier input to the memory control unit 206 is arranged at the original carrier position, and is stored in the memory 207. Written. Then, the carriers rearranged to the original carrier position in this way are sequentially read out from the memory 207, and the carriers of the next segment are rearranged so as to be arranged at the original carrier position and written to the memory 208. . By repeating such an operation, the segment in which the carriers are rearranged at the original carrier position is given to the inter-segment deinterleaver 205 by the memory control unit 206.
[0010]
Then, in the inter-segment deinterleaver 205, the carriers for one symbol input to the memory control unit 209 are rearranged so as to be arranged at the original carrier positions and written into the memory 210. Then, the carriers rearranged to the original carrier position in this way are sequentially read out from the memory 210, and rearranged so that the carrier of the next symbol is arranged at the original carrier position and written to the memory 211. . By repeating such an operation, the memory control unit 209 provides the time deinterleaver 113 with a symbol in which carriers are rearranged at the original carrier position.
[0011]
[Problems to be solved by the invention]
As described above, the conventional digital broadcast receiving apparatus needs to include a memory control unit and two memories in the segment rearrangement circuit, the intra-segment deinterleaver, and the inter-segment deinterleaver, respectively. As a result, the amount of memory increases, and the circuit scale and device increase.
[0012]
In view of such a problem, in order to reduce the size of the apparatus, the present invention is a digital in which at least two processes of segment rearrangement, intra-segment deinterleaving, and inter-segment deinterleaving are performed in the same circuit. An object is to provide a broadcast receiving apparatus.
[0013]
[Means for Solving the Problems]
In order to achieve the above object, an aspect of the present invention provides:A demodulating circuit for demodulating a received broadcast signal in a digital broadcast receiving apparatus for receiving an orthogonal frequency division multiplex modulated broadcast signal in which a plurality of segments composed of a plurality of carriers are included in an effective data area of one symbol; A carrier rearrangement circuit that rearranges the carriers demodulated by the demodulation circuit. The carrier rearrangement circuit stores a carrier constituting an effective data area of one symbol.At least two memoriesWhen,An address after derandomization, derotation, and segment rearrangement processing for the carrier demodulated by the demodulation circuit is calculated as a write address to the memory.A write address calculation unit;The address after inter-segment deinterleaving processing is calculated for the carrier stored in the memory as a read address from the memoryA read address calculation unit;One carrier is sequentially written with carriers constituting an effective data area of a symbol in accordance with address information given from the write address calculating unit, while being given from the other memory by the read address calculating unit. In accordance with the address information, the carriers constituting the effective data area of the symbol preceding the certain symbol are sequentially read, all the carriers constituting the effective data of the certain symbol are written to the one memory, and the other memory After the reading of all the carriers constituting the valid data of the previous symbol from the end, the valid data area of the certain symbol is constructed from the one memory according to the address information given from the read address calculation unit While reading the carrier sequentially, the other said memory Against writes the carrier that constitutes an effective data area of the symbol after the certain symbol in accordance with the address information supplied from the write address calculation unitA memory control unit is provided.. By repeating such processing, the carriers randomly arranged on the transmission side can be rearranged to the arrangement in the state before being randomly arranged on the transmission side.
[0014]
  Another aspect of the present invention is a digital broadcast receiving apparatus that receives a broadcast signal subjected to orthogonal frequency division multiplexing modulation in which a plurality of segments each composed of a plurality of carriers are included in an effective data area of one symbol. A demodulating circuit for demodulating a signal; and a carrier rearranging circuit for rearranging the carriers demodulated by the demodulating circuit, wherein the carrier rearranging circuit stores a carrier constituting an effective data area of one symbol. RuAt least twoMemory,The address after derandomizing and derotating the carrier demodulated by the demodulation circuit is calculated as a write address to the memory.A write address calculation unit;The address after inter-segment deinterleaving processing is calculated for the carrier stored in the memory as a read address from the memoryA read address calculation unit;One carrier is sequentially written with carriers constituting an effective data area of a symbol in accordance with address information given from the write address calculating unit, while being given from the other memory by the read address calculating unit. In accordance with the address information, the carriers constituting the effective data area of the symbol preceding the certain symbol are sequentially read out to form the effective data of the certain symbol to the one memory.All ofConfigure carrier write and valid data for the previous symbol from the other memoryAfter all carriers have been readThe carriers constituting the effective data area of the certain symbol are sequentially read out from the one memory according to the address information given from the read address calculation unit, while being supplied from the write address calculation unit to the other memory. The carrier constituting the effective data area of the symbol after the certain symbol is written according to the address information.A memory control unit is provided.By repeating such processing, the carriers randomly arranged on the transmission side can be rearranged to the arrangement in the state before being randomly arranged on the transmission side.
[0015]
  Derandomization means, for example, rearranging the carriers randomly arranged on the transmission side to the arrangement in the state before being randomly arranged on the transmission side. Derotation is, for example, rearranging the carriers arranged by the number of carriers determined for each segment on the transmission side to the arrangement before being arranged by circulation on the transmission side.
[0017]
  By repeating such processing, the carriers randomly arranged on the transmission side can be rearranged to the arrangement in the state before being randomly arranged on the transmission side.
[0018]
  The write address calculation unit may include a storage unit that stores address information to be written to the memory so that carriers randomly arranged on the transmission side are arranged in order.
[0030]
DETAILED DESCRIPTION OF THE INVENTION
<OFDM method>
First, signals based on the OFDM method will be briefly described with reference to the drawings. As shown in FIG. 1, in the OFDM signal, 204 symbols are formed for each frame. Each symbol has an effective symbol section composed of various data and an invalid symbol section composed of a guard interval and a null carrier for accurate carrier recovery and symbol timing detection, as shown in FIG. 13 segments are provided in the effective symbol period.
[0031]
Further, as shown in FIG. 3, this segment is provided with n carriers, of which m are data carriers and nm are pilot carriers. A pilot signal obtained from a pilot carrier provided in this segment is a reference signal for obtaining information on how the phase and amplitude are distorted in order to perform waveform equalization processing in the frequency domain. The number of data carriers and the number of pilot carriers are as shown in the table below. In the table below, examples of three modes are given, and each represents the number of data carriers, the number of pilot carriers, and the total number of carriers configured in one segment.
[0032]
[Table 1]

[0033]
Further, there are DQPSK, QPSK, 16QAM, 64QAM, and the like as signal modulation methods in the OFDM method, and the mapping method, which is a process for changing the amplitude and phase of the carrier wave, is different. Among these modulation methods, the DQPSK method is called a differential modulation method, the QPSK method, the 16QAM method, and the 64QAM method are called synchronous modulation methods. In the differential modulation method and the synchronous modulation method, the types and arrangement positions of pilot signals are different. Different.
[0034]
In addition, the signal of the OFDM system is transmitted by changing the order of the segments for each symbol, or by interleaving the carriers in the segments in the frequency axis direction or in the time axis direction, and making the error sequence random. Disperse road burst errors. Further, by performing byte interleaving for setting in units of bytes or bit interleaving for setting in units of bits in the state of the data code, a signal more resistant to errors can be obtained.
[0035]
As described above, since a signal in the OFDM scheme includes a plurality of segments in each symbol, an independent modulation scheme is assigned to each segment in one symbol, and segments modulated by the same modulation scheme are grouped as one layer. (Hierarchical). By performing hierarchization in this way, for example, a segment having absolutely necessary data is allocated to a layer to which a QPSK modulation scheme that is resistant to a transmission path is applied, and other segments are assigned to a 16QAM modulation scheme. Or a layer to which the 64QAM modulation method is applied. By doing this, even if noise is superimposed on the transmission path or fading occurs, it is highly possible that the segments in the layer subjected to the QPSK modulation method can be received without error, and important information is transmitted. Can do.
[0036]
Hereinafter, a digital broadcast receiving apparatus that receives such an OFDM broadcast signal will be described.
[0037]
<First Embodiment>
A first embodiment of the present invention will be described with reference to the drawings. FIG. 4 is a block diagram showing the internal configuration of the digital broadcast receiving apparatus of this embodiment. FIG. 5 is a block diagram showing an internal configuration of a frequency deinterleaver provided in the digital broadcast receiving apparatus of FIG.
[0038]
1. Overall configuration and operation
The digital broadcast receiving apparatus of FIG. 4 includes an antenna 1, a tuner 2 that selects a broadcast signal of a desired channel from the broadcast signal received by the antenna 1, and an A / A that converts the broadcast signal selected by the tuner 2 into a digital signal. The D conversion circuit 3, the synchronization circuit 4 that obtains a synchronization pulse from the broadcast signal supplied from the A / D conversion circuit 3, and the synchronization pulse is given together with the broadcast signal from the synchronization circuit 4. An FFT circuit 5 that performs FFT, an OFDM frame decoder 6 that divides an information signal and a TMCC signal from a broadcast signal that has been subjected to FFT, and an information signal demodulation circuit 7 that demodulates an information signal provided from the OFDM frame decoder 6 TMCC decoding for TMCC decoding the TMCC signal given by the OFDM frame decoder 6 And a circuit 8.
[0039]
In the digital broadcast receiving apparatus in which these blocks are configured, the tuner 2 acquires the broadcast signal of the channel desired by the viewer from the broadcast signal received by the antenna 1. The broadcast signal acquired by the tuner 2 is converted into a digital signal by the A / D conversion circuit 3. Then, a synchronization pulse synchronized with the effective symbol is generated by the synchronization circuit 4 from the digital signal supplied from the A / D conversion circuit 3 so as to obtain an effective symbol from the received broadcast signal. The digital signal is supplied to the FFT circuit 105 together with the synchronization pulse generated by the synchronization circuit 4 via the synchronization circuit 4 and subjected to FFT based on the FFT window set by the synchronization pulse.
[0040]
Then, the broadcast signal subjected to the FFT in this way is separated into a TMCC signal that is a method control signal and an information signal that is modulated by the above-described differential method or synchronization method in the OFDM frame decoder 6. The The information signal is demodulated by the information signal demodulation circuit 7 and the TMCC decoding circuit 8 decodes the TMCC signal.
[0041]
The information signal demodulating circuit 7 performs differential demodulation when an information signal modulated by the differential method is given. Also, when an information signal modulated by a synchronization method is given, SP (Scattered Pilot) demodulation or CP (Continual Pilot) demodulation is performed according to the method to which the pilot signal is given. At this time, waveform equalization of the information signal is performed based on the pilot signal. The TMCC data decoded by the TMCC decoding circuit 8 has information such as the modulation method of the information signal and the Viterbi composite rate.
[0042]
This digital broadcast receiving apparatus is also provided with a pilot signal detection circuit 9 that receives a signal for information demodulated by the information signal demodulation circuit 7 and detects a pilot signal for each segment, and information through the pilot signal detection circuit 9. A TMCC information analysis circuit 10 to which TMCC data obtained by being decoded by the TMCC decoding circuit 8 is given, a frequency deinterleaver 11 to which an information signal is given through the TMCC information analysis circuit 10, and a frequency A time deinterleaver 12 to which a signal deinterleaved in the frequency axis direction by the deinterleaver 11 is provided.
[0043]
In the digital broadcast receiving apparatus in which these blocks are configured, the pilot signal detection circuit 9 detects the position of the pilot signal in each segment. The TMCC information analysis circuit 10 is provided with the detected pilot signal position, information signal, and TMCC data for each segment. The TMCC information analysis circuit 10 analyzes information such as the modulation scheme of the information signal and the Viterbi composite rate from the TMCC data, and sends the information signal to the frequency deinterleaver 11.
[0044]
The frequency deinterleaver 11 rearranges the segments in order to return the transmitted information signal to the original arrangement of the segments in the symbols for each symbol. Then, after deinterleaving within the segment is performed for each segment, deinterleaving between the segments is performed for each symbol, so that deinterleaving is performed in the frequency axis direction, and carriers in the frequency axis direction are arranged. Replacement is given. (The details of this operation will be described later.)
[0045]
At this time, a signal that becomes a pilot signal is removed from the information signal and output. That is, when the mode 1 information signal in the above table is given, 108 signals are input to the frequency deinterleaver 11, and the signal output from the frequency deinterleaver 11 has data. There will be 96. The information signal deinterleaved in the frequency axis direction is deinterleaved in the time axis direction in the time deinterleaver 12, and the rearrangement of carriers in the time axis direction is performed.
[0046]
Further, the digital broadcast receiving apparatus includes a demapping circuit 13 that performs demapping on the information signal that has been deinterleaved in the time axis direction, and a bit decoder that deinterleaves the demapped signal every several bits. An interleaver 14, a depunctured circuit 15 that depunctures a signal provided from the bit deinterleaver 14, a signal subjected to the depuncture and a null packet from the null packet generation circuit 16 are provided. A TS reproduction circuit 17 for reproducing the TS, a Viterbi decoding circuit 18 for Viterbi decoding the reproduced TS, a byte deinterleaver 19 for deinterleaving the Viterbi decoded TS every several bytes, and Removes energy diffusion for TS given by byte deinterleaver 19 Having an energy despreading circuit 20, the TS supplied from the energy despreading circuit 20 and a RS decoding circuit 21 for RS decoding.
[0047]
In the digital broadcast receiving apparatus in which these blocks are configured, the information signal deinterleaved in the time axis direction is de-mapped by the demapping circuit 13 in accordance with the modulation method applied to the information signal. Done. That is, the demapping circuit 13 performs bit allocation in the modulation method of the information signal based on the phase and amplitude of the input information signal. The information signal demapped in this way is deinterleaved every few bits by the bit deinterleaver 14, and the information signal is rearranged bit by bit.
[0048]
The information signal deinterleaved for each bit is depunctured by the depunctured circuit 15 by supplementing the data erased on the transmission side with the original data position. Then, the TS reproduction circuit 17 combines the depunctured information signal and the null packet supplied from the null packet generation circuit 16 to reproduce the TS. The TS reproduced in this way is Viterbi-decoded by the Viterbi decoding circuit 18 and then deinterleaved for every several bytes by the byte deinterleaver 19, and rearrangement for each byte in this TS is performed.
[0049]
From the deinterleaved TS for each byte, the energy despreading circuit 20 removes the pseudo random signal and removes the energy spread. The RS decoding circuit 21 performs RS decoding to perform error correction based on the error correction code. The signal decoded in this way is output to the outside, and after further signal processing, it is reproduced or recorded.
[0050]
2. Frequency deinterleaver
(2-a) Configuration
In the digital broadcast receiving apparatus configured as described above, the internal configuration and operation of the frequency deinterleaver 11 will be described below. The frequency deinterleaver 11 shown in FIG. 5 includes a memory control unit 22 to which an information signal is input from the TMCC information analysis circuit 10 (FIG. 4), memories 23 and 24 in which one symbol carrier is stored, and memory control. A write address calculation unit 25 that supplies write address information to the unit 22 and a read address calculation unit 26 that supplies read address information to the memory control unit 22 are provided.
[0051]
Further, the write address calculation unit 25 includes a derandomization data ROM 27 and a derandomization data ROM 27 in which write address information for writing into the memory is arranged so that carriers randomly arranged in each segment are arranged in order. A derandomization circuit 28 for reading the write address information in the memory, and a derotation circuit 29 for changing the order of the write address information read by the derandomization circuit 28 so that the carrier that should be at the header position of the segment is arranged at the header position. And a segment rearrangement address setting circuit 30 for changing the order of the write address information given from the derotation circuit 29 for each segment. Further, the read address calculation unit 26 has an inter-segment deinterleaver 31 that gives the memory control unit 23 the order of read address information for performing deinterleaving between segments for each symbol.
[0052]
(2-b) Overview of overall operation
The operation of the frequency deinterleaver 11 configured as described above will be described below. First, an outline of the operation of the entire frequency deinterleaver 11 will be described. In the information signal input to the memory control unit 22, a number (hereinafter referred to as “carrier number”) is given to each carrier that is a data signal for each symbol, and each carrier that is a pilot signal is The position is detected by the pilot signal detection circuit 9 (FIG. 4). Each carrier serving as a data signal input for each symbol is stored in the address of the memory 23 or the memory 24 determined for the carrier number by the write address calculation unit 25. It is assumed that the data is stored in the memory 23 now. In this way, while each carrier serving as a data signal is stored in the memory 23, each carrier serving as a pilot signal is removed.
[0053]
As described above, when one symbol carrier is controlled by the memory control unit 22 and stored in the memory 23 so as to be sequentially stored in the addresses in the memory 23 set by the write address calculation unit 25, reading is performed. The carriers stored in the memory 23 are read in the order of the addresses set by the address calculation unit 26. The carriers for one symbol stored in the memory 23 in this way are read by the memory control unit 22 in the order of the carrier numbers and output to the time deinterleaver 12 (FIG. 4), and in the next symbol The carrier is input and stored in the memory 24 based on the address given from the write address calculation unit 25.
[0054]
Operations of the write address calculation unit 25 and the read address calculation unit 26 in the frequency deinterleaver 11 in which the carriers in each symbol are rearranged in this way will be described below with reference to the drawings.
[0055]
(2-c) Write address calculation unit
The write address calculation unit 25 performs a derandomization and derotation of the carrier in each segment and a segment rearrangement processing operation to obtain a write address. First, the derandomization, derotation, and segment rearrangement will be described.
[0056]
c-1. Delandize
As shown in FIG. 6 (a), it is assumed that carriers arranged in the order of carrier numbers 32, 26, 69, 51, 35,. (However, for convenience of explanation, the carrier serving as the pilot signal in this segment is not taken into account.) Thus, it is derandomized to arrange the carriers in the segments arranged in a random state in the order of the carrier numbers. It is. By performing derandomization in this manner, as shown in FIG. 6 (b), within the segments in the order of carrier numbers, such as carrier numbers 0, 1, 2, 3, 4,. Each carrier is rearranged.
[0057]
c-2. Derotation
Assume that carriers arranged in the order of carrier numbers 2, 3, 4, 5, 6,..., 94, 95, 0, 1 in one segment are input as shown in FIG. (However, for convenience of explanation, the carrier serving as a pilot signal in this segment is not taken into account.) Thus, it is a derotation to arrange the carriers arranged in a cycle in the order of carrier numbers. is there. By performing derotation in this way, as shown in FIG. 7B, the carrier numbers 0, 1, 2, 3, 4,... Each carrier is rearranged. In addition, de-interleaving in a segment will be performed by performing the derandomization mentioned above and this derotation.
[0058]
c-3. Sort segments
As shown in FIG. 8A, 13 segments within one symbol have their numbers (hereinafter referred to as “segment numbers”) 11, 9, 7, 5, 3, 1, 0, 2, 4, Assume that the input is in the order of 6, 8, 10, and 12. In this way, the segment rearrangement is to arrange the segments in the symbols arranged according to a certain rule in the order of the segment numbers. By performing segment rearrangement in this way, segment numbers 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, as shown in FIG. The segments in the symbol are rearranged in the order of segment numbers.
[0059]
c-4. Operation of write address calculator
Next, the operation of the write address calculation unit 25 will be described on the assumption that the information signal input to the memory control unit 22 is composed of three segments for one symbol and five carriers for one segment. At this time, the segment numbers are 0 to 2, and the carrier numbers of the carriers provided in the segments 0, 1, and 2 are 0-0 to 0-4, 1-0 to 1-4, and 2-0, respectively. ~ 2-4.
[0060]
Now, as shown in FIG. 10A, it is assumed that the information signal of one symbol is input in the order of segment numbers 1, 0, 2 and the carriers are carrier numbers 1-2, 1-0, 1 -4, 1-1, 1-3, 0-3, 0-0, 0-2, 0-1, 0-4, 2-3, 2-0, 2-2, 2-4, 2-1 It is assumed that they are entered in the order.
[0061]
When the information signal of one symbol is input in this way, the write address is first read out in the order of segments 0, 1 and 2 from the derandomization data ROM 27 by the derandomization circuit 28. This write address corresponds to the carrier number of the randomized carrier before being rotated within each segment. Therefore, the write address is 0-3, 0-0, 0-2, 0-1, 0-4, 1-3, 1-2, 1-0 as shown in FIG. , 1-4, 1-1, 2-4, 2-1, 2-3, 2-0, 2-2. This address number is assumed to be numbered corresponding to the carrier number.
[0062]
Then, the read write address is circulated by the derotation circuit 29 for each segment by the segment number. That is, as shown in FIG. 10C, address numbers 0-3, 0-0, 0-2, 0-1, 0-4, 1-2, 1-0, 1-4, 1-1, 1 -3, 2-3, 2-0, 2-2, 2-4, 2-1 are changed in order of transmission of the write addresses. Then, the segment rearrangement address setting circuit 30 rearranges the write addresses circulated in the derotation circuit 29 in this manner on a segment basis. That is, as shown in FIG. 10D, address numbers 1-2, 1-0, 1-4, 1-1, 1-3, 0-3, 0-0, 0-2, 0-1, 0 -4, 2-3, 2-0, 2-2, 2-4, 2-1 are given to the memory control unit 22 in this order.
[0063]
When write addresses are given to the memory control unit 22 in this order, each carrier for one symbol input to the memory control unit 22 corresponds to the address number of the given write address in the input order. The data is stored in the address position in the memory 23 or the memory 24. That is, the carriers 23 or memory whose address numbers are 1-2, 1-0, 1-4,... Are input in the order of carrier numbers 1-2, 1-0, 1-4,. 24 is stored in the address position in the address 24. Therefore, as shown in FIG. 10E, the carrier numbers 0-0 to 0-4, 1-0 to 1-4, 2-0 to 2-4 are assigned to the address numbers 0-0 to 0-4. , 1-0 to 1-4, 2-0 to 2-4, stored in the address positions in the memory 23 or the memory 24.
[0064]
(2-d) Read address calculation unit
The read address calculation unit 26 obtains a read address for deinterleaving carriers between segments. First, the inter-segment deinterleaving will be described.
[0065]
d-1. Inter-segment deinterleaving
As shown in FIG. 9A, the segments are stored in the order of segment numbers 0, 1, 2,..., 13 in the memory 23 or 24, and the segment numbers 0, 1, 2,. Within the segment, carrier numbers 0-0, 0-1, 0-2, ..., 0-95, 1-0, 1-1, 1-2, ..., 1-95, 2-0, 2-1, 2 It is assumed that carriers are stored in the order of -2, ..., 2-95, ..., 13-0, 13-1, 13-2, ..., 13-95. (However, for convenience of explanation, the carrier serving as the pilot signal in each segment is not taken into account.) Each carrier in the symbols arranged in this way is represented by carrier number 0-0 as shown in FIG. , 1-0, 2-0, ..., 13-0, 0-1, 1-1, 2-1, ..., 13-1, 0-2, 1-2, 2-2, ..., 13-2 , ..., 0-95, 1-95, 2-95, ..., 13-95 are arranged in the order of inter-segment deinterleaving.
[0066]
d-2. Operation of read address calculator
Next, the operation of the read address calculation unit 26 will be described using the example of FIG. That is, as shown in FIG. 10E, the carrier numbers 0-0 to 0-4, 1-0 to 1-4, and 2-0 to 2-4 are assigned to the address numbers 0-0 to 0-4. , 1-0 to 1-4, 2-0 to 2-4, stored in address positions in the memory 23 or the memory 24. At this time, as shown in FIG. 10F, the inter-segment deinterleaver 31 serving as the read address calculation unit 26 sends the read address to the address numbers 0-0, 1-0, 2-0, 0-1, 1-1, 2-1, 0-2, 1-2, 2-2, 0-3, 1-3, 2-3, 0-4, 1-4, 2-4 It is done.
[0067]
Therefore, the address numbers 0-0, 1-0, 2-0, 0-1, 1-1, 2-1, 0-2, 1-2, 2-2, 0-3, 1-3, 2 −3, 0−4, 1-4, 2−4, the carriers stored in the address positions in the memory 23 or the memory 24 corresponding to the address numbers are read and output by the memory control unit 22. The Therefore, one symbol carrier is a carrier number 0-0, 1-0, 2-0, 0-1, 1-1, 2-1, 0-2, 1-2, 2-2, 0-3, Output from the memory control unit 22 in the order of 1-3, 2-3, 0-4, 1-4, 2-4.
[0068]
(2-e) Other configurations of frequency deinterleaver
In the present embodiment, the write address calculation unit calculates a write address for performing derandomization, derotation, and segment rearrangement processing, and the read address calculation unit performs a read address for performing inter-segment deinterleaving processing. However, the frequency deinterleaver may have other configurations as long as it performs segment rearrangement, derandomization, derotation, and intersegment deinterleave processing in the frequency deinterleaver. .
[0071]
Further, the write address calculation unit may calculate the write address for performing the segment rearrangement process and calculate the read address for performing the derandomization, derotation, and inter-segment deinterleaving process. Absent.
[0072]
As described above, the write address calculation unit calculates the write address for performing any one of the processes of segment rearrangement, derandomization, derotation, and inter-segment deinterleaving, and the read address calculation unit By adopting a configuration in which the read address for performing the above process is calculated, the frequency deinterleaver can perform the inter-segment deinterleaving process. However, it is necessary to perform inter-segment deinterleaving after derandomization and derotation.
[0073]
<Second Embodiment>
A second embodiment of the present invention will be described with reference to the drawings. FIG. 11 is a block diagram showing the internal configuration of the digital broadcast receiving apparatus of this embodiment. FIG. 12 is a block diagram showing the internal configuration of the segment rearrangement circuit provided in the digital broadcast receiving apparatus of FIG. FIG. 13 is a block diagram showing an internal configuration of a frequency deinterleaver provided in the digital broadcast receiving apparatus of FIG. In the digital broadcast receiver of FIG. 11, parts used for the same purpose as those of the digital broadcast receiver of FIG. 4 are denoted by the same reference numerals and detailed description thereof is omitted.
[0074]
1. Overall configuration
11 includes an antenna 1, a tuner 2, an A / D conversion circuit 3, a synchronization circuit 4, an FFT circuit 5, an OFDM frame decoder 6, an information signal demodulation circuit 7, and a TMCC. Decoding circuit 8, pilot signal detection circuit 9, TMCC information analysis circuit 10, time deinterleaver 12, demapping circuit 13, bit deinterleaver 14, depunctured circuit 15, and null packet generation Circuit 16, TS reproduction circuit 17, Viterbi decoding circuit 18, byte deinterleaver 19, energy despreading circuit 20, RS decoding circuit 21, and information signal demodulated by information signal demodulation circuit 7 A segment rearrangement circuit 32 for rearranging segments when given a signal, and an information signal provided from the TMCC information analysis circuit 10 And a frequency deinterleaver 33 deinterleaves the wave number axis direction.
[0075]
As described above, in the digital broadcast receiving apparatus of the present embodiment, segment rearrangement for rearranging segments is used instead of the frequency deinterleaver 11 provided in the digital broadcast receiver of the first embodiment (FIG. 4). The circuit 32 and a frequency deinterleaver 33 that performs deinterleaving in the frequency axis direction are provided. As for the operation of other blocks, the same operation as that of each block provided in the digital broadcast receiving apparatus of the first embodiment is performed, so that the description of the operation is made with reference to the first embodiment. Omitted.
[0076]
2. Segment rearrangement circuit
(2-a) Configuration
As shown in FIG. 12, the segment rearrangement circuit 32 includes a memory control unit 34 to which an information signal is input from the information signal demodulation circuit 7 (FIG. 11), and memories 35 and 36 in which one symbol carrier is stored. And a write address calculation unit 37 that provides write address information to the memory control unit 34. The write address calculation unit 37 includes a segment rearrangement address setting circuit 38 that changes the order of the write address information for each segment.
[0077]
(2-b) Operation
In the segment rearrangement circuit 32 having such a configuration, as shown in FIG. 8 (a), 13 segments constituting one symbol information signal are segment numbers 11, 9, 7, 5, 3, 1, When input to the memory 34 in the order of 0, 2, 4, 6, 8, 10, 12 is performed, the data is stored in the memory 35 or the memory 36 in the order of the write addresses given from the write address calculation unit 37.
[0078]
Therefore, as shown in FIG. 8B, the segments in the symbol are rearranged in the order of segment numbers 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12. Stored in the memory 35 or the memory 36. The information signals for one symbol once stored in the memory 35 or 36 are segment numbers 0, 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12. The data is output from the memory control unit 34 to the pilot pulse detection circuit 9. As described above, when the read operation from the memory 35 is performed, the information signal of the next symbol is rearranged and stored in the memory 36.
[0079]
That is, as shown in FIG. 14A, as in the first embodiment, it is assumed that one symbol of information signal is input in the order of segment numbers 1, 0, 2 and the carrier is carrier number 1. -2, 1-0, 1-4, 1-1, 1-3, 0-3, 0-0, 0-2, 0-1, 0-4, 2-3, 2-0, 2-2 , 2-4, 2-1 in this order. Furthermore, it is assumed that the carrier in each segment is rotated by shifting the carrier corresponding to the segment number in each segment. In FIG. 14, the carrier that becomes the pilot signal is not shown.
[0080]
When one symbol information signal is input in this way, the write addresses are address numbers 1-0, 1-1, 1-2, 1-3, 1-4, as shown in FIG. 0-0, 0-1, 0-2, 0-3, 0-4, 2-0, 2-1, 2-2, 2-3, 2-4 are given to the memory control unit 34 in this order. Then, each carrier for one symbol input to the memory control unit 34 is stored in the address position in the memory 35 or the memory 36 corresponding to the address number of the given write address in the input order.
[0081]
That is, the carriers 35 or memory whose address numbers are 1-2, 1-0, 1-4,... Are input in the order of carrier numbers 1-4, 1-1, 1-3,. 36 is stored in the address position in 36. Therefore, carrier numbers 0-3, 0-0, 0-2, 0-1, 0-4, 1-2, 1-0, 1-4, 1-1, 1-3, 2-3, 2- Carriers 0, 2-2, 2-4, and 2-1 are assigned address numbers 0-0, 0-1, 0-2, 0-3, 0-4, 1-0, 1-1, 1- 2, 1-3, 1-4, 2-0, 2-1, 2-2, 2-3, 2-4 are stored in the memory 35 or the address position in the memory 36.
[0082]
Then, the carriers for one symbol stored in the address positions are read out from the memory 35 or 36 in the order of the address numbers 0-0, 0-1, 0-2,. That is, as shown in FIG. 14C, carrier numbers 0-3, 0-0, 0-2, 0-1, 0-4, 1-2, 1-0, 1-4, 1-1, 1 The carriers are output from the memory control unit 34 in the order of -3, 2-3, 2-0, 2-2, 2-4, and 2-1.
[0083]
(2-c) Other configuration of segment rearrangement circuit
In the present embodiment, the write address calculation circuit for calculating the write address for performing the segment rearrangement process is provided. However, the read address for performing the segment rearrangement process instead of the write address calculation circuit. It is also possible to adopt a configuration in which a read address calculation circuit for calculating is provided.
[0084]
3. Frequency deinterleaver
(3-a) Configuration
The frequency deinterleaver 33 shown in FIG. 13 includes a memory control unit 39 to which an information signal is input from the TMCC information analysis circuit 10 (FIG. 11), memories 40 and 41 in which one symbol carrier is stored, and memory control. A write address calculation unit 42 that provides write address information to the unit 39 and a read address calculation unit 26 that provides read address information to the memory control unit 39 are provided.
[0085]
The write address calculation unit 42 includes a derandomization data ROM 27, a derandomization circuit 28, and a derotation circuit 29 that perform the same operations as in the first embodiment. Further, as in the first embodiment, the read address calculation unit 26 includes an inter-segment deinterleaver 31 that gives the memory control unit 39 the order of read address information for performing deinterleaving between segments for each symbol. . As described above, the derandomization data ROM 27, the derandomization circuit 28, the derotation circuit 29, and the inter-segment deinterleaver 31 have the same configuration as that of the first embodiment. The description of the embodiment is omitted.
[0086]
(3-b) Overview of overall operation
The operation of the frequency deinterleaver 33 configured as described above will be described below. First, an outline of the operation of the entire frequency deinterleaver 33 will be described. Each information signal input to the memory control unit 39 is provided with each carrier number serving as a data signal for each symbol, and each carrier serving as a pilot signal is positioned at the pilot signal detection circuit 9 (FIG. 11). ). Each carrier serving as a data signal input for each symbol is stored in the address of the memory 40 or memory 41 determined by the write address calculation unit 42 for the carrier number. It is assumed that it is stored in the memory 40 now. Thus, while each carrier that becomes a data signal is stored in the memory 40, each carrier that becomes a pilot signal is removed.
[0087]
As described above, when one symbol carrier is controlled by the memory control unit 39 and stored in the memory 40 so as to be sequentially stored in the addresses in the memory 40 set by the write address calculation unit 42, reading is performed. The carriers stored in the memory 40 are read in the order of addresses set by the address calculation unit 26. The carrier for one symbol stored in the memory 40 in this way is read out in the order of the carrier number by the memory control unit 39, and is output to the time deinterleaver 12 (FIG. 11). The carrier is input and stored in the memory 41 based on the address given from the write address calculation unit 42.
[0088]
The operations of the write address calculation unit 42 and the read address calculation unit 26 in the frequency deinterleaver 33 in which the carriers in each symbol are rearranged in this way will be described below with reference to the drawings.
[0089]
(3-c) Write address calculation unit
In the write address calculation unit 42, a derandomization and derotation processing operation of carriers in each segment is performed to obtain a write address. The derandomization and derotation are as described above.
[0090]
As described above, in the segment rearrangement circuit 32, as shown in FIG. 14C, the carriers in the information signal subjected to the rearrangement of the segments in one symbol are the pilot pulse detection circuit 9 and the TMCC information analysis circuit 10. Via carrier numbers 0-3, 0-0, 0-2, 0-1, 0-4, 1-2, 1-0, 1-4, 1-1, 1-3, 2-3, The operation of the frequency deinterleaver 33 will be described below by taking as an example the operation when input is made in the order of 2-0, 2-2, 2-4, and 2-1.
[0091]
When a 1-symbol information signal is input in this way, the write address is set by the derandomization data ROM 27, the derandomization circuit 28, and the derotation circuit 29 so that the write address is address number 0− as shown in FIG. 3, 0-0, 0-2, 0-1, 0-4, 1-2, 1-0, 1-4, 1-1, 1-3, 2-3, 2-0, 2-2, Arranged in the order of 2-4 and 2-1. Then, the write addresses arranged in this way are given to the memory control unit 39.
[0092]
When write addresses are given to the memory control unit 39 in this order, each carrier for one symbol input to the memory control unit 39 corresponds to the address number of the given write address in the input order. The data is stored in an address position in the memory 40 or the memory 41. That is, the carriers 40 or memory in which the carrier numbers 0-3, 0-0, 0-2,... Are input in the order of carrier numbers 0-3, 0-0, 0-2,. 41 is stored at the address position in the area 41. Therefore, as shown in FIG. 14 (e), the carriers of carrier numbers 0-0 to 0-4, 1-0 to 1-4, 2-0 to 2-4 are assigned address numbers 0-0 to 0-4. , 1-0 to 1-4, 2-0 to 2-4, stored in the address position in the memory 40 or memory 41.
[0093]
(3-d) Read address calculation unit
The read address calculation unit 26 obtains a read address for deinterleaving carriers between segments. As described above, now, as shown in FIG. 14 (e), the carrier numbers 0-0 to 0-4, 1-0 to 1-4, and 2-0 to 2-4 are assigned the address numbers 0-. They are stored at address positions in the memory 40 or memory 41, which are 0 to 0-4, 1-0 to 1-4, and 2-0 to 2-4. At this time, the inter-segment deinterleave circuit 32, which is the read address calculation unit 26, sends the read address to the memory control unit 39 as shown in FIG. 14 (f), with address numbers 0-0, 1-0, 2-0, 0-1, 1-1, 2-1, 0-2, 1-2, 2-2, 0-3, 1-3, 2-3, 0-4, 1-4, 2-4 It is done.
[0094]
Therefore, the address numbers 0-0, 1-0, 2-0, 0-1, 1-1, 2-1, 0-2, 1-2, 2-2, 0-3, 1-3, 2 −3, 0−4, 1-4, 2−4, the carriers stored in the address positions in the memory 40 or the memory 41 corresponding to the address numbers are read and output by the memory control unit 39. The Therefore, one symbol carrier is a carrier number 0-0, 1-0, 2-0, 0-1, 1-1, 2-1, 0-2, 1-2, 2-2, 0-3, Output from the memory control unit 39 in the order of 1-3, 2-3, 0-4, 1-4, 2-4.
[0095]
(3-e) Other configurations of frequency deinterleaver
In the present embodiment, the write address calculation unit calculates the write address for performing derandomization and derotation processing, and the read address calculation unit calculates the read address for performing inter-segment deinterleaving processing. However, the frequency deinterleaver may have another configuration as long as it performs derandomization, derotation, and inter-segment deinterleave processing.
[0096]
That is, for example, the write address calculation unit calculates a write address for performing derandomization, derotation, and inter-segment deinterleaving, and stores a carrier for one symbol stored in the memory. The read address calculation unit may be omitted by outputting in the order of address numbers.
[0097]
Conversely, the write address calculation unit is omitted, and the read address calculation unit inputs a read address for performing derandomization, derotation, and inter-segment deinterleaving processing to the memory control unit. The carrier for one symbol may be stored in the memory in the order of input, and the carriers stored in the memory may be read in the order of the address numbers calculated by the read address calculation unit.
[0098]
Further, the write address calculation unit calculates a write address for performing the derotation process, and the read address calculation unit calculates the read address for performing the derandomization and inter-segment deinterleaving process. It doesn't matter.
[0099]
In this way, the write address calculation unit calculates the write address for performing any one of the processes of derandomization, derotation, and inter-segment deinterleaving, and the read address calculation unit performs the remaining processing. By adopting a configuration in which a read address is calculated, derandomization, derotation, and inter-segment deinterleave processing can be performed in the frequency deinterleaver. However, it is necessary to perform inter-segment deinterleaving after derandomization and derotation.
[0100]
By providing the segment rearrangement circuit in the previous stage of the pilot signal detection circuit as in this embodiment, the information signal in which the segments are rearranged in the order of the segment numbers can be sent to the pilot signal detection circuit. Therefore, as compared with the first embodiment, the pilot detection circuit can easily recognize the segment number of the input segment. Therefore, compared to the first embodiment, the burden on the pilot signal detection circuit can be reduced, and the circuit scale can also be reduced.
[0101]
In the first and second embodiments, it has been described that the segments in one symbol in the received broadcast signal are all modulated by the same modulation method. However, as described above, the received broadcast signal is 1 A symbol may have a hierarchy composed of segments modulated by different modulation schemes. At this time, since it is necessary to perform demapping, bit deinterleave, depunctured, byte deinterleave, and energy despreading for each segment of each layer, when input to the circuit block that performs each signal processing, It is necessary to separate segments within one single for each hierarchy.
[0102]
In addition, when the modulation system of each layer is divided into a differential modulation system and a synchronous modulation system, the information signal demodulation circuit is configured to differentially demodulate the segment signal modulated by the differential modulation system. Also, it is necessary to change the demodulation operation in accordance with each modulation method so that the segment signal modulated by the synchronous modulation method is subjected to SP demodulation or CP demodulation.
[0103]
In addition, in order to perform carrier rearrangement processing such as segment rearrangement, derandomization, derotation, and inter-segment deinterleaving, the memory control unit performs writing and reading of two memories alternately. However, by setting the transmission rate to the memory control unit to an appropriate rate, the carrier rearrangement process may be performed for each symbol with one memory. That is, in order to rearrange the carriers, first, writing and reading of the memory of one symbol is performed by the memory control, and writing and reading of the memory of the next symbol are performed by the memory control unit, and the carrier of the next symbol is performed. Sort the.
[0104]
【The invention's effect】
According to the present invention, at least two processes of the carrier group rearrangement process, the rearrangement process within the carrier group, and the rearrangement process between the carrier groups are performed in the carrier group rearrangement circuit. It is no longer necessary to provide a memory or memory control unit for each of the three processes. Therefore, the circuit scale of the circuit portion for performing these processes and the scale of the entire apparatus can be reduced.
[Brief description of the drawings]
FIG. 1 is a diagram showing a configuration of one frame of a signal in an OFDM system.
FIG. 2 is a diagram showing a configuration of one symbol of a signal in the OFDM system.
FIG. 3 is a diagram showing a configuration of one segment of a signal in the OFDM system.
FIG. 4 is a block diagram showing an internal configuration of the digital broadcast receiving apparatus according to the first embodiment.
5 is a block diagram showing an internal configuration of a frequency deinterleaver provided in the digital broadcast receiving apparatus of FIG.
FIG. 6 is an image diagram for explaining a derandomization process.
FIG. 7 is an image diagram for explaining a derotation process.
FIG. 8 is an image diagram for explaining segment rearrangement processing;
FIG. 9 is an image diagram for explaining inter-segment deinterleaving processing;
10 is a diagram showing the operation of the frequency deinterleaver in FIG. 5;
FIG. 11 is a block diagram showing an internal configuration of a digital broadcast receiving apparatus according to the second embodiment.
12 is a block diagram showing an internal configuration of a segment rearrangement circuit provided in the digital broadcast receiving apparatus of FIG.
13 is a block diagram showing an internal configuration of a frequency deinterleaver provided in the digital broadcast receiving apparatus of FIG.
14 is a diagram showing operations of the segment rearrangement circuit of FIG. 12 and the frequency deinterleaver of FIG. 13;
FIG. 15 is a block diagram showing an internal configuration of a conventional digital broadcast receiving apparatus.
16 is a block diagram showing an internal configuration of a segment rearrangement circuit and a frequency deinterleaver provided in the digital broadcast receiving apparatus of FIG.
[Explanation of symbols]
1 Antenna
2 Tuner
3 A / D conversion circuit
4 Synchronous circuit
5 FFT circuit
6 OFDM frame decoder
7 Information signal demodulation circuit
8 TMCC decoding circuit
9 Pilot signal detection circuit
10 TMCC information analysis circuit
11 Frequency deinterleaver
12-hour deinterleaver
13 Demapping circuit
14-bit deinterleaver
15 Depunctured circuit
16 Null packet generator
17 TS playback circuit
18 Viterbi decoding circuit
19 byte deinterleaver
20 Energy despreading circuit
21 RS decoding circuit

Claims (2)

In a digital broadcast receiving apparatus that receives an orthogonal frequency division multiplex modulated broadcast signal in which a plurality of segments composed of a plurality of carriers are included in an effective data area of one symbol,
A demodulation circuit for demodulating the received broadcast signal;
A carrier rearrangement circuit for rearranging the carriers demodulated by the demodulation circuit;
The carrier rearrangement circuit is:
At least two memories storing carriers constituting an effective data area of one symbol;
A write address calculation unit for calculating an address after performing derandomization, derotation, and segment rearrangement processing on the carrier demodulated by the demodulation circuit as a write address to the memory ;
A read address calculation unit that calculates an address after performing inter-segment deinterleaving processing on the carrier stored in the memory as a read address from the memory ;
One carrier is sequentially written with carriers constituting an effective data area of a symbol in accordance with address information given from the write address calculation unit, while being given from the other memory by the read address calculation unit. Sequentially read the carriers constituting the effective data area of the symbol preceding the certain symbol according to the address information,
After the writing of all the carriers constituting the valid data of the certain symbol to the one memory and the reading of all the carriers constituting the valid data of the previous symbol from the other memory are completed,
While sequentially reading out the carrier constituting the effective data area of the certain symbol from the one memory in accordance with the address information given from the read address calculating unit, it is given to the other memory by the write address calculating unit. A digital broadcast receiving apparatus, comprising: a memory control unit for writing a carrier constituting an effective data area of a symbol after the certain symbol in accordance with address information . In a digital broadcast receiving apparatus that receives an orthogonal frequency division multiplex modulated broadcast signal in which a plurality of segments composed of a plurality of carriers are included in an effective data area of one symbol,
A demodulation circuit for demodulating the received broadcast signal;
A carrier rearrangement circuit for rearranging the carriers demodulated by the demodulation circuit;
The carrier rearrangement circuit is:
At least two memories storing carriers constituting an effective data area of one symbol;
A write address calculation unit for calculating an address after derandomizing and derotating the carrier demodulated by the demodulation circuit as a write address to the memory ;
A read address calculation unit that calculates an address after performing inter-segment deinterleaving processing on the carrier stored in the memory as a read address from the memory ;
One carrier is sequentially written with carriers constituting an effective data area of a symbol in accordance with address information given from the write address calculation unit, while being given from the other memory by the read address calculation unit. Sequentially read the carriers constituting the effective data area of the symbol preceding the certain symbol according to the address information,
After the writing of all the carriers constituting the valid data of the certain symbol to the one memory and the reading of all the carriers constituting the valid data of the previous symbol from the other memory are completed,
From said one memory, the one that follows the address information supplied from the read address calculating unit reads sequentially the carrier that constitutes an effective data area of the symbol with the respect to the other of said memory, supplied from the write address calculating section A digital broadcast receiving apparatus, comprising: a memory control unit for writing a carrier constituting an effective data area of a symbol after the certain symbol in accordance with the received address information .

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