JP3902888B2

JP3902888B2 - Semiconductor device and manufacturing method thereof

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Publication number: JP3902888B2
Application number: JP17764799A
Authority: JP
Inventors: 直樹粉谷
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1999-06-24
Filing date: 1999-06-24
Publication date: 2007-04-11
Anticipated expiration: 2019-06-24
Also published as: JP2001007232A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、特にベース領域となるシリコンゲルマニウム層を備えたバイポーラトランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
近年、通信分野の急成長に伴って、半導体装置の高周波化が要望されている。
【０００３】
バイポーラトランジスタはＭＯＳトランジスタよりも高周波動作が可能であるため注目を集めている一方、バイポーラトランジスタに対しても一層の高周波化が要望されている。
【０００４】
半導体装置の高周波化を実現するために、新素材としてシリコンゲルマニウムを使用したデバイスが登場してきている。
【０００５】
以下、従来の半導体装置の製造方法、具体的には、バイポーラトランジスタとＭＯＳトランジスタとが共通の基板上に設けられたＢｉ−ＣＭＯＳデバイスの製造方法について、図７及び図８を参照しながら説明する。
【０００６】
まず、図７に示すように、Ｐ型シリコン基板１０１の上に全面に亘って、Ｎ型エピタキシャル層１０２を形成した後、通常のＬＯＣＯＳ法を用いて、Ｎ型エピタキシャル層１０２に分離酸化膜１０３を形成して、Ｐ型シリコン基板１０１上においてバイポーラトランジスタ形成領域Ｒ_bpとＭＯＳトランジスタ形成領域Ｒ_mosとを規定すると共に、ＭＯＳトランジスタ形成領域Ｒ_mosにおいてＰＭＯＳＦＥＴ形成領域Ｒ_pmosとＮＭＯＳＦＥＴ形成領域Ｒ_nmosとを規定する。
【０００７】
尚、バイポーラトランジスタ形成領域Ｒ_bp及びＰＭＯＳＦＥＴ形成領域Ｒ_pmosにはＮ型埋め込み層１０４が形成されている。このとき、バイポーラトランジスタ形成領域Ｒ_bpのＮ型エピタキシャル層１０２におけるＮ型埋め込み層１０４の上方がコレクタ領域１０２Ａとなる。
【０００８】
次に、分離酸化膜１０３のうちコレクタ領域１０２Ａを囲む部分の下にトレンチ溝１０５を形成した後、該トレンチ溝１０５にトレンチ側壁酸化膜１０６ａを介して第１のポリシリコン膜１０６ｂを埋め込んで、トレンチ側壁酸化膜１０６ａ及び第１のポリシリコン膜１０６ｂからなるトレンチ分離１０６を形成すると共に、トレンチ分離１０６の下部の近傍に第１のチャネルストッパ層１０７を形成する。
【０００９】
尚、図示は省略しているが、トレンチ溝１０５を形成するとき、分離酸化膜１０３に開口部が形成される一方、トレンチ分離１０６の形成後にトレンチ分離１０６の上部に対してキャップ酸化を行なうことにより、該開口部にキャップ酸化膜を形成して、該キャップ酸化膜と分離酸化膜１０３とを一体化させることができる。
【００１０】
次に、ＰＭＯＳＦＥＴ形成領域Ｒ_pmosに第１のしきい値制御層１０８、パンチスルーストッパ層１０９、第２のチャネルストッパ層１１０及びＮ型ウェル層１１１を形成すると共に、ＮＭＯＳＦＥＴ形成領域Ｒ_nmosに第２のしきい値制御層１１２、第３のチャネルストッパ層１１３及びＰ型ウェル層１１４を形成する。
【００１１】
次に、ＰＭＯＳＦＥＴ形成領域Ｒ_pmos上に第１のゲート酸化膜１１５Ａを介して第１のゲート電極１１６Ａを形成すると共に、ＮＭＯＳＦＥＴ形成領域Ｒ_nmos上に第２のゲート酸化膜１１５Ｂを介して第２のゲート電極１１６Ｂを形成する。続いて、Ｎ型ウェル層１１１における第１のゲート電極１１６Ａの両側にＰ型低濃度ソース・ドレイン層１１７を形成すると共に、Ｐ型ウェル層１１４における第２のゲート電極１１６Ｂの両側にＮ型低濃度ソース・ドレイン層１１８を形成し、また、第１のゲート電極１１６Ａの側面及び第２のゲート電極１１６Ｂの側面に第１のサイドウォール１１９を形成し、さらに、Ｎ型ウェル層１１１にＰ型低濃度ソース・ドレイン層１１７を囲むようにＰ型高濃度ソース・ドレイン層１２０を形成すると共に、Ｐ型ウェル層１１４にＮ型低濃度ソース・ドレイン層１１８を囲むようにＮ型高濃度ソース・ドレイン層１２１を形成する。
【００１２】
続いて、Ｐ型シリコン基板１０１の上に全面に亘って、第２のＴＥＯＳ膜１２２を成長させた後、該第２のＴＥＯＳ膜１２２の上に全面に亘って、第２のポリシリコン膜１２３を成長させる。
【００１３】
次に、バイポーラトランジスタ形成領域Ｒ_bpの第２のＴＥＯＳ膜１２２及び第２のポリシリコン膜１２３に開口部を、コレクタ領域１０２Ａが露出するように形成した後、該開口部を含む第２のポリシリコン膜１２３の上に、ベース領域となるシリコンゲルマニウム層１２４を、該開口部が完全に埋まるようにエピタキシャル成長させる。
【００１４】
次に、図８に示すように、シリコンゲルマニウム層１２４の上に全面に亘って第３のＴＥＯＳ膜１２５を成長させた後、第３のＴＥＯＳ膜１２５にベース電極用コンタクト窓１２５ａを形成し、その後、第３のＴＥＯＳ膜１２５をマスクとして、シリコンゲルマニウム層１２４に対してボロンイオンをイオン注入する。続いて、ベース電極用コンタクト窓１２５ａを含む第３のＴＥＯＳ膜１２５の上に全面に亘って、外部ベース電極となる第３のポリシリコン膜１２６を、ベース電極用コンタクト窓１２５ａが完全に埋まるように堆積した後、第３のポリシリコン膜１２６に対してボロンイオンをイオン注入する。
【００１５】
次に、第３のポリシリコン膜１２６の上に全面に亘って第４のＴＥＯＳ膜１２７を成長させた後、第３のポリシリコン膜１２６及び第４のＴＥＯＳ膜１２７にエミッタ電極用開口窓１２８を形成し、その後、エミッタ電極用開口窓１２８を含む第４のＴＥＯＳ膜１２７の上に全面に亘って第５のＴＥＯＳ膜１２９を成長させて、該第５のＴＥＯＳ膜１２９によりエミッタ電極用開口窓１２８の壁面を覆う。続いて、エミッタ電極用開口窓１２８の壁面を覆う第５のＴＥＯＳ膜１２９の上に、第４のポリシリコン膜からなる第２のサイドウォール１３０を形成した後、第３のＴＥＯＳ膜１２５における第２のサイドウォール１３０に囲まれている部分をウェットエッチングにより除去して、第３のＴＥＯＳ膜１２５にエミッタ電極用コンタクト窓１２５ｂを形成する。
【００１６】
次に、エミッタ電極用開口窓１２８を含む第５のＴＥＯＳ膜１２９の上に全面に亘って、Ｎ型不純物がドープされた第５のポリシリコン膜を、エミッタ電極用コンタクト窓１２５ｂ及びエミッタ電極用開口窓１２８が完全に埋まるように成長させた後、第５のポリシリコン膜をパターニングして、該第５のポリシリコン膜からなるエミッタ電極１３１を形成する。
【００１７】
続いて、図示は省略しているが、第５のＴＥＯＳ膜１２９、第４のＴＥＯＳ膜１２７、第３のポリシリコン膜１２６、第３のＴＥＯＳ膜１２５、シリコンゲルマニウム層１２４及び第２のポリシリコン膜１２３をパターニングして、第３のポリシリコン膜１２６からなる外部ベース電極を形成した後、Ｐ型シリコン基板１０１に対して熱処理を行なって、外部ベース電極等にイオン注入された不純物を活性化する。
【００１８】
前記の半導体装置の製造方法においては、コレクタ領域１０２Ａ以外の領域上では、ベース領域となるシリコンゲルマニウム層１２４の下側にマスク用絶縁膜として第２のポリシリコン膜１２３が形成されている。
【００１９】
また、シリコンゲルマニウム層１２４上に、外部ベース電極となる第３のポリシリコン膜１２６を、シリコンゲルマニウム層１２４の所定の領域と接するように成長させる工程は、シリコンゲルマニウム層１２４と第３のポリシリコン膜１２６との界面に少量の界面酸化膜（図示省略）を存在させた状態で行なわれる。これにより、第３のポリシリコン膜１２６が異常成長する事態を防止できる。尚、外部ベース電極つまり第３のポリシリコン膜１２６にイオン注入された不純物を活性化するために、つまり外部ベース電極を低抵抗化するために、高温の熱処理が行なわれるときに、前記の界面酸化膜が破壊されるので、外部ベース電極と、シリコンゲルマニウム層１２４つまりベース領域とのコンタクト抵抗が低減する。
【００２０】
【発明が解決しようとする課題】
しかしながら、従来の半導体装置の製造方法においては、ベース領域となるシリコンゲルマニウム層の下側に形成されるマスク用絶縁膜として、ポリシリコン膜又はＳｉＮ膜等が用いられているため、シリコンゲルマニウム層の成長時に、マスク用絶縁膜が異常成長すると共に、該マスク用絶縁膜における異常成長した部分を後の工程において完全に除去することが困難であるので、シリコンゲルマニウム層を均一に成長させることができないという問題がある。
【００２１】
尚、前記のポリシリコン膜又はＳｉＮ膜等の異常成長を回避できる製造条件は、極めてピンポイントで、且つ再現性に乏しい条件であるため、該条件下で半導体装置の量産を行なうことは困難である。
【００２２】
また、従来の半導体装置の製造方法においては、ベース領域となるシリコンゲルマニウム層と、外部ベース電極となるポリシリコン膜との界面に界面酸化膜が残存してしまうので、外部ベース電極とベース領域とのコンタクト抵抗が増大するという問題がある。
【００２３】
それに対して、外部ベース電極となるポリシリコン膜の形成前に前記の界面酸化膜を低減した場合には、該ポリシリコン膜の形成時に、該ポリシリコン膜が異常成長するという問題が生じる。また、外部ベース電極となるポリシリコン膜の形成後に高温の熱処理（例えば、１０００℃、１５秒の熱処理等）により前記の界面酸化膜を破壊した場合には、シリコンゲルマニウム層の結晶が破壊されるという問題が生じる。尚、この熱処理は、外部ベース電極を低抵抗化するための活性化熱処理でもあるため、該熱処理を低温で行なうと、シリコンゲルマニウム層の結晶が破壊される事態は回避できる一方、外部ベース電極自体の抵抗、及び外部ベース電極とベース領域とのコンタクト抵抗が増大するので、高周波でのノイズ特性が劣化してしまう。
【００２４】
さらに、従来の半導体装置の製造方法においては、ベース領域となるシリコンゲルマニウム層上に、外部ベース電極となるポリシリコン膜を、シリコンゲルマニウム層の所定の領域と接するように成長させているため、外部ベース電極におけるシリコンゲルマニウム層との界面の近傍において、エピタキシャル成長による結晶粒の粗大化（以下、エピタキシャル化と称する）が生じやすくなるので、バイポーラトランジスタ特性がばらつくという問題がある。
【００２５】
前記に鑑み、本発明は、シリコンゲルマニウム層の下側に形成されているマスク用絶縁膜の異常成長を防止して、シリコンゲルマニウム層を均一に成長させることができるようにすることを第１の目的とし、バイポーラトランジスタのベース領域となるシリコンゲルマニウム層と、該シリコンゲルマニウム層上に形成される外部ベース電極との界面に存在する界面酸化膜を低減して、外部ベース電極とベース領域とのコンタクト抵抗を低減できるようにすると共に、外部ベース電極におけるシリコンゲルマニウム層との界面の近傍がエピタキシャル化する事態を防止して、バイポーラトランジスタ特性のばらつきを抑制できるようにすることを第２の目的とする。
【００２６】
【課題を解決するための手段】
前記の第１の目的を達成するために、本発明に係る第１の半導体装置の製造方法は、半導体基板の上にアモルファスシリコン膜を成長させた後、該アモルファスシリコン膜に開口部を、半導体基板の所定の領域が露出するように形成する第１の工程と、アモルファスシリコン膜の上にシリコンゲルマニウム層を、開口部が完全に埋まるようにエピタキシャル成長させる第２の工程とを備えている。
【００２７】
第１の半導体装置の製造方法によると、半導体基板上にアモルファスシリコン膜を成長させた後、該アモルファスシリコン膜に半導体基板の所定の領域が露出するように開口部を形成し、その後、開口部を含むアモルファスシリコン膜上にシリコンゲルマニウム層をエピタキシャル成長させるため、シリコンゲルマニウム層と半導体基板とのコンタクトをとらない領域において、シリコンゲルマニウム層の下側にマスク用絶縁膜としてアモルファスシリコン膜が形成される。このため、シリコンゲルマニウム層の成長時に、マスク用絶縁膜が異常成長する事態を防止できるので、シリコンゲルマニウム層を均一に成長させることができる。
【００２８】
前記の第１の目的を達成するために、本発明に係る第２の半導体装置の製造方法は、半導体基板にバイポーラトランジスタとＭＯＳトランジスタとを形成するための半導体装置の製造方法を前提とし、半導体基板におけるバイポーラトランジスタ形成領域にコレクタ領域を形成すると共に、半導体基板におけるＭＯＳトランジスタ形成領域にＭＯＳトランジスタを形成した後、半導体基板の上に絶縁膜を形成する第１の工程と、絶縁膜の上にアモルファスシリコン膜を成長させた後、絶縁膜及びアモルファスシリコン膜に開口部を、コレクタ領域が露出するように形成する第２の工程と、アモルファスシリコン膜の上に、ベース領域となるシリコンゲルマニウム層を、開口部が完全に埋まるようにエピタキシャル成長させる第３の工程とを備えている。
【００２９】
第２の半導体装置の製造方法によると、バイポーラトランジスタのコレクタ領域及びＭＯＳトランジスタが形成された半導体基板上に絶縁膜及びアモルファスシリコン膜を順次形成した後、該絶縁膜及びアモルファスシリコン膜にコレクタ領域が露出するように開口部を形成し、その後、開口部を含むアモルファスシリコン膜上にシリコンゲルマニウム層をエピタキシャル成長させるため、コレクタ領域以外の領域において、シリコンゲルマニウム層の下側にマスク用絶縁膜としてアモルファスシリコン膜が形成される。このため、シリコンゲルマニウム層の成長時に、マスク用絶縁膜が異常成長する事態を防止できるので、シリコンゲルマニウム層を均一に成長させることができる。また、バイポーラトランジスタとＭＯＳトランジスタとが共通の基板上に設けられたＢｉ−ＣＭＯＳデバイスを確実に形成できる。
【００３０】
前記の第２の目的を達成するために、本発明に係る第３の半導体装置の製造方法は、半導体基板にバイポーラトランジスタを形成するための半導体装置の製造方法を前提とし、半導体基板上に、ベース領域となるシリコンゲルマニウム層をエピタキシャル成長させる第１の工程と、シリコンゲルマニウム層の上に絶縁膜を形成した後、該絶縁膜に開口部を、シリコンゲルマニウム層の所定の領域が露出するように形成する第２の工程と、シリコンゲルマニウム層における開口部に露出する部分の表面に存在する自然酸化膜を除去する第３の工程と、第３の工程の直後に、絶縁膜の上に、ベース電極となるアモルファスシリコン膜を、開口部が完全に埋まるように成長させる第４の工程とを備えている。
【００３１】
第３の半導体装置の製造方法によると、半導体基板上のベース領域となるシリコンゲルマニウム層の上に形成された絶縁膜に開口部を形成した後、シリコンゲルマニウム層における開口部に露出する部分の表面に存在する自然酸化膜を除去し、その直後に、開口部を含む絶縁膜の上に外部ベース電極となるアモルファスシリコン膜を成長させるため、シリコンゲルマニウム層とアモルファスシリコン膜との界面に残存する界面酸化膜を低減できるので、外部ベース電極とベース領域とのコンタクト抵抗を低減できる。このとき、界面酸化膜の低減によるアモルファスシリコン膜の異常成長は生じない。また、ベース電極となるアモルファスシリコン膜の形成後に、界面酸化膜の低減のための高温の熱処理を行なう必要がなくなるので、シリコンゲルマニウム層の結晶の破壊が防止される。
【００３２】
また、第３の半導体装置の製造方法によると、ベース領域となるシリコンゲルマニウム層上に、外部ベース電極となるアモルファスシリコン膜を、シリコンゲルマニウム層の所定の領域と接するように成長させているため、外部ベース電極におけるシリコンゲルマニウム層との界面の近傍がエピタキシャル化する事態を防止できるので、バイポーラトランジスタ特性のばらつきを抑制できる。
【００３３】
第３の半導体装置の製造方法において、第３の工程は、半導体基板に対して、過酸化水素水とアンモニア水との混合溶液によるボイル処理を行なった後、自然酸化膜をディップエッチにより完全に除去する工程を含むことが好ましい。
【００３４】
このようにすると、自然酸化膜を確実かつ容易に除去できる。
【００３５】
第３の半導体装置の製造方法において、第４の工程は、半導体基板を、４００℃程度以下の温度に保持された熱処理用炉内に投入した後、アモルファスシリコン膜を５００〜５５０℃程度の温度で成長させる工程を含むことが好ましい。
【００３６】
このようにすると、シリコンゲルマニウム層の上に自然酸化膜が再び形成される事態を防止できる。
【００３７】
第３の半導体装置の製造方法において、第４の工程の後に、アモルファスシリコン膜に対して不純物をイオン注入した後、９５０℃程度以下の温度での急速加熱処理により不純物を活性化させる工程をさらに備えていることが好ましい。
【００３８】
このようにすると、アモルファスシリコン膜つまり外部ベース電極を低抵抗化することができると共に、シリコンゲルマニウム層の結晶の破壊を防止できる。また、外部ベース電極がアモルファスシリコン膜から形成されているため、該外部ベース電極における不純物の活性化が、ポリシリコン膜等からなる外部ベース電極における不純物の活性化と異なり、グレインに影響されることなく行なわれるので、外部ベース電極の抵抗のばらつきが低減される。
【００３９】
本発明に係る第１の半導体装置は、半導体基板上に該半導体基板の所定の領域と接するように形成されているシリコンゲルマニウム層と、半導体基板における所定の領域以外の領域上においてシリコンゲルマニウム層の下側に形成されているアモルファスシリコン膜とを備えている。
【００４０】
第１の半導体装置によると、シリコンゲルマニウム層と半導体基板とのコンタクトをとらない領域において、シリコンゲルマニウム層の下側にマスク用絶縁膜としてアモルファスシリコン膜が形成されているため、シリコンゲルマニウム層の成長時に、マスク用絶縁膜が異常成長する事態を防止できるので、シリコンゲルマニウム層を均一に成長させることができる。
【００４１】
本発明に係る第２の半導体装置は、半導体基板にバイポーラトランジスタが形成されている半導体装置を前提とし、バイポーラトランジスタは、半導体基板上に形成され、ベース領域となるシリコンゲルマニウム層と、シリコンゲルマニウム層上に該シリコンゲルマニウム層の所定の領域と接するように形成され、外部ベース電極となるアモルファスシリコン膜とを備えている。
【００４２】
第２の半導体装置によると、ベース領域となるシリコンゲルマニウム層上に、外部ベース電極となるアモルファスシリコン膜が、シリコンゲルマニウム層の所定の領域と接するように形成されているため、外部ベース電極におけるシリコンゲルマニウム層との界面の近傍がエピタキシャル化する事態を防止できるので、バイポーラトランジスタ特性のばらつきを抑制できる。
【００４３】
【発明の実施の形態】
以下、本発明の一実施形態に係る半導体装置及びその製造方法について、図１〜６を参照しながら説明する。
【００４４】
まず、図１に示すように、Ｐ型シリコン基板１の上に全面に亘って、Ｎ型エピタキシャル層２を形成した後、通常のＬＯＣＯＳ法を用いて、Ｎ型エピタキシャル層２に分離酸化膜３を形成して、Ｐ型シリコン基板１上においてバイポーラトランジスタ形成領域Ｒ_bpとＭＯＳトランジスタ形成領域Ｒ_mosとを規定すると共に、ＭＯＳトランジスタ形成領域Ｒ_mosにおいてＰＭＯＳＦＥＴ形成領域Ｒ_pmosとＮＭＯＳＦＥＴ形成領域Ｒ_nmosとを規定する。
【００４５】
尚、図示は省略しているが、Ｎ型エピタキシャル層２の上には保護酸化膜（図示省略）が形成されている。また、バイポーラトランジスタ形成領域Ｒ_bp及びＰＭＯＳＦＥＴ形成領域Ｒ_pmosにはＮ型埋め込み層４が形成されている。このとき、バイポーラトランジスタ形成領域Ｒ_bpのＮ型エピタキシャル層２におけるＮ型埋め込み層４の上方がコレクタ領域２Ａとなる。
【００４６】
次に、分離酸化膜３のうちコレクタ領域２Ａを囲む部分の下にトレンチ溝５を形成した後、該トレンチ溝５にトレンチ側壁酸化膜６ａを介して第１のポリシリコン膜６ｂを埋め込んで、トレンチ側壁酸化膜６ａ及び第１のポリシリコン膜６ｂからなるトレンチ分離６を形成すると共に、トレンチ分離６の下部の近傍に第１のチャネルストッパ層７を形成する。
【００４７】
尚、図示は省略しているが、トレンチ溝５を形成するとき、分離酸化膜３に開口部が形成される一方、トレンチ分離６の形成後にトレンチ分離６の上部に対してキャップ酸化を行なうことにより、該開口部にキャップ酸化膜を形成して、該キャップ酸化膜と分離酸化膜３とを一体化させることができる。
【００４８】
次に、ＰＭＯＳＦＥＴ形成領域Ｒ_pmosに対して高エネルギーで不純物をイオン注入することにより、ＰＭＯＳＦＥＴ形成領域Ｒ_pmosのＮ型エピタキシャル層２の表面部に第１のしきい値制御層８を形成し、また、第１のしきい値制御層８の下方にパンチスルーストッパ層９を形成し、また、パンチスルーストッパ層９の下方、及び分離酸化膜３のうちＰＭＯＳＦＥＴ形成領域Ｒ_pmosを囲む部分の下に第２のチャネルストッパ層１０を形成し、また、第１のしきい値制御層８、パンチスルーストッパ層９及び第２のチャネルストッパ層１０を囲むようにＮ型ウェル層１１を形成する。
【００４９】
次に、ＮＭＯＳＦＥＴ形成領域Ｒ_nmosに対して高エネルギーで不純物をイオン注入することにより、ＮＭＯＳＦＥＴ形成領域Ｒ_nmosのＮ型エピタキシャル層２の表面部に第２のしきい値制御層１２を形成し、また、第２のしきい値制御層１２の下方、及び分離酸化膜３のうちＮＭＯＳＦＥＴ形成領域Ｒ_nmosを囲む部分の下に第３のチャネルストッパ層１３を形成し、また、第２のしきい値制御層１２及び第３のチャネルストッパ層１３を囲むようにＰ型ウェル層１４を形成する。
【００５０】
次に、ウエットエッチング法を用いて、Ｎ型エピタキシャル層２の上に形成されている保護酸化膜を全面除去した後、ＰＭＯＳＦＥＴ形成領域Ｒ_pmos及びＮＭＯＳＦＥＴ形成領域Ｒ_nmosの上に、ゲート酸化膜となる膜厚８ｎｍのシリコン酸化膜、及びゲート電極となる第２のポリシリコン膜を順次堆積し、その後、該第２のポリシリコン膜及びシリコン酸化膜に対して、ゲート電極形成領域を覆うレジストパターン（図示省略）をマスクとしてドライエッチングを順次行なって、ＰＭＯＳＦＥＴ形成領域Ｒ_pmosの上に第１のゲート酸化膜１５Ａを介して第１のゲート電極１６Ａを形成すると共に、ＮＭＯＳＦＥＴ形成領域Ｒ_nmosの上に第２のゲート酸化膜１５Ｂを介して第２のゲート電極１６Ｂを形成する。
【００５１】
次に、第１のゲート電極１６Ａをマスクとして、ＰＭＯＳＦＥＴ形成領域Ｒ_pmosに対して斜め方向からイオン注入を行なって、Ｐ型低濃度ソース・ドレイン層１７を形成すると共に、第２のゲート電極１６Ｂをマスクとして、ＮＭＯＳＦＥＴ形成領域Ｒ_nmosに対して斜め方向からイオン注入を行なって、Ｎ型低濃度ソース・ドレイン層１８を形成する。また、Ｐ型シリコン基板１の上に全面に亘って第１のＴＥＯＳ膜を成長させた後、該第１のＴＥＯＳ膜に対してエッチバックを行なって、該第１のＴＥＯＳ膜からなる第１のサイドウォール１９を、第１のゲート電極１６Ａの側面及び第２のゲート電極１６Ｂの側面に形成する。さらに、第１のゲート電極１６Ａ及び第１のサイドウォール１９をマスクとして、ＰＭＯＳＦＥＴ形成領域Ｒ_pmosに対してイオン注入を行なって、Ｐ型高濃度ソース・ドレイン層２０を形成すると共に、第２のゲート電極１６Ｂ及び第１のサイドウォール１９をマスクとして、ＮＭＯＳＦＥＴ形成領域Ｒ_nmosに対してイオン注入を行なって、Ｎ型高濃度ソース・ドレイン層２１を形成する。
【００５２】
続いて、Ｐ型シリコン基板１の上に全面に亘って、第２のＴＥＯＳ膜２２を成長させた後、該第２のＴＥＯＳ膜２２の上に全面に亘って、第１のアモルファスシリコン膜２３を成長させる。
【００５３】
次に、図２に示すように、バイポーラトランジスタ形成領域Ｒ_bpの第２のＴＥＯＳ膜２２及び第１のアモルファスシリコン膜２３に開口部を、コレクタ領域２Ａが露出するように形成した後、該開口部を含む第１のアモルファスシリコン膜２３の上に、ベース領域となるシリコンゲルマニウム層２４を、該開口部が完全に埋まるようにエピタキシャル成長させる。
【００５４】
このとき、シリコンゲルマニウム層２４とコレクタ領域２Ａとが接していない領域においては、シリコンゲルマニウム層２４の下側に形成されるマスク用絶縁膜として、第１のアモルファスシリコン膜２３が用いられているため、シリコンゲルマニウム層２４の成長時に、マスク用絶縁膜が異常成長する事態を防止できる。具体的には、アモルファスシリコン膜においては、ＳｉＮ膜等と異なり結合手が存在していないと共に、熱処理を加えられない場合はグレインが存在せず、また、熱処理を加えられた場合は結晶方位が（１，１，１）に揃うので、アモルファスシリコン膜が異常成長する事態は生じない。
【００５５】
次に、図３に示すように、シリコンゲルマニウム層２４の上に全面に亘って第３のＴＥＯＳ膜２５を成長させた後、第３のＴＥＯＳ膜２５の上に、ベース電極用コンタクト形成領域以外の領域を覆うレジストパターン（図示省略）を形成し、その後、該レジストパターンをマスクとして、第３のＴＥＯＳ膜２５に対してウエットエッチングを行なって、第３のＴＥＯＳ膜２５にベース電極用コンタクト窓２５ａを、シリコンゲルマニウム層２４の所定の領域が露出するように形成する。続いて、第３のＴＥＯＳ膜２５をマスクとして、シリコンゲルマニウム層２４に対して、例えばボロンイオンを加速エネルギ４０ＫｅＶ、ドーズ量１．０×１０¹³個／ｃｍ²の条件でイオン注入する。
【００５６】
次に、Ｐ型シリコン基板１に対して、炉工程投入前の硫過水洗浄、及び過酸化水素水とアンモニア水との混合溶液によるボイル処理を順次行なった後、シリコンゲルマニウム層２４におけるベース電極用コンタクト窓２５ａに露出する部分の表面に存在している自然酸化膜（図示省略）をディップエッチにより完全に除去する。これにより、自然酸化膜を確実かつ容易に除去することができる。
【００５７】
次に、Ｐ型シリコン基板１を、例えば４００℃に保持された熱処理用炉内に投入した後、図４に示すように、ベース電極用コンタクト窓２５ａを含む第３のＴＥＯＳ膜２５の上に全面に亘って、外部ベース電極となる第２のアモルファスシリコン膜２６を、ベース電極用コンタクト窓２５ａが完全に埋まるように、例えば５３０℃で成長させる。続いて、第２のアモルファスシリコン膜２６の全面に対して、例えばボロンイオンを加速エネルギ８ＫｅＶ、ドーズ量３．０×１０¹⁵個／ｃｍ²の条件でイオン注入する。
【００５８】
次に、第２のアモルファスシリコン膜２６の上に全面に亘って第４のＴＥＯＳ膜２７を成長させた後、第４のＴＥＯＳ膜２７の上に、エミッタ電極形成領域以外の領域を覆うレジストパターン（図示省略）を形成し、その後、該レジストパターンをマスクとして、第４のＴＥＯＳ膜２７及び第２のアモルファスシリコン膜２６に対して順次ドライエッチングを行なって、第２のアモルファスシリコン膜２６及び第４のＴＥＯＳ膜２７にエミッタ電極用開口窓２８を形成する。
【００５９】
次に、図５に示すように、エミッタ電極用開口窓２８を含む第４のＴＥＯＳ膜２７の上に全面に亘って第５のＴＥＯＳ膜２９を成長させて、該第５のＴＥＯＳ膜２９によりエミッタ電極用開口窓２８の壁面を覆う。これにより、第２のアモルファスシリコン膜２６におけるエミッタ電極用開口窓２８に露出する部分が、第５のＴＥＯＳ膜２９により覆われる。続いて、第５のＴＥＯＳ膜２９の上に全面に亘って、Ｎ型不純物がドープされた第３のポリシリコン膜を成長させた後、該第３のポリシリコン膜に対してドライエッチングによるエッチバックを行なって、エミッタ電極用開口窓２８の壁面を覆う第５のＴＥＯＳ膜２９の上に、第３のポリシリコン膜からなる第２のサイドウォール３０を形成する。続いて、第３のＴＥＯＳ膜２５における第２のサイドウォール３０に囲まれている部分をウェットエッチングにより除去して、第３のＴＥＯＳ膜２５にエミッタ電極用コンタクト窓２５ｂを形成する。
【００６０】
次に、エミッタ電極用開口窓２８を含む第５のＴＥＯＳ膜２９の上に全面に亘って、Ｎ型不純物がドープされた第４のポリシリコン膜を、エミッタ電極用コンタクト窓２５ｂ及びエミッタ電極用開口窓２８が完全に埋まるように成長させた後、第４のポリシリコン膜の上に、エミッタ電極形成領域を覆うレジストパターン（図示省略）を形成し、その後、該レジストパターンをマスクとして、第４のポリシリコン膜に対してドライエッチングを行なって、該第４のポリシリコン膜からなるエミッタ電極３１を形成する。
【００６１】
次に、エミッタ電極３１及び第５のＴＥＯＳ膜２９の上に、エミッタ電極３１及びベース電極形成領域を覆うレジストパターン（図示省略）を形成した後、図６に示すように、該レジストパターンをマスクとして、第５のＴＥＯＳ膜２９、第４のＴＥＯＳ膜２７、第２のアモルファスシリコン膜２６、第３のＴＥＯＳ膜２５、シリコンゲルマニウム層２４及び第１のアモルファスシリコン膜２３に対して順次ドライエッチングを行なって、第２のアモルファスシリコン膜２６からなる外部ベース電極２６Ａを形成する。続いて、Ｐ型シリコン基板１に対して、例えば９５０℃、１５秒間の急速加熱処理（ＲＴＡ）を行なって、外部ベース電極２６Ａ等にイオン注入された不純物を活性化する。
【００６２】
以上に説明したように、本実施形態によると、シリコンゲルマニウム層２４とコレクタ領域２Ａとが接していない領域においては、シリコンゲルマニウム層２４の下側にマスク用絶縁膜として第１のアモルファスシリコン膜２３が形成されているため、シリコンゲルマニウム層２４の成長時に、マスク用絶縁膜が異常成長する事態を防止できるので、シリコンゲルマニウム層２４を均一に成長させることができる。
【００６３】
また、本実施形態によると、シリコンゲルマニウム層２４の上に形成された第３のＴＥＯＳ膜２５にベース電極用コンタクト窓２５ａを形成した後、シリコンゲルマニウム層２４におけるベース電極用コンタクト窓２５ａに露出する部分の表面に存在する自然酸化膜を除去し、その直後に、ベース電極用コンタクト窓２５ａを含む第３のＴＥＯＳ膜２５の上に外部ベース電極となる第２のアモルファスシリコン膜２６を成長させるため、シリコンゲルマニウム層２４と外部ベース電極との界面に残存する界面酸化膜を低減できるので、外部ベース電極と、シリコンゲルマニウム層２４つまりベース領域とのコンタクト抵抗を低減して、高周波でのノイズ特性を改善することができる。このとき、界面酸化膜の低減による第２のアモルファスシリコン膜２６の異常成長は生じない。また、第２のアモルファスシリコン膜２６の形成後に、界面酸化膜の低減のための高温の熱処理を行なう必要がなくなるので、シリコンゲルマニウム層２４の結晶の破壊を防止できる。
【００６４】
また、本実施形態によると、シリコンゲルマニウム層２４上に、外部ベース電極となる第２のアモルファスシリコン膜２６を、シリコンゲルマニウム層２４の所定の領域と接するように成長させているため、外部ベース電極におけるシリコンゲルマニウム層２４との界面の近傍がエピタキシャル化する事態を回避できるので、バイポーラトランジスタ特性のばらつきを抑制できる。
【００６５】
尚、本実施形態において、バイポーラトランジスタとＭＯＳトランジスタとが共通の基板上に設けられたＢｉ−ＣＭＯＳデバイスを対象としたが、本発明は、これに限られるものではない。
【００６６】
また、本実施形態において、第２のアモルファスシリコン膜２６を成長させる工程は、半導体基板を、４００℃程度以下の温度に保持された熱処理用炉内に投入した後、５００〜５５０℃程度の温度で行なわれることが好ましい。このようにすると、シリコンゲルマニウム層２４の上に自然酸化膜が再び形成される事態を防止できる。
【００６７】
また、本実施形態において、外部ベース電極等にイオン注入された不純物を活性化するための急速加熱処理は、９５０℃程度以下の温度で行なわれることが好ましい。このようにすると、外部ベース電極を低抵抗化することができると共に、シリコンゲルマニウム層２４の結晶の破壊を防止できる。また、外部ベース電極がアモルファスシリコン膜から形成されているため、該外部ベース電極における不純物の活性化が、ポリシリコン膜等からなる外部ベース電極における不純物の活性化と異なり、グレインに影響されることなく行なわれるので、外部ベース電極の抵抗のばらつきが低減される。
【００６８】
【発明の効果】
本発明によると、シリコンゲルマニウム層と半導体基板とのコンタクトをとらない領域において、シリコンゲルマニウム層の下側にマスク用絶縁膜としてアモルファスシリコン膜が形成されているため、シリコンゲルマニウム層の成長時に、マスク用絶縁膜が異常成長する事態を防止できるので、シリコンゲルマニウム層を均一に成長させることができる。
【００６９】
また、本発明によると、ベース領域となるシリコンゲルマニウム層と、外部ベース電極となるアモルファスシリコン膜との界面に残存する界面酸化膜を低減できるので、外部ベース電極とベース領域とのコンタクト抵抗を低減できると共に、外部ベース電極におけるシリコンゲルマニウム層との界面の近傍がエピタキシャル化する事態を防止できるので、バイポーラトランジスタ特性のばらつきを抑制できる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図２】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図３】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図４】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図５】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図６】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す断面図である。
【図７】従来の半導体装置の製造方法の一工程を示す断面図である。
【図８】従来の半導体装置の製造方法の一工程を示す断面図である。
【符号の説明】
Ｒ_bpバイポーラトランジスタ形成領域
Ｒ_mosＭＯＳトランジスタ形成領域
Ｒ_pmosＰＭＯＳＦＥＴ形成領域
Ｒ_nmosＮＭＯＳＦＥＴ形成領域
１Ｐ型シリコン基板
２Ｎ型エピタキシャル層
２Ａコレクタ領域
３分離酸化膜
４Ｎ型埋め込み層
５トレンチ溝
６トレンチ分離
６ａトレンチ側壁酸化膜
６ｂ第１のポリシリコン膜
７第１のチャネルストッパ層
８第１のしきい値制御層
９パンチスルーストッパ層
１０第２のチャネルストッパ層
１１Ｎ型ウェル層
１２第２のしきい値制御層
１３第３のチャネルストッパ層
１４Ｐ型ウェル層
１５Ａ第１のゲート酸化膜
１５Ｂ第２のゲート酸化膜
１６Ａ第１のゲート電極
１６Ｂ第２のゲート電極
１７Ｐ型低濃度ソース・ドレイン層
１８Ｎ型低濃度ソース・ドレイン層
１９第１のサイドウォール
２０Ｐ型高濃度ソース・ドレイン層
２１Ｎ型高濃度ソース・ドレイン層
２２第２のＴＥＯＳ膜
２３第１のアモルファスシリコン膜
２４シリコンゲルマニウム層
２５第３のＴＥＯＳ膜
２５ａベース電極用コンタクト窓
２５ｂエミッタ電極用コンタクト窓
２６第２のアモルファスシリコン膜
２６Ａ外部ベース電極
２７第４のＴＥＯＳ膜
２８エミッタ電極用開口窓
２９第５のＴＥＯＳ膜
３０第２のサイドウォール
３１エミッタ電極[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a bipolar transistor including a silicon germanium layer serving as a base region and a manufacturing method thereof.
[0002]
[Prior art]
In recent years, with the rapid growth of the communication field, there has been a demand for higher frequency semiconductor devices.
[0003]
Bipolar transistors are attracting attention because they can operate at higher frequencies than MOS transistors. On the other hand, bipolar transistors are also required to have higher frequencies.
[0004]
In order to realize high frequency semiconductor devices, devices using silicon germanium as a new material have appeared.
[0005]
Hereinafter, a conventional method for manufacturing a semiconductor device, specifically, a method for manufacturing a Bi-CMOS device in which a bipolar transistor and a MOS transistor are provided on a common substrate will be described with reference to FIGS. .
[0006]
First, as shown in FIG. 7, an N-type epitaxial layer 102 is formed over the entire surface of a P-type silicon substrate 101, and then an isolation oxide film 103 is formed on the N-type epitaxial layer 102 using a normal LOCOS method. To form a bipolar transistor forming region R on the P-type silicon substrate 101. _bp And MOS transistor formation region R _mos And a MOS transistor formation region R _mos PMOSFET formation region R _pmos And NMOSFET formation region R _nmos Is specified.
[0007]
The bipolar transistor formation region R _bp And PMOSFET formation region R _pmos An N-type buried layer 104 is formed. At this time, bipolar transistor formation region R _bp Above the N-type buried layer 104 in the N-type epitaxial layer 102 is a collector region 102A.
[0008]
Next, after forming the trench groove 105 under the portion surrounding the collector region 102A in the isolation oxide film 103, the first polysilicon film 106b is buried in the trench groove 105 via the trench side wall oxide film 106a. A trench isolation 106 composed of the trench sidewall oxide film 106 a and the first polysilicon film 106 b is formed, and a first channel stopper layer 107 is formed near the lower portion of the trench isolation 106.
[0009]
Although not shown, when the trench groove 105 is formed, an opening is formed in the isolation oxide film 103, and cap oxidation is performed on the upper portion of the trench isolation 106 after the trench isolation 106 is formed. Thus, a cap oxide film can be formed in the opening, and the cap oxide film and the isolation oxide film 103 can be integrated.
[0010]
Next, the PMOSFET formation region R _pmos The first threshold control layer 108, the punch-through stopper layer 109, the second channel stopper layer 110, and the N-type well layer 111 are formed on the NMOSFET formation region R. _nmos Then, a second threshold control layer 112, a third channel stopper layer 113, and a P-type well layer 114 are formed.
[0011]
Next, the PMOSFET formation region R _pmos A first gate electrode 116A is formed thereon via a first gate oxide film 115A, and an NMOSFET formation region R _nmos A second gate electrode 116B is formed thereon via a second gate oxide film 115B. Subsequently, a P-type low concentration source / drain layer 117 is formed on both sides of the first gate electrode 116A in the N-type well layer 111, and an N-type low concentration is formed on both sides of the second gate electrode 116B in the P-type well layer 114. The concentration source / drain layer 118 is formed, the first sidewall 119 is formed on the side surface of the first gate electrode 116A and the side surface of the second gate electrode 116B, and the P-type is formed on the N-type well layer 111. The P-type high-concentration source / drain layer 120 is formed so as to surround the low-concentration source / drain layer 117, and the N-type high-concentration source / drain layer 118 is surrounded by the P-type well layer 114. A drain layer 121 is formed.
[0012]
Subsequently, after the second TEOS film 122 is grown over the entire surface of the P-type silicon substrate 101, the second polysilicon film 123 is formed over the entire surface of the second TEOS film 122. Grow.
[0013]
Next, bipolar transistor formation region R _bp An opening is formed in the second TEOS film 122 and the second polysilicon film 123 so that the collector region 102A is exposed, and then the base region is formed on the second polysilicon film 123 including the opening. The silicon germanium layer 124 is epitaxially grown so that the opening is completely filled.
[0014]
Next, as shown in FIG. 8, after the third TEOS film 125 is grown over the entire surface of the silicon germanium layer 124, a base electrode contact window 125a is formed in the third TEOS film 125. Thereafter, boron ions are ion-implanted into the silicon germanium layer 124 using the third TEOS film 125 as a mask. Subsequently, over the entire surface of the third TEOS film 125 including the base electrode contact window 125a, the third polysilicon film 126 serving as the external base electrode is completely filled with the base electrode contact window 125a. Then, boron ions are implanted into the third polysilicon film 126.
[0015]
Next, after a fourth TEOS film 127 is grown over the entire surface of the third polysilicon film 126, an emitter electrode opening window 128 is formed on the third polysilicon film 126 and the fourth TEOS film 127. Then, a fifth TEOS film 129 is grown over the entire surface of the fourth TEOS film 127 including the emitter electrode opening window 128, and the emitter electrode opening is formed by the fifth TEOS film 129. The wall surface of the window 128 is covered. Subsequently, the second sidewall 130 made of the fourth polysilicon film is formed on the fifth TEOS film 129 covering the wall surface of the emitter electrode opening window 128, and then the third TEOS film 125 has the second TEOS film 125. 2 is removed by wet etching to form an emitter electrode contact window 125 b in the third TEOS film 125.
[0016]
Next, on the fifth TEOS film 129 including the emitter electrode opening window 128, a fifth polysilicon film doped with an N-type impurity is formed over the entire surface to form an emitter electrode contact window 125b and an emitter electrode use window. After the growth is performed so that the opening window 128 is completely filled, the fifth polysilicon film is patterned to form an emitter electrode 131 made of the fifth polysilicon film.
[0017]
Subsequently, although not shown, the fifth TEOS film 129, the fourth TEOS film 127, the third polysilicon film 126, the third TEOS film 125, the silicon germanium layer 124, and the second polysilicon are illustrated. After patterning the film 123 to form an external base electrode made of the third polysilicon film 126, the P-type silicon substrate 101 is heat-treated to activate impurities implanted into the external base electrode or the like. To do.
[0018]
In the semiconductor device manufacturing method, the second polysilicon film 123 is formed as a mask insulating film below the silicon germanium layer 124 serving as the base region on the region other than the collector region 102A.
[0019]
The step of growing the third polysilicon film 126 serving as the external base electrode on the silicon germanium layer 124 so as to be in contact with a predetermined region of the silicon germanium layer 124 includes the step of growing the silicon germanium layer 124 and the third polysilicon. This is performed in a state where a small amount of an interfacial oxide film (not shown) is present at the interface with the film 126. Thereby, the situation where the third polysilicon film 126 grows abnormally can be prevented. In order to activate the impurities ion-implanted into the external base electrode, that is, the third polysilicon film 126, that is, to reduce the resistance of the external base electrode, the above-mentioned interface is used. Since the oxide film is destroyed, the contact resistance between the external base electrode and the silicon germanium layer 124, that is, the base region is reduced.
[0020]
[Problems to be solved by the invention]
However, in the conventional method for manufacturing a semiconductor device, a polysilicon film, a SiN film, or the like is used as a mask insulating film formed below the silicon germanium layer serving as the base region. During the growth, the mask insulating film grows abnormally, and it is difficult to completely remove the abnormally grown portion of the mask insulating film in a later process, so that the silicon germanium layer cannot be grown uniformly. There is a problem.
[0021]
The manufacturing conditions that can avoid the abnormal growth of the polysilicon film or SiN film are extremely pinpoint and poor in reproducibility, and it is difficult to mass-produce semiconductor devices under these conditions. is there.
[0022]
Further, in the conventional method for manufacturing a semiconductor device, an interface oxide film remains at the interface between the silicon germanium layer serving as the base region and the polysilicon film serving as the external base electrode. There is a problem that the contact resistance increases.
[0023]
On the other hand, when the interface oxide film is reduced before the formation of the polysilicon film serving as the external base electrode, there is a problem that the polysilicon film grows abnormally when the polysilicon film is formed. In addition, when the interfacial oxide film is destroyed by high-temperature heat treatment (for example, heat treatment at 1000 ° C. for 15 seconds) after the formation of the polysilicon film serving as the external base electrode, the crystal of the silicon germanium layer is destroyed. The problem arises. This heat treatment is also an activation heat treatment for reducing the resistance of the external base electrode. Therefore, when the heat treatment is performed at a low temperature, the situation in which the silicon germanium layer crystal is broken can be avoided, while the external base electrode itself And the contact resistance between the external base electrode and the base region increase, so that the noise characteristics at high frequencies are deteriorated.
[0024]
Further, in the conventional method for manufacturing a semiconductor device, a polysilicon film serving as an external base electrode is grown on a silicon germanium layer serving as a base region so as to be in contact with a predetermined region of the silicon germanium layer. In the vicinity of the interface between the base electrode and the silicon germanium layer, crystal grain coarsening (hereinafter referred to as “epitaxialization”) is likely to occur due to epitaxial growth, which causes a problem that bipolar transistor characteristics vary.
[0025]
In view of the above, the first aspect of the present invention is to prevent abnormal growth of the mask insulating film formed under the silicon germanium layer and to allow the silicon germanium layer to grow uniformly. The purpose is to reduce the interfacial oxide film present at the interface between the silicon germanium layer serving as the base region of the bipolar transistor and the external base electrode formed on the silicon germanium layer, thereby making contact between the external base electrode and the base region. A second object of the present invention is to reduce the resistance and to prevent the vicinity of the interface between the external base electrode and the silicon germanium layer from being epitaxially formed and to suppress variations in bipolar transistor characteristics. .
[0026]
[Means for Solving the Problems]
In order to achieve the first object, according to the first method of manufacturing a semiconductor device of the present invention, an amorphous silicon film is grown on a semiconductor substrate, an opening is formed in the amorphous silicon film, and a semiconductor is formed. A first step of forming a predetermined region of the substrate to be exposed, and a second step of epitaxially growing a silicon germanium layer on the amorphous silicon film so that the opening is completely filled.
[0027]
According to the first method for manufacturing a semiconductor device, after an amorphous silicon film is grown on a semiconductor substrate, an opening is formed in the amorphous silicon film so that a predetermined region of the semiconductor substrate is exposed. In order to epitaxially grow the silicon germanium layer on the amorphous silicon film containing, an amorphous silicon film is formed as a mask insulating film below the silicon germanium layer in a region where the silicon germanium layer and the semiconductor substrate are not contacted. For this reason, it is possible to prevent the mask insulating film from growing abnormally during the growth of the silicon germanium layer, so that the silicon germanium layer can be grown uniformly.
[0028]
In order to achieve the first object, a second method of manufacturing a semiconductor device according to the present invention is based on the method of manufacturing a semiconductor device for forming a bipolar transistor and a MOS transistor on a semiconductor substrate. Forming a collector region in the bipolar transistor forming region of the substrate, forming a MOS transistor in the MOS transistor forming region of the semiconductor substrate, and then forming an insulating film on the semiconductor substrate; After growing the amorphous silicon film, a second step of forming an opening in the insulating film and the amorphous silicon film so that the collector region is exposed, and a silicon germanium layer serving as a base region on the amorphous silicon film And a third step of epitaxial growth so that the opening is completely filled To have.
[0029]
According to the second method for manufacturing a semiconductor device, an insulating film and an amorphous silicon film are sequentially formed on a semiconductor substrate on which a collector region of a bipolar transistor and a MOS transistor are formed, and then a collector region is formed on the insulating film and the amorphous silicon film. In order to epitaxially grow a silicon germanium layer on the amorphous silicon film including the opening, after forming an opening so as to be exposed, amorphous silicon is used as an insulating film for a mask under the silicon germanium layer in a region other than the collector region. A film is formed. For this reason, it is possible to prevent the mask insulating film from growing abnormally during the growth of the silicon germanium layer, so that the silicon germanium layer can be grown uniformly. In addition, a Bi-CMOS device in which a bipolar transistor and a MOS transistor are provided on a common substrate can be reliably formed.
[0030]
In order to achieve the second object, a third method for manufacturing a semiconductor device according to the present invention is based on a method for manufacturing a semiconductor device for forming a bipolar transistor on a semiconductor substrate. A first step of epitaxially growing a silicon germanium layer as a base region; and after forming an insulating film on the silicon germanium layer, an opening is formed in the insulating film so that a predetermined region of the silicon germanium layer is exposed A second step, a third step of removing a natural oxide film existing on the surface of the silicon germanium layer exposed at the opening, and a base electrode on the insulating film immediately after the third step. And a fourth step of growing the amorphous silicon film so that the opening is completely filled.
[0031]
According to the third method for manufacturing a semiconductor device, after the opening is formed in the insulating film formed on the silicon germanium layer serving as the base region on the semiconductor substrate, the surface of the portion exposed to the opening in the silicon germanium layer Immediately thereafter, the amorphous silicon film that becomes the external base electrode is grown on the insulating film including the opening, so that the interface remaining at the interface between the silicon germanium layer and the amorphous silicon film is removed. Since the oxide film can be reduced, the contact resistance between the external base electrode and the base region can be reduced. At this time, abnormal growth of the amorphous silicon film due to the reduction of the interface oxide film does not occur. In addition, since it is not necessary to perform a high-temperature heat treatment for reducing the interface oxide film after the formation of the amorphous silicon film serving as the base electrode, the silicon germanium layer is prevented from being broken.
[0032]
Further, according to the third method for manufacturing a semiconductor device, since the amorphous silicon film serving as the external base electrode is grown on the silicon germanium layer serving as the base region so as to be in contact with the predetermined region of the silicon germanium layer, Since it is possible to prevent the vicinity of the interface between the external base electrode and the silicon germanium layer from being epitaxial, variations in bipolar transistor characteristics can be suppressed.
[0033]
In the third method of manufacturing a semiconductor device, the third step is to completely boil the natural oxide film by dip etching after subjecting the semiconductor substrate to a boil treatment using a mixed solution of hydrogen peroxide and ammonia. It is preferable to include the process of removing.
[0034]
In this way, the natural oxide film can be removed reliably and easily.
[0035]
In the third method for manufacturing a semiconductor device, the fourth step is to put the semiconductor substrate into a heat treatment furnace maintained at a temperature of about 400 ° C. or lower, and then to heat the amorphous silicon film to a temperature of about 500 to 550 ° C. It is preferable to include the process of growing by.
[0036]
In this way, it is possible to prevent a natural oxide film from being formed again on the silicon germanium layer.
[0037]
In the third method for fabricating a semiconductor device, after the fourth step, after the ion implantation of the impurity into the amorphous silicon film, a step of activating the impurity by a rapid heat treatment at a temperature of about 950 ° C. or lower is further provided. It is preferable to provide.
[0038]
In this way, the resistance of the amorphous silicon film, that is, the external base electrode can be reduced, and the silicon germanium layer can be prevented from being broken. In addition, since the external base electrode is formed of an amorphous silicon film, the activation of impurities in the external base electrode is affected by the grain, unlike the activation of impurities in the external base electrode made of a polysilicon film or the like. Therefore, variation in resistance of the external base electrode is reduced.
[0039]
A first semiconductor device according to the present invention includes a silicon germanium layer formed on a semiconductor substrate so as to be in contact with a predetermined region of the semiconductor substrate, and a silicon germanium layer on a region other than the predetermined region of the semiconductor substrate. And an amorphous silicon film formed on the lower side.
[0040]
According to the first semiconductor device, since the amorphous silicon film is formed as the mask insulating film under the silicon germanium layer in the region where the contact between the silicon germanium layer and the semiconductor substrate is not taken, the growth of the silicon germanium layer is performed. In some cases, it is possible to prevent the mask insulating film from growing abnormally, so that the silicon germanium layer can be grown uniformly.
[0041]
A second semiconductor device according to the present invention is premised on a semiconductor device in which a bipolar transistor is formed on a semiconductor substrate, and the bipolar transistor is formed on the semiconductor substrate and has a silicon germanium layer serving as a base region and a silicon germanium layer. An amorphous silicon film serving as an external base electrode is provided on the silicon germanium layer so as to be in contact with a predetermined region.
[0042]
According to the second semiconductor device, the amorphous silicon film serving as the external base electrode is formed on the silicon germanium layer serving as the base region so as to be in contact with the predetermined region of the silicon germanium layer. Since it is possible to prevent the vicinity of the interface with the germanium layer from being epitaxial, variations in bipolar transistor characteristics can be suppressed.
[0043]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a semiconductor device and a manufacturing method thereof according to an embodiment of the present invention will be described with reference to FIGS.
[0044]
First, as shown in FIG. 1, after an N-type epitaxial layer 2 is formed over the entire surface of a P-type silicon substrate 1, an isolation oxide film 3 is formed on the N-type epitaxial layer 2 using a normal LOCOS method. Forming a bipolar transistor formation region R on the P-type silicon substrate 1 _bp And MOS transistor formation region R _mos And a MOS transistor formation region R _mos PMOSFET formation region R _pmos And NMOSFET formation region R _nmos Is specified.
[0045]
Although not shown, a protective oxide film (not shown) is formed on the N-type epitaxial layer 2. In addition, bipolar transistor formation region R _bp And PMOSFET formation region R _pmos An N-type buried layer 4 is formed on the substrate. At this time, bipolar transistor formation region R _bp Above the N type buried layer 4 in the N type epitaxial layer 2 is a collector region 2A.
[0046]
Next, after the trench groove 5 is formed under the portion surrounding the collector region 2A in the isolation oxide film 3, the first polysilicon film 6b is buried in the trench groove 5 via the trench side wall oxide film 6a. A trench isolation 6 composed of the trench sidewall oxide film 6 a and the first polysilicon film 6 b is formed, and a first channel stopper layer 7 is formed in the vicinity of the lower portion of the trench isolation 6.
[0047]
Although not shown, when the trench groove 5 is formed, an opening is formed in the isolation oxide film 3, and cap oxidation is performed on the upper portion of the trench isolation 6 after the trench isolation 6 is formed. Thus, a cap oxide film can be formed in the opening, and the cap oxide film and the isolation oxide film 3 can be integrated.
[0048]
Next, the PMOSFET formation region R _pmos Impurity ions are implanted at a high energy with respect to the PMOSFET formation region R. _pmos The first threshold control layer 8 is formed on the surface portion of the N-type epitaxial layer 2, and the punch-through stopper layer 9 is formed below the first threshold control layer 8. Below the stopper layer 9 and in the isolation oxide film 3, the PMOSFET formation region R _pmos A second channel stopper layer 10 is formed under the portion surrounding the first threshold control layer 8, and the N-type well layer so as to surround the first threshold control layer 8, the punch-through stopper layer 9 and the second channel stopper layer 10. 11 is formed.
[0049]
Next, the NMOSFET formation region R _nmos Impurity ions are implanted at a high energy to form an NMOSFET formation region R. _nmos The second threshold control layer 12 is formed on the surface portion of the N type epitaxial layer 2, and below the second threshold control layer 12 and in the isolation oxide film 3, the NMOSFET formation region R _nmos A third channel stopper layer 13 is formed under the portion surrounding the second threshold control layer 12, and a P-type well layer 14 is formed so as to surround the second threshold control layer 12 and the third channel stopper layer 13.
[0050]
Next, the entire surface of the protective oxide film formed on the N type epitaxial layer 2 is removed by wet etching, and then the PMOSFET forming region R is removed. _pmos And NMOSFET formation region R _nmos A silicon oxide film having a thickness of 8 nm serving as a gate oxide film and a second polysilicon film serving as a gate electrode are sequentially deposited on the second polysilicon film and the silicon oxide film. Dry etching is sequentially performed using a resist pattern (not shown) covering the gate electrode formation region as a mask to form a PMOSFET formation region R. _pmos A first gate electrode 16A is formed on the first gate oxide film 15A via an NMOSFET formation region R _nmos A second gate electrode 16B is formed thereon via a second gate oxide film 15B.
[0051]
Next, using the first gate electrode 16A as a mask, the PMOSFET formation region R _pmos Are implanted from an oblique direction to form a P-type low-concentration source / drain layer 17 and an NMOSFET formation region R using the second gate electrode 16B as a mask. _nmos The N-type low concentration source / drain layer 18 is formed by performing ion implantation from the oblique direction. In addition, after the first TEOS film is grown over the entire surface of the P-type silicon substrate 1, the first TEOS film is etched back to form the first TEOS film made of the first TEOS film. The side walls 19 are formed on the side surface of the first gate electrode 16A and the side surface of the second gate electrode 16B. Further, using the first gate electrode 16A and the first sidewall 19 as a mask, the PMOSFET formation region R _pmos Are ion-implanted to form the P-type high concentration source / drain layer 20, and the NMOSFET formation region R using the second gate electrode 16B and the first sidewall 19 as a mask. _nmos The N-type high concentration source / drain layer 21 is formed by ion implantation.
[0052]
Subsequently, after the second TEOS film 22 is grown over the entire surface of the P-type silicon substrate 1, the first amorphous silicon film 23 is formed over the entire surface of the second TEOS film 22. Grow.
[0053]
Next, as shown in FIG. 2, the bipolar transistor formation region R _bp An opening is formed in the second TEOS film 22 and the first amorphous silicon film 23 so that the collector region 2A is exposed, and then the base region is formed on the first amorphous silicon film 23 including the opening. The silicon germanium layer 24 is grown epitaxially so that the opening is completely filled.
[0054]
At this time, in the region where the silicon germanium layer 24 and the collector region 2A are not in contact with each other, the first amorphous silicon film 23 is used as the mask insulating film formed below the silicon germanium layer 24. When the silicon germanium layer 24 is grown, it is possible to prevent the mask insulating film from growing abnormally. Specifically, in the amorphous silicon film, unlike the SiN film or the like, there is no bond, and when there is no heat treatment, there is no grain, and when the heat treatment is applied, the crystal orientation is Since it is aligned with (1, 1, 1), the amorphous silicon film does not grow abnormally.
[0055]
Next, as shown in FIG. 3, after the third TEOS film 25 is grown over the entire surface of the silicon germanium layer 24, the region other than the base electrode contact formation region is formed on the third TEOS film 25. A resist pattern (not shown) that covers the region is formed, and then the third TEOS film 25 is wet-etched using the resist pattern as a mask, so that a base electrode contact window is formed on the third TEOS film 25. 25a is formed so that a predetermined region of the silicon germanium layer 24 is exposed. Subsequently, using the third TEOS film 25 as a mask, for example, boron ions are accelerated to 40 KeV and the dose amount is 1.0 × 10 6 with respect to the silicon germanium layer 24. ¹³ Piece / cm ² Ion implantation is performed under the following conditions.
[0056]
Next, the P-type silicon substrate 1 is sequentially washed with sulfuric acid before the furnace process and boiled with a mixed solution of hydrogen peroxide and ammonia water, and then the base electrode in the silicon germanium layer 24 is obtained. The natural oxide film (not shown) present on the surface of the portion exposed to the contact window 25a is completely removed by dip etching. As a result, the natural oxide film can be removed reliably and easily.
[0057]
Next, after putting the P-type silicon substrate 1 into a heat treatment furnace maintained at, for example, 400 ° C., as shown in FIG. 4, on the third TEOS film 25 including the base electrode contact window 25a. Over the entire surface, the second amorphous silicon film 26 serving as an external base electrode is grown at, for example, 530 ° C. so that the base electrode contact window 25a is completely filled. Subsequently, for example, boron ions are accelerated on the entire surface of the second amorphous silicon film 26 with an acceleration energy of 8 KeV and a dose of 3.0 × 10. ¹⁵ Piece / cm ² Ion implantation is performed under the following conditions.
[0058]
Next, after a fourth TEOS film 27 is grown over the entire surface of the second amorphous silicon film 26, a resist pattern is formed on the fourth TEOS film 27 so as to cover a region other than the emitter electrode formation region. After that, the fourth TEOS film 27 and the second amorphous silicon film 26 are sequentially dry-etched using the resist pattern as a mask, and the second amorphous silicon film 26 and the second amorphous silicon film 26 are formed. 4, an emitter electrode opening window 28 is formed in the TEOS film 27.
[0059]
Next, as shown in FIG. 5, a fifth TEOS film 29 is grown over the entire surface of the fourth TEOS film 27 including the emitter electrode opening window 28, and the fifth TEOS film 29 The wall surface of the emitter electrode opening window 28 is covered. As a result, the portion exposed to the emitter electrode opening window 28 in the second amorphous silicon film 26 is covered with the fifth TEOS film 29. Subsequently, a third polysilicon film doped with N-type impurities is grown over the entire surface of the fifth TEOS film 29, and then the third polysilicon film is etched by dry etching. Backing is performed to form a second sidewall 30 made of a third polysilicon film on the fifth TEOS film 29 covering the wall surface of the emitter electrode opening window 28. Subsequently, a portion surrounded by the second sidewall 30 in the third TEOS film 25 is removed by wet etching, and an emitter electrode contact window 25 b is formed in the third TEOS film 25.
[0060]
Next, a fourth polysilicon film doped with an N-type impurity is formed on the fifth TEOS film 29 including the emitter electrode opening window 28 over the entire surface, to form an emitter electrode contact window 25b and an emitter electrode use window. After growing so that the opening window 28 is completely filled, a resist pattern (not shown) covering the emitter electrode formation region is formed on the fourth polysilicon film, and then the resist pattern is used as a mask. The fourth polysilicon film is dry-etched to form an emitter electrode 31 made of the fourth polysilicon film.
[0061]
Next, after forming a resist pattern (not shown) covering the emitter electrode 31 and the base electrode formation region on the emitter electrode 31 and the fifth TEOS film 29, the resist pattern is masked as shown in FIG. The fifth TEOS film 29, the fourth TEOS film 27, the second amorphous silicon film 26, the third TEOS film 25, the silicon germanium layer 24, and the first amorphous silicon film 23 are sequentially subjected to dry etching. In parallel, an external base electrode 26A made of the second amorphous silicon film 26 is formed. Subsequently, the P-type silicon substrate 1 is subjected to, for example, a rapid heating process (RTA) at 950 ° C. for 15 seconds to activate impurities implanted into the external base electrode 26A and the like.
[0062]
As described above, according to the present embodiment, in the region where the silicon germanium layer 24 and the collector region 2A are not in contact with each other, the first amorphous silicon film 23 as a mask insulating film is formed below the silicon germanium layer 24. Therefore, when the silicon germanium layer 24 is grown, the mask insulating film can be prevented from growing abnormally, so that the silicon germanium layer 24 can be grown uniformly.
[0063]
Further, according to the present embodiment, after the base electrode contact window 25a is formed in the third TEOS film 25 formed on the silicon germanium layer 24, the base electrode contact window 25a in the silicon germanium layer 24 is exposed. In order to remove the natural oxide film existing on the surface of the portion, and immediately after that, the second amorphous silicon film 26 serving as the external base electrode is grown on the third TEOS film 25 including the base electrode contact window 25a. Since the interfacial oxide film remaining at the interface between the silicon germanium layer 24 and the external base electrode can be reduced, the contact resistance between the external base electrode and the silicon germanium layer 24, that is, the base region is reduced, and noise characteristics at high frequency are obtained. Can be improved. At this time, abnormal growth of the second amorphous silicon film 26 due to the reduction of the interface oxide film does not occur. Further, since it is not necessary to perform a high-temperature heat treatment for reducing the interface oxide film after the formation of the second amorphous silicon film 26, it is possible to prevent the crystal of the silicon germanium layer 24 from being broken.
[0064]
Further, according to the present embodiment, since the second amorphous silicon film 26 serving as the external base electrode is grown on the silicon germanium layer 24 so as to be in contact with a predetermined region of the silicon germanium layer 24, the external base electrode Since the situation in which the vicinity of the interface with the silicon germanium layer 24 is epitaxialized can be avoided, variations in bipolar transistor characteristics can be suppressed.
[0065]
In the present embodiment, a Bi-CMOS device in which a bipolar transistor and a MOS transistor are provided on a common substrate is targeted, but the present invention is not limited to this.
[0066]
In the present embodiment, the step of growing the second amorphous silicon film 26 is performed by placing the semiconductor substrate in a heat treatment furnace maintained at a temperature of about 400 ° C. or lower, and then at a temperature of about 500 to 550 ° C. Is preferably carried out. In this way, it is possible to prevent a natural oxide film from being formed again on the silicon germanium layer 24.
[0067]
In the present embodiment, the rapid heating process for activating the impurities ion-implanted into the external base electrode or the like is preferably performed at a temperature of about 950 ° C. or lower. In this way, the resistance of the external base electrode can be reduced, and the crystal of the silicon germanium layer 24 can be prevented from being broken. In addition, since the external base electrode is formed of an amorphous silicon film, the activation of impurities in the external base electrode is affected by the grain, unlike the activation of impurities in the external base electrode made of a polysilicon film or the like. Therefore, variation in resistance of the external base electrode is reduced.
[0068]
【The invention's effect】
According to the present invention, since the amorphous silicon film is formed as the mask insulating film below the silicon germanium layer in the region where the silicon germanium layer and the semiconductor substrate are not contacted, the mask is formed during the growth of the silicon germanium layer. As a result, the silicon germanium layer can be uniformly grown.
[0069]
Further, according to the present invention, the interfacial oxide film remaining at the interface between the silicon germanium layer serving as the base region and the amorphous silicon film serving as the external base electrode can be reduced, thereby reducing the contact resistance between the external base electrode and the base region. In addition, since it is possible to prevent the vicinity of the interface between the external base electrode and the silicon germanium layer from being epitaxial, variations in bipolar transistor characteristics can be suppressed.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a step of a method for manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view showing a step of a method for manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 3 is a cross-sectional view showing a step of a method for manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 4 is a cross-sectional view showing a step of a method for manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 5 is a cross-sectional view showing a step of the method of manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 6 is a cross-sectional view showing a step of the method of manufacturing a semiconductor device according to an embodiment of the present invention.
FIG. 7 is a cross-sectional view showing a step of a conventional method for manufacturing a semiconductor device.
FIG. 8 is a cross-sectional view showing a step of a conventional method for manufacturing a semiconductor device.
[Explanation of symbols]
R _bp Bipolar transistor formation region
R _mos MOS transistor formation region
R _pmos PMOSFET formation region
R _nmos NMOSFET formation region
1 P-type silicon substrate
2 N-type epitaxial layer
2A Collector area
3 Separation oxide membrane
4 N-type buried layer
5 Trench groove
6 Trench isolation
6a Trench sidewall oxide film
6b First polysilicon film
7 First channel stopper layer
8 First threshold control layer
9 Punch-through stopper layer
10 Second channel stopper layer
11 N-type well layer
12 Second threshold control layer
13 Third channel stopper layer
14 P-type well layer
15A First gate oxide film
15B Second gate oxide film
16A First gate electrode
16B Second gate electrode
17 P-type low concentration source / drain layer
18 N-type low concentration source / drain layer
19 First sidewall
20 P-type high concentration source / drain layer
21 N-type high concentration source / drain layer
22 Second TEOS film
23 First amorphous silicon film
24 Silicon germanium layer
25 Third TEOS film
25a Contact window for base electrode
25b Emitter electrode contact window
26 Second amorphous silicon film
26A External base electrode
27 Fourth TEOS film
28 Opening window for emitter electrode
29 Fifth TEOS film
30 Second sidewall
31 Emitter electrode

Claims

A method for manufacturing a semiconductor device for forming a bipolar transistor on a semiconductor substrate, comprising:
After the first amorphous silicon film is grown on a semiconductor substrate, a first step of forming a first opening in said first amorphous silicon film, as the collector region in the semiconductor substrate is exposed ,
And a second step of epitaxially growing a silicon germanium layer serving as a base region on the first amorphous silicon film so that the first opening is completely filled. Production method.

After forming the insulating film on the front Symbol silicon germanium layer, a third step of forming a second opening in the insulating film, as the base electrode contact region in said silicon germanium layer is exposed,
After the third step, a fourth step of removing a natural oxide film present on the surface of the base electrode contact formation region in the silicon germanium layer;
Immediately after the fourth step, there is provided a fifth step of growing a second amorphous silicon film serving as an external base electrode on the insulating film so that the second opening is completely filled. The method of manufacturing a semiconductor device according to claim 1, wherein:

The fourth step includes a step of completely removing the natural oxide film by dip etching after the semiconductor substrate is boiled with a mixed solution of hydrogen peroxide and ammonia. The method of manufacturing a semiconductor device according to claim 2 , wherein:

The fifth step, the semiconductor substrate, after turning into the furnace for heat treatment, which is maintained at a temperature below 400 ° C. or less, a step of growing the second amorphous silicon film at a temperature of 500-550 ° C. 4. The method for manufacturing a semiconductor device according to claim 2 , further comprising:

After the fifth step, after the ion-implanting an impurity to the second amorphous silicon film, further comprising a step of activating the impurities by rapid thermal treatment at a temperature below 950 ° C. or less The method of manufacturing a semiconductor device according to claim 1 , wherein:

A method of manufacturing a semiconductor device for forming a bipolar transistor and a MOS transistor on a semiconductor substrate,
A first step of forming a collector region in a bipolar transistor formation region in the semiconductor substrate and forming an insulating film on the semiconductor substrate after forming a MOS transistor in the MOS transistor formation region in the semiconductor substrate;
A second step of forming an amorphous silicon film on the insulating film and then forming an opening in the insulating film and the amorphous silicon film so that the collector region is exposed;
A method of manufacturing a semiconductor device, comprising: a third step of epitaxially growing a silicon germanium layer serving as a base region on the amorphous silicon film so that the opening is completely filled.

A semiconductor device in which a bipolar transistor is formed on a semiconductor substrate,
The bipolar transistor is:
A silicon germanium layer formed on the semiconductor substrate so as to be in contact with the collector region of the semiconductor substrate and serving as a base region ;
A semiconductor device comprising: a first amorphous silicon film formed below the silicon germanium layer on a region where the collector region and the silicon germanium layer are not in contact with each other in the semiconductor substrate. .

Claim 7, characterized in that it is formed in contact with the base electrode contact region, and a second amorphous silicon film serving as the external base electrode in said silicon germanium layer before Symbol silicon germanium layer A semiconductor device according to 1.