JP4159636B2 - 電子部品パッケージ及びその製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 239000000758 substrate Substances 0.000 claims abstract description 66
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims abstract description 60
- 238000007747 plating Methods 0.000 claims abstract description 39
- 229910052759 nickel Inorganic materials 0.000 claims abstract description 30
- 239000003822 epoxy resin Substances 0.000 claims abstract description 21
- 229920000647 polyepoxide Polymers 0.000 claims abstract description 21
- 238000000576 coating method Methods 0.000 claims abstract description 5
- 238000007789 sealing Methods 0.000 claims description 42
- 230000002093 peripheral effect Effects 0.000 claims description 7
- 229920005989 resin Polymers 0.000 claims description 6
- 239000011347 resin Substances 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 18
- 230000005684 electric field Effects 0.000 abstract description 6
- 239000003990 capacitor Substances 0.000 abstract description 5
- 239000011248 coating agent Substances 0.000 abstract description 3
- 238000003825 pressing Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000007772 electroless plating Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 1
- 229910000990 Ni alloy Inorganic materials 0.000 description 1
- 239000008393 encapsulating agent Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000696 magnetic material Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
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- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
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- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19041—Component type being a capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
- H05K1/0216—Reduction of cross-talk, noise or electromagnetic interference
- H05K1/0218—Reduction of cross-talk, noise or electromagnetic interference by printed shielding conductors, ground planes or power plane
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/22—Secondary treatment of printed circuits
- H05K3/28—Applying non-metallic protective coatings
- H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/403—Edge contacts; Windows or holes in the substrate having plural connections on the walls thereof
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Description
【０００１】
【発明の属する技術分野】
本発明は、コイルやＩＣなどの電子部品を基板上に実装し、これをエポキシ樹脂によって封止した電子部品パッケージ及びその製造方法に関する。
【０００２】
【従来の技術】
一般に、基板上にコイルやＩＣなどの電子部品を実装してパッケージ化した場合、コイルやＩＣが外部からの磁場や電波に対して影響を受けるため、パッケージ全体をシールドする必要がある。従来、電子部品パッケージ全体をシールドしたものとしては、例えば図９に示したものが知られている。この電子部品パッケージ１は、側面にグランド接続用端子２が形成された基板３の上にコイル及びＩＣを含む電子部品（図示せず）を実装し、この電子部品をエポキシ樹脂等の封止体４で封止した後、封止体４の上から箱型のシールドカバー５をすっぽり被せることによって全体をシールドしたものである。シールドカバー５を被せた時に、シールドカバー５の一隅に設けたグランド用突起部６が基板３のグランド接続用端子２と接触する。そして、このグランド接続用端子２は、電子部品パッケージ１をマザーボードに表面実装したとき、マザーボードのグランドラインと導通する。従って、グランド用突起部６がグランド接続用端子２を介してマザーボードのグランドラインと導通し、結果的にシールドカバー５が接地されて電子部品は電界ノイズからシールドされることになる。また、シールドカバー５は、ニッケル合金等の磁性材を箱型にプレス成形したものであるので、電子部品を外部の磁界ノイズからもシールドすることができる。
【０００３】
また、図１０に示した電子部品パッケージ１は、箱型のシールドカバー５の下面にスプリング８を装着した例である。シールドカバー５を封止体４に被せた時に、スプリング８を封止体４に設けた穴部７に挿入することで、スプリング８が基板３上面に形成した接地用電極パターン（図示せず）と接触し、シールドカバー５が接地されるものである。従って、この場合にもシールドカバー５によって、電子部品を磁界ノイズ及び電界ノイズからシールドすることができる。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来の電子部品パッケージ１にあっては、いずれの例でも電子部品等の実装工程とは別工程でシールドカバー５をプレス成形しなければならない他、封止体に被せる際の位置合わせなどコスト面、作業面で問題があった。
【０００５】
そこで、本発明は、上記従来のシールドカバーを用いることなく、シールド工程を出来るだけ簡易にして工数の掛からないようにした電子部品パッケージ及びその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記課題を解決するために本発明の電子部品パッケージは、コイル及びＩＣを含む電子部品が実装された四角形状の基板と、該基板の四隅に形成されるスルーホール電極と、前記基板上に前記電子部品を封止する封止体と、前記基板の上面に形成され、前記いずれか一のスルーホール電極からこのスルーホール電極に接する基板の側面に向かうように延び、前記封止体の側面に一端部が露出する接地用電極パターンと、前記封止体の表面に形成され、前記接地用電極パターンの露出面に導通するニッケルメッキ層とを備えたことを特徴とする。
【００１０】
本発明の電子部品パッケージの製造方法は、格子状のダイシングラインが設定され、このダイシングラインの各角部にスルーホールを有する集合基板を形成する集合基板形成工程と、隣接する前記スルーホールの間のダイシングラインを横断するようにして各スルーホールを繋ぐ接地用電極パターンを形成する接地用電極パターン形成工程と、前記ダイシングラインによって仕切られる各単一基板毎の上面にコイル及びＩＣを含む電子部品をそれぞれ実装する実装工程と、前記電子部品を含む集合基板の上面全面にエポキシ樹脂を充填して封止する樹脂封止工程と、前記エポキシ樹脂の上から前記接地用電極パターン及び集合基板の一部までを前記ダイシングラインに沿ってダイシングするハーフダイシング工程と、前記エポキシ樹脂の全表面及びハーフダイシングしたエポキシ樹脂の溝周面、さらに溝周面に露出した接地用電極パターンの端部にニッケルメッキ層を形成すると同時に、該端部とニッケルメッキ層とを導通させるメッキコーティング工程と、前記ニッケルメッキ層の形成によって電子部品がシールドされた前記集合基板を各単一基板毎にフルダイシングして一つ一つに分割する分割工程とを備え、分割された前記基板の四隅にスルーホール電極を形成し、前記いずれか一のスルーホール電極からこのスルーホール電極に接する基板の側面に向かうように延び、前記封止体の側面に一端部が露出する接地用電極パターンを形成することを特徴とする。
【００１１】
【発明の実施の形態】
以下、添付図面に基づいて本発明に係る電子部品パッケージ及びその製造方法について詳細に説明する。図１及び図２は、本発明に係る電子部品パッケージ１１をＥＬドライバモジュールとして構成した時の一実施例を示したものである。この実施例において、電子部品パッケージ１１は、矩形状の基板１２の上面にＥＬドライバ用のＩＣ１３、コイル１４及びコンデンサ１５を実装したものである。これらの電子部品は、図２に示したように、電極パターン１６ａ上にダイボンドやワイヤボンドなどの手段により接続されたり、リフローで半田付けされる。基板１２は、ガラスエポキシ樹脂等の絶縁材からなり、その側面の四隅には基板１２の下面に連なるスルーホール電極１７ａ，１７ｂ，１７ｃ，１７ｄが形成されると共に、その内の一つのスルーホール電極１７ａがグランド接続用端子として構成されている。このグランド接続用端子１７ａは、電子部品用パッケージ１１がマザーボード（図示せず）に実装された時に、マザーボードのグランドラインと導通するものである。また、上記基板１２の上面には、前述の電極パターン１６ａの他に、グランド接続用端子１７ａと導通する接地用電極パターン１６ｂが形成されている。
【００１２】
上述のようにして、ＩＣ１３、コイル１４及びコンデンサ１５が実装された基板１２の上面は、エポキシ樹脂からなる封止体１８によって封止される。この封止体１８は、基板１２の平面形状と略同一形状であり、両者が一体となって樹脂封止パッケージを構成する。封止体１８に用いられるエポキシ樹脂は、耐湿性、耐候性、絶縁性及び耐熱性等に優れると共に、前述のガラスエポキシ板とは異なる成分構成からなり、封止体１８の表面にメッキが実用的強度で形成されるのを可能としている。なお、この実施例では、図１及び図２に示したように、接地用電極パターン１６ｂの一端部１９を、封止体１８から外部に露出させてある。
【００１３】
前記封止体１８の全表面にはニッケルメッキ層２０が形成されている。このニッケルメッキ層２０は、無電解メッキ法によってエポキシ樹脂の上に付着形成される。また、ニッケルメッキ層２０は、封止体１８の周面にも形成されることから、封止体１８から露出している接地用電極パターン１６ｂの一端部１９にも付着形成されることになる。その結果、ニッケルメッキ層２０は、接地用電極パターン１６ｂ及びグランド接続用端子１７ａと導通し、マザーボードのグランドラインに接地されることになるため、外部の電界ノイズから電子部品をシールドすることができる。さらに、ニッケルメッキ層２０の厚さを自由に設定することができ、例えば、従来のシールドカバーと同程度の厚さで形成した場合にシールド効果を得ることができ、外部からの磁界ノイズはニッケルメッキ層２０によって吸収され、コイル１４を磁界ノイズからシールドすることができる。
【００１４】
このように、エポキシ樹脂からなる封止体１８の表面にニッケルメッキ層２０をコーティングするだけで、電子部品を電界ノイズ及び磁界ノイズからシールドすることができるため、従来のようにシールドカバーをプレス成形する必要がなく、作業工数を掛けることなく簡単に電子部品パッケージをシールドすることができる。また、ニッケルメッキ層２０のメッキ厚も簡単に変更できるため、必要とするシールド特性に応じてメッキ厚を変更することが可能である。
【００１５】
図３乃至図８は、上記構成からなる電子部品パッケージの一製造方法を示したものである。この製造工程では、先ず図３に示すように、各単一基板１２毎にダイシングライン２１が想定される集合基板２２にグランド接続用端子１７ａとなるスルーホール電極を設けると共に、集合基板２２の上面にはグランド接続用端子１７ａをつなぐ接地用電極パターン１６ｂを連続的に形成する。この時、グランド接続用端子１７ａ以外のスルーホール電極及び電子部品用の電極パターン（図示せず）も同時に形成する。
【００１６】
次の工程では、図４に示すように、基板１２毎にＩＣ１３、コイル１４及びコンデンサ１５を所定位置に載置し、ダイボンド及びワイヤボンド、リフロなどの手段で基板１２上に実装する。次いで、図５に示すように、集合基板２２の上面全体にエポキシ樹脂を充填し、基板１２の上に均一な厚さの封止体１８を形成して電子部品を樹脂封止する。なお、集合基板２２の外周に型枠を設けたり、スルーホールに樹脂が流れ込まないように、マスク材として薄いテープを貼るなどの方法を用いて樹脂封止するが、これらの加工方法は製造の実情に合わせて実施すればよい。
【００１７】
次の工程では、図６及び図７に示すように、ダイシングライン２１に沿って封止体１８の上から格子状に切込み２３を入れ、集合基板２２の略下半部を残した状態でハーフダイシングを行なう。このハーフダイシングによって封止体１８は各単一基板１２毎に溝周面が露出すると共に、集合基板２２の略上半部にも切込み２３が入るために、接地用電極パターン１６ｂの一端部１９も封止体１８から露出することになる。そして、図８に示した次の工程で、封止体１８の外表面に無電解メッキ法によってニッケルメッキ層２０を形成する。この時、ハーフダイシングした封止体１８の切込み２３にもメッキが回り込んで、各単一基板１２毎に封止体１８の周囲にニッケルメッキ層２０が形成されるために、ニッケルメッキ層２０が接地用電極パターン１６ｂの露出している一端部１９にも付着し、スルーホールからなるグランド接続用端子１７ａまでが導通し接地される。従って、ニッケルメッキ層２０がシールド作用を発揮し、電子部品を電界ノイズや磁界ノイズからシールドすることができる。
【００１８】
このように、集合基板２２の全面にエポキシ樹脂を充填し、ハーフダイシングすることにより封止体１８の各単一基板１２毎の溝周面を露出させ、一度に多数同時にニッケルメッキ層２０を形成することができる。そして、最後に集合基板２２に想定されたダイシングライン２１に沿って再びダイシングし、各単一基板１２毎に完全に切り離して一つ一つの電子部品パッケージ１１に分割する。分割された電子部品パッケージ１１は、完成品として図示外のマザーボード上に実装される。
【００１９】
上述のように、ハーフダイシング工程を用いたことで接地用電極パターン１６ｂの端部を露出させることができ、この露出部分にメッキを行なうことで接地用電極パターン１６ｂを導通させることができる。また、電子部品パッケージ１１は、封止体１８の外表面及び接地用電極パターン１６ｂの一端部１９にニッケルメッキ層２０を被覆形成することでシールドされるため、一貫した生産ラインで簡単にシールド付き電子部品パッケージ１１の製造が可能になる。
【００２０】
なお、上記実施例では基板１２上にＩＣ１３、コイル１４及びコンデンサ１５を実装したＥＬドライバについて説明したが、本発明はこれに限定されることなく、種々の電子部品パッケージに適用できるものである。また、基板１２の上面に形成した接地用電極パターン１６ｂの形状および一端部１９の露出個所などは上記実施例に限定されないことは勿論である。
【００２１】
【発明の効果】
以上説明したように、本発明に係る電子部品パッケージによれば、電子部品の封止体としてエポキシ樹脂を用い、無電解メッキによってその表面にシールド効果が備わったニッケルメッキ層を簡単に形成することができるため、従来のような工数の掛かるプレス加工による金属カバーの成形に比べて製造コストを大幅に下げることができた。
【００２２】
また、グランドラインと導通する接地用の電極パターンを基板の上面に形成し、この接地用の電極パターンの一端にニッケルメッキ層を形成して導通させたので、ニッケルメッキ層の接地を容易且つ確実に行なうことができた。
【００２３】
また、本発明に係る電子部品パッケージの製造方法によれば、エポキシ樹脂からなる封止体の表面にニッケルメッキ層を形成することでシールドできるために、従来のような工数の掛かる金属カバーのプレス加工が不要となり、一貫した生産ラインで電子部品パッケージを製造することができる。
【００２４】
さらに、本発明に係る電子部品パッケージの製造方法によれば、エポキシ樹脂からなる封止体の表面にニッケルメッキ層を形成することでシールドできるために、集合基板を用いた製造が可能となり、一度に多数の電子部品パッケージを製造することで、コストの大幅低下を達成することができた。
【図面の簡単な説明】
【図１】本発明に係る電子部品パッケージの一実施例を示す斜視図である。
【図２】上記図１のＡ−Ａ線断面図である。
【図３】上記実施例に係る電子部品パッケージの接地用電極パターンの形成工程図である。
【図４】上記実施例に係る電子部品パッケージの電子部品の実装工程図である。
【図５】上記実施例に係る電子部品パッケージの樹脂封止工程図である。
【図６】上記実施例に係る電子部品パッケージのハーフダイシング工程図である。
【図７】上記図６のＢ−Ｂ線断面図である。
【図８】上記実施例に係る電子部品パッケージのメッキコーティング工程図である。
【図９】従来の電子部品パッケージの一例を示す斜視図である。
【図１０】従来の電子部品パッケージの他の例を示す斜視図である。
【符号の説明】
１１ 電子部品パッケージ
１２ 基板
１３ ＩＣ
１４ コイル
１６ｂ 接地用電極パターン
１８ 封止体
２０ ニッケルメッキ層
２１ ダイシングライン
２２ 集合基板
【発明の属する技術分野】
本発明は、コイルやＩＣなどの電子部品を基板上に実装し、これをエポキシ樹脂によって封止した電子部品パッケージ及びその製造方法に関する。
【０００２】
【従来の技術】
一般に、基板上にコイルやＩＣなどの電子部品を実装してパッケージ化した場合、コイルやＩＣが外部からの磁場や電波に対して影響を受けるため、パッケージ全体をシールドする必要がある。従来、電子部品パッケージ全体をシールドしたものとしては、例えば図９に示したものが知られている。この電子部品パッケージ１は、側面にグランド接続用端子２が形成された基板３の上にコイル及びＩＣを含む電子部品（図示せず）を実装し、この電子部品をエポキシ樹脂等の封止体４で封止した後、封止体４の上から箱型のシールドカバー５をすっぽり被せることによって全体をシールドしたものである。シールドカバー５を被せた時に、シールドカバー５の一隅に設けたグランド用突起部６が基板３のグランド接続用端子２と接触する。そして、このグランド接続用端子２は、電子部品パッケージ１をマザーボードに表面実装したとき、マザーボードのグランドラインと導通する。従って、グランド用突起部６がグランド接続用端子２を介してマザーボードのグランドラインと導通し、結果的にシールドカバー５が接地されて電子部品は電界ノイズからシールドされることになる。また、シールドカバー５は、ニッケル合金等の磁性材を箱型にプレス成形したものであるので、電子部品を外部の磁界ノイズからもシールドすることができる。
【０００３】
また、図１０に示した電子部品パッケージ１は、箱型のシールドカバー５の下面にスプリング８を装着した例である。シールドカバー５を封止体４に被せた時に、スプリング８を封止体４に設けた穴部７に挿入することで、スプリング８が基板３上面に形成した接地用電極パターン（図示せず）と接触し、シールドカバー５が接地されるものである。従って、この場合にもシールドカバー５によって、電子部品を磁界ノイズ及び電界ノイズからシールドすることができる。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記従来の電子部品パッケージ１にあっては、いずれの例でも電子部品等の実装工程とは別工程でシールドカバー５をプレス成形しなければならない他、封止体に被せる際の位置合わせなどコスト面、作業面で問題があった。
【０００５】
そこで、本発明は、上記従来のシールドカバーを用いることなく、シールド工程を出来るだけ簡易にして工数の掛からないようにした電子部品パッケージ及びその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記課題を解決するために本発明の電子部品パッケージは、コイル及びＩＣを含む電子部品が実装された四角形状の基板と、該基板の四隅に形成されるスルーホール電極と、前記基板上に前記電子部品を封止する封止体と、前記基板の上面に形成され、前記いずれか一のスルーホール電極からこのスルーホール電極に接する基板の側面に向かうように延び、前記封止体の側面に一端部が露出する接地用電極パターンと、前記封止体の表面に形成され、前記接地用電極パターンの露出面に導通するニッケルメッキ層とを備えたことを特徴とする。
【００１０】
本発明の電子部品パッケージの製造方法は、格子状のダイシングラインが設定され、このダイシングラインの各角部にスルーホールを有する集合基板を形成する集合基板形成工程と、隣接する前記スルーホールの間のダイシングラインを横断するようにして各スルーホールを繋ぐ接地用電極パターンを形成する接地用電極パターン形成工程と、前記ダイシングラインによって仕切られる各単一基板毎の上面にコイル及びＩＣを含む電子部品をそれぞれ実装する実装工程と、前記電子部品を含む集合基板の上面全面にエポキシ樹脂を充填して封止する樹脂封止工程と、前記エポキシ樹脂の上から前記接地用電極パターン及び集合基板の一部までを前記ダイシングラインに沿ってダイシングするハーフダイシング工程と、前記エポキシ樹脂の全表面及びハーフダイシングしたエポキシ樹脂の溝周面、さらに溝周面に露出した接地用電極パターンの端部にニッケルメッキ層を形成すると同時に、該端部とニッケルメッキ層とを導通させるメッキコーティング工程と、前記ニッケルメッキ層の形成によって電子部品がシールドされた前記集合基板を各単一基板毎にフルダイシングして一つ一つに分割する分割工程とを備え、分割された前記基板の四隅にスルーホール電極を形成し、前記いずれか一のスルーホール電極からこのスルーホール電極に接する基板の側面に向かうように延び、前記封止体の側面に一端部が露出する接地用電極パターンを形成することを特徴とする。
【００１１】
【発明の実施の形態】
以下、添付図面に基づいて本発明に係る電子部品パッケージ及びその製造方法について詳細に説明する。図１及び図２は、本発明に係る電子部品パッケージ１１をＥＬドライバモジュールとして構成した時の一実施例を示したものである。この実施例において、電子部品パッケージ１１は、矩形状の基板１２の上面にＥＬドライバ用のＩＣ１３、コイル１４及びコンデンサ１５を実装したものである。これらの電子部品は、図２に示したように、電極パターン１６ａ上にダイボンドやワイヤボンドなどの手段により接続されたり、リフローで半田付けされる。基板１２は、ガラスエポキシ樹脂等の絶縁材からなり、その側面の四隅には基板１２の下面に連なるスルーホール電極１７ａ，１７ｂ，１７ｃ，１７ｄが形成されると共に、その内の一つのスルーホール電極１７ａがグランド接続用端子として構成されている。このグランド接続用端子１７ａは、電子部品用パッケージ１１がマザーボード（図示せず）に実装された時に、マザーボードのグランドラインと導通するものである。また、上記基板１２の上面には、前述の電極パターン１６ａの他に、グランド接続用端子１７ａと導通する接地用電極パターン１６ｂが形成されている。
【００１２】
上述のようにして、ＩＣ１３、コイル１４及びコンデンサ１５が実装された基板１２の上面は、エポキシ樹脂からなる封止体１８によって封止される。この封止体１８は、基板１２の平面形状と略同一形状であり、両者が一体となって樹脂封止パッケージを構成する。封止体１８に用いられるエポキシ樹脂は、耐湿性、耐候性、絶縁性及び耐熱性等に優れると共に、前述のガラスエポキシ板とは異なる成分構成からなり、封止体１８の表面にメッキが実用的強度で形成されるのを可能としている。なお、この実施例では、図１及び図２に示したように、接地用電極パターン１６ｂの一端部１９を、封止体１８から外部に露出させてある。
【００１３】
前記封止体１８の全表面にはニッケルメッキ層２０が形成されている。このニッケルメッキ層２０は、無電解メッキ法によってエポキシ樹脂の上に付着形成される。また、ニッケルメッキ層２０は、封止体１８の周面にも形成されることから、封止体１８から露出している接地用電極パターン１６ｂの一端部１９にも付着形成されることになる。その結果、ニッケルメッキ層２０は、接地用電極パターン１６ｂ及びグランド接続用端子１７ａと導通し、マザーボードのグランドラインに接地されることになるため、外部の電界ノイズから電子部品をシールドすることができる。さらに、ニッケルメッキ層２０の厚さを自由に設定することができ、例えば、従来のシールドカバーと同程度の厚さで形成した場合にシールド効果を得ることができ、外部からの磁界ノイズはニッケルメッキ層２０によって吸収され、コイル１４を磁界ノイズからシールドすることができる。
【００１４】
このように、エポキシ樹脂からなる封止体１８の表面にニッケルメッキ層２０をコーティングするだけで、電子部品を電界ノイズ及び磁界ノイズからシールドすることができるため、従来のようにシールドカバーをプレス成形する必要がなく、作業工数を掛けることなく簡単に電子部品パッケージをシールドすることができる。また、ニッケルメッキ層２０のメッキ厚も簡単に変更できるため、必要とするシールド特性に応じてメッキ厚を変更することが可能である。
【００１５】
図３乃至図８は、上記構成からなる電子部品パッケージの一製造方法を示したものである。この製造工程では、先ず図３に示すように、各単一基板１２毎にダイシングライン２１が想定される集合基板２２にグランド接続用端子１７ａとなるスルーホール電極を設けると共に、集合基板２２の上面にはグランド接続用端子１７ａをつなぐ接地用電極パターン１６ｂを連続的に形成する。この時、グランド接続用端子１７ａ以外のスルーホール電極及び電子部品用の電極パターン（図示せず）も同時に形成する。
【００１６】
次の工程では、図４に示すように、基板１２毎にＩＣ１３、コイル１４及びコンデンサ１５を所定位置に載置し、ダイボンド及びワイヤボンド、リフロなどの手段で基板１２上に実装する。次いで、図５に示すように、集合基板２２の上面全体にエポキシ樹脂を充填し、基板１２の上に均一な厚さの封止体１８を形成して電子部品を樹脂封止する。なお、集合基板２２の外周に型枠を設けたり、スルーホールに樹脂が流れ込まないように、マスク材として薄いテープを貼るなどの方法を用いて樹脂封止するが、これらの加工方法は製造の実情に合わせて実施すればよい。
【００１７】
次の工程では、図６及び図７に示すように、ダイシングライン２１に沿って封止体１８の上から格子状に切込み２３を入れ、集合基板２２の略下半部を残した状態でハーフダイシングを行なう。このハーフダイシングによって封止体１８は各単一基板１２毎に溝周面が露出すると共に、集合基板２２の略上半部にも切込み２３が入るために、接地用電極パターン１６ｂの一端部１９も封止体１８から露出することになる。そして、図８に示した次の工程で、封止体１８の外表面に無電解メッキ法によってニッケルメッキ層２０を形成する。この時、ハーフダイシングした封止体１８の切込み２３にもメッキが回り込んで、各単一基板１２毎に封止体１８の周囲にニッケルメッキ層２０が形成されるために、ニッケルメッキ層２０が接地用電極パターン１６ｂの露出している一端部１９にも付着し、スルーホールからなるグランド接続用端子１７ａまでが導通し接地される。従って、ニッケルメッキ層２０がシールド作用を発揮し、電子部品を電界ノイズや磁界ノイズからシールドすることができる。
【００１８】
このように、集合基板２２の全面にエポキシ樹脂を充填し、ハーフダイシングすることにより封止体１８の各単一基板１２毎の溝周面を露出させ、一度に多数同時にニッケルメッキ層２０を形成することができる。そして、最後に集合基板２２に想定されたダイシングライン２１に沿って再びダイシングし、各単一基板１２毎に完全に切り離して一つ一つの電子部品パッケージ１１に分割する。分割された電子部品パッケージ１１は、完成品として図示外のマザーボード上に実装される。
【００１９】
上述のように、ハーフダイシング工程を用いたことで接地用電極パターン１６ｂの端部を露出させることができ、この露出部分にメッキを行なうことで接地用電極パターン１６ｂを導通させることができる。また、電子部品パッケージ１１は、封止体１８の外表面及び接地用電極パターン１６ｂの一端部１９にニッケルメッキ層２０を被覆形成することでシールドされるため、一貫した生産ラインで簡単にシールド付き電子部品パッケージ１１の製造が可能になる。
【００２０】
なお、上記実施例では基板１２上にＩＣ１３、コイル１４及びコンデンサ１５を実装したＥＬドライバについて説明したが、本発明はこれに限定されることなく、種々の電子部品パッケージに適用できるものである。また、基板１２の上面に形成した接地用電極パターン１６ｂの形状および一端部１９の露出個所などは上記実施例に限定されないことは勿論である。
【００２１】
【発明の効果】
以上説明したように、本発明に係る電子部品パッケージによれば、電子部品の封止体としてエポキシ樹脂を用い、無電解メッキによってその表面にシールド効果が備わったニッケルメッキ層を簡単に形成することができるため、従来のような工数の掛かるプレス加工による金属カバーの成形に比べて製造コストを大幅に下げることができた。
【００２２】
また、グランドラインと導通する接地用の電極パターンを基板の上面に形成し、この接地用の電極パターンの一端にニッケルメッキ層を形成して導通させたので、ニッケルメッキ層の接地を容易且つ確実に行なうことができた。
【００２３】
また、本発明に係る電子部品パッケージの製造方法によれば、エポキシ樹脂からなる封止体の表面にニッケルメッキ層を形成することでシールドできるために、従来のような工数の掛かる金属カバーのプレス加工が不要となり、一貫した生産ラインで電子部品パッケージを製造することができる。
【００２４】
さらに、本発明に係る電子部品パッケージの製造方法によれば、エポキシ樹脂からなる封止体の表面にニッケルメッキ層を形成することでシールドできるために、集合基板を用いた製造が可能となり、一度に多数の電子部品パッケージを製造することで、コストの大幅低下を達成することができた。
【図面の簡単な説明】
【図１】本発明に係る電子部品パッケージの一実施例を示す斜視図である。
【図２】上記図１のＡ−Ａ線断面図である。
【図３】上記実施例に係る電子部品パッケージの接地用電極パターンの形成工程図である。
【図４】上記実施例に係る電子部品パッケージの電子部品の実装工程図である。
【図５】上記実施例に係る電子部品パッケージの樹脂封止工程図である。
【図６】上記実施例に係る電子部品パッケージのハーフダイシング工程図である。
【図７】上記図６のＢ−Ｂ線断面図である。
【図８】上記実施例に係る電子部品パッケージのメッキコーティング工程図である。
【図９】従来の電子部品パッケージの一例を示す斜視図である。
【図１０】従来の電子部品パッケージの他の例を示す斜視図である。
【符号の説明】
１１ 電子部品パッケージ
１２ 基板
１３ ＩＣ
１４ コイル
１６ｂ 接地用電極パターン
１８ 封止体
２０ ニッケルメッキ層
２１ ダイシングライン
２２ 集合基板
Claims (2)
- コイル及びＩＣを含む電子部品が実装された四角形状の基板と、
該基板の四隅に形成されるスルーホール電極と、
前記基板上に前記電子部品を封止する封止体と、
前記基板の上面に形成され、前記いずれか一のスルーホール電極からこのスルーホール電極に接する基板の側面に向かうように延び、前記封止体の側面に一端部が露出する接地用電極パターンと、
前記封止体の表面に形成され、前記接地用電極パターンの露出面に導通するニッケルメッキ層とを備えたことを特徴とする電子部品パッケージ。 - 格子状のダイシングラインが設定され、このダイシングラインの各角部にスルーホールを有する集合基板を形成する集合基板形成工程と、
隣接する前記スルーホールの間のダイシングラインを横断するようにして各スルーホールを繋ぐ接地用電極パターンを形成する接地用電極パターン形成工程と、
前記ダイシングラインによって仕切られる各単一基板毎の上面にコイル及びＩＣを含む電子部品をそれぞれ実装する実装工程と、
前記電子部品を含む集合基板の上面全面にエポキシ樹脂を充填して封止する樹脂封止工程と、
前記エポキシ樹脂の上から前記接地用電極パターン及び集合基板の一部までを前記ダイシングラインに沿ってダイシングするハーフダイシング工程と、
前記エポキシ樹脂の全表面及びハーフダイシングしたエポキシ樹脂の溝周面、さらに溝周面に露出した接地用電極パターンの端部にニッケルメッキ層を形成すると同時に、該端部とニッケルメッキ層とを導通させるメッキコーティング工程と、
前記ニッケルメッキ層の形成によって電子部品がシールドされた前記集合基板を各単一基板毎にフルダイシングして一つ一つに分割する分割工程とを備え、
分割された前記基板の四隅にスルーホール電極を形成し、前記いずれか一のスルーホール電極からこのスルーホール電極に接する基板の側面に向かうように延び、前記封止体の側面に一端部が露出する接地用電極パターンを形成することを特徴とする電子部品パッケージの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32301697A JP4159636B2 (ja) | 1997-11-25 | 1997-11-25 | 電子部品パッケージ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32301697A JP4159636B2 (ja) | 1997-11-25 | 1997-11-25 | 電子部品パッケージ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163583A JPH11163583A (ja) | 1999-06-18 |
| JP4159636B2 true JP4159636B2 (ja) | 2008-10-01 |
Family
ID=18150195
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32301697A Expired - Fee Related JP4159636B2 (ja) | 1997-11-25 | 1997-11-25 | 電子部品パッケージ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4159636B2 (ja) |
Cited By (1)
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| US7463573B2 (en) | 2005-06-24 | 2008-12-09 | Nanochip, Inc. | Patterned media for a high density data storage device |
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| JP2006203086A (ja) | 2005-01-24 | 2006-08-03 | Citizen Electronics Co Ltd | 電子部品パッケージ及びその製造方法 |
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| US9137934B2 (en) | 2010-08-18 | 2015-09-15 | Rf Micro Devices, Inc. | Compartmentalized shielding of selected components |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH11163583A (ja) | 1999-06-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040916 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070226 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070228 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070426 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071126 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080509 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080530 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| LAPS | Cancellation because of no payment of annual fees |