JP4171122B2 - 半導体素子のツインウエル形成方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 64
- 238000000034 method Methods 0.000 title claims description 20
- 239000000758 substrate Substances 0.000 claims description 43
- 239000012535 impurity Substances 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 15
- 239000000463 material Substances 0.000 claims description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 12
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 12
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 238000010438 heat treatment Methods 0.000 claims description 8
- 230000000087 stabilizing effect Effects 0.000 claims description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012530 fluid Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
- Formation Of Insulating Films (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子のツインウエル（twin well）の形成方法に関し、詳しくは、半導体基板にツインウエルを形成する際、上面に段差が発生する現象を防止して半導体素子の信頼性を向上し得る半導体素子のツインウエル形成方法に関するものである。
【０００２】
【従来の技術】
従来の半導体素子のツインウエル形成方法は下記のような工程を順次行うことによってなされていた。
先ず、半導体基板１上に第１シリコン酸化膜２及びシリコン窒化膜３を順次形成する（図３（ａ）参照）。
【０００３】
次いで、前記のシリコン窒化膜３上に感光性レジストパターン４を形成した後、該感光性レジストパターンをマスクとして該シリコン窒化膜にエッチングを施してシリコン窒化膜パターン３ａを形成する。結果として、該シリコン窒化膜がエッチング除去された部分の前記第１シリコン酸化膜２の上面は露出する（図３（ｂ）参照）。
【０００４】
次いで、露出した前記の第１シリコン酸化膜２の上面から半導体基板１の上層部にリン５をイオン注入する（図３（ｃ）参照）。
【０００５】
次いで、露出した前記の第１シリコン酸化膜２を高温下で選択的に酸化して第２シリコン酸化膜６を形成すると、前記の半導体基板１に注入されたリン５はその内部で安定化された状態となる（図３（ｄ）参照）。
【０００６】
次いで、前記のシリコン窒化膜パターン３ａをエッチング除去する（図４（ａ）参照）。
【０００７】
次いで、前記の第２シリコン酸化膜６をマスクとして、第１シリコン酸化膜２の上面から前記の半導体基板１の上層部にホウ素７をイオン注入する（図４（ｂ）参照）。
【０００８】
次いで、前記の半導体基板１に熱処理を施して前工程にて注入されたホウ素７をその内部で安定化せしめると、先の工程にて打ち込まれたリン（Ｐ）５は、該半導体基板１の内部に再拡散する（図４（ｃ）参照）。
【０００９】
次いで、前記の第１シリコン酸化膜２及び第２シリコン酸化膜６を前記の半導体基板１から除去する（図４（ｄ）参照）。
【００１０】
【発明が解決しようとする課題】
然るに、このような従来の半導体素子のツインウエル形成方法においては、半導体基板上に段差が発生するため、半導体素子の信頼性を低下させるという不都合な点があった。
【００１１】
本発明は、このような従来の問題を解消すべくなされたもので、半導体基板にツインウエルを形成する際に発生する上面の段差がない半導体素子のツインウエルの形成方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
このような目的を達成するため本発明に係る半導体素子のツインウエル形成方法においては、半導体基板の上面に第１絶縁膜を形成する工程と、該第１絶縁膜に選択的なエッチングを施して該半導体基板上に第１絶縁膜パターン及び第１バッファー絶縁膜を形成する工程と、該第１バッファー絶縁膜をその上に形成された該半導体基板の上層部に第１不純物をイオン注入する工程と、該第１絶縁膜パターン及び第１バッファー絶縁膜の上面に第２絶縁膜を形成する工程と、該第２絶縁膜の上面に平坦化物質膜を形成する工程と、該第１絶縁膜パターンの上面を露出させるように該平坦化物質膜及び第２絶縁膜をエッチバックする工程と、該第１絶縁膜パターンに選択的にエッチングを施して第２バッファー絶縁膜を形成する工程と、該第２バッファー絶縁膜をその上に形成された該半導体基板の上層部に第２不純物をイオン注入する工程と、該第２絶縁膜、第１バッファー絶縁膜及び第２バッファー絶縁膜を除去する工程と、該半導体基板に熱処理を施す工程と、を順次行うことを特徴とする。
また、本発明に係る半導体素子のツインウェル形成方法においては、第１領域及び第２領域を有する半導体基板の該第１領域の上面に第１絶縁膜を、該第２領域の上面に第１バッファー絶縁膜をそれぞれ形成する工程と、該第１絶縁膜及び第１バッファー絶縁膜の上面に第２絶縁膜を形成する工程と、該第２絶縁膜の上面に平坦化物質膜を形成する工程と、該第１絶縁膜の上面を露出させるように該平坦化物質膜及び第２絶縁膜をエッチバックする工程と、該第１絶縁膜に選択的なエッチングを施して該第２領域の半導体基板上に第２バッファー絶縁膜を形成する工程と、該第２バッファー絶縁膜をその上に形成された該半導体基板の上層部に第２不純物をイオン注入する工程と、該エッチバックされた第２絶縁膜及び第１バッファー絶縁膜と該エッチングされた第２バッファー絶縁膜を除去して該半導体の上面を露出させる工程と、該露出させられた半導体基板に熱処理を施してその上層部にそれぞれ注入された該第１不純物及び第２不純物を該半導体基板内部で安定化させる工程と、を順次行うことを特徴とする。
【００１３】
【発明の実施の形態】
以下、本発明の一実施態様を示した図面を用いて本発明を詳細に説明する。
【００１４】
本発明に係る半導体素子のツインウエル形成方法においては、先ず、半導体基板１０上に第１絶縁膜２０を形成し（図１（ａ）参照）、次いで該第１絶縁膜上に感光性レジストパターン３０を形成した後（図１（ｂ）参照）、該感光性レジストパターンをマスクとして該第１絶縁膜にエッチングを施し該半導体基板上に所定厚さの第１バッファー絶縁膜２２を形成する。尚、該感光性レジストでマスクされた該第１絶縁膜は第１絶縁膜パターン２２となる。ここで、該第１絶縁膜２０としてはシリコン酸化膜が好適であり、一方、該第１バッファー絶縁膜の厚さは２００〜３００Åである。
【００１５】
次いで、前記の感光性レジストパターン３０を除去し、次いで前記の第１絶縁膜パターン２１をマスクとして前記の第１バッファー絶縁膜２２がその上に形成された半導体基板１０の上層部に第１の不純物としてのホウ素４０をイオン注入する（図１（ｃ）参照）。このとき、該第１バッファー絶縁膜は、該半導体基板の表面が損傷されることを防止する緩衝材として機能する。
【００１６】
次いで、前記の第１絶縁膜パターン２１及び第１バッファー絶縁膜２２の上面に第２絶縁膜５０を形成し、次いでその上面に平坦化物質を塗布した後、熱処理を施して平坦化物質膜６０を形成する（図１（ｄ）参照）。ここで、該第２絶縁膜５０はシリコン窒化膜が好適であり、該平坦化物質膜６０はＳＯＧ（Spin On Glass）膜が好適である。
【００１７】
次いで、前記の第１絶縁膜パターン２１の上面を露出させるように前記のＳＯＧ膜６０及び第２絶縁膜５０をエッチバックする（図２（ａ）参照）。
【００１８】
次いで、前記の第１絶縁膜パターン２１にエッチングを施して第２バッファー絶縁膜２３を形成する（図２（ｂ）参照）。このとき、該第２バッファー絶縁膜の膜厚は該第１バッファー絶縁膜２２のそれと同等にする。
【００１９】
次いで、前記のエッチバックされた第２絶縁膜５０をマスクとして、前記の第２バッファー絶縁膜２３がその上に形成された半導体基板１０の上層部に第２不純物としてのリン７０をイオン注入する（図２（ｃ）参照）。
【００２０】
次いで、前記の第２絶縁膜５０、第１バッファー絶縁膜２２及び第２バッファー絶縁膜２３をそれぞれエッチング除去する。結果として、前記の半導体基板１０の上面は露出させられる。次いで、該露出させられた半導体基板に熱処理を施してその上層部に注入された前記の第１不純物及び第２不純物４０、７０を組織内で安定化せしめて、本発明による半導体素子のツインウエルの形成を終了する（図２（ｄ）参照）。
【００２１】
【発明の効果】
以上説明したように、本発明に係る半導体素子のツインウエル形成方法によれば、半導体基板上の表面に段差が発生することを防止することができ、該ウェルに形成（製造）される半導体素子の信頼性を向上し得る。
【００２２】
ここで、前記の第１絶縁膜をシリコン酸化膜とするとその形成及びそれのエッチングが容易になる。
また、前記の第２絶縁膜をシリコン窒化膜とすると、半導体基板に選択的イオン注入を行うとき、第1不純物が注入された領域を保護するマスクとして機能する。
更に、前記の第１バッファー絶縁膜及び第２バッファー絶縁膜の膜厚を同等にすると、半導体基板へのイオン注入がその深さにおいて均等になされ、熱処理後の不純物の拡散分布も均一化される。
そして、前記の平坦化物質膜としてＳＯＧ膜を用いれば、ＳＯＧが高流動性故、第2バッファ絶縁膜形成のためのエッチングを精度よく行うことができる。
【図面の簡単な説明】
【図１】本発明に係る半導体素子のツインウエル形成方法の前半部を工程順に示した断面図である。
【図２】本発明に係る半導体素子のツインウエル形成方法の後半部を工程順に示した断面図である。
【図３】従来の半導体素子のツインウエル形成方法の前半部を工程順に示した断面図である。
【図４】従来の半導体素子のツインウエル形成方法の後半部を工程順に示した２／２工程縦断面図である。
【符号の説明】
１０：半導体基板
２０：第１絶縁膜
２１：第１絶縁膜パターン
２２：第１バッファー絶縁膜
２３：第２バッファー絶縁膜
３０：感光性レジストパターン
４０：ホウ素（第１不純物）
５０：第２絶縁膜
６０：平坦化物質膜
７０：リン（第２不純物）
【発明の属する技術分野】
本発明は、半導体素子のツインウエル（twin well）の形成方法に関し、詳しくは、半導体基板にツインウエルを形成する際、上面に段差が発生する現象を防止して半導体素子の信頼性を向上し得る半導体素子のツインウエル形成方法に関するものである。
【０００２】
【従来の技術】
従来の半導体素子のツインウエル形成方法は下記のような工程を順次行うことによってなされていた。
先ず、半導体基板１上に第１シリコン酸化膜２及びシリコン窒化膜３を順次形成する（図３（ａ）参照）。
【０００３】
次いで、前記のシリコン窒化膜３上に感光性レジストパターン４を形成した後、該感光性レジストパターンをマスクとして該シリコン窒化膜にエッチングを施してシリコン窒化膜パターン３ａを形成する。結果として、該シリコン窒化膜がエッチング除去された部分の前記第１シリコン酸化膜２の上面は露出する（図３（ｂ）参照）。
【０００４】
次いで、露出した前記の第１シリコン酸化膜２の上面から半導体基板１の上層部にリン５をイオン注入する（図３（ｃ）参照）。
【０００５】
次いで、露出した前記の第１シリコン酸化膜２を高温下で選択的に酸化して第２シリコン酸化膜６を形成すると、前記の半導体基板１に注入されたリン５はその内部で安定化された状態となる（図３（ｄ）参照）。
【０００６】
次いで、前記のシリコン窒化膜パターン３ａをエッチング除去する（図４（ａ）参照）。
【０００７】
次いで、前記の第２シリコン酸化膜６をマスクとして、第１シリコン酸化膜２の上面から前記の半導体基板１の上層部にホウ素７をイオン注入する（図４（ｂ）参照）。
【０００８】
次いで、前記の半導体基板１に熱処理を施して前工程にて注入されたホウ素７をその内部で安定化せしめると、先の工程にて打ち込まれたリン（Ｐ）５は、該半導体基板１の内部に再拡散する（図４（ｃ）参照）。
【０００９】
次いで、前記の第１シリコン酸化膜２及び第２シリコン酸化膜６を前記の半導体基板１から除去する（図４（ｄ）参照）。
【００１０】
【発明が解決しようとする課題】
然るに、このような従来の半導体素子のツインウエル形成方法においては、半導体基板上に段差が発生するため、半導体素子の信頼性を低下させるという不都合な点があった。
【００１１】
本発明は、このような従来の問題を解消すべくなされたもので、半導体基板にツインウエルを形成する際に発生する上面の段差がない半導体素子のツインウエルの形成方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
このような目的を達成するため本発明に係る半導体素子のツインウエル形成方法においては、半導体基板の上面に第１絶縁膜を形成する工程と、該第１絶縁膜に選択的なエッチングを施して該半導体基板上に第１絶縁膜パターン及び第１バッファー絶縁膜を形成する工程と、該第１バッファー絶縁膜をその上に形成された該半導体基板の上層部に第１不純物をイオン注入する工程と、該第１絶縁膜パターン及び第１バッファー絶縁膜の上面に第２絶縁膜を形成する工程と、該第２絶縁膜の上面に平坦化物質膜を形成する工程と、該第１絶縁膜パターンの上面を露出させるように該平坦化物質膜及び第２絶縁膜をエッチバックする工程と、該第１絶縁膜パターンに選択的にエッチングを施して第２バッファー絶縁膜を形成する工程と、該第２バッファー絶縁膜をその上に形成された該半導体基板の上層部に第２不純物をイオン注入する工程と、該第２絶縁膜、第１バッファー絶縁膜及び第２バッファー絶縁膜を除去する工程と、該半導体基板に熱処理を施す工程と、を順次行うことを特徴とする。
また、本発明に係る半導体素子のツインウェル形成方法においては、第１領域及び第２領域を有する半導体基板の該第１領域の上面に第１絶縁膜を、該第２領域の上面に第１バッファー絶縁膜をそれぞれ形成する工程と、該第１絶縁膜及び第１バッファー絶縁膜の上面に第２絶縁膜を形成する工程と、該第２絶縁膜の上面に平坦化物質膜を形成する工程と、該第１絶縁膜の上面を露出させるように該平坦化物質膜及び第２絶縁膜をエッチバックする工程と、該第１絶縁膜に選択的なエッチングを施して該第２領域の半導体基板上に第２バッファー絶縁膜を形成する工程と、該第２バッファー絶縁膜をその上に形成された該半導体基板の上層部に第２不純物をイオン注入する工程と、該エッチバックされた第２絶縁膜及び第１バッファー絶縁膜と該エッチングされた第２バッファー絶縁膜を除去して該半導体の上面を露出させる工程と、該露出させられた半導体基板に熱処理を施してその上層部にそれぞれ注入された該第１不純物及び第２不純物を該半導体基板内部で安定化させる工程と、を順次行うことを特徴とする。
【００１３】
【発明の実施の形態】
以下、本発明の一実施態様を示した図面を用いて本発明を詳細に説明する。
【００１４】
本発明に係る半導体素子のツインウエル形成方法においては、先ず、半導体基板１０上に第１絶縁膜２０を形成し（図１（ａ）参照）、次いで該第１絶縁膜上に感光性レジストパターン３０を形成した後（図１（ｂ）参照）、該感光性レジストパターンをマスクとして該第１絶縁膜にエッチングを施し該半導体基板上に所定厚さの第１バッファー絶縁膜２２を形成する。尚、該感光性レジストでマスクされた該第１絶縁膜は第１絶縁膜パターン２２となる。ここで、該第１絶縁膜２０としてはシリコン酸化膜が好適であり、一方、該第１バッファー絶縁膜の厚さは２００〜３００Åである。
【００１５】
次いで、前記の感光性レジストパターン３０を除去し、次いで前記の第１絶縁膜パターン２１をマスクとして前記の第１バッファー絶縁膜２２がその上に形成された半導体基板１０の上層部に第１の不純物としてのホウ素４０をイオン注入する（図１（ｃ）参照）。このとき、該第１バッファー絶縁膜は、該半導体基板の表面が損傷されることを防止する緩衝材として機能する。
【００１６】
次いで、前記の第１絶縁膜パターン２１及び第１バッファー絶縁膜２２の上面に第２絶縁膜５０を形成し、次いでその上面に平坦化物質を塗布した後、熱処理を施して平坦化物質膜６０を形成する（図１（ｄ）参照）。ここで、該第２絶縁膜５０はシリコン窒化膜が好適であり、該平坦化物質膜６０はＳＯＧ（Spin On Glass）膜が好適である。
【００１７】
次いで、前記の第１絶縁膜パターン２１の上面を露出させるように前記のＳＯＧ膜６０及び第２絶縁膜５０をエッチバックする（図２（ａ）参照）。
【００１８】
次いで、前記の第１絶縁膜パターン２１にエッチングを施して第２バッファー絶縁膜２３を形成する（図２（ｂ）参照）。このとき、該第２バッファー絶縁膜の膜厚は該第１バッファー絶縁膜２２のそれと同等にする。
【００１９】
次いで、前記のエッチバックされた第２絶縁膜５０をマスクとして、前記の第２バッファー絶縁膜２３がその上に形成された半導体基板１０の上層部に第２不純物としてのリン７０をイオン注入する（図２（ｃ）参照）。
【００２０】
次いで、前記の第２絶縁膜５０、第１バッファー絶縁膜２２及び第２バッファー絶縁膜２３をそれぞれエッチング除去する。結果として、前記の半導体基板１０の上面は露出させられる。次いで、該露出させられた半導体基板に熱処理を施してその上層部に注入された前記の第１不純物及び第２不純物４０、７０を組織内で安定化せしめて、本発明による半導体素子のツインウエルの形成を終了する（図２（ｄ）参照）。
【００２１】
【発明の効果】
以上説明したように、本発明に係る半導体素子のツインウエル形成方法によれば、半導体基板上の表面に段差が発生することを防止することができ、該ウェルに形成（製造）される半導体素子の信頼性を向上し得る。
【００２２】
ここで、前記の第１絶縁膜をシリコン酸化膜とするとその形成及びそれのエッチングが容易になる。
また、前記の第２絶縁膜をシリコン窒化膜とすると、半導体基板に選択的イオン注入を行うとき、第1不純物が注入された領域を保護するマスクとして機能する。
更に、前記の第１バッファー絶縁膜及び第２バッファー絶縁膜の膜厚を同等にすると、半導体基板へのイオン注入がその深さにおいて均等になされ、熱処理後の不純物の拡散分布も均一化される。
そして、前記の平坦化物質膜としてＳＯＧ膜を用いれば、ＳＯＧが高流動性故、第2バッファ絶縁膜形成のためのエッチングを精度よく行うことができる。
【図面の簡単な説明】
【図１】本発明に係る半導体素子のツインウエル形成方法の前半部を工程順に示した断面図である。
【図２】本発明に係る半導体素子のツインウエル形成方法の後半部を工程順に示した断面図である。
【図３】従来の半導体素子のツインウエル形成方法の前半部を工程順に示した断面図である。
【図４】従来の半導体素子のツインウエル形成方法の後半部を工程順に示した２／２工程縦断面図である。
【符号の説明】
１０：半導体基板
２０：第１絶縁膜
２１：第１絶縁膜パターン
２２：第１バッファー絶縁膜
２３：第２バッファー絶縁膜
３０：感光性レジストパターン
４０：ホウ素（第１不純物）
５０：第２絶縁膜
６０：平坦化物質膜
７０：リン（第２不純物）
Claims (6)
- 半導体基板の上面に第１絶縁膜を形成する工程と、
該第１絶縁膜に選択的なエッチングを施して該半導体基板上に第１絶縁膜パターン及び第１バッファー絶縁膜を形成する工程と、
該第１バッファー絶縁膜をその上に形成された該半導体基板の上層部に第１不純物をイオン注入する工程と、
該第１絶縁膜パターン及び第１バッファー絶縁膜の上面に第２絶縁膜を形成する工程と、
該第２絶縁膜の上面に平坦化物質膜を形成する工程と、
該第１絶縁膜パターンの上面を露出させるように該平坦化物質膜及び第２絶縁膜をエッチバックする工程と、
該第１絶縁膜パターンに選択的にエッチングを施して第２バッファー絶縁膜を形成する工程と、
該第２バッファー絶縁膜をその上に形成された該半導体基板の上層部に第２不純物をイオン注入する工程と、
該第２絶縁膜、第１バッファー絶縁膜及び第２バッファー絶縁膜を除去する工程と、
該半導体基板に熱処理を施す工程と、
を順次行うことを特徴とする半導体素子のツインウエル形成方法。 - 前記の第１絶縁膜がシリコン酸化膜である請求項１記載の方法。
- 前記の第２絶縁膜がシリコン窒化膜である請求項１記載の方法。
- 前記の第１バッファー絶縁膜及び第２バッファー絶縁膜の膜厚が同等である、請求項１記載の方法。
- 前記の平坦化物質膜が、ＳＯＧ膜である請求項１記載の方法。
- 第１領域及び第２領域を有する半導体基板の該第１領域の上面に第１絶縁膜を、該第２領域の上面に第１バッファー絶縁膜をそれぞれ形成する工程と、
該第１バッファー絶縁膜をその上に形成された該半導体基板の上層部に第１不純物をイオン注入する工程と、
該第１絶縁膜及び第１バッファー絶縁膜の上面に第２絶縁膜を形成する工程と、
該第２絶縁膜の上面に平坦化物質膜を形成する工程と、
該第１絶縁膜の上面を露出させるように該平坦化物質膜及び第２絶縁膜をエッチバックする工程と、
該第１絶縁膜に選択的なエッチングを施して該第２領域の半導体基板上に第２バッファー絶縁膜を形成する工程と、
該第２バッファー絶縁膜をその上に形成された該半導体基板の上層部に第２不純物をイオン注入する工程と、
該エッチバックされた第２絶縁膜及び第１バッファー絶縁膜と該エッチングされた第２バッファー絶縁膜を除去して該半導体基板の上面を露出させる工程と、該露出させられた半導体基板に熱処理を施してその上層部にそれぞれ注入された該第１不純物及び第２不純物を該半導体基板内部で安定化させる工程と、
を順次行うことを特徴とする半導体素子のツインウエル形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR76819/1997 | 1997-12-29 | ||
| KR1019970076819A KR100266652B1 (ko) | 1997-12-29 | 1997-12-29 | 반도체 소자의 트윈 웰 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11274094A JPH11274094A (ja) | 1999-10-08 |
| JP4171122B2 true JP4171122B2 (ja) | 2008-10-22 |
Family
ID=19529349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35596798A Expired - Fee Related JP4171122B2 (ja) | 1997-12-29 | 1998-12-15 | 半導体素子のツインウエル形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5985710A (ja) |
| JP (1) | JP4171122B2 (ja) |
| KR (1) | KR100266652B1 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4584027A (en) * | 1984-11-07 | 1986-04-22 | Ncr Corporation | Twin well single mask CMOS process |
| KR940009997B1 (ko) * | 1991-05-03 | 1994-10-19 | 현대전자산업 주식회사 | Cmos의 단차없는 두개의 웰 제조방법 |
| US5670395A (en) * | 1996-04-29 | 1997-09-23 | Chartered Semiconductor Manufacturing Pte. Ltd. | Process for self-aligned twin wells without N-well and P-well height difference |
-
1997
- 1997-12-29 KR KR1019970076819A patent/KR100266652B1/ko not_active Expired - Fee Related
-
1998
- 1998-06-16 US US09/097,389 patent/US5985710A/en not_active Expired - Lifetime
- 1998-12-15 JP JP35596798A patent/JP4171122B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5985710A (en) | 1999-11-16 |
| KR19990056801A (ko) | 1999-07-15 |
| JPH11274094A (ja) | 1999-10-08 |
| KR100266652B1 (ko) | 2000-11-01 |
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