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JP4200872B2 - 半導体集積回路 - Google Patents

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Description

本発明は、不揮発性メモリ装置、詳しくはEPROMに関し、特に記憶された情報を読み出し時に参照するリファレンス電圧を制御する方法に関する。
従来、上記不揮発性メモリ装置には図６に示すように１つのセルブロックに１列に電流比較用のセルが配置されていて、この比較用のセルに流れる電流と格納された情報を読み出すセルの電流を比較して０又は１の判定を行う回路を備えていた。
また、図６に示すAMPの回路の詳細は図７に示す通りである。
AMP１０はAMP１、AMP２、AMP３を備えていて、AMP１は読み出し用ディテクタ及び比較用ディテクタを備えている。比較用ディテクタは読み出し用ディテクタの２倍のディメンジョンとなっている。比較用ディテクタにつながる比較用セルには情報が書き込まれることは無く、常時電流を流すようになっている。
格納情報の１を読み出す場合、格納情報を読み出すセルと比較用セルとが同じ電流を流し、常時比較用ディテクタを流れる電流に比較用BLから流れる電流が加算されるため、読み出し用ディテクタ及び比較用ディテクタのディメンジョン比から、読み出し用ディテクタが出力するAMP１出力はVREFより高い値になる。逆に格納情報の０を読み出す場合は格納情報を読み出すセルは電流を流さないので、VREFよりもAMP１出力は低くなる。なお、VREFは格納情報の１と０を読み出す場合のAMP１出力の中間電位となる。上記内容に関しては例えば下記特許文献１に記載されている。
特開平０９―０９７４９６号公報
しかしながら、上記AMP１０は誤動作を起こす場合があり、読み出しセルとしては不良ではないにもかかわらず、不良として検出される場合がある。誤動作のメカニズムとしては以下の２つの例が考えられる。
1つ目は比較用セルがプロセスばらつきによりオン時の電流が小さく、さらに情報読み出し用セルがプロセスばらつきによりオフリーク電流が増大してしまった場合である。比較用セルの電流が小さくなってしまったことからVREFの値は低くなり、また、読み出し用セルを流れる電流が大きくなってしまったことからAMP１出力が高くなり、VREFの値をAMP１出力が超えてしまうことから誤動作に至ると考えられる。
2つ目は比較用セルがプロセスバラツキによりオン時の電流が大きくなり、さらに、情報読み出し用セルがプロセスばらつきにより、オン電流が低くなってしまった場合である。比較用セルを流れる電流が大きくなったことからVREFの値は大きくなり、また、読み出し用セルを流れる電流が小さくなったことから、AMP１出力は小さくなり、AMP１出力をVREFの値が超えてしまうことから誤動作に至ると考えられる。
上記２つの場合は共に、比較用セルと読み出し用セルのプロセスばらつきが顕著な場合に起こる。比較用セルと読み出し用セルのどちらかのプロセスばらつきが小さくなれば本問題を解決することが可能となる。よって、本発明の目的は上記問題を解決し、比較用セルのプロセスバラツキを平均化できる半導体集積回路を提供することである。
本発明の半導体集積回路では、上述した課題を解決すべく、電流レベルを検知する比較セルとデータを蓄積するデータセルを含む複数のメモリセルブロックと、第１基準電位と比較セルの出力に応じて第２基準電圧を決定する複数のリファレンス電圧決定回路と、データセルに蓄積されたデータとリファレンス電圧決定回路の出力を比較して増幅する増幅器を有し、比較セルの出力は所定の組合せで短絡されている。
本発明の半導体集積回路を使用することにより、個々の比較用セルのプロセスばらつきによって読み出し用セルの誤検知を防止し、歩留まり向上を図ることが可能となる。さらには、コスト削減につながる。
以下、図を参照して、本発明の実施の形態について、説明する。
図１は本発明の第１の実施の形態におけるブロック図である。本発明の第１の実施の形態の半導体集積回路は比較セル３とデータセル２からなる複数のメモリセルブロック１と、各データセル２のビットライン（以下、BLと呼ぶ）を選択するBL選択回路１１と、比較用セルBLを選択する比較用セルBLトランスファー１２と、BL選択回路１１と比較用セルBLトランスファー１２の出力を受けて増幅する増幅器１０とを複数備えている。増幅器１０はBL選択回路１１の出力に応じてAMP１出力を出力する第１読み出し用ディテクタと、比較用セルBLトランスファー１２の出力に応じてリファレンス電圧（以下VREFと呼ぶ）を出力する比較用ディテクタと、AMP１出力とVREFを受けて、AMP１出力とVREFの差を増幅して出力する差動増幅を備えている。
各増幅器１０のVREFは所定の組合せで短絡されている。特に組合せは限定しないが、短絡する出力が多いほど平均化される。図１に示すのは隣り合う二つのセルブロックに対応した増幅器１０のVREFを短絡した例である。動作に関しては従来と同じであるが、隣り合うVREFを短絡しているため、プロセスばらつきによる比較用セルに流れる電流のばらつきがどちらか一方に片寄ったとしても平均化され、VREFはより正常値に近い値となる。本例では、ばらつきを半分に抑えることができる。よって、不良と判断されるものは比較用セルに流れる電流が大きくずれたものだけとなる。
図２に示すのは全増幅器１０のVREFを短絡した例である。特に短絡するVREFの数が多くなると比較用セルのプロセスばらつきでのみならず、完全に不良セルとなっている場合でも他のメモリセルブロック１の比較用セルが正常であれば、VREFは平均化され正常動作が可能範囲に収まる可能性がある。よって、歩留まりの向上を図ることが可能となる。
図３は本発明の第２の実施の形態におけるブロック図である。第１の実施の形態と同様の構成の場所に関しては、同様の符号を付してある。本発明の第２の実施の形態の半導体集積回路は比較セル３とデータセル２からなる複数のメモリセルブロック１と、各データセル２のビットライン（以下、BLと呼ぶ）を選択するBL選択回路１１と、比較用セルBLを選択する比較用セルBLトランスファー１２と、BL選択回路１１と比較用セルBLトランスファー１２の出力を受けて増幅する増幅器１０とを複数備えている。増幅器１０はBL選択回路１１の出力に応じてAMP１出力を出力する第１読み出し用ディテクタと、比較用セルBLトランスファー１２の出力に応じてVREFを出力する比較用ディテクタと、AMP１出力とVREFを受けて、AMP１出力とVREFの差を増幅して出力する差動増幅を備えている。
第２の実施の形態では、第１の実施の形態で短絡されていたVREFがBL選択回路１１の出力に変ったものである。必要に応じて短絡個所を変化させることができるので、設計上の利点を踏まえて容易に使用することが可能となる。
さらに、図４に示すようにすべてのBL選択回路１１の出力を短絡させることでさらに、平均化することが可能となる。
図５は本発明の第３の実施の形態におけるブロック図である。第１の実施の形態及び第２の形態との違いは一つのメモリセルブロック１内に複数列の比較用セルが形成されている点である。複数列の比較用セルを形成することでさらにVREFの値が平均化されることとなる。
当然のことながら、上述の実施例１、２、及び３を組み合わせた内容も同様の効果が得られることは言うまでもない。
本発明の第１の実施の形態における半導体集積回路のブロック図である。 本発明の第１の実施の形態における半導体集積回路のブロック図の変形例である。 本発明の第２の実施の形態における半導体集積回路のブロック図である。 本発明の第２の実施の形態における半導体集積回路のブロック図の変形例である。 本発明の第３の実施の形態における半導体集積回路のブロック図である。 本発明の従来に当たる半導体集積回路のブロック図である。 本発明の増幅器１０の詳細回路図である。
符号の説明
１ メモリセルブロック
２ データセル
３ 比較セル
１０ 増幅器（AMP）
１１ BL選択回路
１２ 比較用セルBLトランスファー

Claims (7)

  1. 比較用の電流を供給する比較セルとデータを蓄積するデータセルをそれぞれ備えた複数のメモリセルブロックと、
    前記メモリセルブロックに対応してそれぞれ設けられるとともに、前記比較セルの出力に応じてリファレンス電圧を出力する複数のリファレンス電圧決定回路と、
    前記メモリセルブロックに対応してそれぞれ設けられるとともに、前記データセルに蓄積されたデータと前記リファレンス電圧決定回路の出力を比較して増幅する複数の増幅器とを有し、
    前記複数のメモリセルブロックのうち異なるメモリセルブロックの比較セルの出力同士が短絡されていることを特徴とする半導体集積回路。
  2. 前記異なるメモリセルブロックの比較セルの出力とは、隣り合う前記メモリセルブロックに含まれる前記比較セルの出力同士であることを特徴とする請求項１に記載の半導体集積回路。
  3. 前記異なるメモリセルブロックの比較セルの出力とは、前記半導体集積回路に含まれる全ての前記メモリセルブロックの比較セルの出力同士であることを特徴とする請求項１に記載の半導体集積回路。
  4. 比較用の電流を供給する比較セルとデータを蓄積するデータセルをそれぞれ備えた複数のメモリセルブロックと、
    前記メモリセルブロックに対応してそれぞれ設けられるとともに、前記比較セルの出力に応じてリファレンス電圧を出力する複数のリファレンス電圧決定回路と、
    前記メモリセルブロックに対応してそれぞれ設けられるとともに、前記データセルに蓄積されたデータと前記リファレンス電圧決定回路の出力を比較して増幅する複数の増幅器とを有し、
    異なる前記メモリセルブロックに対応する前記リファレンス電圧決定回路の出力同士が短絡されていることを特徴とする半導体集積回路。
  5. 前記リファレンス電圧決定回路の出力とは、隣り合う前記リファレンス電圧決定回路の出力同士であることを特徴とする請求項４に記載の半導体集積回路。
  6. 前記リファレンス電圧決定回路の出力とは、前記半導体集積回路内のすべての前記リファレンス電圧決定回路の出力同士であることを特徴とする請求項４に記載の半導体集積回路。
  7. 一つの前記メモリセルブロック内に複数列の前記比較セル列が形成されていて、前記メモリセルブロック内の前記比較セルは各々短絡されていることを特徴とする請求項１又は請求項４のいずれかに記載の半導体集積回路。
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