JP4235557B2 - マルチレートデジタルトランシーバー - Google Patents

Description

本発明はデジタルトランシーバーの信号処理方法、およびその方法が実装されたデジタル受信機またはデジタル送信機に関する。

図１は、無線周波数（ＲＦ）信号が、アンテナにより発信／受信されて、続けてフィルタされて、増幅されて、中間周波数（ＩＦ）にアップコンバート／ダウンコンバートされる一般的なデジタルトランシーバーの図である。インターフェイス１０での受信／送信の後で、信号は、Ｄ／Ａ変換ブロックおよびＡ／Ｄ変換ブロック１１、１２を使用して、アナログ／デジタル信号へ変換される。デジタルフロントエンドブロック１３は、デジタル信号のデジタルアップ／ダウンコンバージョンとサンプル速度コンバージョンを実行する。ベースバンドデジタルシグナルプロセッサ（ＤＳＰ）ブロック１４は、送信／受信のための信号を用意するのに必要なすべてのデータ処理を実行する。

以下では一般性を損なうことなしに受信機側の説明を行う。

図２はＲＦ／ＩＦブロックの図である。ＲＦ信号は、ＲＦフィルタ２０によりフィルタされて低ノイズ増幅器（ＬＮＡ）を使用して増幅される。ミキサー２２は上記ＲＦをＩＦにダウンコンバートする。ＩＦフィルタ２３は、ミキシング過程で生成されたすべての望まれない信号を除去する。

図３は、周波数ダウンコンバージョンとサンプル速度を下げることを実行する、通常のデジタルフロントエンド受信機の図である。ＲＦ信号またはＩＦ信号が、アナログデジタル（Ａ／Ｄ）変換器１２によりサンプルされる。サンプルされた信号は、サンプルされた信号を同相（Ｉ）および直交位相（Ｑ）のベースバンド信号に混合する、サイン信号とコサイン信号を生成する数値制御発振器（ＮＣＯ）３２の出力を使用するデジタルミキサー３０、３１により混合されてベースバンドまで下げられる。次にベースバンドのＩ信号およびＱ信号は、帯域信号の出力を減衰する低域通過フィルタＨ（ｚ）によりフィルタされる。次にフィルタされた信号は、Ｍ個のうち１つだけを保持することによりサンプルレートを下げるデシメータ３３、３４において、Ｍの因子だけダウン・サンプルされる。

フィルタ動作およびダウン・サンプル動作は、図４に示される計算処理上、効率的なポリフェーズ構造を使用して実装可能である。

上記入力信号は、変換器３７でシリアルパラレル変換されてＭ個のサブ信号に変換される。この変換は、サンプルレートを入力サンプルレートの１／Ｍまで下げる。上記ＮタップフィルタＨ（ｚ）は、元々のサンプルレートの１／Ｍで動作するＮ／ＭタップのサブフィルタＨ₀（ｚ）、Ｈ₁（ｚ）、Ｈ₂（ｚ）、Ｈ_M-1（ｚ）に分割される。このポリフェーズ構造は、元々の構造よりＭ倍少ない数値演算を必要とする。サブフィルタの出力は加算器３８で再合成される。

図５は、Ｈ（ｚ）がＮタップＦＩＲフィルタであって、Ｍ＝２であるときのポリフェーズフィルタの図である。

図５の左側では、ＦＩＲフィルタ４０の標準的な図が示されていて、それに続いてデシメータ４１が示されている。等価なポリフェーズ構造は、各々奇数番目と偶数番目のサンプルのための２つの出力をもつシリアルパラレル変換器４２を備える。偶数番目のサンプルは偶数のフィルタ素子ｈ₀、ｈ₂、ｈ₄などにより処理されて、奇数番目のサンプルは奇数のフィルタ素子ｈ₁、ｈ₃などで処理されて、その結果は加算器４３で加算されて、この入力信号の半分のサンプルレートを持つ信号を生成する。

本発明は、図３のデジタルフロントエンドの計算処理上の複雑さを解決し、多重キャリア信号の、計算処理上効率的なアーキテクチャを提案する。

解決される問題を以下に列挙する。
・デジタル信号が、Ａ／Ｄ変換のすぐ後で、数値制御発振器を使用してベースバンドに変換される。これは、Ａ／Ｄ変換のサンプルレートでの動作を意味する。
・デジタル信号は複素信号へ変換され（実数パス（ｐａｔｈ）と虚数パス）、それ故、その後の動作は両パスに２重化される。
・数値制御発振器はベースバンドのみへの単一キャリア同調を行い、それ故、フィルタＨ（ｚ）は他のキャリアを減衰する低域通過フィルタであって、ダウン・サンプラーはサンプルレートを必要に応じて下げる。
・広帯域信号におけるデジタル化された信号をすべて受信するために、デジタルフロントエンドの複数のパラレル部分が実装されねばならないので、これは多重キャリア受信機を著しく複雑にする。

本発明は、広帯域の複数のキャリア周波数の所望のチャネルから情報を得るために、レートＦ_sでキャリア周波数の上記広帯域をサンプルすることにより得られるデジタル信号を処理する方法を提供する。上記方法は以下のステップを備える。
（ａ）サンプルされた入力信号をＭ個のサブ信号へ変換するステップであり、ここで、Ｍは１より大きい整数であって、各サブ信号はＦ_s／Ｍに等しいサンプルレートをもつステップ；
（ｂ）上記広帯域内で互いに異なる通過帯域を持つ複数の帯域通過フィルタを備えるＭチャネルバンクへ上記Ｍ個のサブ信号を印加するステップ；
（ｃ）複数のキャリア周波数の上記所望のチャネルを含む上記複数の帯域通過フィルタの１つからの出力を選択するステップ；および
（ｄ）上記入力信号としてステップ（ｃ）で選択された出力を使用して、ステップ（ａ）、（ｂ）および（ｃ）を反復するステップであって、次の反復により上記所望のチャネル内の周波数が除去されるまで反復するステップ。

それ故本発明は、マルチレートフィルタバンクを使用して、マルチ帯域デシメーションとマルチ帯域ダウンコンバージョンとを同時に実行することにより、コンピュータ処理上の複雑さを著しく減少させるデジタルフロントエンドの新しい技術を提供する。

ステップ（ａ）、（ｂ）、および（ｃ）の各反復において、処理される信号のサンプル周波数と帯域幅とは、係数Ｍだけ下げられ、それ故デシメーションと粗いダウンコンバージョンが同時に実行される。信号の複素信号ＩおよびＱへの変換はステップ（ｄ）の後に実行可能であって、その変換時点ではサンプルレートはすでに下げられている。

本発明における好ましい処理において、Ｍの値はステップ（ａ）、（ｂ）、および（ｃ）の各反復について同じであって、好ましくは２であり、そのためバンク内の２つのフィルタの各々は、フィルタバンクに供給される周波数帯域の半分を通過できる。上記フィルタは直交ミラーフィルタであってもよい。本発明は、請求項２によるデジタル信号処理装置を備える受信機と同様に、上記デジタル信号処理装置も提供する。上記デジタル信号処理装置の好ましい特徴は請求項３に記載されている。上記方法は、送信用信号処理に応用可能である。それ故、本発明のもう１つの実施の形態は、以下のステップを備える送信用デジタル信号処理の方法を提供する。
（ａ）信号をＭチャネルフィルタバンクに印加するステップ；
（ｂ）フィルタバンク内のＭ個のフィルタから出力される信号をパラレルシリアル変換して、補間された信号を生成し、その補間された信号のサンプルレートが入力信号のサンプルレートのＭ倍であり、補間処理により生成されるイメージが補間された信号から除去されているステップ；および
（ｃ）所望のサンプルレートおよび／または信号帯域幅が得られるまでステップ（ａ）とステップ（ｂ）とを反復するステップ。

本発明は、請求項９による送信用デジタル信号処理装置のほか、上記送信用デジタル信号処理装置を備える無線送信機も提供する。上記送信用デジタル信号処理装置の好ましい特徴は、請求項１０から請求項１２に記載されている。

以下、添付の図を参照して発明の実施の形態を説明する。

図３を再び参照すると、Ａ／Ｄ変換器１２は、図６で示されている、ＩＦを中心として等間隔で分布する多くの等しい帯域幅の信号、または、異なるシンボルレートを表わすマルチスタンダード無線周波数の多くの等しくない帯域幅信号からなる多重キャリアＩＦ信号をサンプルする。

図５において、上記複数の信号は、１以上のシリアル部分またはパラレル部分を備える広帯域ＲＦ部分により生成され、図２のように、必要とされる複数の帯域を特定のＩＦ周波数へダウンコンバート可能である。

アーキテクチャを簡単にするため、デジタル化された信号はサンプルレートの４分の１を中心にする必要があって、固定されたＩＦ周波数は、サンプル周波数の４分の１の奇数倍に等しくされる。

デジタル化された後で帯域全体は、０とＦ_s／２の間に中心を置かれ、図７のように周期的に反復される。

従来技術では、マルチキャリア信号は、デシメーションの前のＡ／Ｄ変換と同じ高サンプル周波数で動作するベースバンド複素信号へ変換される。

下記の新しい設計では、信号は、デジタル化の後、実係数マルチフィルタバンクを通過して、複数の必要とされる帯域通過信号を同時にデシメートすると共に、ＤＣに行かずに粗いダウンコンバージョンを実行する。それ故、実数パスおよび虚数パスで信号をフィルタせねばならないという複雑さを減らす実信号を残す。

フィルタバンクは、ポリフェーズ構造を使用して実装される。図８は本設計で構築するブロックのポリフェーズの２チャネルフィルタバンク構造を示す。ここで、ｈ₀、ｇ₀
は、各々複数の低域通過フィルタと高域通過フィルタであって、直交ミラーフィルタ（ＱＭＦ）の関係
ｇ₀＝（−１）ⁿｈ₀（ｎ）
Ｇ₀＝Ｈ₀（−ω）
を満たす。
上記複数のフィルタは、図９に示されるようにサンプルレートの４分の１のまわりに鏡面対称を形成する。

複数のサンプルを有する入力信号ｘ（ｎ）は、シリアルパラレル変換器６０で各サンプルが交互に２つの信号パスに切り替えられてかつ１／２のサンプルレートで出力されるようにシリアルパラレル変換される。すべてのサンプルはフィルタｈ₀とｇ₀の両方に印加されて、フィルタの複数の出力は加算器６１、６２で加算されて、フィルタｈ₀から出力信号ｘ₀（ｎ）を、フィルタｇ₀から出力信号ｘ₁（ｎ）を提供する。

一度必要とされるプロトタイプフィルタが設計されると、フィルタバンクは、決定される。図８の構造は、プロトタイプフィルタｈ₀を半分の帯域フィルタに制約することにより、さらに単純化可能である。

半分の帯域のＦＩＲ低域通過フィルタは

（ここでＮは奇数である）であらわされ、以下を満たすインパルス応答をもつ。

ここでｃは定数である。ポリフェーズの場合、上記フィルタは

であらわされる。

これらの原理に従って、図８は図１０まで簡略化されて、図１０では、完全にプロトタイプ低域通過フィルタｈ0により動作が決定される。ここで、図８と図１０の似た箇所は、同様な参照番号をもつ。

ポリフェーズのプロトタイプフィルタを設計するのに必要とされるフィルタ応答形状は、中央周波数間隔へのガード周波数帯域（隣接したチャネルを分離して）、フィルタの通過帯域のゲインの均一性、チャネル減衰要求および、チャネルの数に支配される。基本的なフィルタの設計は、メモリに記憶できて、特定用途のため係数を変更することにより、簡単に再構成できる。

信号ｘ（ｎ）は、フィルタされて、サンプルレートを因子２だけすぐに下げるパラレルシリアル変換器に入力されて、デシメートされた信号ｘ₀（ｎ）、とｘ₁（ｎ）とを生成する。

図１１は、図１０の構造で処理された多重キャリアマルチレート信号の例を示している。

上記信号は、新しいサンプル周波数Ｆ_s1へダウン・サンプルされて、同時にＦ_s／４を超える信号は折り返される（すなわちダウンコンバートされる）。それ故、次に、この２つのデータレート（標準）をあらわす上記２つの異なる信号が、より低い全体のサンプルレートでパラレル信号に分離される。

図１１の構造は、図１２に示されるように反復可能であって、次に処理されるべき必要とされるチャネルを分離する。

フィルタバンクを使用して必要とされるデシメーションを実行した後で、ＤＣの周波数を中心として、ベースバンドＩ信号およびベースバンドＱ信号を生成する実虚変換は、可能な限り低いサンプルレートで、個々のチャネルごとに実行できる。特定の標準のためのシンボルレート（変調速度）に適合する、上記Ｉ信号およびＱ信号のサンプルレートのさらに細かいチューニングは、デジタルシグナルプロセッサにより実行可能である。

図１３は、受信機モードの新しいマルチレートアーキテクチャを示す。それ故、図１で既に示されているデジタルフロントエンドは、図１０で示されるタイプのマルチレートフィルタバンクを含み、その出力はチャネル選択手段７０へ供給される。チャネル選択手段７０は、どのチャネルまたは周波数帯域が選択されるべきであるか、また、フィルタ処理が何回必要かを決定する。最終的な出力は、続きの処理のために複素信号ＩとＱとに変換される。

図１４は、アップ・サンプルおよび周波数アップコンバージョンを実行する、従来のデジタルフロントエンド送信機の図である。ベースバンドＩ信号およびベースバンドＱ信号は、アップ・サンプラー１３３、１３４により、各サンプルの間にＭ−１個のゼロを挿入することにより、最初に因子Ｍだけアップ・サンプルされる。周波数領域では、これが、ベースバンドスペクトルのＭ−１個のイメージを生成する。フィルタＨ（ｚ）は補間フィルタであってイメージ除去フィルタとも呼ばれる。数値制御発振器は、デジタルアナログ（Ｄ／Ａ）変換器への補間された信号をＩＦ周波数で混合する。

受信機部分のように、全ての計算の集中演算は、ＩブランチおよびＱブランチの両方で、より高いサンプルレートで実行される。目標は、これを計算上の効率的なマルチレートフィルタバンクで置き換えて、アップ・サンプルと周波数アップコンバージョンを同時に実行することである。

図１５は、補間演算のポリフェーズ実装を示す。フィルタＨ（ｚ）はＭ個のパラレルフィルタに分解される、ここで、フィルタはより低いサンプルレートで実行されて、次にパラレル信号はパラレルシリアル変換器１３７を使用して組み合わされて、アップ・サンプルされた信号を形成する。出力サンプルレートは入力サンプルレートのＭ倍である。

以下では、Ｍ＝２で、フィルタがＮ個の係数（タップ）をもったＦＩＲフィルタの場合に集中する。

図１６は２チャンネル合成フィルタバンクを示す。ここで異なる信号ｘ１、ｘ２は組み合わされて、２倍のサンプルレートの信号ｘを形成する。フィルタｈ₁およびｇ₁は、それぞれ図９に関連する低域通過フィルタと高域通過フィルタである。これらはフィルタｈ₀およびｇ₀に等価である。

図１６のポリフェーズ実装は図１７に示される。

２つの信号ｘ１（ｎ）およびｘ２（ｎ）は、互いに干渉しないように分離した周波数帯域で送信される、２つの分離したベースバンド信号であって、受信機により回復可能である。それ故、複数の信号は各々フィルタｈ_nおよびｇ_nに印加されて、それらの出力はパラレルシリアル変換器１４０、１４１に印加されて、より高いサンプルレートで信号ｘｎを生成する。

上記受信機と同様に、フィルタを半分の帯域のフィルタに制約することにより図１７は図１８に簡略化される。

図示されているように、下の分岐フィルタは、上の分岐フィルタを単純に反転したものである。図１８に示されているように、各サンプルはフィルタｃおよびｈを通過して、１つのサンプルから２つのサンプルを生成して、アップ・サンプル信号を生成する。

図１８は、回帰性の２チャネルのフィルタバンクとして図１９に簡略化可能である。ここでチャネル選択ボックス１５０は、選択された入力信号をアップコンバートするのに必要とされる反復の回数と、係数の符号（反転するかしないか）を選択することにより決定されるブランチとを決定する。

図２０はデジタルＩＦ部分を備える完全な送信機の図を示す。これは信号が逆方向に進む図１３と似ている。

ベースバンドＩ信号およびベースバンドＱ信号は、ゼロに近い周波数ｆ_iに複素数から実数へアップコンバートされ、チャネル選択ボックスは、信号をより低い周波数またはより高い周波数のどこに置くか、また、Ｄ／Ａ変換の前に信号をＩＦへアップコンバートするのに必要とされる反復の回数を決定する。

図２１は、図１８で処理される信号ｘ１（ｎ）、ｘ２（ｎ）、およびｘ（ｎ）の図を示す。帯域幅は２倍になり、入力信号は重ねられて、同時にアップ・サンプルされてかつ、アップコンバートされる。もしチャネルが１つだけ選択されると、信号は１つだけアップ・サンプルされてアップコンバートされる。

図２０に戻って参照すると、もしチャネル選択ブロック１５０へフィードバックされるパラレルシリアル変換器１６０から出力される信号が、不十分な帯域幅／サンプルレートをもつと、信号は再度フィルタｈとｃに印加されて、アップ・サンプルおよびアップコンバートされる。

現在使用されているタイプの一般的なデジタルトランシーバーのブロック図 図１のトランシーバで使用されるＲＦブロックの典型的なコンポーネントを示すブロック図 従来のデジタルフロントエンド受信機を示す図 フィルタ動作およびダウン・サンプル動作を実行するポリフェーズ構造の例を示す図 デシメーション係数が２である図４で示された一般的なタイプの特定のポリフェーズ構造を示す図 （ａ）および（ｂ）が均一かつ多重な規格の広帯域信号のアナログ周波数スペクトルを示す図 デジタル化後の図６（ｂ）に示される信号のデジタル周波数スペクトルを示す図 本発明の方法を実行するのに使用されるポリフェーズ構造のブロック図 直交ミラーフィルタ（ＱＭＦ）の特徴を示す図 ポリフェーズで半分の帯域の直交ミラーフィルタを示す図 （ａ）、（ｂ）、および（ｃ）が各フィルタの典型的な入力スペクトルと出力スペクトルを示す図 反復された２チャネルのフィルタバンクの説明図 マルチレート受信機のアーキテクチャのブロック図 アップ・サンプルおよび周波数アップコンバージョンを実行する従来のデジタルフロントエンド送信機の図 補間のポリフェーズ実装を示す図。 ２チャネル統合フィルタバンクの図 図１６の回路のポリフェーズ実装を示す図 フィルタが半分の帯域のフィルタに制約された図１７に示すポリフェーズフィルタバンクを示す図 図１８をさらに簡略化した図 図２０のフィルタバンクを備える完全な送信機部分の図 図１８の回路への入力と図１８の回路からの出力のグラフを示す図これらの図において同様な参照が同一のあるいは同様な要素を示す。

符号の説明

１０ インターフェイス
１１ Ｄ／Ａ変換ブロック
１２ Ａ／Ｄ変換ブロック
１３ デジタルフロントエンドブロック
１４ ベースバンドデジタルシグナルプロセッサ（ＤＳＰ）ブロック
２０ ＲＦフィルタ
２１ 低ノイズ増幅器（ＬＮＡ）
２２ ミキサー
２３ ＩＦフィルタ
３０ デジタルミキサー
３１ デジタルミキサー
３２ 数値制御発振器
３３ デシメータ
３４ デシメータ
３７ シリアルパラレル変換器
３８ 加算器
４０ ＦＩＲフィルタ
４１ デシメータ
４２ シリアルパラレル変換器
４３ 加算器
６０ シリアルパラレル変換器
６１ 加算器
６２ 加算器
７０ チャネル選択手段
１３３ アップ・サンプラー
１３４ アップ・サンプラー
１３７ パラレルシリアル変換器
１４０ パラレルシリアル変換器
１４１ パラレルシリアル変換器
１５０ チャネル選択ブロック
１６０ パラレルシリアル変換器

Claims (13)

1. 広帯域の複数のキャリア周波数の所望のチャネルから情報を得るために、サンプルレートＦsでキャリア周波数の上記広帯域をサンプルすることにより得られるデジタル信号を処理する方法であって：
   （ａ）サンプルレートＦ s でサンプルされた入力信号を、Ｆ s ／２に等しいサンプルレートをそれぞれ有する２個のサブ信号へ変換するステップ；
   （ｂ）上記広帯域内で互いに異なる通過帯域を持つ複数の帯域通過フィルタを備える２チャネルのフィルタバンクへ上記２個のサブ信号を印加するステップ；および
   （ｃ）複数のキャリア周波数の上記所望のチャネルを含む上記複数の帯域通過フィルタの１つからの出力を選択するステップを備え、
   上記各帯域通過フィルタは、上記フィルタバンクに印加される信号の周波数帯域の半分の帯域の信号成分を通過させる直交ミラーフィルタである方法。
2. 広帯域内でキャリア周波数の所望のチャネルから情報を得るために、サンプルレートＦsで広帯域のキャリア周波数をサンプルすることにより得られる、デジタル信号を処理するデジタルシグナルプロセッサであって：
   サンプルレートＦ s でサンプルされた入力信号を、Ｆ s ／２に等しいサンプルレートをそれぞれ有する２個のサブ信号へ変換する変換手段；
   それぞれが上記広帯域内で異なる通過帯域を持ち上記２個のサブ信号の１つを受信する複数のフィルタからなる２チャネルのフィルタバンク；および
   複数のキャリア周波数の上記所望のチャネルを含む上記複数のフィルタの１つからの出力を選択する選択手段を備え、
   上記各フィルタは、上記フィルタバンクに印加される信号の周波数帯域の半分の帯域の信号成分を通過させる直交ミラーフィルタであるデジタルシグナルプロセッサ。
3. 上記選択手段からの出力を複素信号へ変換する変換手段をさらに備えた請求項２に記載のデジタルシグナルプロセッサ。
4. 請求項２又は３に記載のデジタルシグナルプロセッサを備えた無線受信機。
5. 送信用デジタル信号処理方法であって：
   （ａ）信号を２チャネルのフィルタバンクに印加するステップ；および
   （ｂ）上記フィルタバンク内の２個のフィルタから出力される信号をパラレルシリアル変換して、補間された信号を生成し、その補間された信号のサンプルレートが入力信号のサンプルレートの２倍であり、補間処理により生成されるイメージが補間された信号から除去されているステップを備え、
   上記各フィルタは、上記フィルタバンクに印加される信号の周波数帯域の半分の帯域の信号成分を通過させる直交ミラーフィルタである方法。
6. デジタル信号が複素信号の形をしていて、ステップ（ａ）の前に実数信号へ変換される請求項５に記載の方法。
7. ステップ（ａ）の少なくとも１つの通過の前に信号が反転される請求項５に記載の方法。
8. 信号が送信される周波数帯域によって、その信号を反転するか否かを決定するステップをさらに備える請求項５に記載の方法。
9. 送信用デジタル信号処理装置であって：
   ２個のフィルタを備えた２チャネルのフィルタバンク；および
   パラレルシリアル変換手段であって、上記フィルタバンクから受け取ったパラレル信号をシリアル信号へ変換するが、上記シリアル出力は、補間された信号であって、その補間された信号のサンプルレートが入力信号のサンプルレートの２倍であり、補間処理により生成されるイメージが、補間された信号から除去されているパラレルシリアル変換手段を備え、
   上記各フィルタは、上記フィルタバンクに印加される信号の周波数帯域の半分の帯域の信号成分を通過させる直交ミラーフィルタである送信用デジタル信号処理装置。
10. 複素信号を実数信号へ変換する変換手段をさらに備え、上記変換手段の出力が上記フィルタバンクへ供給される請求項９に記載の送信用デジタル信号処理装置。
11. 上記フィルタバンクに供給される前に信号を反転する反転手段をさらに備えた請求項９又は１０に記載の送信用デジタル信号処理装置。
12. 上記信号を反転する手段がチャネル選択手段に組み合わされていて、上記チャネル選択手段が、その上を複数の信号が送信される周波数帯域によって信号を反転するか否かを決定する請求項１１に記載の送信用デジタル信号処理装置。
13. 請求項９から請求項１２のいずれかに記載の送信用デジタル信号処理装置を備える無線送信機。

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