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JP4414863B2 - 絶縁ゲート型半導体装置およびその製造方法 - Google Patents

絶縁ゲート型半導体装置およびその製造方法 Download PDF

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Description

本発明は，トレンチゲート構造を有する絶縁ゲート型半導体装置に関する。さらに詳細には，トレンチの下方にフローティング領域を有するものであって，半導体層にかかる電界を緩和することにより，高耐圧化を確実に図ることができる絶縁ゲート型半導体装置に関するものである。
従来から，パワーデバイス用の絶縁ゲート型半導体装置として，トレンチゲート構造を有するトレンチゲート型半導体装置が提案されている。このトレンチゲート型半導体装置では，一般的に高耐圧化と低オン抵抗化とがトレードオフの関係にある。
本出願人は，この問題を解決したトレンチゲート型半導体装置として，図１４に示すような絶縁ゲート型半導体装置９００を提案している（特願２００３−３４９８０６号）。この絶縁ゲート型半導体装置９００では，Ｎ+ ソース領域３１と，Ｎ+ ドレイン領域１１と，Ｐ- ボディ領域４１と，Ｎ- ドリフト領域１２とが設けられている。また，半導体基板の上面側の一部を掘り込むことによりＮ+ ソース領域３１およびＰ- ボディ領域４１を貫通するゲートトレンチ２１が形成されている。また，ゲートトレンチ２１の底部には，絶縁物の堆積による堆積絶縁層２３が形成されている。さらに，堆積絶縁層２３上には，ゲート電極２２が形成されている。そして，ゲート電極２２は，ゲートトレンチ２１の壁面に形成されているゲート絶縁膜２４を介して，Ｎ+ ソース領域３１およびＰ- ボディ領域４１と対面している。さらに，Ｎ- ドリフト領域１２内には，Ｐフローティング領域５１が形成されている。そして，ゲートトレンチ２１の下端は，Ｐフローティング領域５１内に位置している。
この絶縁ゲート型半導体装置９００は，Ｎ- ドリフト領域１２内にＰフローティング領域５１が設けられていることにより，それを有しない絶縁ゲート型半導体装置と比較して，次のような特性を有する。すなわち，ゲート電圧のスイッチオフ時には，ドレイン−ソース間（以下，「ＤＳ間」とする）の電圧によって，Ｎ- ドリフト領域１２内ではＰ- ボディ領域４１との間のＰＮ接合箇所から空乏層が形成される。そして，そのＰＮ接合箇所の近傍が電界強度のピークとなる。空乏層の先端がＰフローティング領域５１に到達すると，Ｐフローティング領域５１がパンチスルー状態となってその電位が固定される。さらに，ＤＳ間の印加電圧が高い場合には，Ｐフローティング領域５１の下端部からも空乏層が形成される。そして，Ｐ- ボディ領域４１との間のＰＮ接合箇所とは別に，Ｐフローティング領域５１の下端部の近傍も電界強度のピークとなる。すなわち，電界のピークを２箇所に形成でき，最大ピーク値を低減することで高耐圧化を図ることができる。また，高耐圧であることから，Ｎ- ドリフト領域１２の不純物濃度を上げて低オン抵抗化を図ることができる。
また，絶縁ゲート型半導体装置９００では，図１５に示すように，その終端エリアにもＰ- ボディ領域４１を貫通してなる終端トレンチ６２と，終端トレンチ６２の底部から不純物を注入することによって形成されるＰフローティング領域５３とが設けられている。これにより，作製の簡素化および終端エリアのコンパクト化が図られている。
詳細には，絶縁ゲート型半導体装置９００では終端エリアの構造がセルエリアの構造と殆ど同様であるため，多くの工程を両エリアで共用することができる。すなわち，両エリアの加工を同時に行うことができるため，作製が簡素化される。
また，従来のようにガードリングによって終端エリアの耐圧を保持しようとすると，Ｎ- ドリフト領域１２内の終端エリアに向けて広がる空乏層と同等以上の大きさの領域をガードリング層の領域として確保する必要がある。そのため，半導体装置全体のコンパクト化の妨げとなってしまう。一方，絶縁ゲート型半導体装置９００では，終端トレンチ６２によってＮ- ドリフト領域１２内に広がる空乏層の板面方向（図１５中の横方向）への広がりを遮断するとともにＰ- フローティング領域５３によってセルエリアと同様に終端エリア内の耐圧低下を抑止している。すなわち，終端エリアを拡張することなく高耐圧化が図られている。
この他，ドリフト領域中にフローティング領域を有する半導体装置であって，終端エリアの拡大を抑制したものとしては，例えば特許文献１に開示された半導体素子がある。
特開２００１−１５７４４号公報
しかしながら，前記した絶縁ゲート型半導体装置９００には，次のような問題があった。すなわち，セルエリア内の耐圧保持構造と終端エリアの耐圧保持構造とでは，概ね同様の構造を有しているが，トレンチ内にゲート電極が内蔵されているか否かが異なる。そのため，トレンチに沿って広がる空乏層の広がり方に若干の違いが生じる。従って，終端エリアの耐圧がセルエリア内の設計耐圧と異なることがあり，結果として耐圧が低下してしまうことがある。例えば，ゲート電極を内蔵していない終端トレンチ６２の近傍では，ゲートトレンチ２１の近傍と比べて空乏層が広がり難い。そのため，Ｐ- ボディ領域４１との間のＰＮ接合箇所から形成された空乏層がＰフローティング領域５３から形成された空乏層と繋がらないおそれがある。また同じように，Ｐフローティング領域５１から形成された空乏層がＰフローティング領域５３から形成された空乏層と繋がらないおそれがある。
なお，特許文献１に開示された半導体装置についても，セルエリア内の耐圧保持構造と終端エリア内の耐圧保持構造とが異なる。すなわち，空乏層の広がり方が異なり，所定の耐圧が得られないことがある。
本発明は，前記した従来の半導体装置が有する問題点を解決するためになされたものである。すなわちその課題とするところは，高耐圧化とコンパクト化との両立が図られた絶縁ゲート型半導体装置および絶縁ゲート型半導体装置の製造方法を提供することにある。
この課題の解決を目的としてなされた絶縁ゲート型半導体装置は，半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，ボディ領域の下方に接し第２導電型半導体であるドリフト領域とを有する絶縁ゲート型半導体装置であって，ボディ領域を半導体基板の厚さ方向に貫通するとともにセル領域内に位置し，ゲート電極を内蔵する第１トレンチ部群と，ドリフト領域に囲まれるとともに第１トレンチ部群のうちの少なくとも１つのトレンチ部の底部を包囲し，第１導電型半導体である第１フローティング領域と，ボディ領域を半導体基板の厚さ方向に貫通するとともにセル領域を取り囲む終端領域内に位置し，半導体基板の上面から見てセル領域を取り囲んで環状をなす第２トレンチ部群と，ドリフト領域に囲まれるとともに第２トレンチ部群のうちの少なくとも１つのトレンチ部の底部を包囲し，第１導電型半導体である第２フローティング領域とを有し，第２トレンチ部群のうち，少なくとも最内に位置するトレンチ部には，ゲート電極が内蔵されていることを特徴とするものである。
すなわち，本発明の絶縁ゲート型半導体装置では，ゲート電極を内蔵する第１トレンチ群と，その第１トレンチ部群の各トレンチ部の下方に位置する第１フローティング領域とによってセル領域での耐圧低下を抑止している。また，セル領域を取り囲む第２トレンチ群と，その第２トレンチ部群の各トレンチ部の下方に位置する第２フローティング領域とによって終端領域での耐圧低下を抑止している。さらに，第２トレンチ部群のうち，少なくとも最内に位置するトレンチ部内には，第１トレンチ部群を構成する各トレンチ部と同様に，ゲート電極が設けられている。
第２トレンチ部群のうち，少なくとも最内に位置するトレンチ部がゲート電極を内蔵していることにより，セル領域と終端領域との境界部分においてもセル領域と同様の耐圧保持構造を有することとなる。そのため，境界部分にてセル領域側と終端領域側とでの空乏層の広がり方に違いはなく，ドリフト領域内の空乏化を確実に図ることができる。よって，半導体装置の高耐圧化が確実に図られる。
さらに，終端領域では，第２トレンチ部群の各トレンチ部によって，終端領域に向かう空乏層の広がりを遮断している。これにより，空乏層の先端部の形状が平坦化され，電界集中が緩和される。そして，各トレンチ部の下方に設けられた第２フローティング領域によってさらに電界強度のピークを緩和することができる。すなわち，終端エリアのサイズを大きくすることなく高耐圧化を図ることができ，半導体装置全体のコンパクト化を容易に図ることができる。
また，本発明の絶縁ゲート型半導体装置では，第２トレンチ部群のうち，少なくとも最外に位置するトレンチ部は，ゲートレス構造を有していることとするとよりよい。ここでいう「ゲートレス構造」とは，ゲートとして作用する領域を内蔵していない構造のことである。具体的には，例えば，トレンチ部内が絶縁膜で充填で充填されている構造や，第１トレンチ部群を構成するトレンチ部のようにポリシリコンの領域を内蔵しているがその領域がゲート電極と電気的に接続されていない構造が該当する。
また，本発明の絶縁ゲート型半導体装置では，第２トレンチ部群のうち，最内に位置するトレンチ部にのみゲート電極が内蔵されていることとするとよりよい。すなわち，第２トレンチ部群のうち，最内に位置するトレンチ部以外のトレンチ部内にもゲート電極を設けると，そのゲート電極近傍での耐圧を向上させるためにさらに外側の領域まで端領域を拡張しなければならない。そのため，半導体装置全体のコンパクト化の妨げになってしまう。よって，第２トレンチ部群のうち，ゲート電極を内蔵するトレンチ部は，最内のトレンチ部のみであることがコンパクト化を図る上で好適である。
また，本発明の絶縁ゲート型半導体装置の第２トレンチ部群の各トレンチ部のピッチは，第１トレンチ部群の各トレンチ部のピッチよりも狭いこととするとよりよい。すなわち，第２トレンチ部群が設けられている終端エリアは不活性領域であり，ドリフト電流は流れない。そのため，第２フローティング領域間の間隔を狭くしたとしてもオン抵抗の増大を招くことはない。よって，第２トレンチ部群の各トレンチ部のピッチを狭くする，すなわち第２フローティング領域間の間隔を狭くすることによって空乏層が繋がり易くなり，より終端領域の高耐圧化を図ることができる。
また，本発明の絶縁ゲート型半導体装置では，第２トレンチ部群のうちの隣り合うトレンチ部の深さは，内側に位置するトレンチ部の方が深いこととするとよりよい。すなわち，第２トレンチ部群の各トレンチ部の深さを内側から外側に向けて徐々に浅くすることにより，空乏層の先端部分の曲率を小さくすることができる。よって，より終端領域の高耐圧化を図ることができる。
また，本発明の絶縁ゲート型半導体装置では，第２トレンチ部群の各トレンチ部の深さが第１トレンチ部群の各トレンチ部の深さよりも深いこととするとよりよい。すなわち，終端領域は不活性領域であるため，ブレイクダウン電流が流れない。従って，終端領域内で絶縁破壊が生じると，素子破壊を招くおそれがある。そこで，第２トレンチ部群の各トレンチ部の深さを第１トレンチ部群の各トレンチの深さよりも深くする，すなわち第２フローティング領域の位置を第１フローティング領域の位置よりも深くすることにより，終端領域内に広がる空乏層の厚さをセルエリアの厚さと比べて厚くする。これにより，終端領域は，セル領域と比較して高耐圧となり，終端領域での絶縁破壊が抑制される。
なお，前記した絶縁ゲート型半導体装置では，第２トレンチ部群の各トレンチ部の溝幅が，第１トレンチ部群の各トレンチ部の溝幅よりも広いこととするとよりよい。すなわち，トレンチ部の溝幅が異なるため，マイクロローディング効果により，同じ条件でエッチングした場合であっても，溝幅が広いトレンチの方が溝幅が深い位置までエッチングされる。さらに，溝幅が広いことから各トレンチ部の下方に形成されるフローティング領域のサイズが大きい。これにより，パターニングの際にトレンチの溝幅を広くするだけで第２フローティング領域の位置を深くすることができる。
また，本発明の絶縁ゲート型半導体装置では，ボディ領域の板面方向の端部は，第２トレンチ部群のうちの最外に位置するトレンチ部よりも内側に位置することとするとよりよい。すなわち，ボディ領域の板面方向の端部が最外のトレンチ部よりも内側に位置することにより，ボディ領域との界面から板面方向に広がる空乏層が第２トレンチ部群のトレンチ部の壁面にて遮断される。そのため，終端領域のサイズを小さくすることができ，半導体装置全体のコンパクト化を図ることができる。
また，本発明の絶縁ゲート型半導体装置の製造方法は，半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，ボディ領域の下方に接し第２導電型半導体であるドリフト領域とを有する絶縁ゲート型半導体装置の製造方法であって，セル領域内に位置する第１トレンチ部群およびセル領域を取り囲む終端領域に位置し第１トレンチ部群を取り囲む第２トレンチ部群を形成するためのマスクパターンを形成するマスクパターン形成工程と，マスクパターン形成工程にて形成されたマスクパターンを基に，エッチングにより各トレンチ部群を構成するトレンチ部を形成するトレンチ部形成工程と，トレンチ部形成工程にて形成された各トレンチ部の底部から不純物を注入することにより，第１導電型半導体であるフローティング領域を形成する不純物注入工程と，トレンチ部形成工程にて形成された各トレンチ部内に絶縁物の堆積による堆積絶縁層を形成する堆積絶縁層形成工程と，第２トレンチ部群のうち，少なくとも最内に位置するトレンチ部の上方が開口しているエッチング保護層を形成し，堆積絶縁層形成工程にて形成された堆積絶縁層の一部を除去するエッチバック工程と，エッチバック工程にて各トレンチ部内に生じたスペースにゲート電極層を形成するゲート電極形成工程とを含むことを特徴としている。
すなわち，本発明の絶縁ゲート型半導体装置の製造方法では，トレンチ部形成工程にて，セル領域内に位置する第１トレンチ部群と，終端領域内に位置する第２トレンチ部群とを同時に形成している。さらに，ゲート電極形成工程にて，第１トレンチ部群のトレンチ部に内蔵されるゲート電極と，第２トレンチ部群のトレンチ部に内蔵されるゲート電極とを同時に形成している。つまり，トレンチ部およびフローティング領域を形成する工程に加え，ゲート電極を形成する工程についても，セル領域と終端領域とで共用している。従って，終端領域内にゲート電極を設けたとしても，製造工程は簡素である。
また，本発明の絶縁ゲート型半導体装置の製造方法は，マスクパターン形成工程前に，マスクパターン形成工程にて形成されたマスク層よりトレンチ部形成工程でのエッチングレートが大きい保護膜層を半導体基板上の一部に形成する保護膜形成工程を含むこととするとよりよい。すなわち，保護膜層が設けられている部位では，半導体基板の掘り込み開始時間が遅延することになる。つまり，１回のトレンチ部形成工程によって，深さが異なるトレンチ部を形成することができる。
本発明によれば，セル領域と隣接するトレンチ部，すなわち第２トレンチ部群のうちの最内のトレンチ部内にゲート電極を設けることにより，そのトレンチ部の近傍の空乏層の広がり方についてはセル領域内の空乏層の広がり方と異ならない。そのため，設計耐圧が確実に確保される。さらに，終端領域に向けて広がる空乏層を第２トレンチ部群により遮断し，第２フローティング領域によって耐圧の低下を抑止していることから，終端領域がコンパクトである。よって，高耐圧化とコンパクト化との両立が図られた絶縁ゲート型半導体装置およびその製造方法が実現されている。
以下，本発明を具体化した実施の形態について，添付図面を参照しつつ詳細に説明する。なお，本実施の形態は，絶縁ゲートへの電圧印加により，ドレイン−ソース間（ＤＳ間）の導通をコントロールするパワーＭＯＳに本発明を適用したものである。
実施の形態に係る絶縁ゲート型半導体装置１００（以下，「半導体装置１００」とする）は，図１の平面透視図および図２の断面図に示す構造を有している。なお，本明細書においては，出発基板と，出発基板上にエピタキシャル成長により形成した単結晶シリコンの部分とを合わせた全体を半導体基板と呼ぶこととする。
本形態の半導体装置１００は，図１に示すように電流が流れるセルエリア（図１中の破線枠Ｘ内）と，そのセルエリアを囲む終端エリア（図１中の破線枠Ｘ外）とによって構成されている。すなわち，半導体装置１００内のセルエリアは終端エリアによって区画されている。そして，セルエリア内には複数のゲートトレンチ２１が，終端エリア内には複数の終端トレンチ６２がそれぞれ設けられている。さらに，ゲートトレンチ２１はストライプ形状に，終端トレンチ６２はセルエリアを囲むように同心環状にそれぞれ配置されている。
図２は，図１に示した半導体装置１００のＡ−Ａ部の断面を示す図である。本形態の半導体装置１００では，図２中の半導体基板の上面側にソース電極が，下面側にドレイン電極がそれぞれ設けられている。また，半導体基板内には，上面側にＮ+ ソース領域３１およびコンタクトＰ+ 領域３２が，下面側にＮ+ ドレイン領域１１がそれぞれ設けられている。また，Ｎ+ ソース領域３１とＮ+ ドレイン領域１１との間には上面側から順に，Ｐ- ボディ領域４１およびＮ- ドリフト領域１２が設けられている。
また，半導体基板の上面側の一部を掘り込むことによりゲートトレンチ２１および終端トレンチ６２が形成されている。各トレンチの深さはおよそ２．３μｍであり，各トレンチはＰ- ボディ領域４１を貫通している。また，ゲートトレンチ２１は，およそ２．５μｍのピッチで形成されている。また，終端トレンチ６２は，およそ２．０μｍのピッチで形成されている。
また，ゲートトレンチ２１の底部には，絶縁物の堆積による堆積絶縁層２３が形成されている。具体的に，本形態の堆積絶縁層２３は，ゲートトレンチ２１の底部からおよそ１．１μｍの高さの位置まで酸化シリコンが堆積してできたものである。さらに，堆積絶縁層２３上には，ゲート電極２２が形成されている。ゲート電極２２の下端は，Ｐ- ボディ領域４１の下面より下方に位置している。そして，ゲート電極２２は，ゲートトレンチ２１の壁面に形成されているゲート絶縁膜２４を介して，半導体基板のＮ+ ソース領域３１およびＰ- ボディ領域４１と対面している。すなわち，ゲート電極２２は，ゲート絶縁膜２４によりＮ+ ソース領域３１およびＰ- ボディ領域４１から絶縁されている。
ゲートトレンチ２１内に堆積絶縁層２３が設けられていることにより，次のような特性を有する。すなわち，Ｐフローティング領域５１は，後述するようにトレンチ２１の底部からのイオン注入等により形成されるため，トレンチ２１の底部に少なからず損傷が生じている。しかしながら，堆積絶縁層２３の存在によってトレンチ２１の底部の損傷による影響を回避し，素子特性の劣化や信頼性の低下を防止することができる。また，堆積絶縁層２３にてゲート電極２２とＰフローティング領域５１との対面による影響を緩和し，Ｐー ボディ領域４１内のオン抵抗を低減することができる。また，堆積絶縁層２３を設けていない場合，すなわちゲート電極２２とＰフローティング領域５１とが対面している場合と比較して，ゲート電極２２が小さい。そのため，ゲート−ドレイン間容量Ｃｇｄが小さく，スイッチングスピードが速い。
また，半導体装置１００では，３本の終端トレンチ６２（以下，セルエリアに近い順に，終端トレンチ６２１，終端トレンチ６２２，終端トレンチ６２３とする）のうち，終端トレンチ６２１についてはゲートトレンチ２１と同様の構造を有し，その他の終端トレンチについては酸化シリコン等の絶縁物で充填されている構造を有している。すなわち，セルエリアと隣接する終端トレンチ６２１については，堆積絶縁層７３上にゲート電極７２が設けられている。さらに，そのゲート電極７２は，終端トレンチ６２１の壁面に形成されているゲート絶縁膜７４を介して，半導体基板のＰ- ボディ領域４１と対面している。一方，終端トレンチ６２２，６２３については，堆積絶縁層７３によって充填されている（すなわち，ゲートレス構造である）。
このような構造を持つ半導体装置１００では，ゲート電極２２への電圧印加によりＰ- ボディ領域４１にチャネル効果を生じさせ，もってＮ+ ソース領域３１とＮ+ ドレイン領域１１との間の導通をコントロールしている。
さらに，半導体装置１００には，Ｎ- ドリフト領域１２に囲まれたＰフローティング領域５１，５３が形成されている。なお，Ｐフローティング領域５１はゲートトレンチ２１の底面から，Ｐフローティング領域５３は終端トレンチ６２の底面から，それぞれ不純物を注入することにより形成された領域である。各Ｐフローティング領域の断面は，各トレンチの底部を中心とした半径０．６μｍの略円形形状となっている。なお，隣り合うＰフローティング領域５１，５１間には，キャリアが移動できるスペースが十分にある。よって，ゲート電圧のスイッチオン状態において，Ｐフローティング領域５１の存在がドレイン電流に対する妨げとなることはない。一方，隣り合うＰフローティング領域５３，５３間の長さは，Ｐフローティング領域５１，５１間の長さよりも短い。しかしながら，終端エリアではドリフト電流が流れないため，低オン抵抗化の妨げにはならない。むしろ，板面方向に広がる空乏層をＰフローティング領域５３に確実に繋げることが可能な間隔であることが望ましい。
また，各Ｐフローティング領域５１の半径（およそ０．６μｍ）は，堆積絶縁層２３の厚さ（およそ１．７μｍ）の１／２以下である。従って，堆積絶縁層２３の上端は，Ｐフローティング領域５１の上端よりも上方に位置する。よって，堆積絶縁層２３上に堆積するゲート電極２２とＰフローティング領域５１とは対面していない。そのため，素子特性には影響がない。
本形態の半導体装置１００では，最内の終端トレンチ６２（終端トレンチ６２１）内にゲート電極７２が設けられていることにより，次のような特性を有する。すなわち，終端トレンチ６２１の構造がゲートトレンチ２１の構造と同様になるため，終端トレンチ６２１の近傍とゲートトレンチ２１の近傍とで空乏層の広がり方が異ならない。そのため，終端トレンチ６２１の近傍において，Ｐ- ボディ領域４１との間のＰＮ接合箇所から形成された空乏層とＰフローティング領域５３から形成された空乏層とを確実に繋げることができる。さらに，Ｐフローティング領域５１から形成された空乏層とＰフローティング領域５３から形成された空乏層とを確実に繋げることができる。よって，設計耐圧を確保することができる。
なお，終端トレンチ６２のすべてにゲート電極を内蔵することは，次の点で好ましくない。すなわち，本形態の半導体装置１００では，ゲート電極とＮ- ドリフト領域１２との間で電界集中が生じる。そのため，もし最外周の終端トレンチ６２３までゲート電極を内蔵していると，終端トレンチ６２３内のゲート電極の近傍の耐圧の低下を抑止するために終端エリアの拡張が必要となってしまう。そのため，終端エリアのコンパクト化の妨げとなる。よって，少なくとも最外に位置する終端トレンチは，ゲート電極を内蔵していないトレンチ構造，すなわちゲートレス構造であることがコンパクト化を図る上で必要である。より具体的には，最内の終端トレンチ６２１については，設計耐圧を確保するためにゲート電極を内蔵する構造とし，それ以外の終端トレンチについては耐圧の低下の抑止とともに終端エリアのコンパクト化を図るためにゲートレス構造とする。つまり，設計耐圧の確保とコンパクト化とを両立させるためには，ゲート電極を内蔵する終端トレンチ６２については最内の終端トレンチ６２１のみであることが好適である。
また，Ｐ- ボディ領域４１の板面方向（図２中の横方向）の端部は，終端トレンチ６２，６２間に位置している。そのため，板面方向に広がる空乏層が終端トレンチ６２の壁面にて遮断される。そして，厚さ方向に広がることとなる空乏層がＰフローティング領域５３に達することにより耐圧の低下が抑制される。よって，終端エリアがコンパクトであり，結果としてチップ全体のコンパクト化が図られている。
また，終端トレンチ６２の本数は３本に限るものではない。すなわち，耐圧保持が可能であれば，図３に示すように終端トレンチ６２の本数を２本としてもよい（最少本数）。また，３本での耐圧保持が困難であれば，図４に示すように終端トレンチ６２の本数を３本以上としてもよい。いずれの場合であっても，最内の終端トレンチ６２１内にゲートトレンチ２１と同様にゲート電極７２を設ける。
続いて，図１および図２に示した半導体装置１００の製造プロセスを図５および図６により説明する。まず，あらかじめ，Ｎ+ ドレイン領域１１となるＮ+ 基板上に，Ｎ- 型シリコン層をエピタキシャル成長により形成しておく。このＮ- 型シリコン層（エピタキシャル層）は，Ｎ- ドリフト領域１２，Ｐ- ボディ領域４１，Ｎ+ ソース領域３１，コンタクトＰ+ 領域３２の各領域となる部分である。
次に，半導体基板の上面側に，イオン注入等によってＰ- ボディ領域４１を形成する。その後，そのＰ- ボディ領域４１が形成されている部分に，イオン注入等によりＮ+ ソース領域３１を形成する。これにより，図５（ａ）に示すように，その上面側から順にＮ+ ソース領域３１，Ｐ- ボディ領域４１を有する半導体基板が形成される。
次に，半導体基板上にＨＴＯ（High Temperatuer Oxide）などのハードマスク９１を形成し，そのハードマスク９１上にレジスト９０を形成する。そして，ゲートトレンチ２１および終端トレンチ６２用のパターニングを行う。次に，マスクドライエッチングを行った後，トレンチドライエッチングを行う。このトレンチドライエッチングにより，図５（ｂ）に示すように，Ｐ- ボディ領域４１を貫通するゲートトレンチ２１および終端トレンチ６２がまとめて形成される。トレンチドライエッチングを行った後，不要なレジスト９０は除去する。
次に，熱酸化処理を行うことにより，各トレンチのそれぞれの壁面に３０ｎｍ程度の厚さの犠牲酸化膜を形成する。犠牲酸化膜は，各トレンチの側壁にイオン注入を行わないようにするためのものである。
次に，図５（ｃ）に示すように，各トレンチの底面から不純物として例えばボロン（Ｂ）のイオン注入を行う。その後，ＣＤＥ（Chemical Dry Etching）等の等方的なエッチング法を利用して各トレンチの壁面を平滑化し，さらにその後に５０ｎｍ程度の厚さの熱酸化膜を形成する。この熱酸化膜により，後述する絶縁膜の埋め込み性が向上するとともに界面準位の影響を排除することが可能となる。なお，シリコン表面が露出していた方が絶縁物の埋込み性が良い場合には，熱酸化膜を形成する必要はない。イオン注入を行った後，不要なハードマスク９１は除去する。
次に，図５（ｄ）に示すように，ＣＶＤ（Chemical Vapor Deposition）法によって各ゲートトレンチ２１および各終端トレンチ６２内に絶縁膜９２を堆積する。絶縁膜９２としては，例えばＴＥＯＳ（Tetra-Ethyl-Orso-Silicate）を原料とした減圧ＣＶＤ法，あるいはオゾンとＴＥＯＳとを原料としたＣＶＤ法によって形成されるシリコン酸化膜が該当する。この絶縁膜９２が，図２中の堆積絶縁層２３，７３となる。
その後，熱拡散処理を行う。これにより，図５（ｅ）に示すように，Ｐフローティング領域５１およびＰフローティング領域５３がまとめて形成される。すなわち，１回の熱拡散処理によって全エリアのＰフローティング領域が同時に形成される。その後，ウェットエッチングにて犠牲酸化膜を除去する。これにより，ドライエッチングによるダメージ層が除去される。また，その後，熱酸化処理として９００℃〜１０５０℃程度の熱酸化を行い，ＣＶＤによる酸化膜９２の接合箇所を強固にする。その後，ゲート形成部の酸化膜をウェットエッチングにて除去する（３０ｎｍ程度）。
次に，終端エリアのうち，終端トレンチ６２１上を除く部位上にレジスト９６を形成する。そして，そのレジスト９６をマスクとして絶縁膜９２に対してドライエッチングを行う。これにより，図６（ｆ）に示すように，絶縁膜９２の一部が除去（エッチバック）され，ゲート電極を形成するためのスペースが確保される。エッチバック後は，レジスト９６を除去する。
次に，熱酸化処理を行い，シリコン表面に膜厚が４０ｎｍ〜１００ｎｍの範囲内の熱酸化膜を形成する。この熱酸化膜が，図２中のゲート酸化膜２４，７４となる。具体的には，Ｈ2 とＯ2 との混合気体の雰囲気中，９００℃〜１１００℃の範囲内の温度にて熱酸化処理を行う。
次に，エッチバックにて確保したスペースに対し，図６（ｇ）に示すように，ゲート材９３を堆積する。具体的にゲート材９３の成膜条件としては，例えば反応ガスをＳｉＨ4 を含む混合ガスとし，成膜温度を５８０℃〜６４０℃とし，常圧ＣＶＤ法によって８００ｎｍ程度の膜厚のポリシリコン膜を形成する。このゲート材９３が，図２中のゲート電極２２，７２となる。なお，ゲート電極２２，７３を形成する方法としては，導体を直接各トレンチ内に堆積する方法の他，一旦高抵抗の半導体を堆積させた後にその絶縁層に対して不純物を拡散させる方法がある。
次に，ゲート材９３による電極層に対してエッチングを行う。その後，キャップ酸化を行うことにより，電極層の表面に酸化膜を形成する。その後，イオン注入等によりＰ+ コンタクト領域３２を形成する。さらに，図６（ｈ）に示すように，半導体基板上に層間絶縁膜９４を形成する。最後に，ソース電極３０，ドレイン電極１０等を形成することにより，図６（ｉ）に示すように，トレンチゲート型の半導体装置１００が作製される。
本形態の半導体装置１００の製造方法では，セルエリアと終端エリアとの形成工程が殆ど同じであり，トレンチエッチング工程（ｂ），イオン注入工程（ｃ），熱拡散工程（ｄ）等を共用することができる。さらには，ゲート電極を形成するための工程，すなわちエッチバック工程，ゲート材９３の堆積工程，層間絶縁膜９４の形成工程等を共用することができる。そのため，終端エリアにゲート電極７２を設けたとしても，工程が簡素であり，結果としてコストの低減が図られる。
［第１の変形例］
第１の変形例に係る半導体装置１１０は，図７の断面図に示す構造を有している。半導体装置１１０の特徴は，終端エリアのＰフローティング領域５３の位置がセルエリアから離れるほど浅いことである。
一般的に，半導体装置では，空乏層の先端部の曲率が小さいほど電界集中が緩和され，高耐圧である。そこで，半導体装置１１０では，終端エリア内の終端トレンチ６２の深さをセルエリアから離れるほど浅くしている。具体的には，最内の終端トレンチ６２１の深さが最も深く，最外の終端トレンチ６２５の深さが最も浅い。そのため，終端トレンチ６２の底部から不純物を注入することによって形成されるＰフローティング領域５３の位置は，セルエリアから離れるほど浅い。その結果，空乏層の厚さがセルエリアから離れるほど薄くなる。すなわち，空乏層の厚さを徐々に薄くしているため，第１の形態の半導体装置１００と比較して終端エリアにおける空乏層の曲率が小さい。よって，第１の形態の半導体装置１００と比較して，より高耐圧である。
［第２の変形例］
第２の変形例に係る半導体装置１２０は，図８の断面図に示す構造を有している。半導体装置１２０の特徴は，終端エリアのＰフローティング領域５３の位置がセルエリアのＰフローティング領域５１の位置よりも深いことである。
トレンチ型半導体装置では，特にゲート電極の底部に電界が集中し易い。当然，終端エリア内のゲート電極７２の底部にも電界集中が生じる。また，終端エリアは不活性領域であるため，Ｎ+ ソース領域３１が設けられていない。このことから，ゲート電極７２に電界がより集中し易い。ところが，終端エリアは，Ｎ+ ソース領域３１が設けられていないため，ブレイクダウン電流が流れない。従って，終端エリア内で絶縁破壊が生じると，ゲート酸化膜７４等が破壊されるおそれがある。そこで，終端エリア内のＰフローティング領域５３の位置を他の領域内のＰフローティング領域の位置よりも深くする。これにより，終端エリア内の空乏層の厚さがセルエリアの厚さと比べて厚くなるよって，終端エリアは，セルエリアと比較して高耐圧となり，終端エリアでの絶縁破壊が抑制される。
なお，Ｎ- ドリフト領域１２の厚さは，少なくとも終端エリア内に形成される空乏層が厚さ方向に広がりきれるだけの厚さを確保する必要がある。そのため，セルエリア内のＮ- ドリフト領域１２には，空乏層の伸び代が終端エリアよりも残った状態となる。
Ｐフローティング領域５３の位置をセルエリアのＰフローティング領域５１の位置よりも深くするためには，２つの方法が考えられる。１つめの方法は，イオン注入時の加速電圧を他のエリアよりも高くすることである。この方法では，Ｐフローティング領域５３を形成するための加速電圧を，Ｐフローティング領域５１，５２を形成するための加速電圧よりも高くする。
２つめの方法は，ゲートトレンチ８１の深さを他のゲートトレンチの深さよりも深くすることである。そのような半導体装置を製造するためには，終端エリアのトレンチエッチングと，セルエリアのトレンチエッチングとを別々に行い，それぞれ所定の深さまでトレンチを掘り下げる。あるいは，図９に示すような手順による。この手順では，図９（ａ）に示すように，浅い方のトレンチ（本形態ではゲートトレンチ２１）が形成される部分にあらかじめ保護膜層９７を形成しておく。その後，半導体基板上にハードマスク９８を形成し，図９（ｂ）に示すようにハードマスク９８について各トレンチのパターニングを行う。なお，保護膜層９７とハードマスク９８とではエッチングレートが異なるものとする。この状態でトレンチドライエッチングを行うことにより，図９（ｃ）に示すように深さが異なるトレンチを形成することができる。例えば，保護膜層９７をＳｉＯ2 と，ハードマスク９８をＨＴＯとし，ＣＨ4 ，ＣＨＦ3 ，Ａｒ等を使用してトレンチドライエッチングを行う。図９に示した手順ではトレンチドライエッチングを１回で済ませることが可能なため，製造工程が簡素である。これらの方法によってトレンチの深さを約０．２μｍ深くすることにより，ＤＳ間の耐圧が約３Ｖ高くなる。なお，図８の半導体装置３００は図９に示した手順によるものである。
［第３の変形例］
第３の変形例に係る半導体装置１３０は，図１０の断面図に示す構造を有している。半導体装置１２０の特徴は，終端トレンチ６２の溝幅がゲートトレンチ２１の溝幅よりも広いことである。すなわち，マイクロローディング効果により，同じ条件でエッチングした場合であっても，溝幅が広いトレンチの方が溝幅が狭いトレンチと比較して深い位置までエッチングされる。さらに，溝幅が広いことからＰフローティング領域５３のサイズがＰフローティング領域５１のサイズよりも大きい。これにより，パターニングの際にトレンチの溝幅を広くするだけでＰフローティング領域の位置を深くすることができる。よって，第２の変形例と同様に，終端エリア内の空乏層の厚さがセルエリアの厚さと比べて厚くなる。従って，終端エリアは，セルエリアと比較して高耐圧であり，終端エリアでの絶縁破壊の抑制を図ることができる。
以上詳細に説明したように半導体装置１００では，ゲート電極２２を内蔵するゲートトレンチ２１と，そのゲートトレンチ２１の下方に位置するＰフローティング領域５１とによってセルエリアでの耐圧低下を抑止することとしている。また，セルエリアを取り囲む終端トレンチ６２と，その終端トレンチ６２の下方に位置するＰフローティング領域５３とによって終端エリアでの耐圧低下を抑止することとしている。さらに，終端トレンチ６２のうち最内の終端トレンチ６２１内に，ゲート電極７２を設けることとしている。このゲート電極７２により，終端トレンチ６２１の近傍において，Ｐ- ボディ領域４１との間のＰＮ接合箇所から形成された空乏層とＰフローティング領域５３から形成された空乏層とを確実に繋げることができる。さらに，Ｐフローティング領域５１から形成された空乏層とＰフローティング領域５３から形成された空乏層とを確実に繋げることができる。そのため，Ｎ- ドリフト領域１２内の空乏化を確実に図ることができ，半導体装置の高耐圧化が確実に図られる。
また，終端エリアでは，終端トレンチ６２によって，半導体基板の板面方向に広がる空乏層を遮断している。これにより，空乏層の先端部の形状が平坦化され，電界集中が緩和される。そして，Ｐフローティング領域５３によってさらに電界強度のピークを緩和することができる。すなわち，終端エリアのサイズを大きくすることなく高耐圧化を図ることができ，半導体装置全体のコンパクト化を容易に図ることができる。よって，高耐圧化とコンパクト化との両立が図られた絶縁ゲート型半導体装置が実現されている。
また，半導体装置１００では，セルエリア内に位置するゲートトレンチ２１と，終端エリア内に位置する終端トレンチ６２とを同時に形成することとしている。さらに，Ｐフローティング領域５１，５３の形成，堆積絶縁層２３，７３の形成，およびゲート電極２２，７２の形成についても，同時に加工することとしている。つまり，トレンチおよびＰフローティング領域を形成する工程に加え，ゲート電極を形成する工程についても，セルエリアと終端エリアとで共用している。従って，半導体装置１００のように，終端エリア内にゲート電極７２を設けたとしても，製造工程は簡素である。
なお，本実施の形態は単なる例示にすぎず，本発明を何ら限定するものではない。したがって本発明は当然に，その要旨を逸脱しない範囲内で種々の改良，変形が可能である。例えば，各半導体領域については，Ｐ型とＮ型とを入れ替えてもよい。また，ゲート絶縁膜２４については，酸化膜に限らず，窒化膜等の他の種類の絶縁膜でもよいし，複合膜でもよい。また，半導体についても，シリコンに限らず，他の種類の半導体（ＳｉＣ，ＧａＮ，ＧａＡｓ等）であってもよい。また，実施の形態の絶縁ゲート型半導体装置は，Ｐ型基板を用いた伝導度変調型パワーＭＯＳに対しても適用可能である。
また，実施の形態では，半導体装置が１つのセルエリアと１つの終端エリアとによって構成されていたが，これに限るものではない。すなわち，チップの面積が大きい半導体装置では，図１１に示すようにセルエリアを複数箇所に設け，各セルエリアに対してそのセルエリアを取り囲む環状の終端エリアを設けてもよい。
また，実施の形態では，Ｐ- ボディ領域４１の板面方向の端部が終端トレンチ６２，６２間に位置しているが，これに限るものではない。すなわち，図１２に示すように，Ｐ- ボディ領域４１の板面方向の端部が終端トレンチ６２群の外側に位置していてもよい。あるいは，図１３に示すように，半導体基板の全面にＰ- ボディ領域４１が形成されているものであってもよい。これらの場合，耐圧は低下するかもしれないが，Ｐ- ボディ領域４１の形成に精度がそれほど要求されない。そのため，作製が容易となる。
実施の形態にかかる絶縁ゲート型半導体装置の構造を示す平面図である。 図１に示した絶縁ゲート型半導体装置のＡ−Ａ断面を示す図である。 終端トレンチの本数が２本である絶縁ゲート型半導体装置を示す図である。 終端トレンチの本数が５本である絶縁ゲート型半導体装置を示す図である。 図２に示したトレンチゲート型半導体装置の製造工程を示す図（その１）である。 図２に示したトレンチゲート型半導体装置の製造工程を示す図（その２）である。 第１の変形例にかかる絶縁ゲート型半導体装置の構造を示す断面図である。 第２の変形例にかかる絶縁ゲート型半導体装置の構造を示す断面図である。 図８に示したトレンチゲート型半導体装置の製造工程を示す図である。 第３の変形例にかかる絶縁ゲート型半導体装置の構造を示す断面図である。 チップの面積が大きい絶縁ゲート型半導体装置の構造を示す平面図である。 ボディ領域の端部が終端トレンチの外側に位置する絶縁ゲート型半導体装置の構造（その１）を示す平面図である。 ボディ領域の端部が終端トレンチの外側に位置する絶縁ゲート型半導体装置の構造（その２）を示す平面図である。 従来の絶縁ゲート型半導体装置の構造を示す断面図である。 図１４に示した型半導体装置の終端エリアの構造を示す断面図である。
符号の説明
１１ Ｎ+ ドレイン領域
１２ Ｎ- ドリフト領域（ドリフト領域）
２１ ゲートトレンチ（第１トレンチ部群を構成するトレンチ部）
２２ ゲート電極（ゲート電極）
２３ 堆積絶縁層
２４ ゲート絶縁膜
３１ Ｎ+ ソース領域
４１ Ｐ- ボディ領域（ボディ領域）
５１ Ｐフローティング領域（第１フローティング領域）
５３ Ｐフローティング領域（第２フローティング領域）
６２ 終端トレンチ（第２トレンチ部群を構成するトレンチ部）
７２ ゲート電極（ゲート電極）
７３ 堆積絶縁層
７４ ゲート絶縁膜
１００ 半導体装置（絶縁ゲート型半導体装置）

Claims (11)

  1. 半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，前記ボディ領域の下方に接し第２導電型半導体であるドリフト領域とを有する絶縁ゲート型半導体装置において，
    前記ボディ領域を半導体基板の厚さ方向に貫通するとともにセル領域内に位置し，ゲート電極を内蔵する第１トレンチ部群と，
    前記ドリフト領域に囲まれるとともに前記第１トレンチ部群のうちの少なくとも１つのトレンチ部の底部を包囲し，第１導電型半導体である第１フローティング領域と，
    前記ボディ領域を半導体基板の厚さ方向に貫通するとともにセル領域を取り囲む終端領域内に位置し，半導体基板の上面から見てセル領域を取り囲んで環状をなす第２トレンチ部群と，
    前記ドリフト領域に囲まれるとともに前記第２トレンチ部群のうちの少なくとも１つのトレンチ部の底部を包囲し，第１導電型半導体である第２フローティング領域とを有し，
    前記第２トレンチ部群のうち，少なくとも最内に位置するトレンチ部には，ゲート電極が内蔵されていることを特徴とする絶縁ゲート型半導体装置。
  2. 請求項１に記載する絶縁ゲート型半導体装置において，
    前記第２トレンチ部群のうち，少なくとも最外に位置するトレンチ部は，ゲートレス構造を有していることを特徴とする絶縁ゲート型半導体装置。
  3. 請求項１または請求項２に記載する絶縁ゲート型半導体装置において，
    前記第２トレンチ部群のうち，最内に位置するトレンチ部にのみゲート電極が内蔵されていることを特徴とする絶縁ゲート型半導体装置。
  4. 請求項１から請求項３のいずれか１つに記載する絶縁ゲート型半導体装置において，
    前記第２トレンチ部群の各トレンチ部のピッチは，前記第１トレンチ部群の各トレンチ部のピッチよりも狭いことを特徴とする絶縁ゲート型半導体装置。
  5. 請求項１から請求項４のいずれか１つに記載する絶縁ゲート型半導体装置において，
    前記第２トレンチ部群の，隣り合うトレンチ部の深さは，内側に位置するトレンチ部の方が深いことを特徴とする絶縁ゲート型半導体装置。
  6. 請求項１から請求項４のいずれか１つに記載する絶縁ゲート型半導体装置において，
    前記第２トレンチ部群の各トレンチ部の深さは，前記第１トレンチ部群の各トレンチ部の深さよりも深いことを特徴とする絶縁ゲート型半導体装置。
  7. 請求項６に記載する絶縁ゲート型半導体装置において，
    前記第２トレンチ部群の各トレンチ部の溝幅は，前記第１トレンチ部群の各トレンチ部の溝幅よりも広いことを特徴とする絶縁ゲート型半導体装置。
  8. 請求項１から請求項７のいずれか１つに記載する絶縁ゲート型半導体装置において，
    前記ボディ領域の板面方向の端部は，前記第２トレンチ部群のうちの最外に位置するトレンチ部よりも内側に位置することを特徴とする絶縁ゲート型半導体装置。
  9. 半導体基板内の上面側に位置し第１導電型半導体であるボディ領域と，前記ボディ領域の下方に接し第２導電型半導体であるドリフト領域とを有する絶縁ゲート型半導体装置の製造方法において，
    セル領域内に位置する第１トレンチ部群およびセル領域を取り囲む終端領域に位置し前記第１トレンチ部群を取り囲む第２トレンチ部群を形成するためのマスクパターンを形成するマスクパターン形成工程と，
    前記マスクパターン形成工程にて形成されたマスクパターンを基に，エッチングにより各トレンチ部群を構成するトレンチ部を形成するトレンチ部形成工程と，
    前記トレンチ部形成工程にて形成された各トレンチ部の底部から不純物を注入することにより，第１導電型半導体であるフローティング領域を形成する不純物注入工程と，
    前記トレンチ部形成工程にて形成された各トレンチ部内に絶縁物の堆積による堆積絶縁層を形成する堆積絶縁層形成工程と，
    前記第２トレンチ部群のうち，少なくとも最内に位置するトレンチ部の上方が開口しているエッチング保護層を形成し，前記堆積絶縁層形成工程にて形成された堆積絶縁層の一部を除去するエッチバック工程と，
    前記エッチバック工程にて各トレンチ部内に生じたスペースにゲート電極層を形成するゲート電極形成工程とを含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
  10. 請求項９に記載する絶縁ゲート型半導体装置の製造方法において，
    前記マスクパターン形成工程前に，前記マスクパターン形成工程にて形成されたマスク層よりトレンチ部形成工程でのエッチングレートが大きい保護膜層を半導体基板上の一部に形成する保護膜形成工程を含むことを特徴とする絶縁ゲート型半導体装置の製造方法。
  11. 請求項９に記載する絶縁ゲート型半導体装置の製造方法において，
    前記トレンチ部形成工程では，第２トレンチ部群の各トレンチ部を形成するためのマスクパターンのパターン幅を，第１トレンチ部群の各トレンチ部を形成するためのマスクパターンのパターン幅よりも広くすることを特徴とする絶縁ゲート型半導体装置の製造方法。
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