JP4649313B2 - 固体撮像装置 - Google Patents

Description

この発明は固体撮像装置に関するもので、例えばイメージセンサ付き携帯電話、デジタルカメラ、ビデオカメラなどに使用されるＣＭＯＳイメージセンサに適用されるものである。

従来、ＣＭＯＳイメージセンサのダイナミックレンジを拡大する方法については、例えば特許文献１や特許文献２に提案されている。特許文献１の方法は、不完全転送型のフォトダイオードに適用したものであるが、残像や白傷などが発生する恐れがあり高画質化が難しい。これに対し、特許文献２の方法は、完全転送型に対応しているため特許文献１のような残像や白傷などの恐れはない。しかし、検出部を使ってダイナミックレンジを拡大しているため、検出部のリークによる暗時ムラやＫＴＣノイズが発生し、特許文献１とは別の要因により画質の劣化が起こる可能性がある。しかも、どちらの方法も露光時間の長い信号と短い信号を加算して出力するため、露光時間の長い信号と短い信号を分離することが難しい。
特開２００１−１８９８９３ 特開２０００−２３０４４

この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、画質の低下を招くことなくダイナミックレンジを拡大できる固体撮像装置を提供することにある。

この発明の一態様に係る固体撮像装置は、光電変換手段と、入射光を前記光電変換手段で光電変換して得た信号電荷を検出部に読み出す読み出し手段と、前記検出部に蓄積された信号電荷に対応する電圧を増幅して出力する増幅手段と、前記検出部の信号電荷をリセットするリセット手段とを備えたセルが半導体基板上に行及び列の二次元的に配置された画素部と、前記画素部から出力されるアナログ信号をデジタル信号に変換して出力するように構成されたＡＤ変換回路と、前記ＡＤ変換回路から出力されたデジタル信号を記憶するように構成されたラインメモリと、前記画素部及び前記ＡＤ変換回路を制御し、１フレームの電荷の蓄積期間において露光時間が異なる複数のアナログ信号を前記ＡＤ変換回路でＡＤ変換させて前記ラインメモリに転送するように構成された制御回路と、前記ラインメモリから露光時間が異なる複数のデジタル信号が供給され、露光時間の短い信号と露光時間の長い信号を加算した第１の信号と、露光時間の短い信号を露光時間の短い信号と長い信号との比で増幅した第２の信号を比較し、大きい方の信号を選択して出力するように構成された合成回路とを具備する。

この発明によれば、画質の低下を招くことなくダイナミックレンジを拡大できる固体撮像装置が得られる。

以下、この発明の実施形態について図面を参照して説明する。
［第１の実施形態］
図１は、この発明の第１の実施形態に係る固体撮像装置について説明するためのもので、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図である。センサコア部１１には、画素部１２、カラム型ノイズキャンセル回路（ＣＤＳ）１３、カラム型アナログデジタルコンバータ（ＡＤＣ）１４、ラッチ回路１５、２つのラインメモリ（ＭＳＴＳ，ＭＳＴＬ）２８−１，２８−２及び水平シフトレジスタ１６などが配置されている。

上記画素部１２には、レンズ１７を介して光が入射され、光電変換によって入射光量に応じた電荷が生成される。この画素部１２には、セル（画素）が半導体基板上に行及び列の二次元的に配置されている。１つのセルは、４つのトランジスタ（Ｔａ，Ｔｂ，Ｔｃ，Ｔｄ）とフォトダイオード（ＰＤ）から構成され、各セルにはパルス信号ＡＤＲＥＳｎ，ＲＥＳＥＴｎ，ＲＥＡＤｎがそれぞれ供給される。この画素部１２の下部にはソースフォロワ回路用の負荷トランジスタＴＬＭが水平方向に沿って配置され、これらの負荷トランジスタの電流通路の一端は垂直信号線ＶＬＩＮにそれぞれ接続され、他端は接地点に接続されている。

上記画素部１２で発生した信号電荷に対応するアナログ信号は、ＣＤＳ１３を介してＡＤＣ１４に供給され、デジタル信号に変換されてラッチ回路１５にラッチされる。このラッチ回路１５にラッチされたデジタル信号は、ラインメモリ（ＭＳＴＳ，ＭＳＴＬ）２８−１，２８−２を介して水平シフトレジスタ１６に供給されて順次転送される。上記ラインメモリ（ＭＳＴＳ，ＭＳＴＬ）２８−１，２８−２から読み出されたデジタル信号ＯＵＴ０〜ＯＵＴ９は、ワイドダイナミックレンジミックス（ＷＤＭ）回路１８に供給され、このＷＤＭ回路１８で合成処理された後、センサの外部に出力される。

また、上記画素部１２に隣接して、パルスセレクタ回路（セレクタ）２２、信号読み出し用の垂直レジスタ（ＶＲレジスタ）２０、蓄積時間制御用の垂直レジスタ（ＥＳレジスタ、長い蓄積時間制御用レジスタ）２１、及び蓄積時間制御用の垂直レジスタ（ＷＤレジスタ、短い蓄積時間制御用レジスタ）２７がそれぞれ配置されている。

上記画素部１２からの読み出しや上記ＣＤＳ回路１３の制御は、タイミングジェネレータ（ＴＧ）１９から出力されるパルス信号Ｓ１〜Ｓ４，ＲＥＡＤ，ＲＥＳＥＴ／ＡＤＲＥＳ／ＲＥＡＤ，ＶＲＲ，ＥＳＲ，ＷＤＲによって行われる。すなわち、このタイミングジェネレータ１９は制御回路として働く。

パルス信号Ｓ１〜Ｓ４はＣＤＳ回路１３に供給される。パルス信号ＲＥＡＤはパルス振幅制御回路２９に供給され、このパルス振幅制御回路２９の出力信号ＶＲＥＡＤがパルスセレクタ回路２２に供給される。また、パルス信号ＲＥＳＥＴ／ＡＤＲＥＳ／ＲＥＡＤも上記パルスセレクタ回路２２に供給される。パルス信号ＶＲＲはＶＲレジスタ２０に、パルス信号ＥＳＲはＥＳレジスタ２１に、パルス信号ＷＤＲはＷＤレジスタ２７にそれぞれ供給される。上記レジスタ２０，２１，２７により画素部１２の垂直ラインが選択され、パルスセレクタ回路２２を介してパルス信号ＲＥＳＥＴ／ＡＤＲＥＳ／ＲＥＡＤ（図１ではＲＥＳＥＴｎ，ＡＤＲＥＳｎ，ＲＥＡＤｎで代表的に示す）が画素部１２へ供給される。上記パルス信号（アドレスパルス）ＡＤＲＥＳｎは上記セル中の行選択トランジスタＴａのゲートに、上記パルス信号（リセットパルス）ＲＥＳＥＴｎは上記セル中のリセットトランジスタＴｃのゲートに、上記パルス信号（読み出しパルス）ＲＥＡＤｎは上記セル中の読み出しトランジスタＴｄのゲートにそれぞれ供給される。この画素部１２には、バイアス発生回路（バイアス１）２３からバイアス電圧ＶＶＬが印加されている。このバイアス電圧ＶＶＬは、ソースフォロワ回路用の負荷トランジスタＴＬＭのゲートに供給される。

ＶＲＥＦ発生回路２４は、メインクロック信号ＭＣＫに応答して動作し、ＡＤ変換（ＡＤＣ）用の基準波形を生成する回路である。この基準波形の振幅は、シリアルインターフェース（シリアルＩ／Ｆ）２５に入力されるデータＤＡＴＡによって制御される。このシリアルインターフェース２５に入力されるコマンドは、コマンドデコーダ２６に供給されてデコードされ、上記メインクロック信号ＭＣＫとともにタイミングジェネレータ１９に供給される。上記ＶＲＥＦ発生回路２４では、１水平走査期間に２回のＡＤ変換を実行するために、三角波ＶＲＥＦＴＬとＶＲＥＦＴＳを発生してＡＤＣ１４に供給する。上記タイミングジェネレータ１９から出力されるパルス信号ＲＥＡＤはパルス振幅制御回路２９に供給され、このパルス振幅制御回路２９によって振幅が制御されることにより３値のパルス信号ＶＲＥＡＤが生成されてセレクタ２２に供給される。

上記ＷＤＭ回路１８は、デジタル信号ＯＵＴ０〜ＯＵＴ９を合成処理する合成回路として働くもので、黒レベルの６４ＬＳＢを減算処理する減算回路（−６４）３２−１，３２−２、上記減算回路３２−１の出力を増幅するゲイン回路（ＧＡＩＮ）３３、判定回路３４、スイッチ３５、加算回路３６、ホワイトバランス処理回路（ＷＢ）３７及び圧縮回路３８を備えて構成されている。このＷＤＭ回路１８には、上記ラインメモリ２８−１に記憶した露光時間（電荷の蓄積時間）の短い信号ＳＴＳと上記ラインメモリ２８−２に記憶した露光時間の長い信号ＳＴＬを同時に入力する。

まず、ＡＤＣ１４によるアナログ／デジタル変換動作では、黒レベルを６４ＬＳＢレベルに設定しているため、減算回路３２−１，３２−２で黒レベル６４をそれぞれのラインメモリ２８−１，２８−２の出力信号から減算する。次に、減算処理した信号ＳＴＳをゲイン回路３３で増幅する。このゲイン量は、信号ＳＴＬと信号ＳＴＳの露光時間をそれぞれＴＬとＴＳとすると、その比ＴＬ／ＴＳから算出できる。信号ＳＴＳをゲイン倍する処理を行うことにより、傾きの異なった光電変換特性カーブであっても等価的に傾きを同じにできる。なお、信号ＳＴＳが出力される時には信号ＳＴＬは飽和している。そして、上記判定回路３４でスイッチ３５をオンにして、信号ＳＴＬとゲイン倍した信号ＳＴＳを加算器３６で加算することで両信号ＳＴＳ，ＳＴＬをスムーズに合成できる。この加算出力信号はビット数を増加させて１４ビットで出力している。そして、ホワイトバランス（ＷＢ）処理回路３７でＲ，Ｇ，Ｂ信号のレベルを同じに処理し、圧縮回路３８で信号を１０ビットに圧縮して出力する。

図２は、上記図１に示した増幅型ＣＭＯＳイメージセンサにおける画素部１２、ＣＤＳ回路１３及びＡＤＣ１４の具体的な構成例を示す回路図である。画素部１２における各々のセル（画素）は、行選択トランジスタＴａ、増幅トランジスタＴｂ、リセットトランジスタＴｃ、読み出しトランジスタＴｄ、及びフォトダイオードＰＤから構成されている。上記トランジスタＴａ，Ｔｂの電流通路は、電源ＶＤＤと垂直信号線ＶＬＩＮ間に直列接続される。上記トランジスタＴａのゲートにはパルス信号ＡＤＲＥＳｎが供給される。上記トランジスタＴｃの電流通路は、電源ＶＤＤとトランジスタＴｂのゲート（検出部ＦＤ）との間に接続され、そのゲートにパルス信号ＲＥＳＥＴｎが供給される。また、上記トランジスタＴｄの電流通路の一端は、上記検出部ＦＤに接続され、そのゲートにパルス信号ＲＥＡＤｎが供給される。そして、上記トランジスタＴｄの電流通路の他端にフォトダイオードＰＤのカソードが接続され、このフォトダイオードＰＤのアノードは接地されている。

上記構成のセルが行及び列の二次元的に配置されて画素部１２が構成されている。上記画素部１２の下部には、ソースフォロワ回路用の負荷トランジスタＴＬＭが水平方向に配置されている。これら負荷トランジスタＴＬＭの電流通路は垂直信号線ＶＬＩＮと接地点間に接続され、そのゲートにはバイアス発生回路２３からバイアス電圧ＶＶＬが印加される。ＣＤＳ回路１３及びＡＤＣ１４中には、ノイズキャンセラ用の容量Ｃ１，Ｃ２が配置されると共に、垂直信号線ＶＬＩＮの信号を伝達するためのトランジスタＴＳ１、ＡＤ変換用の基準波形を入力するためのトランジスタＴＳ２、及び２段のコンパレータ回路ＣＯＭＰ１，ＣＯＭＰ２が配置されている。上記コンパレータ回路ＣＯＭＰ１，ＣＯＭＰ２間には、キャパシタＣ３が接続される。上記コンパレータ回路ＣＯＭＰ１は、インバータＩＮＶ１と、このインバータＩＮＶ１の入力端と出力端間に電流通路が接続されたトランジスタＴＳ３とで構成されている。上記コンパレータ回路ＣＯＭＰ２は、インバータＩＮＶ２と、このインバータＩＮＶ２の入力端と出力端間に電流通路が接続されたトランジスタＴＳ４とで構成されている。上記トランジスタＴＳ１のゲートにはタイミングジェネレータ１９から出力されるパルス信号Ｓ１、上記トランジスタＴＳ２のゲートにはパルス信号Ｓ２、上記トランジスタＴＳ３のゲートにはパルス信号Ｓ３、及び上記トランジスタＴＳ４のゲートにはパルス信号Ｓ４がそれぞれ供給される。上記コンパレータ回路ＣＯＭＰ２から出力されるデジタル信号はラッチ回路１５でラッチされ、ラインメモリ２８−１，２８−２に入力される。ラインメモリ信号はシフトレジスタ１６を動作させて、上記ラインメモリ２８−１，２８−２から１０ビットのデジタル信号ＯＵＴ０〜ＯＵＴ９が順次出力されるようになっている。

上記のような構成において、例えば垂直信号線ＶＬＩＮのｎラインの信号を読み出すためには、パルス信号ＡＤＲＥＳｎを“Ｈ”レベルにすることで増幅用トランジスタＴｂと負荷用トランジスタＴＬＭからなるソースフォロワ回路を動作させる。そして、フォトダイオードＰＤで光電変換して得た信号電荷を一定期間蓄積し、読み出しを行う前に検出部ＦＤにおける暗電流などのノイズ信号を除去するために、パルス信号ＲＥＳＥＴｎを“Ｈ”レベルに設定してトランジスタＴｃをオンして検出部ＦＤをＶＤＤ電圧＝２．８Ｖにセットする。これによって、垂直信号線ＶＬＩＮには基準となる検出部ＦＤに信号がない状態の電圧（リセットレベル）が出力される。この時、パルス信号Ｓ１，Ｓ３，Ｓ４をそれぞれ“Ｈ”レベルにしてトランジスタＴＳ１，ＴＳ３，ＴＳ４をオンさせることで、ＡＤＣ１４のコンパレータ回路ＣＯＭＰ１とＣＯＭＰ２のＡＤ変換レベルを設定すると共に、垂直信号線ＶＬＩＮのリセットレベルに対応した量の電荷を容量Ｃ１に蓄積する。

次に、パルス信号（読み出しパルス）ＲＥＡＤｎを“Ｈ”レベルにして読み出しトランジスタＴｄをオンさせ、フォトダイオードＰＤで生成して蓄積した信号電荷を検出部ＦＤに読み出す。これによって、垂直信号線ＶＬＩＮには、検出部ＦＤの電圧（信号＋リセット）レベルが読み出される。この時、パルス信号Ｓ１を“Ｈ”レベル、パルス信号Ｓ３を“Ｌ”レベル、パルス信号Ｓ４を“Ｌ”レベル、パルス信号Ｓ２を“Ｈ”レベルにすることで、トランジスタＴＳ１がオン、トランジスタＴＳ３がオフ、トランジスタＴＳ４がオフ、トランジスタＴＳ２がオンとなり、「垂直信号線ＶＬＩＮの信号＋リセットレベル」に対応する電荷が容量Ｃ２に蓄積される。この際、容量Ｃ１は、コンパレータ回路ＣＯＭＰ１の入力端がハイインピーダンス状態となっているため、リセットレベルが保持されたままになっている。

その後、ＶＲＥＦ発生回路２４から出力される基準波形のレベルを増加させる（三角波ＶＲＥＦを低レベルから高レベル）ことで容量Ｃ１とＣ２の合成容量を介して、コンパレータ回路ＣＯＭＰ１，ＣＯＭＰ２でＡＤ変換する。上記三角波は、１０ビット（０〜１０２３レベル）で発生させ、ＡＤ変換レベルを１０ビットのカウンタで判定してラッチ回路でデータを保持する。１０２３レベルのＡＤ変換後、ラッチ回路のデータをラインメモリへ転送している。上記容量Ｃ１に蓄積したリセットレベルは、容量Ｃ２に蓄積したリセットレベルと極性が逆になるため、リセットレベルはキャンセルされ、実質的に容量Ｃ２の信号成分でＡＤ変換が実行される。このリセットレベルを除去する動作を低ノイズ化処理動作（ＣＤＳ動作：Correlated Double Sampling、相関二重サンプリング）と呼ぶ。このＡＤ変換動作を１水平走査期間に２回実行するために、ＶＲＥＦ発生回路２４で三角波ＶＲＥＦＴＬとＶＲＥＦＴＳを発生させ、トランジスタＴＳ２の電流通路の一端へ供給している。

図３は、上記図１及び図２に示したＣＭＯＳイメージセンサの動作タイミングを示す波形図である。ＶＧＡセンサの場合には、１フレームが３０Ｈｚで水平走査数が５２５Ｈで駆動されている。垂直のｎラインではフォトダイオードＰＤで光電変換を行って発生した電荷を蓄積する蓄積時間ＴＬ＝５２５Ｈとする。水平同期パルスＨＰに同期して画素部１２にパルス信号ＲＥＳＥＴｎ，ＲＥＡＤｎ，ＡＤＲＥＳｎを供給してフォトダイオードＰＤで光電変換を行って、検出部ＦＤに蓄積された信号電荷量を検出して読み出す。この時、ＶＲＥＦの振幅は、中間レベルに設定して読み出している。この中間レベルは、画素部１２の遮光画素（ＯＢ）部が６４ＬＳＢになるようにセンサ内で自動調整する。この読み出した信号は水平走査期間の前半０．５Ｈ期間に基準波形として三角波を発生させて１０ビットのＡＤ変換を実施する。ＡＤ変換した信号（デジタルデータ）はラッチ回路１５に保持し、次の水平走査期間にセンサコア部１１よりＳＴＬ信号として出力する。

ここで、垂直のｎラインのフォトダイオードＰＤで光電変換して蓄積する露光時間（蓄積時間）ＴＬ＝５２５Ｈとする。また、短い露光時間をＴＳ＝６６Ｈとした。露光時間の長いＴＬは読み出しパルスＲＥＡＤの振幅を高レベル（Ｖｐ）＝２．８Ｖで制御している。短い露光時間ＴＳは読み出しパルスＲＥＡＤの振幅を低レベル（Ｖｍ）＝１．４Ｖで制御している。このような振幅レベルの異なるパルス信号ＲＥＡＤを発生させるために、上記パルス振幅制御回路２９によってパルス信号ＲＥＡＤの振幅を制御している。なお、上記露光時間ＴＬはＥＳレジスタ２１で１Ｈ毎に制御できる。更に、本出願人による特開２００１−１１１９００に記載した技術を適用することで、１Ｈよりも短い露光時間で制御ができる。すなわち、図３の時刻ｔ２〜ｔ４が１Ｈの期間になっているので、この１Ｈの期間内にＨ／２やＨ／４で電荷を排出する期間を設ければ良い。また、露光時間ＴＳはＷＤレジスタ２７で１Ｈ毎に制御できる。

フォトダイオードＰＤからの第１回目の読み出し動作時（ｔ４）は、水平同期パルスＨＰに同期して画素部１２にパルス信号ＲＥＳＥＴｎ，ＲＥＡＤｎ，ＡＤＲＥＳｎを供給してフォトダイオードＰＤで光電変換して蓄積した信号電荷を読み出す。この時のパルス信号ＲＥＡＤの振幅は低レベルＶｍに設定する。１回目に読み出す信号電荷は蓄積時間５２５Ｈの途中（ｔ２）に低レベルＶｍのパルス信号ＲＥＡＤを供給してフォトダイオードＰＤの一部の信号電荷を読み出して排出する。そして、時刻ｔ２〜ｔ４の期間に再蓄積した信号をフォトダイオードＰＤから読み出す（ｔ４）。

この読み出した信号は、水平走査期間の前半０．５Ｈ期間に基準波形として三角波を発生させて１０ビットのＡＤ変換を行う。ＡＤ変換した信号はラッチ回路１５に供給して保持し、ラインメモリ（ＭＳＴＳ）２８−１に記憶しておく。フォトダイオードＰＤからの第２回目の読み出し動作時（ｔ５）は、１回目の０．５Ｈ後に画素部１２にパルス信号ＲＥＳＥＴｎ，ＲＥＡＤｎ，ＡＤＲＥＳｎを供給してフォトダイオードＰＤで光電変換して蓄積した信号電荷を読み出す。この時のパルス信号ＲＥＡＤの振幅は高レベルＶｐに設定する。

次に、フォトダイオードＰＤ部で光電変換して蓄積したＴＬ＝５２５Ｈの信号電荷を１回目と同様に画素部１２にパルス信号ＲＥＳＥＴｎ，ＲＥＡＤｎ，ＡＤＲＥＳｎを供給して読み出す。この読み出した信号は水平走査期間の後半０．５Ｈ期間に基準波形として三角波を発生させて１０ビットのＡＤ変換を実施する。ＡＤ変換した信号はラッチ回路１５に保持し、ラインメモリ（ＭＳＴＬ）２８−２へ入力して記憶する。このようにして記憶したラインメモリ２８−１，２８−２のデータ（デジタル信号）ＳＴＳとＳＴＬは、次の１水平走査期間にラインメモリ２８−１，２８−２から読み出され、ワイドダイナミックレンジミックス（ＷＤＭ）回路１８に供給されて信号処理される。

次に、フォトダイオード（ＰＤ）部の信号電荷の蓄積について説明する。時刻ｔ０ではパルス信号ＲＥＡＤとして２．８Ｖを印加することで、フォトダイオードＰＤ部の信号電荷を全て排出する。時刻ｔ１ではフォトダイオードＰＤ部で光電変換した信号を蓄積している。時刻ｔ２ではパルス信号ＲＥＡＤの電圧＝１．４Ｖで飽和信号量ΦＶｐの約１／２の信号をフォトダイオードＰＤ部より読み出して排出している。信号ＳＴＳ２の過大信号はΦＶｍにスライスされる。信号ＳＴＬは信号量が少ないため排出されない。時刻ｔ３ではフォトダイオードＰＤ部で再蓄積を実施している。時刻ｔ４ではパルス信号ＲＥＡＤの電圧＝１．４ＶでΦＶｍより大きな信号電荷を信号ＳＴＳとして読み出している。これによって、ＳＶｍより大きな信号ＳＴＳ１やＳＴＳ２などが出力される。この時、信号ＳＴＬはレベルが十分に小さいため読み出されない。次の時刻ｔ５では、フォトダイオードＰＤ部のΦＶｍ以下の信号電荷がＳＴＬとして読み出される。時刻ｔ４の時、屈曲（Knee）点以下の信号ＳＴＳ１またはＳＴＬは、時刻ｔ２でフォトダイオードＰＤ部より排出されないため、連続的に蓄積した信号電荷となる。一方、時刻ｔ２でフォトダイオードＰＤ部より排出される信号ＳＴＳ２はΦＶｍレベルでスライスされるため、見かけ上蓄積時間が停止した状態となる。光電変換特性の傾きは屈曲点を境に変化する。すなわち、時刻ｔ４で読み出した信号ＳＴＳに屈曲点を持った信号が出力される。

上記のような構成によれば、１水平走査期間に露光時間の長い信号と短い信号を別々にＡＤ変換して出力し、読み出した２つのデジタル信号を加算するので、画質の低下を招くことなくダイナミックレンジを拡大できる。

［第２の実施形態］
図４は、上記図１及び図２に示したＣＭＯＳイメージセンサの光電変換特性を示している。信号ＳＴＬはＳＶｍレベルで飽和する。信号ＳＴＬが飽和すると、信号ＳＴＳが出力される。上記信号ＳＴＳのレベルが増大すると、屈曲点となり傾きが蓄積時間比ＴＳ／ＴＬ分だけ抑圧される。このため、上記図１に示したような構成のＷＤＭ回路１８で信号処理すると、信号ＳＴＳの小信号側が大きく増幅されて加算されるため、加算出力信号ＳＦはＳＶｍ以上でレベルが持ち上がる。屈曲点以降の傾きは信号ＳＴＬと同じになるが、オフセット分だけ持ち上がることになる。しかし、蓄積時間比ＴＳ／ＴＬが十分に小さい場合は、屈曲点がほぼΦＶｍと同じレベルになるため実用可能となる。

なお、図３に示した波形図において、時刻ｔ４のＲＥＡＤ電圧を１．４Ｖより小さくすることで屈曲点以上のみ読み出すように調整することで実用化できる。しかし、電源電圧の変動やサンプル間でのばらつきに対応させるためシステムや調整が複雑になる。

図５は、この発明の第２の実施形態に係る固体撮像装置について説明するためのもので、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図である。本第２の実施形態は、上記ワイドダイナミックレンジミックス（ＷＤＭ）回路１８の回路構成を変更して上記第１の実施形態を改良し、オフセットによる影響を抑制したものである。

図５において、上記図１と同一構成部には同じ符号を付してその詳細な説明は省略する。また、画素部１２、ＣＤＳ回路１３及びＡＤＣ１４の具体的な構成は図２と同様な構成になっている。

この増幅型ＣＭＯＳイメージセンサにおけるＷＤＭ回路１８は、黒レベルの６４ＬＳＢを減算処理する減算回路３２−１，３２−２、判定回路（比較Ａ、比較Ｂ）３４−１，３４−２、スイッチ３５−１，３５−２、加算回路３６、ホワイトバランス処理回路（ＷＢ）３７、圧縮回路３８及び増幅回路３９を備えて構成されている。図１に示した回路と同様に、このＷＤＭ回路１８には上記ラインメモリ２８−１に記憶した露光時間の短い信号ＳＴＳと、上記ラインメモリ２８−２に記憶した露光時間の長い信号ＳＴＬを同時に入力する。

上記減算回路３２−２から信号ＳＴＳが出力され始めると、上記判定回路３４−２によりスイッチ３５−１をオンし、加算回路３６を動作させて信号ＳＴＳと信号ＳＴＬを加算する。この加算信号を「ＳＴＳ＋ＳＴＬ」と表現する。信号ＳＴＳが出力されない時は、ＳＴＳ＋ＳＴＬ＝ＳＴＬとなる。一方、信号ＳＴＳは、増幅回路（ＧＡ）３９により蓄積時間比ＴＬ／ＴＳ倍に増幅されている（ＧＡ＝ＴＬ／ＴＳ）。

そして、判定回路３４−１で「ＳＴＳ＋ＳＴＬ＞ＧＡ＊ＳＴＳ」を判定してスイッチ３５−２を制御する。そして、露光時間の短い信号と露光時間の長い信号を加算した信号「ＳＴＳ＋ＳＴＬ」と、露光時間の短い信号ＳＴＳを露光時間の短い信号と長い信号との比ＴＬ／ＴＳで増幅した信号「ＧＡ＊ＳＴＳ」とを比較し、電圧に対応するデジタル値が大きい方の信号を選択するように切り換える。その後は、ホワイトバランス（ＷＢ）処理を行ってＲ，Ｇ，Ｂ信号のレベルを同じにし、圧縮回路３８で信号を１０ビット（ＤＯＵＴ０〜ＤＯＵＴ９）に圧縮して出力する。

図６は、上記図５に示したＣＭＯＳイメージセンサの光電変換特性を示す特性図である。図１に示した回路と同様に、信号ＳＴＬはＳＶｍレベルで飽和する。信号ＳＴＬが飽和すると信号ＳＴＳが出力される。そして、信号ＳＴＳがあるレベルに増加すると、屈曲（Knee）点となり傾きが蓄積時間比ＴＳ／ＴＬ分だけ抑圧される。

しかし、図５に示したようなＷＤＭ回路１８で処理すると、屈曲点までは、換言すれば「ＳＴＬ＋ＳＴＳ＝ＧＡ＊ＳＴＳ」までは信号ＳＴＬと信号ＳＴＳが直線で加算された信号が出力される。そして、屈曲点以上では信号ＳＴＳがＧＡ倍された信号に切り換えられて信号ＳＦとして出力される。このように、屈曲点以上でＧＡ倍された信号に切り換えることによりオフセットによる影響を抑制できる。

上述したように、本第２の実施形態によれば、電源電圧やセンサの動作温度の影響を受け難い安定したダイナミックレンジの拡大動作を実施できる。また、露光時間の異なる信号電荷を、同一のフォトダイオードに限定されず、検出部もしくは蓄積部（蓄積部を有するセンサの場合）で蓄積し、蓄積した信号電荷を別々に読み出す動作を行い、露光時間の短い信号を露光時間（蓄積時間）の比で増幅して露光時間の長い信号と合成することによりダイナミックレンジを拡大する動作において、光電変換特性の直線性を改善することで、高輝度部分の色再現性を改善できる。

［第３の実施形態］
ところで、上述した第２の実施形態において、より正確には図７に示すように、信号ＳＴＳの屈曲点付近ではフォトダイオードＰＤ部が不完全転送動作になる。このため、残像成分が発生して信号が読み出し難い状態となり緩やかにカーブする。一方、フォトダイオードＰＤ部には屈曲点より十分大きな信号電荷が存在する時は、信号電荷自身がバイアスチャージとなって残像が抑制されるため残像は発生せず直線で変化する。この緩やかにカーブを持つ屈曲点をＷＤＭ処理すると、合成信号ＳＦは屈曲点付近で直線性が損なわれる。実験では理想特性に対して最大５％の低下が発生した。

図８は、この発明の第３の実施形態に係る固体撮像装置について説明するためのもので、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図である。本第３の実施形態は、上述した第２の実施形態を更に改良し、残像成分により合成信号ＳＦの直線性が屈曲点付近で損なわれるのを抑制するものである。

すなわち、図８に示す回路は、図５に示した増幅型ＣＭＯＳイメージセンサにおけるＷＤＭ回路１８中に、信号ＳＴＳを増幅するゲイン回路（ＧＢ）４０を設けたものである。このゲイン回路４０の増幅率はＧＢパラメータ４１によって設定される。また、上記変更に伴い判定回路３４−１，３４−２の内部構成も変更した。判定回路３４−２は、信号ＧＢ＊ＳＴＳが出力され始めると加算回路３６を動作させ、信号「ＧＢ＊ＳＴＳ＋ＳＴＬ」を出力する。信号ＧＢ＊ＳＴＳが出力されない時には、「ＧＢ＊ＳＴＳ＋ＳＴＬ＝ＳＴＬ」となる。一方、信号ＧＢ＊ＳＴＳは増幅回路（ＧＡ）で蓄積時間比ＴＬ／ＴＳ倍増幅している。そして、判定回路３４−１で「ＧＢ＊ＳＴＳ＋ＳＴＬ＞ＧＢ＊（ＧＡ＊ＳＴＳ）」を判定して信号を切り換えるようにしている。

他の基本的な構成は図５と同様であるので、同一構成部に同じ符号を付してその詳細な説明は省略する。また、画素部１２、ＣＤＳ回路１３及びＡＤＣ１４の具体的な構成は図２と同様な構成になっている。

図９は、上記図８に示したＣＭＯＳイメージセンサの光電変換特性を示す特性図である。ゲイン回路（ＧＢ）４０の増幅率は、屈曲点付近の増幅率を最大１．０５倍になるように抵抗コンデンサの時定数に近い増幅パターンにＧＢパラメータ４１を設定している。このＧＢパラメータ４１は蓄積時間比ＴＬ／ＴＳに応じて変更できるようになっている。

［第４の実施形態］
図１０は、この発明の第４の実施形態に係る固体撮像装置について説明するためのもので、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図である。本第４の実施形態では、図８に示したＣＭＯＳイメージセンサに対して、ＶＲＥＡＤ制御回路４２でパルス信号ＲＥＡＤのＬＯレベルをＶＲＤＬ電圧に設定する。ＨＩレベルは、ＶＲＤｐとＶＲＤｍ電圧を切り換えられる。この動作にあわせて、ＷＤＭ回路１８中に増幅回路（ＧＣ）４３を設け、この増幅回路４３の増幅率をＧＣパラメータ４４によって設定するように構成している。

図１０において、上記図８と同一構成部には同じ符号を付してその詳細な説明は省略する。また、画素部１２、ＣＤＳ回路１３及びＡＤＣ１４の具体的な構成は図２と同様な構成になっている。

図１１は、上記図１０に示したＣＭＯＳイメージセンサの動作タイミングを示す波形図である。図３に対してパルス信号ＲＥＳＥＴとパルス信号ＲＥＡＤが異なっている。パルス信号ＲＥＳＥＴは、ほとんどの期間を２．８Ｖのオン状態にして、フォトダイオードから溢れる信号電荷をリセットしている。そして、画素からリセットレベルと信号レベルを読み出す時のみ０Ｖに設定している。一方、パルス信号ＲＥＡＤはＬＯレベルをＶＲＤＬ＝１Ｖに設定している。中間レベルは、ＶＲＤｍ＝１．４Ｖ、ＨＩレベルをＶＲＤｐ＝２．８Ｖに設定している。この動作により、フォトダイオードＰＤ部に蓄積される信号電荷はΦＶＲＤＬより大きい信号はクリップされるが、強い入力光量でフォトダイオードＰＤ部の信号電荷が増加する。この変化点をKnee２とする。この増加は入力光量に対して対数的に増加する。少ない入力光量の時には、フォトダイオードＰＤ部から読み出しトランジスタＴｄを経てＦＤへ流れ出る信号量は小さい。しかし、大きな入力光量の時には、フォトダイオードＰＤ部から読み出しトランジスタＴｄを経てＦＤへ流れ出る信号量が大きくなる。すなわち、大きな信号ほどフォトダイオードＰＤに残り難くなる。フォトダイオードＰＤ部の信号は入力光量に比例して対数的に信号電荷が増加する信号ＳＴＳｌｏｇとなる。

なお、ＶＲＤＬ＝１Ｖとしたが、ＶＲＤＬ＝０Ｖとして、読み出しトランジスタＴｄをデプレッション型とすることで、０Ｖでオン状態としても良い。

図１２は、上記図１０に示したＣＭＯＳイメージセンサの光電変換特性を示している。信号ＳＴＳは、Knee２より大きな光量の時に、信号ＳＴＳｌｏｇは対数的にＨＩレベルが圧縮される。ＷＤＭ回路１８のKnee２以上のＧＣパラメータをｌｏｇ特性の逆対数のゲイン設定とすることで、ＧＣ＊ＳＴＳはＳＴＳｌｏｇ信号領域が直線に変換される。この結果、信号ＳＦも直線に変換される。この直線化動作により、信号レベルの異なるカラー撮像のＲ，Ｇ，Ｂ信号のホワイトバランス（ＷＢ）の精度が向上する。このｌｏｇ領域では高輝度信号のためほとんどが白色信号になりやすい。そこで、Ｒ，Ｂ信号をＧ信号で置き換えることで、色つきのない白信号に置換しても良い。そうすると、Ｒ，Ｇ，Ｂ信号のｌｏｇカーブ特性の線形変換処理で信号レベルがずれていても問題にならない。

また、Knee１からKnee２までの蓄積時間比を１／８から１／１６とすることで、中輝度の光入力信号の分解能（デジタル信号のビット数）をそれほど低下させずに色再現性を確保できる。更に、高輝度の信号も得ることができる（第２の実施形態では、高輝度の信号を得ようとすると、蓄積時間比を１／１２８としていたため中輝度の分解能を高くできない）。

図１３に示すように、フォトダイオードＰＤ部の２分割読み出しによって、信号ＳＴＳは安定したKnee１とKnee２のカーブ補正ができる。フォトダイオードＰＤ部で蓄積している信号電荷は各画素の読み出しトランジスタＴｄの閾値電圧Ｖｔｈのばらつきによって、Knee１とKnee２の２つの屈曲点が光量と発生レベルで大きくばらつく（ＰＤ１，ＰＤ２，ＰＤ３）。一方、この発明の実施形態では、読み出す信号ＳＴＳのKnee１とKnee２は光量に対する発生レベルが画素毎に異なるが、Knee１もしくはKnee２の発生する出力レベルはほぼ揃っている。このため、屈曲点のレベルを補正するためのゲイン回路（ＧＢ）もしくは増幅回路（ＧＣ）は精度良く補正することができる。この屈曲点の発生レベルは電源電圧やセンサの動作温度にほとんど依存せず、Knee１は蓄積時間比ＴＬ／ＴＳに大きく依存する。この蓄積時間比が大きくなるほど発生レベルは小さくなりカーブも急になる。

一方、Knee１とKnee２の差は、読み出し電圧ＶＲＤｍとＶＲＤＬの差に依存し、ＬＯＧ特性のカーブはフォトダイオードＰＤと読み出しゲート構造に依存する。よって、これらの情報をＧＢパラメータ４１もしくはＧＣパラメータ４４に保存して対応すれば良い。

上述したように、この発明の第１乃至第４の実施形態では、カラムＡＤＣ型ＣＭＯＳセンサにおいて、１水平走査期間に露光時間の長い信号と短い信号を別々にＡＤ変換して出力し、読み出した２つの信号を露光時間の比ＴＬ／ＴＳで増幅して切り換えることで線形変換してダイナミックレンジの広いＣＭＯＳセンサを実現できる。

第２乃至第４の実施形態では、更に露光時間の短い信号はオフセットを含んだ光電変換の傾きを持っており、切り換えた時に線形変換できないのでオフセットによる問題を解決した。

このように、この発明の各実施形態によれば、電源電圧やセンサの動作温度の影響を受けにくい安定したダイナミックレンジの拡大動作を実施できる。また、露光時間の異なる信号電荷を、同一のフォトダイオードに限定されず検出部もしくは蓄積部（蓄積部を有するセンサの場合）で蓄積し、蓄積した信号電荷を別々に読み出す動作を実施し、露光時間の短い信号を露光時間（蓄積時間）の比で増幅して露光時間の長い信号と合成するダイナミックレンジを拡大動作において、光電変換特性の直線性を改善することで、高輝度部分の色再現性を改善できる。更に、屈曲点付近のカーブになる特性による色再現性劣化を改善できる。

上述したように、この発明の１つの側面によれば、画質の低下を招くことなくダイナミックレンジを拡大できる固体撮像装置が得られる。

なお、上記第１乃至第４の実施形態では、固体撮像装置として増幅型ＣＭＯＳイメージセンサを例にとって説明したが他の固体撮像装置に適用できるのは勿論である。

また、１つのセル（画素）が４つのトランジスタ（Ｔａ，Ｔｂ，Ｔｃ，Ｔｄ）とフォトダイオード（ＰＤ）から構成される構成を例にとったが、他の種々の構成に適用可能である。例えば、セルが３つのトランジスタ（Ｔｂ，Ｔｃ，Ｔｄ）とフォトダイオード（ＰＤ）から構成される構成にも適用できる。このセル構造の場合には、図１及び図２における行選択トランジスタＴａを除去し、増幅トランジスタＴｂの電流通路を電源ＶＤＤと垂直信号線ＶＬＩＮ間に接続する。他の構成は図１及び図２と同様である。そして、各セルにはパルス信号ＲＥＳＥＴｎ，ＲＥＡＤｎをそれぞれ供給することになる。

以上第１乃至第４の実施形態を用いてこの発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

この発明の第１の実施形態に係る固体撮像装置について説明するためのもので、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図。 図１に示した増幅型ＣＭＯＳイメージセンサにおける画素部、ＣＤＳ回路及びＡＤＣの具体的な構成例を示す回路図。 図１及び図２に示したＣＭＯＳイメージセンサの動作タイミングを示す波形図。 図１及び図２に示したＣＭＯＳイメージセンサの光電変換特性を示す特性図。 この発明の第２の実施形態に係る固体撮像装置について説明するためのもので、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図。 図５に示したＣＭＯＳイメージセンサの第１の光電変換特性を示す特性図。 図５に示したＣＭＯＳイメージセンサの第２の光電変換特性を示す特性図。 この発明の第３の実施形態に係る固体撮像装置について説明するためのもので、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図。 図８に示したＣＭＯＳイメージセンサの光電変換特性を示す特性図。 この発明の第４の実施形態に係る固体撮像装置について説明するためのもので、増幅型ＣＭＯＳイメージセンサの概略構成を示すブロック図。 図１０に示したＣＭＯＳイメージセンサの動作タイミングを示す波形図。 図１０に示したＣＭＯＳイメージセンサの光電変換特性を示す特性図。 この発明の第４の実施形態に係る固体撮像装置の効果について説明するための光電変換特性図。

符号の説明

１１…センサコア部、１２…画素部、１３…カラム型ノイズキャンセル（ＣＤＳ）回路、１４…カラム型アナログデジタルコンバータ（ＡＤＣ）、１５…ラッチ回路、１６…水平シフトレジスタ、１７…レンズ、１８…ワイドダイナミックレンジミックス（ＷＤＭ）回路、１９…タイミングジェネレータ（ＴＧ）、２０，２１，２７…垂直レジスタ、２２…パルスセレクタ回路（セレクタ）、２３…バイアス発生回路（バイアス１）、２４…ＶＲＥＦ発生回路、２５…シリアルインターフェース（シリアルＩ／Ｆ）、２６…コマンドデコーダ、２８−１，２８−２…ラインメモリ、２９…パルス振幅制御回路、３１…切り替えスイッチ、３２…減算回路、３３…ゲイン（ＧＡＩＮ）回路、３４，３４−１，３４−２…判定回路、３５，３５−１，３５−２…スイッチ、３６…加算回路、３７…ホワイトバランス（ＷＢ）処理回路、３８…圧縮回路、３９…増幅回路、Ｔａ…行選択トランジスタ、Ｔｂ…増幅トランジスタ、Ｔｃ…リセットトランジスタ、Ｔｄ…読み出しトランジスタ、ＰＤ…フォトダイオード、ＴＬＭ…負荷トランジスタ、ＶＶＬ…バイアス電圧。

Claims (5)

1. 光電変換手段と、入射光を前記光電変換手段で光電変換して得た信号電荷を検出部に読み出す読み出し手段と、前記検出部に蓄積された信号電荷に対応する電圧を増幅して出力する増幅手段と、前記検出部の信号電荷をリセットするリセット手段とを備えたセルが半導体基板上に行及び列の二次元的に配置された画素部と、
   前記画素部から出力されるアナログ信号をデジタル信号に変換して出力するように構成されたＡＤ変換回路と、
   前記ＡＤ変換回路から出力されたデジタル信号を記憶するように構成されたラインメモリと、
   前記画素部及び前記ＡＤ変換回路を制御し、１フレームの電荷の蓄積期間において露光時間が異なる複数のアナログ信号を前記ＡＤ変換回路でＡＤ変換させて前記ラインメモリに転送するように構成された制御回路と、
   前記ラインメモリから露光時間が異なる複数のデジタル信号が供給され、露光時間の短い信号と露光時間の長い信号を加算した第１の信号と、露光時間の短い信号を露光時間の短い信号と長い信号との比で増幅した第２の信号を比較し、大きい方の信号を選択して出力するように構成された合成回路と
   を具備することを特徴とする固体撮像装置。
2. 前記合成回路は、露光時間の短い信号と露光時間の長い信号を加算する前に、露光時間の短い信号の一部を強調するための増幅回路を備えることを特徴とする請求項１に記載の固体撮像装置。
3. 前記合成回路は、読み出した露光時間の短い信号と露光時間の長い信号を露光時間の逆対数で増幅して加算する逆対数増幅回路を更に具備することを特徴とする請求項２に記載の固体撮像装置。
4. 前記読み出し手段を開いた状態に設定する低レベルの電圧を出力し、前記画素中の検出部に信号電荷を排出させるように構成されたパルス振幅制御回路を更に具備することを特徴とする請求項１に記載の固体撮像装置。
5. 前記光電変換手段は、アノードが接地されたフォトダイオードであり、
   前記読み出し手段は、電流通路の一端が前記フォトダイオードのカソードに接続され、電流通路の他端が前記検出部に接続され、ゲートに読み出しパルスが供給される読み出しトランジスタであり、
   前記増幅手段は、ゲートが前記検出部に接続され、電流通路の一端が垂直信号線に接続された増幅トランジスタであり、
   前記リセット手段は、電流通路の一端が電源に接続され、電流通路の他端が前記検出部に接続され、ゲートにリセットパルスが供給されるリセットトランジスタである
   ことを特徴とする請求項１に記載の固体撮像装置。

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