JP4754631B2 - 不揮発性メモリを自己調整式の最大プログラムループでプログラムする方法 - Google Patents

Description

本発明は、不揮発性メモリのプログラミングに関する。

半導体メモリは、さまざまな電子装置内で、ますます多く使用されるようになっている。例えば、不揮発性半導体メモリは、携帯電話、デジタルカメラ、パーソナルデジタルアシスタント、モバイルコンピューティングデバイス、非モバイルコンピューティングデバイス、およびその他のデバイスの中で使用されている。電気的に消去可能でプログラム可能な読み出し専用メモリ（ＥＥＰＲＯＭ）およびフラッシュメモリは、特に普及している不揮発性半導体メモリである。フラッシュメモリもまたＥＥＰＲＯＭの一種であるが、全メモリアレイまたはメモリの一部の内容は、従来のフル機能を備えたＥＥＰＲＯＭとは異なり、一度に消去できる。

従来のＥＥＰＲＯＭとフラッシュメモリは共に、半導体基板中のチャネル領域の上方に位置するとともにチャネル領域から絶縁されている浮遊ゲートを利用している。この浮遊ゲートは、ソース領域とドレイン領域の間に位置している。制御ゲートが、浮遊ゲートの上方に設けられているとともに浮遊ゲートから絶縁されている。トランジスタの閾値電圧は、浮遊ゲートに保持されている電荷の量によって制御される。すなわち、ソースとドレイン間を導通させてトランジスタをオンさせるために制御ゲートに印加しなければならない電圧の最小値は、浮遊ゲート上の電荷のレベルによって制御される。

ＥＥＰＲＯＭデバイスまたはＮＡＮＤフラッシュメモリデバイスなどのフラッシュメモリデバイスをプログラムするとき、一般的には、制御ゲートにプログラム電圧を印加して、ビット線を接地する。すると、例えば、記憶素子のようなセルまたはメモリ素子のチャネルから浮遊ゲートに電子が注入される。電子が浮遊ゲート中に蓄積されると、浮遊ゲートは負に帯電して、メモリセルの閾値電圧が引き上げられ、これによって、メモリセルはプログラムされた状態になる。プログラミングに関するさらなる情報は、双方ともそれらの全体を参照してここに組み込む「Ｓｏｕｒｃｅ Ｓｉｄｅ Ｓｅｌｆ Ｂｏｏｓｔｉｎｇ Ｔｅｃｈｎｉｑｕｅ Ｆｏｒ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ」という名称の米国特許第６，８５９，３９７号および２００３年７月２９日に出願された「Ｄｅｔｅｃｔｉｎｇ Ｏｖｅｒ Ｐｒｏｇｒａｍｍｅｄ Ｍｅｍｏｒｙ」という名称の米国特許出願公開第２００５／００２４９３９号に見受けられる。

ＥＥＰＲＯＭデバイスおよびフラッシュメモリデバイスのなかには、２つの範囲の電荷を記憶させるために使う浮遊ゲートを有しているものがある。したがって、メモリ素子は、２つの状態（消去された状態とプログラムされた状態）のどちらかとしてプログラム／消去することが可能である。このようなフラッシュメモリは、バイナリフラッシュメモリデバイスと呼ばれることもある。その理由は、各メモリ素子が１ビットのデータを記憶するからである。

マルチステート（マルチレベルとも呼ばれる）フラッシュメモリデバイスは、複数の異なる許容／有効プログラム閾値電圧範囲を特定することによって実現される。これらの異なる閾値電圧範囲はそのそれぞれが、メモリデバイスの中に符号化されたデータビットの集合の所定の値に対応している。例えば、素子が４つの異なる閾電圧範囲に対応する４つの異なる電荷帯のうちの１つの状態にあるときに、各メモリ素子が２ビットのデータを記憶できる。

一般的に、プログラムが動作している間に制御ゲートに印加されるプログラム電圧は、一連のパルスとして印加される。一実施形態では、これらパルスの大きさは、連続するパルスごとに所定のステップサイズだけ（たとえば、０．２〜０．４Ｖ）だけ増加する。図１に、フラッシュメモリ素子の制御ゲート（または、場合によってはステアリングゲート）に印加することが可能なプログラム電圧信号Ｖｐｇｍを示す。このプログラム電圧信号Ｖｐｇｍは、時間とともに大きさが増加する一連のパルスを含んでいる。プログラムパルス間の期間に、検証動作が実行される。すなわち、並列にプログラムされている素子グループ中の各素子のプログラミングレベルを、連続するプログラミングパルス間で読み取って、このレベルによって、素子がプログラムすべき検証レベル以上であるか否かを判定する。マルチステートフラッシュメモリ素子を含むアレイの場合、これらメモリ素子は、各々の状態に対する検証ステップを実行して、素子が自身のデータに関連する検証レベルに到達したかどうかを判定可能とする。たとえば、データを４つの状態で記憶することが可能なマルチステートメモリ素子は、３つの比較ポイントに対して検証動作を実行する必要がある。

所定数のパルス（通常は固定値である）の印加後に素子が所望のプログラムレベルに到達しない場合に、エラー状態が宣言される。初期値、電圧ステップサイズ（適用可能な場合のみ）、最大パルス数を含むプログラム電圧Ｖｐｇｍ（エラー状態を宣言するに先立って印加する電圧）の大きさを選択するには、さまざまな要因に基づく検討が必要となる。特に、初期値やステップサイズが大きすぎる場合、一部のメモリ素子がオーバープログラムとなり、その結果、閾値電圧が不正確なものとなる。一方、初期値やステップサイズが小さすぎると、その結果としてプログラム時間が長くなる。一般的には、不揮発性メモリのユーザは、メモリが迅速にプログラムされることを希望する。さらに、メモリ素子が異なれば、所望の状態にプログラムするために必要なパルスの数も異なる。低速なメモリ素子であれば必要なパルスも多くなり、高速なメモリ素子であれば必要なパルスは少なくなる。容認可能なダイスソート歩留まりが得られるように十分なマージンやクッションを持たせるためには、一般に、比較的多くのＶｐｇｍパルスを印加することが許容される。たとえば、９０ｎｍのデバイスでは、マルチステートメモリ素子のデバイス中のほとんどの上位ページは、１８パルス以下でプログラムすることが可能であるが、パルスの最大許容数は例えば２４に設定されており、６パルスをマージンとしている。しかしながら、メモリ素子のうちの正常な１ページが、数個の低速な素子を有していたり、または１つの不良の列を有していたりする場合、パルス数が最大値に達するまでページ全体でプログラミングが継続される。

その結果、低速の素子または不良の列と同じワードライン上の素子の動作が阻害されかねない。さらに、このシナリオは、あまり使用されていないフレッシュなデバイスよりも、多くのプログラミングサイクルが実行された繰り返し使用後のデバイスにとってはさらに厳しいものとなる。これは、繰り返し使用されたデバイスは、電荷の捕獲によって、フレッシュなデバイスより高速になっているためである。特に、不揮発性メモリデバイスでは、多くのプログラミングサイクルが実行されるに連れて、浮遊ゲートとチャネル領域間の絶縁体または誘電体中に電荷が捕獲されるようになる。このような電荷の捕獲によって閾値電圧のレベルが上がり、これによって、メモリ素子はより迅速にプログラムされるようになる。これによって、素子中の電荷を消去することがより困難となる。プログラム信号の値を高く設定しすぎると、フレッシュなデバイスがオーバープログラミングされないが、そのデバイスが繰り返し使用されるに連れて、オーバープログラミングを経験するようになる。したがって、新しいデバイスでは、デバイスが古くなってもオーバープログラミングを避けられるように、プログラム電圧が十分に低く設定される。プログラム電圧の値をこのように低く設定すると、フレッシュなデバイスがデータをプログラムする速度が低下する。

このため、繰り返し使用されたデバイス中の正常な素子に対して、非常に多くのプログラムパルスが印加されることになる。繰り返し使用されたデバイスはフレッシュなデバイスより不良の列を多く有しているため、この問題は深刻なものとなる。すでに述べたように、エラー状態の宣言前に印加されるＶｐｇｍパルスの数を減少させることは可能ではあるが、そうすると歩留まりが低下する。たとえば、プログラムパルスの最大数を２４から２２に減少させると、ダイスソート歩留まりは約５％低下する。この値は一般的には容認不可能と考えられている。

本発明は、エラー素子（すなわち、最大許容パルス数以内で所望の電圧レベルに達しない素子）の発生率を増加させることなく、不揮発性メモリ中の素子に印加されるプログラム電圧パルスの数を調節する方法を提供することによって、上記の問題や他の問題を解決する。これを達成するために、許容電圧パルスの数を繰り返し使用されたメモリデバイスとフレッシュなメモリデバイスとで変更して、許容電圧パルスの数を調整する。

一実施形態では、不揮発性記憶装置をプログラムする方法は、連続する電圧パルスを用いて少なくとも第１の不揮発性記憶素子を第１検証レベルに到達するようにプログラムするステップと、前記少なくとも第１の不揮発性記憶素子がいつ第１の検証レベルに到達したかを検出するステップを有している。本方法は、その検出に応答して、少なくとも第２の不揮発性記憶素子を第２検証レベルに到達するようにプログラムするときの追加電圧パルスの最大許容数を決定するステップをさらに有している。第１と第２の検証レベルは同じであっても互いに異なっていてもよいし、中間検証レベルであっても最終検証レベルであってもよい。

他の実施形態においては、不揮発性記憶装置をプログラムする方法は、不揮発性記憶素子の第１の部分集合が第１の検証レベルに到達するまで不揮発性記憶素子の集合に対して１つ以上の初期プログラムサイクルを実行するステップと、不揮発性記憶素子の第１の部分集合が第１の検証レベルに到達すると、それに続いて不揮発性記憶素子の集合に対して１つ以上の追加プログラムサイクルを実行するステップを有している。ここで、前記１つ以上の追加プログラムサイクルの数は、追加プログラムサイクルの所定の最大数を超えることはない。

他の実施形態では、不揮発性記憶装置をプログラムする方法は、不揮発性記憶素子の集合中の少なくとも第１の不揮発性記憶素子が、電圧パルスが印加された後にいつ第１の検証レベルに到達したかを検出するステップと、前記検出に応答して、最大許容数の電圧パルスを少なくとも第２の不揮発性記憶素子に印加することによって、少なくとも第２の不揮発性記憶素子を第２の検証レベルに到達させるステップを有している。

本発明の実施に適した不揮発性メモリシステムの一例では、ＮＡＮＤフラッシュメモリ構造を使用する。ＮＡＮＤフラッシュメモリ構造では、２つの選択ゲートの間に複数のトランジスタが直列に配置されている。直列のトランジスタと選択ゲートは、ＮＡＮＤストリングと呼ばれる。図２は、１つのＮＡＮＤストリングを示す上面図である。図３は、その等価回路である。図２および図３に示すＮＡＮＤストリングは、直列の４つのトランジスタ１００、１０２、１０４、１０６を備え、第１の選択ゲート１２０と第２の選択ゲート１２２との間に挟まれている。選択ゲート１２０は、ＮＡＮＤストリングをビット線コンタクト１２６に接続する。選択ゲート１２２は、ＮＡＮＤストリングをソース線コンタクト１２８に接続する。選択ゲート１２０は、制御ゲート１２０ＣＧに適切な電圧を印加することによって制御される。選択ゲート１２２は、制御ゲート１２２ＣＧに適切な電圧を印加することによって制御される。トランジスタ１００、１０２、１０４、１０６のそれぞれは、制御ゲートと浮遊ゲートを有する。トランジスタ１００は、制御ゲート１００ＣＧと浮遊ゲート１００ＦＧを有する。トランジスタ１０２は、制御ゲート１０２ＣＧと浮遊ゲート１０２ＦＧを有する。トランジスタ１０４は、制御ゲート１０４ＣＧと浮遊ゲート１０４ＦＧを有する。トランジスタ１０６は、制御ゲート１０６ＣＧと浮遊ゲート１０６ＦＧを有する。制御ゲート１００ＣＧ、１０２ＣＧ、１０４ＣＧ、１０６ＣＧ、は、ワード線ＷＬ３、ＷＬ２、ＷＬ１、ＷＬ０にそれぞれ接続されている。１つの実施形態では、セルランジスタ１００、１０２、１０４、１０６のそれぞれがメモリセルあるいはメモリ素子となる。他の実施形態では、メモリ素子が複数のトランジスタを含んでいてもよく、図２および図３に示した構成と異なっていてもよい。選択ゲート１２０は、選択線ＳＧＤに接続され、選択ゲート１２２は、選択線ＳＧＳに接続される。

図４は、上記のＮＡＮＤストリングの断面図を示す。ＮＡＮＤストリングのトランジスタはｐ−ウェル領域１４０内に形成されている。各トランジスタは、制御ゲート（１００ＣＧ、１０２ＣＧ、１０４ＣＧ、および１０６ＣＧ）と浮遊ゲート（１００ＦＧ、１０２ＦＧ、１０４ＦＧ、および１０６ＦＧ）からなるスタックゲート構造を備えている。浮遊ゲートは、酸化膜または他の誘電体膜上のｐ−ウェルの表面上に形成されている。制御ゲートは、浮遊ゲート上に位置しており、制御ゲートと浮遊ゲートは、ポリシリコン間誘電体層によって分離されている。メモリ素子（１００、１０２、１０４、１０６）の制御ゲートは、ワード線を形成している。Ｎ＋拡散層１３０、１３２、１３４、１３６、１３８は隣接する素子間で共有されており、これにより素子は相互に直列に接続されてＮＡＮＤストリングを形成している。これらのＮ＋拡散層は、各素子のソースおよびドレインを形成している。例えば、Ｎ＋拡散層１３０は、トランジスタ１２２のドレイン、および、トランジスタ１０６のソースとして働く。Ｎ＋拡散層１３２は、トランジスタ１０６のドレイン、および、トランジスタ１０４のソースとして働く。Ｎ＋拡散層１３４は、トランジスタ１０４のドレイン、および、トランジスタ１０２のソースとして働く。Ｎ＋拡散層１３６は、トランジスタ１０２のドレイン、および、トランジスタ１００のソースとして働く。Ｎ＋拡散層１３８は、トランジスタ１００のドレイン、および、トランジスタ１２０のソースとして働く。Ｎ＋拡散層１２６は、ＮＡＮＤストリングのビット線につながっており、Ｎ＋拡散層１２８は、複数のＮＡＮＤストリングの共通ソース線につながっている。

図２〜図４では、ＮＡＮＤストリング内に４つのメモリ素子を示しているが、４つのトランジスタを使用する構成は、一例であることに留意されたい。ここに記載される技術によって使用されるＮＡＮＤストリングは、４つ未満のメモリ素子を有していてもよく、又は、４つを超えるメモリ素子を有していてもよい。例えば、一部のＮＡＮＤストリングは、８、１６、３２、６４あるいはそれ以上の数のメモリ素子等を含むことができる。本明細書における説明は、ＮＡＮＤストリング内のメモリ素子がいかなる数でも有効である。

各メモリ素子は、アナログ又はデジタル形式で表されたデータを記憶することが可能である。１ビットのデジタルデータを記憶する場合、メモリ素子の可能な閾値電圧の範囲は、論理データ「１」および「０」が割り当てられる２つの範囲に分割される。ＮＡＮＤ型フラッシュメモリの一例では、メモリ素子の消去された後の閾値電圧は負となり、論理「１」と定義される。プログラム後の閾値電圧は正となり、論理「０」と定義される。閾値電圧が負の状態で制御ゲートに０Ｖを印加することによって読み出しが試みられた場合、メモリ素子はオンになり、論理１が記憶されていることを示す。閾値電圧が正の状態で制御ゲートに０Ｖを印加することによって読み出しが試みられた場合、メモリ素子はオンにならず、これは論理「０」が記憶されていることを示す。

また、メモリ素子は、複数の状態を記憶することも可能であり、それにより例えば複数ビットのデジタルデータを記憶することも可能である。複数の状態のデータを記憶する場合、可能な閾値電圧の範囲は、記憶する状態の数に分割される。例えば、４つの状態の情報が使用される場合、４つの閾値電圧範囲が存在し、それぞれにデータ値「１１」、「１０」、「０１」、「００」が割り当てられる。ＮＡＮＤ型メモリの一例では、消去動作の後の閾値電圧は負となり、「１１」と定義される。正の閾値電圧は、「１０」、「０１」、「００」の状態のために使用される。一部の実施例では（上に例示したようなもの）、これらのデータ値（たとえば論理状態）を、グレイコード割り当て方法を用いて閾値範囲に割り当て、これで、浮遊ゲートの閾値電圧が間違ってその隣接する物理状態にずれても、１つの論理ビットのみしか影響されないようにしている。メモリ素子にプログラムされたデータとこの素子の閾値電圧範囲との間の具体的な関係は、メモリ素子に対して採用されるデータ符号化スキームによって異なる。たとえば、その双方の全体を参照してここに組み込む、２００３年６月１３日に出願された「Ｔｒａｃｋｉｎｇ Ｃｅｌｌｓ Ｆｏｒ Ａ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍ」という名称の米国特許第６，２２２，７６２号および米国特許出願第１０／４６１，２４４号と、２００４年１２月１６日に公開された米国公開特許出願第２００４／０２５５０９０号には、マルチステート式フラッシュメモリ素子のさまざまなデータ符号化スキームが記載されている。

ＮＡＮＤ型フラッシュメモリおよびそれらの動作に関連する例は、次の米国特許／特許出願で提供されており、それぞれの全体が参照により本明細書に援用される。米国特許第５，３８６，４２２号明細書、第５，５７０，３１５号明細書、米国特許第５，７７４，３９７号明細書、米国特許第６，０４６，９３５号明細書、米国特許第６，４５６，５２８号明細書、および米国出願第６，５２２，５８０号明細書である。ＮＡＮＤ型フラッシュメモリに加え、その他のタイプの不揮発性フラッシュメモリも本発明とともに使用されてもよい。

フラッシュＥＥＰＲＯＭシステムで役に立つ別のタイプのメモリ素子は、導電性の浮遊ゲートの代わりに非導電性の誘電性材料を利用して、電荷を不揮発式に蓄積している。このような素子が、１９８７年３月に発行されたＩＥＥＥのエレクトロン・デバイス・レターの第ＥＤＬ−８巻の第３号の、チャンらによる「Ａ Ｔｒｕｅ Ｓｉｎｇｌｅ−Ｔｒａｎｓｉｓｔｏｒ Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ ＥＥＰＲＯＭ Ｄｅｖｉｃｅ」という記事の９３〜９５ページに記載されている。シリコン酸化物、シリコン窒化物、シリコン酸化物（“ＯＮＯ”）で形成された三層誘電体を、メモリ素子のチャネル上で、導電性の制御ゲートと半導体基板の表面とで挟んでいる。この素子は、素子のチャネルから窒素中に電子を注入し、この窒素中でこれらの電子が限られた領域中に捕獲されて蓄積されることによってプログラムされる。すると、この蓄積された電荷のため、この素子のチャネルのある部分の閾値電圧が変化するが、この変化は検出可能である。この素子は、ホットホールを窒素中に注入することによって消去される。また、１９９１年４月に発行されたソリッドステート回路に関するＩＥＥＥジャーナルの第２６巻の第４号のノザキらによる「Ａ １−Ｍｂ ＥＥＰＲＯＭ ｗｉｔｈ ＭＯＮＯＳ Ｍｅｍｏｒｙ Ｃｅｌｌ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｉｓｋ Ａｐｐｌｉｃａｔｉｏｎ」の４９７〜５０１ページを読めば、ドーピングされた多結晶シリコンゲートがメモリ素子チャネルのある部分上を伸張して、互いに分離された選択トランジスタを形成している分離ゲート構造の類似の素子が記述されている。前述の２つの記事の全体を参照してここに組み込む。参照して個々に組み込む、１９９８年のＩＥＥＥプレスのウイリアム・Ｄ・ブラウン（Ｗｉｌｌｉａｍ Ｄ． Ｂｒｏｗｎ）とジョー・Ｅ・ブルーワ（Ｊｏｅ Ｅ． Ｂｒｅｗｅｒ）によって編集された「Ｎｏｎｖｏｌａｔｉｌｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ」の１．２章に言及されているプログラミング技法もまた、誘電性電荷捕獲デバイスに応用可能であるとこの章に記述されている。このパラグラフに記述されているメモリ素子もまた、本発明で用いることが可能である。したがって、本書に記載する技術もまた、互いに異なったメモリ素子の誘電体領域間でのカップリングに当てはまる。

各々の素子に２ビットを記憶する別の方式が、２０００年１１月に発行されたＩＥＥＥのエレクトロン・デバイス・レターの第２１巻の第１１号のエイタン（Ｅｉｔａｎ）らによる「ＮＲＯＭ：Ａ Ｎｏｖｅｌ Ｌｏｃａｌｉｚｅｄ Ｔｒａｐｐｉｎｇ， ２−Ｂｉｔ Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｃｅｌｌ」の５４３〜５４５ページに記載されている。ＯＮＯ誘電体層が、ソース拡散層とドレイン拡散層間のチャネル上を伸張している。一方のデータビットに対する電荷がドレインに隣り合った誘電体層中で局所化され、他方のデータビット用の電荷がソースに隣り合った誘電体層中で局所化される。マルチステートデータ記憶装置は、誘電体内部の空間的に分離された電荷蓄積領域のバイナリ状態を別々に読み取ることによって記憶される。このパラグラフに記述するメモリ素子もまた、本発明で用いることが可能である。

図５は、本発明を実施するために使用できるフラッシュメモリシステムの一実施形態のブロック図である。このシステムでは、メモリ素子アレイ２０２は、列制御回路２０４と、行制御回路２０６と、Ｃ−ソース制御回路２１０と、ｐ−ウェル制御回路２０８によって制御される。列制御回路２０４は、メモリ素子内に記憶されたデータを読み出すために、プログラム動作中のメモリ素子の状態を判定するために、および、ビット線の電位レベルを制御してプログラミングを促進又はプログラミングを抑止するために、メモリ素子アレイ２０２のビット線に接続されている。行制御回路２０６は、ワード線のうちのいずれかを選択するために、読み出し電圧を印加するために、プログラム電圧を印加するために、および、消去電圧を印加するために、ワード線に接続されている。例えば、ＥＰＲＯＭおよびフラッシュメモリ回路で使用するプログラム電圧レベルは、メモリ回路で一般に使用される電圧より高い。これらは回路に供給される電圧より高いことが多い。これらの高い電圧は、行制御回路２０６（あるいは別の場所）内の電荷ポンプによって生成される。行制御回路２０６は、一例において、本質的に容量性ワード線に電荷を投入し、電圧を高くする。電荷ポンプは入力を電圧Ｖｉｎで受け取り、入力された電圧を電圧増幅の過程において徐々に上昇させ、より高い電圧Ｖｏｕｔを出力する。出力された電圧は負荷、例えばＥＰＲＯＭメモリ回路ワード線に供給する。いくつかの実施例においては、負荷から電荷ポンプへフィードバック信号が送られる。従来技術のポンプは、負荷が所定の電圧に達したことを示す信号に応答して停止する。また、負荷が所定の電圧に達すると、過電荷を防ぐために分路が使用される。しかし、これはより多くの電力を消費し、低電圧印加の際には望ましくない。電荷ポンプに関する詳細な情報は、その全体が参照として本発明に組み込まれる米国特許第６，７３４，７１８号に記載されている。

Ｃ−ソース制御回路２１０は、メモリ素子に接続された共通ソース線（図６に「Ｃ−ソース」として示す）を制御する。Ｐ−ウェル制御回路２０８は、ｐ−ウェル電圧を制御する。

メモリ素子内に記憶されたデータは、列制御回路２０４によって読み出され、データ入力／出力バッファ２１２を経由して、外部入力／出力線に出力される。メモリ素子内に記憶されるプログラムデータは、外部入力／出力線を経由してデータ入力／出力バッファ２１２に入力され、列制御回路２０４に転送される。外部入力／出力線は、コントローラ２１８に接続される。

フラッシュメモリデバイスを制御するためのコマンドデータは、コントローラ２１８に入力される。コマンドデータは、どのような動作が要求されているのかをフラッシュメモリに通知する。入力コマンドは、列制御回路２０４と、行制御回路２０６と、Ｃ−ソース制御回路２１０と、ｐ−ウェル制御回路２０８と、データ入力／出力バッファ２１２とを制御する状態マシン２１６に転送される。状態マシン２１６は、さらに、レディ（ＲＥＡＤＹ）／ビジー（ＢＵＳＹ）や、パス（ＰＡＳＳ）／フェイル（ＦＡＩＬ）などの、フラッシュメモリのステータスデータを出力してもよい。いくつかの実施例において、状態マシン２１６は、後述するフローチャートに描かれる工程を含むプログラミングプロセスの管理を担う。

コントローラ２１８は、パーソナルコンピュータ、デジタルカメラ、パーソナルデジタルアシスタントなどのホストシステムに接続されているか、あるいは、接続可能である。コントローラ２１８は、ホストからコマンドをおよびデータを受信するために、および、ホストにデータおよびステータス情報を提供するために、ホストと通信を行う。コントローラ２１８は、ホストからのコマンドを、状態マシン２１６と通信するコマンド回路２１４が解読して実行可能なコマンド信号に変換する。通常、コントローラ２１８は、メモリアレイに書き込まれるか、あるいは、メモリアレイから読み出されるユーザデータのためのバッファメモリを有している。いくつかの実施例においては、プログラミングプロセスはこのコントローラによって管理できる。

一例のメモリシステムは、コントローラ２１８を含む１つの集積回路と、１つ以上の集積回路チップ（それぞれがメモリアレイと、関連する制御、入力／出力、および状態マシン回路とを含む）を備えている。メモリアレイとシステムのコントローラ回路は、１つ以上の集積回路チップ上に一緒に統合される傾向にある。メモリシステムは、ホストシステムの一部として組み込まれていてもよく、又は、ホストシステムに着脱可能に挿入されるメモリカード（又はその他のパッケージ）内に含まれていてもよい。そのような着脱可能なカードは、メモリシステム全体（例えば、コントローラを含む）を含んでいてもよく、又は、メモリアレイおよび関連する周辺回路のみを含んでいてもよい（コントローラはホスト内に組み込まれる）。このように、コントローラ（または制御機能）は、ホスト内に組み込まれることも、又は着脱可能なメモリシステム内に含まれることも可能である。

いくつか実施形態では、図５のコンポーネントのいくつかは、組み合わせることが可能である。さまざまな設計で、図５のコンポーネントのうちで、メモリ素子アレイ２０２以外の１つ以上のコンポーネントが、制御回路と考えることが可能である。たとえば、１つ以上の制御回路は、コマンド回路、状態マシン、行制御回路、列制御回路、ウェル制御回路、ソース制御回路およびデータ入／出力回路のうちのどれか１つまたはこれらを組み合わせたものを含んでいる。

図６を参照して、メモリ素子アレイ２０２の構造の例を説明する。一例として、１,０２４個のブロックに区分けされているＮＡＮＤ型フラッシュＥＥＰＲＯＭを説明する。消去動作においては、各ブロックに記憶されたデータは同時に消去される。１つの形態では、ブロックは、同時に消去される素子の最小単位である。本実施形態において、各ブロックには８，５１２列あり、偶数および奇数列に分割される。ビット線も偶数のビット線（ＢＬｅ）と奇数のビット線（ＢＬｏ）に分割される。図６は、直列に接続され、ＮＡＮＤストリングを形成する４つのメモリ素子を示す。４つの素子は各ＮＡＮＤストリングに含まれるように図示されているが、使用する素子の数は４つ以上でも４つ以下でもよい。ＮＡＮＤストリングの一方の端子は、選択トランジスタＳＧＤを介して対応するビット線に接続され、他方の端子は、第二の選択トランジスタＳＧＳを介してＣ−ソース線に接続されている。

読み出しおよびプログラミング動作の一実施形態の間は、４，２５６のメモリ素子が同時に選択される。選択されるメモリ素子は、同じワード線と、同じ種類のビット線（例えば、偶数ビット線又は奇数ビット線）とを有する。したがって、論理ページを形成する５３２バイトのデータを、同時に読み出し又はプログラムすることが可能である。したがって、１つのブロックは、少なくとも８つの論理ページを記憶することが可能である（４本のワード線、それぞれが奇数および偶数ページを有する）。マルチステートメモリ素子の場合、各メモリ素子が２ビットのデータを記憶し、これら２ビットがそれぞれ異なったページに記憶される場合、１つのブロックは１６の論理ページを記憶する。他のサイズのブロックおよびページも、本発明とともに使用されてもよい。さらに、図５および図６に示す構造以外の構造を、本発明を実施するために使用することもできる。例えば、１つの形態においては、ビット線は、全てのビット線がプログラムされかつ同時に（あるいは非同時に）読み取られるように奇数と偶数の線に分割されない。

メモリ素子の消去は、ｐ−ウェルを消去電圧（例えば、２０ボルト）まで引き上げるとともに、選択されたブロックのワード線を接地することによって行われる。ソースおよびビット線はフローティングとする。消去は、メモリアレイ全体、独立したブロック、又はメモリデバイスの一部である別の単位の素子に対して実行することができる。１つの実施形態においては、浮遊ゲートから電子がｐ−ウェル領域に移動し、閾値電圧は負になる。

読み出しおよび検証動作では、トランジスタをパスゲートとして動作させるために、選択ゲート（ＳＧＤおよびＳＧＳ）と、選択されないワード線（例えば、ＷＬ１が選択されるワード線の場合には、ＷＬ０、ＷＬ２、およびＷＬ３）が、読み出しパス電圧（例えば、４．５ボルト）まで引き上げられる。選択されたワード線ＷＬ１は、各読み出しおよび検証動作について指定されたレベルの電圧に接続され、関連するメモリ素子の閾値電圧が指定されたレベルの電圧より上なのか下なのかが判定される。例えば、２レベル型のメモリ素子の読み出し動作では、選択されたワード線ＷＬ１を接地してもよく、それによって閾値電圧が０Ｖよりも高いのか否かが検出される。２レベル型のメモリ素子の検証動作では、選択されたワード線ＷＬ１を例えば０．８Ｖに接続し、それによって閾値電圧が少なくとも０．８Ｖに到達しているのか否かが検証される。ソースおよびｐ−ウェルは０ボルトである。選択されたビット線は、偶数のビット線（ＢＬｅ）と考えられるが、例えば０．７Ｖのレベルにプリチャージされる。閾値電圧が、ワード線上の読み出し又は検証レベルよりも高い場合には、該当する素子に関連するビット線（ＢＬｅ）の電位レベルは、非導電性のメモリ素子であるために、ハイレベルに維持される。他方、閾値電圧が、読み出し又は検証レベルよりも低い場合には、関連するビット線（ＢＬｅ）の電位レベルは、導電性のメモリ素子がビット線を放電するため、例えば０．５Ｖ未満のローレベルに低下する。これによって、メモリ素子の状態が、ビット線に接続された電圧比較器センス増幅器により検出される。

上記の消去、読み出し、および検証動作は、当業界で知られた技術に従って実行される。したがって、説明した詳細の多くについては、当業者によって変更されることが可能である。当業界で知られた他の消去、読み出しおよび検証技術を使用することもできる。

上述したように、各々のブロックを多くのページに分割することが可能である。一実施形態では、１ページがプログラミングの単位である。いくつかの実施例では、個々のページをセグメントに分割されてもよい。セグメントは、基本的なプログラミング動作として一度に書き込まれる最小数の素子を有している。一般的に、１ページ以上のデータが１行のメモリ素子に記憶される。１ページに１つ以上のセクターを記憶することが可能である。セクターには、ユーザデータとオーバヘッドデータが含まれる。オーバヘッドデータは、セクターのうちのユーザデータから計算されたエラー訂正符号（ＥＣＣ）を含んでいる。コントローラの一部が、データがアレイ中にプログラムされている間にＥＣＣを計算し、また、データがアレイから読み出されている間にこのＥＣＣを用いてチェックする。代替例では、ＥＣＣおよび／または他のオーバヘッドデータを、自身が属するユーザデータとは異なったページ、さらには異なったブロックに記憶する。他の形態では、メモリデバイスの他の部分（たとえば状態マシン）がＥＣＣを計算可能である。

ユーザデータを含むセクターは、一般に、磁気ディスクドライブ中のセクターのサイズに対応して５１２バイトである。オーバヘッドデータは、一般的には追加の１６〜２０バイトである。多くのページがブロックを形成しているが、その数値は、たとえば、８ページから３２ページ、６４ページ、さらにこれ以上の数値の間のいずれかの数値である。

図７に、それぞれのメモリ素子が２ビットのデータを記憶している場合のメモリ素子アレイの閾値電圧分布を示す。Ｅは、消去されたメモリ素子に対する第１の閾値電圧分布を示している。Ａ、Ｂ、Ｃは、プログラムされたメモリ素子に対する３つの閾値電圧分布を示している。１つの設計では、分布Ｅ中の閾値電圧は負であり、分布Ａ、Ｂ、Ｃ中の閾値電圧は正である。

図７の異なる閾値電圧範囲はそのそれぞれが、データビットの集合の所定の値に対応している。メモリ素子にプログラムされたデータとこの素子の閾値電圧レベルとの間の具体的な関係は、素子に対して採用されるデータ符号化スキームによって異なる。１つの例では、“１１”を閾値電圧範囲Ｅ（状態Ｅ）に割り当て、“１０”を閾値電圧範囲Ａ（状態Ａ）に割り当て、“００”を閾値電圧範囲Ｂ（状態Ｂ）に割り当て、“０１”を閾値電圧範囲Ｃ（状態Ｃ）に割り当てている。しかしながら、他のスキームを用いている実施形態もある。

図７はまた、メモリ素子からデータを読み出すための３つの基準電圧Ｖｒａ、Ｖｒｂ、Ｖｒｃを示している。任意のメモリ素子の閾値電圧がＶｒａ、ＶｒｂおよびＶｒｃより大きいか小さいかをテストすることによって、システムはメモリ素子がどの状態にあるかを判定することが可能である。図７はまた、３つの検証基準電圧Ｖｖａ、Ｖｖｂ、Ｖｖｃを示している。メモリ素子を状態Ａ、Ｂ、Ｃにプログラムする際には、本システムは、これらのメモリ素子の閾値電圧がＶｖａ、Ｖｖｂ、Ｖｖｃ以上であるかどうかテストする。

一実施形態では、フルシーケンスプログラミングとして知られているが、メモリ素子を、消去状態Ｅからプログラム済み状態Ａ、Ｂ、Ｃ（曲線矢印で示されている）のうちのどれにでも直接的にプログラムすることが可能である。たとえば、プログラムされるメモリ素子の母集団を最初に消去し、これで、この母集団中のすべてのメモリ素子が消去状態Ｅとなるようにする。一部のメモリ素子が状態Ｅから状態Ａにプログラムされている間に、他のメモリ素子を状態Ｅから状態Ｂにプログラムしたり、および／または、状態Ｅから状態Ｃにプログラムしたりする。

図８に、互いに異なった２つのページ、すなわち、下位ページと上位ページ分のデータを記憶するマルチステートメモリ素子をプログラムする２パス式技法の例を示す。４つの状態、すなわち、状態Ｅ（１１）、状態Ａ（１０）、状態Ｂ（００）および状態Ｃ（０１）が示されている。状態Ｅの場合、両ページとも“１”を記憶している。状態Ａの場合、下位ページは“０”を記憶し、上位ページは“１”を記憶している。状態Ｂの場合、両ページとも“０”を記憶している。状態Ｃの場合、下位ページは“１”を記憶し、上位ページは“０”を記憶している。ここで、特定のビットパターンがそれぞれの状態に割り当てられているが、別のビットパターンを割り当ててもよい。第１のプログラミングパスでは、素子の閾値電圧レベルが、下位の論理ページにプログラムされるビットにしたがって設定される。このビットが論理“１”であれば、この閾値電圧は変更されないが、これは、前に消去されている結果として適切な状態にあるからである。しかしながら、このプログラムされるビットが論理“０”であれば、この素子の閾値電圧は、矢印２３０で示すように状態Ａにまで引き上げられる。これで、第１のプログラミングパスが完結する。

第２のプログラミングパスでは、素子の閾値電圧レベルが、上位の論理ページにプログラムされるビットにしたがって設定される。この上位論理ページビットが論理“１”を記憶するのであれば、なんらプログラミングされない。これは、素子が、下位ページビットのプログラミングに基づいて決まる状態ＥまたはＡの内の一方の状態にあるからである（状態ＥとＡの双方が“１”という上位ページビットを有している）。上位ページビットが論理“０”となるのであれば、閾値電圧はシフトする。第１のパスの結果、素子が消去状態Ｅのままであれば、第２のフェーズで、素子は、閾値電圧が矢印２３４で示すように状態Ｃ内に移るようにプログラムされる。素子が、第１のプログラミングパスの結果として状態Ａにプログラムされている場合、メモリ素子は、矢印２３２で示すように閾値電圧が状態Ｂ内に移るように、第２のパスでさらにプログラムされる。第２のパスの結果、下位ページのデータを変更することなく、上位ページの論理“０”を記憶するように指定された状態に素子をプログラムすることになる。

一実施形態では、ページ全体を満たすのに十分なデータが書き込まれた場合に、フルシーケンス書き込みを実行するようにシステムをセットアップすることが可能である。ページ全体を満たすのに十分なデータが書き込まれない場合、プログラミングプロセスは、受信したデータによる下位ページのプログラミングをプログラムすることが可能である。さらにその後にデータが受信されると、本システムは、上位ページをプログラムする。別の実施形態では、このシステムは、下位ページをプログラムするモードで書き込みを始め、次に、ワード線のメモリ素子の全部（またはほとんど）を満たすに十分なデータがその後に受信されればフルシーケンスプログラミングモードに変換することが可能である。このような実施形態のより詳細が、その全体を参照してここに組み込む、発明者サージー・アナトリビッチ・ゴロベッツ（Ｓｅｒｇｙ Ａｎａｔｏｌｉｅｖｉｃｈ Ｇｏｒｏｂｅｔｓ）とヤン・リー（Ｙａｎ Ｌｉ）による、２００４年１２月１４日に出願された「Ｐｉｐｅｌｉｎｅｄ Ｐｒｏｇｒａｍｍｉｎｇ ｏｆ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｉｅｓ Ｕｓｉｎｇ Ｅａｒｌｙ Ｄａｔａ」という名称の米国特許出願第１１／０１３，１２５号に開示されている。

図９Ａ〜９Ｃに、浮遊ゲート間のカップリングを軽減する不揮発性メモリをプログラムする別のプロセスを開示する。このプロセスは、前のページの隣り合ったメモリ素子に書き込んだ後に、特定のページに対する特定のメモリ素子に書き込み動作を実行する。一実施例では、不揮発性メモリ素子はそのそれぞれが、４つのデータ状態を用いて２ビットのデータを記憶する。たとえば、状態Ｅが消去された状態で、状態Ａ、ＢおよびＣがプログラムされた状態と仮定する。状態Ｅはデータ１１を、状態Ａはデータ０１を、状態Ｂはデータ１０を、状態Ｃはデータ００を記憶している。隣り合った状態Ａと状態Ｂの間で双方のビットが変化するので、これはノングレイコーディングの例である。データをデータの物理状態に符号化する他の方法も用いることが可能である。それぞれのメモリ素子が２ページ分のデータを記憶している。参照目的で、これらのページのデータを上位ページと下位ページと呼ぶが、別のラベルを付けることも可能である。図９Ａ〜Ｃのプロセスに対する状態Ａを参照すると、上位ページはビット０を記憶し、下位ページはビット１を記憶する。状態Ｂを参照すると、上位ページはビット１を記憶し、下位ページはビット０を記憶する。状態Ｃを参照すると、双方のページはビットデータ０を記憶する。図９Ａ〜Ｃのプログラミングプロセスは、２つのステップのプロセスである。第１のステップでは、下位ページをプログラムする。この下位ページがデータ１の状態にとどまることになっている場合、メモリ素子の状態は状態Ｅのままである。このデータが０にプログラムされることになっている場合、メモリ素子が状態Ｂ’にプログラムされるように、メモリ素子の閾値電圧Ｖ_ＴＨを引き上げる。図９Ａに、状態Ｅから状態Ｂ’にメモリ素子をプログラムする様子を示す。図９Ａに示す状態Ｂ’は中間状態Ｂ’である。したがって、検証ポイントを、Ｖｖｂより低いＶｖｂ’として示す。

１つの形態では、あるメモリ素子が状態Ｅから状態Ｂ’にプログラムされると、隣り合ったワードライン上のその隣接したメモリ素子がその下位ページに関してプログラムされる。その隣接したメモリ素子をプログラムした後で、浮遊ゲート間のカップリング作用によって、状態Ｂである検討中のメモリ素子の見かけ上の閾値電圧が引き上げられる。これによって、状態Ｂ’の閾値電圧分布の幅を図９Ｂの閾値電圧分布２５０として示す分布にまで広げる作用がある。この閾値電圧分布の見かけ上の拡大は、上位ページをプログラムするときに修正される。

図９Ｃは、上位ページをプログラムするプロセスを示している。メモリ素子が消去された状態Ｅにあって上位ページが１のままとどまるのであれば、このメモリ素子は状態Ｅのままである。メモリ素子が状態Ｅにあってその上位ページデータを０にプログラムすることになっているのであれば、このメモリ素子の閾値電圧を引き上げて、メモリ素子が状態Ａとなるようにする。メモリ素子が中間閾値電圧分布２５０を示す状態Ｂ’にあって、上位ページデータが１にとどまることになっている場合、このメモリ素子は最終状態Ｂにプログラムされる。メモリ素子が中間閾値電圧分布２５０を示す状態Ｂ’にあって、上位ページデータがデータ０になることになっている場合、このメモリ素子の閾値電圧を引き上げて、メモリ素子が状態Ｃとなるようにする。図９Ａ〜９Ｃに示すプロセスによって浮遊ゲート間のカップリング作用が低減されるが、これは、隣接したメモリ素子の上位ページをプログラムした場合にしか、所与のメモリ素子の見かけ上の閾値電圧が影響されないからである。別の状態のコーディングの例として、上位ページデータが１の時に閾値電圧分布２５０から状態Ｃへ移動する、および、上位ページデータが０の時には状態Ｂへ移動することが挙げられる。図９Ａ〜９Ｃに４つのデータ状態と２ページ分のデータに関する例を示すが、ここで教示する概念は、状態が４つより多いまたは少なく、あるいは、２ページではない他の実施例にも適用可能である。様々なプログラミング方法および浮遊ゲート間のカップリングについては、２００５年４月５日に出願された米国特許第１１/０９９，１３３号の「Ｃｏｍｐｅｎｓａｔｉｎｇ Ｆｏｒ Ｃｏｕｐｌｉｎｇ Ｄｕｒｉｎｇ Ｒｅａｄ Ｏｐｅｒａｔｉｏｎｓ Ｏｆ Ｎｏｎ−Ｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ」に記載されている。

図１０に、不揮発性メモリのプログラミング中の実行例を記述する表を示す。データは、フレッシュデバイス（未使用デバイス）と、すでに１０，０００のプログラミングサイクルを実行したデバイスに対して提供される。一実施形態では、プログラミングサイクルには、プログラムする動作と消去する動作（または消去してからプログラムする動作）が含まれる。他の実施形態では、プログラミングサイクルが、消去動作なしのプログラミング動作を含む場合もある。表は、上述した図８に係る方法に従って下位ページと上位ページにデータをプログラムするために用いられるプログラミングパルス（Ｖｐｇｍ）の数を示している。また、上述した図７に係る方法に従ってフルシーケンスプログラミングを実行するためのデータもある。どちらの場合も、初期パルスの大きさは１６．０ボルト、ステップサイズは０．３ボルトである。図１０に示すように、フレッシュデバイスの場合の平均プログラミング時間は８００マイクロ秒であり、使用済みデバイスのそれは６５０マイクロ秒である。フレッシュデバイスは、繰り返し使用されているデバイスより約３発多いプログラミングパルスを必要とした。くわえて、フレッシュデバイスは、ソフトプログラミングプロセス（以下に説明する）ではより多くのプログラムパルスを必要とした。

ダイソート歩留まりの低下のリスクを増すことなく、繰り返し使用されたデバイス中の正常なセルまたは素子に対して過剰なプログラムパルスを印加することを回避するために、メモリ素子のエラーが宣言される前に、メモリ素子に印加されるプログラミングパルスの最大許容数を適切に調整することが提案されている。この方法によれば、デバイスが繰り返し使用されるのに連れて、プログラミングパルスの最大許容数を徐々に調整することが可能となる。

図１１は、メモリ素子のエラーが宣言される前にそのメモリ素子に印加されるプログラミングパルスの最大許容数を適切に調整しながら不揮発性記憶装置をプログラムするプロセスを説明するフローチャートである。このプロセスは、データをプログラムする要求の受信（ステップ４００）に応答して開始することができる。ステップ４０２では、システムは、メモリのうちのプログラムすべき適切な部分を選択する。この動作には、書き込み先のブロックおよび／またはページおよび／またはセクターを選択する動作が含まれる。オプションとして、プログラミングサイクル数のカウント値であるサイクルカウント値をインクリメントすることが可能である。このサイクルカウント値は、フラッシュメモリアレイ、状態マシン、コントローラまたはこれ以外のロケーションに記憶することが可能である。１つの方式では、サイクルカウント値は、状態マシンと関連付けされているレジスタに記憶される。ステップ４０４では、上記の選択されたメモリ部分をオプションとして事前プログラムするが、これは、メモリの劣化に備えるためである。選択されたセクターまたはページ内の全てのメモリ素子が同じ閾値電圧範囲にプログラムされる。次に、ステップ４０６で、プログラムする予定のメモリ素子がすべて消去される。たとえば、ステップ４０６の動作に、すべてのメモリ素子を状態Ｅに移動させる動作を含むことが可能である（図７〜９を参照）。この消去プロセスの間に、一部のメモリ素子の閾値電圧が分布Ｅより低い値まで低下することがある（図７〜９を参照）。ステップ４０８では、システムは、図１に示すようなプログラム電圧パルスをメモリ素子に印加して、その閾値電圧が閾値電圧分布Ｅ以内に入るように増加させる等のソフトプログラミングプロセスを実行する。

オプションとして、システムは、初期プログラムパルスの大きさを示すフラグにアクセスしてもよい。たとえば、図１０を参照すると、Ｖｐｇｍの初期値は１６．０Ｖとなっている。Ｖｐｇｍのこの初期値は、電荷ポンプを正しくプログラムすることによって設定することが可能である。ステップ４１０では、印加される電圧パルスの合計のカウント値、すなわち、プログラムカウント値ＰＣが、ゼロに初期設定されてパス毎にカウントアップされる。ステップ４１２では、固定パルス限界値（ＦＰＬ）を超えたかどうかを判定するチェックが行われる。ＦＰＬに関しては図１も参照のこと。たとえば、２４パルス等のＦＰＬが用いられる。印加パルス数に対するこの限界値は、オプションとして、適応パルス限界値（ＡＰＬ：以下に説明する）に加えて維持されるが、このＡＰＬの方が通常は低い。ステップ４１４では、プログラムパルスＶｐｇｍが適切なワードラインに印加される。ステップ４１６では、このワードライン上のメモリ素子を検証して、これらのメモリ素子のうちの何れかが対応する目標閾値電圧レベルに到達したかどうかをチェックする。すなわち、１つ以上のメモリ素子を含むメモリ素子の部分集合が合格と検証されたかどうか判定する。検証レベルは、たとえば、不揮発性記憶素子がプログラムされる最終電圧レベルであったり、この最終電圧レベルに到達する前の中間電圧レベルであったりする。さらに、この検証レベルは、すべてのメモリ素子に対して同じである必要はない。詳細は図１２を参照のこと。

メモリ素子のいずれもが合格と検証されなかった場合、ステップ４１８でＶｐｇｍが増加され、固定パルス限界値を超えない限り、次のプログラムパルスが印加されて追加のパス、すなわち、プログラミングループがステップ４１０で開始される。このプロセスは、メモリ素子のうちの少なくとも１つが合格と検証されるまで繰り返される。ここで、Ｖｐｇｍの値を固定されたまたは変化するステップサイズ（たとえば０．３Ｖ）だけインクリメントさせてもよいが、大きさが等しいパルスを用いる場合にはインクリメントする必要はない。ステップ４１６で１以上の最初のメモリ素子が指定の閾値電圧レベルを満足させることが検証されたら、ステップ４２４で追加電圧パルスのカウントが開始される。残りのメモリ素子を検証レベルに到達させるために、指定された数“Ａ”だけ追加パルスを印加すれば、これで、素子に印加されるパルスの総数を適切に設定することが可能となる。１つの実施形態では、“Ａ”は、ページまたは他のグループの不揮発性記憶素子の自然閾値電圧分布を、階段状の電圧パルスのステップサイズで除算したものに等しくすることが可能である。他の実施形態では、追加パルスの数を、デバイスの特徴や他の手段で決定することができる。

さらに、最初のメモリ素子が検証レベルに到達するまでに必要なパルス数をカウントする必要はないが、これは、最初のメモリ素子の合格の検証が検出されれば、印加された追加パルスの数をカウントすることが可能となるからである。たとえば、８パルスの印加後に最初のメモリ素子が検証レベルに到達してもよく、その場合、許容追加パルス数“Ａ”は６パルスでもよい。したがって、印加される可能性のあるパルスの総数である適応パルス限界値（ＡＰＬ）は、この例では１４に制限されるが、これは２４パルスというＦＰＬより少ない値である。この場合、カウンタは、６までカウントアップするだけで、ＡＰＬを適用することが可能となる。この方式によって、デザインが合理的なものとなり、処理オーバヘッドが最小化される。したがって、最初のメモリ素子が合格と検証された後で別個のカウンタをスタートさせることによってＡＰＬが適用され、残りのメモリ素子に対して、これらの素子が所望の検証レベルに到達可能とするために、最大許容数の追加パルス（“Ａ”）がいつ印加されたかを判定する。別の方式では、最初のメモリ素子が合格と検証された時点におけるパルスカウント値（ＰＣ１）を記録しておいてこれを、追加パルスの最大許容数（“Ａ”）と合計して、ＡＰＬ＝ＰＣ１＋Ａという式によって適応パルス限界値（ＡＰＬ）を得ることが可能である。このとき、パルスの総数を追跡する１つのカウンタを用いて、いつこのＡＰＬの値に達したかを判定することが可能である。これらの値の関係のさらなる詳細については、図１３および１４と以下の関連の説明を参照のこと。

ステップ４２６では、適応パルス限界値（ＡＰＬ）を超えたかどうかチェックして判定する。この限界値を超えている場合、この例では、６個の追加パルスのすべてが既に印加されたが、すべての素子が合格と検証されていないことになる。この場合、このプログラミングプロセスは失敗であり、フェイル状態がステップ４２０で設定される。くわえて、フェイルした特定のメモリ素子に対してステップ４２２でエラーが宣言される。ステップ４２６で適応限界値を超えていない場合には、ステップ４２８ですべてのメモリ素子が目標閾値電圧レベルに達したと検証されたかどうかがチェックされる。すべての素子が到達したものと検証された場合には、プログラミングプロセスが適切に完了したことになり、ステップ４３０で“ステータス＝パス”と示される。ステップ４２８ですべての素子が到達したと検証されない場合は、Ｖｐｇｍを増加させて、追加のループがステップ４１０で開始される。したがって、上記のプロセスが、ＡＰＬを超えたか、すべての素子が到達したものと検証されるか、ＦＰＬを超えたか、これらのうちいずれかが最初に発生するまで繰り返される。ここで、目標閾値電圧に達したメモリ素子は、実行中のプログラミングサイクルの残りの部分のプログラミングから除外されることに留意されたい。図１１の全体のプロセスは、追加のブロック、ページまたはセクターのデータなどの追加のデータをプログラムする次の要求を受信したときに、繰り返すことが可能である。

図１１のプロセスは、いくつかの方式で変更することが可能である。たとえば、データがプログラムされている、たとえば、ブロックやセグメントなどのプログラムされるメモリ部分が違えば、それぞれのメモリ部分に対して別個の固定された適応パルス限界値を維持するようにしてもよい。一般に、劣化速度が異なるさまざまなメモリ部分に対して、それぞれ別個の値を維持するようにしてもよい。

さらに、すべてのメモリ素子の所定の部分（例えば１０％など）のように、いくつかのメモリ素子がいつ到達したと検証されたかを判定するようにステップ４１６を修正することが可能である。この場合、パルスカウント値の平均値や中間値などの統計的な基準値を、ＡＰＬを得るための追加パルスの限界値“Ａ”と合計されるＰＣ１の値として用いることが可能である。このような値は、１つの最高速の素子を表す値ではなく、メモリデバイス中の複数の最高速のプログラミング素子を表す値である。複数のパルスカウント値を記録して処理する適切な制御回路が必要とされるため、複雑性が幾分か増すことになる。次に、同じプログラミングサイクルおよび／または１つ以上の後続のプログラミングサイクル中で、残りの素子に対してＡＰＬが適用される。また、検証されたすべての素子のパルスカウント値を判定して値ＰＣを導き出すことが可能であるが、この場合は、結果として得られるＡＰＬを１つ以上の後続のプログラミングサイクルで適用することが可能である。くわえて、複数のプログラミングサイクルにわたって取得したＰＣ１の移動平均値または中間値を用いて、１つ以上の後続のプログラミングサイクルで適用可能なＡＰＬを導き出すことが可能である。用いられる基準値が、さらに、より新しい値ＰＣ１に対してより高い重みが付けられるように重み付けしてもよい。

さらに、ＡＰＬを計算するそれぞれのタイミングにおいて、ＡＰＬの変化の最大値に関するルールが課せられる。たとえば、ＡＰＬを計算するそれぞれのタイミングにおいて、ＡＰＬが１パルスカウントより大きい値では変化しないというルールが課せられる。ＡＰＬの変動を平滑化することによって、性能に影響する唐突な変化を回避することが可能である。加えて、変則的な結果となることを回避するために、ＡＰＬを下方向などの１方向だけで調整するというルールを課してもよい。

さらに、図１１はＡＰＬがプログラミングサイクル毎に計算されることを示しているが、新しいＡＰＬを特定のプログラミングサイクルでのみ計算し、次に再度計算されるまで、この値を繰り越して後続のサイクルで適用することが可能である。特に、最初の素子を検証するのに必要なプログラミングパルスの数であるＰＣ１と、これに対応するＡＰＬとは、数百個または数千個のプログラミングサイクルが経過すると、時間の経過につれて徐々に減少傾向となると予測される。したがって、ｎ個のプログラミングサイクルが経過するごとに（ここで、たとえば、ｎ＝５０または１００）、ＡＰＬを計算すれば十分である。または、５００個、１０００個、１２５０個、１５００個などのプログラミングサイクルの経過後など指定数のプログラミングサイクル経過後にＡＰＬを計算してもよい。さらに、インクリメント値は固定値でも変動値でもよい。たとえば、実験的データまたは理論的データを用いて、メモリ素子をプログラムするために必要なプログラミングパルスの数の減少の分析結果を、プログラミングサイクル数を基準とした平均値で得るようにしてもよい。これにしたがって、ＡＰＬを計算するタイミングが選択可能となり、このため、必要とされるプログラミングパルスの数がより急速に変化するものと予測される場合には、ＡＰＬはより頻繁に計算される。

さまざまなメモリ素子のさまざまなプログラミング性能の特徴に対処するために用いられる最大追加パルス数“Ａ”に関して言うと、この値は、“Ａ”個の追加パルスが印加された後でも未検証のままである素子の数が過度な数値とならないように十分大きくすべきである。同時に、この値は、プログラミング時間全体とメモリ中で用いられるパルスの総数が過度なものとならないように十分小さくすべきである。１つの方式では、パルスが約６個という値を用いることが可能である。さらに、“Ａ”は固定値でも変動値でもよい。たとえば、“Ａ”は、１つ以上のメモリ素子をプログラムするのに必要なパルスの数であるＰＣ１などのパラメータの関数として変動することが可能である。この場合、ＰＣ１が大きければ”Ａ”には大きい値を用い、ＰＣ１が小さければ”Ａ”には小さい値を用いる。さまざまな範囲のＰＣ１をさまざまな値の“Ａ”と関連付けたテーブルを実現するようにしてもよい。たとえば、ＰＣ１＝１〜１０に対して“Ａ”＝５；ＰＣ１＝１１〜１５に対して“Ａ”＝６；ＰＣ１＝１６〜２０に対して“Ａ”＝７；ＰＣ１＝２１〜２４に対して“Ａ”＝８とする。または、“Ａ”を、分数や、たとえば５０％などのパーセンテージなど、ＰＣ１の１部として計算して、小数点を丸めて整数とするようにしてもよい。小数点を切り上げて整数としてもよい。たとえば、ＰＣ１＝１５に対して“Ａ”＝８とする。

別の方式では、“Ａ”を、メモリが経験したプログラミングサイクルの数（Ｎ）によって決定したりするなど、メモリ素子の使用状況に基づいて設定することが可能である。たとえば、Ｎ＝１〜１，０００に対して“Ａ”＝８；Ｎ＝１，００１〜５，０００に対して“Ａ”＝７；Ｎ＝５，００１〜１０，０００に対して“Ａ”＝６とする。“Ａ”は、ＰＣ１とプログラミングサイクル数の双方に基づいて設定することも可能である。何れにしても、時間の経過と共にＰＣ１および／またはプログラミングサイクル数が減少するに連れて、”Ａ”が減少する。ここで、上述したように、保存される別のＡＰＬ値に対応して上位ページや下位ページからのデータを記憶するメモリ素子などのように、異なるメモリの部分に対して、個別の“Ａ”値を保存するようにしてもよい。ＦＰＬ、ＡＰＬおよび“Ａ”の値もまた、たとえば、フルシーケンスプログラミングに対するページモードプログラミング等のように、用いられるプログラミングのタイプに基づいて設定することも可能である。

図１２は、時間に対する閾値電圧（ＶＴＨ）と時間に対するビットライン電圧（ＶＢＬ）を示すグラフである。図１１（ステップ４１６）に関連して上述したように、プログラミングプロセスでは、メモリ素子が対応する目標閾値電圧レベルに達したかどうか検証される。ここで、検証レベルは、例えば、不揮発性記憶素子がプログラムされた最終電圧レベルや、この最終電圧レベルに到達する前の中間電圧レベルであったりする。

図１２のプロセスは、粗／密プログラミングプロセスを表している。プログラム電圧Ｖｐｇｍを、プログラムするメモリ素子の制御ゲートに印加する。プログラムパルス間で、検証動作を実行する。１つの実施形態では、第１の値である中間検証レベルＶ_ｖｅｒ１と第２の値である最終検証レベルＶ_ｖｅｒ２が定義される。上述したように、メモリ素子やメモリ素子のグループが異なれば、これら検証レベルも異なることがある。さらに、同じメモリ素子やメモリ素子のグループに対して２つより多い検証レベルを有することも可能である。プログラム中のメモリ素子の閾値電圧Ｖ_ＴＨがＶ_ｖｅｒ１未満であれば、ビットライン電圧が低レベル（たとえば０Ｖ）にとどまっているその素子に対して粗モードでのプログラミングが継続される。たとえば、タイミングｔ３において、Ｖ_ＴＨがＶ_ｖｅｒ１に達しているがＶ_ｖｅｒ２未満である場合には、中間ビットライン電圧（たとえば１Ｖ）を印加する。中間ビットライン電圧を印加した結果、チャネル電圧が大きくなり（たとえば１Ｖ）、このメモリ素子のプログラミングの速度が落ち、これにより、密プログラミングモードに移行する。これは、その後のプログラムパルス印加毎のＶ_ＴＨのシフト量が減少するからである。ビットラインは、たとえばタイミングｔ５でＶＴＨが最終の目標検証レベルＶ_ｖｅｒ２に到達するまでは、多くのパルス間にわたって中間ビットライン電圧にとどまる。その後は、ビットライン電圧が上昇して、Ｖ_{ｉｎｈｉｂｉｔ}にまで（たとえば、Ｖ_ｄｄまで）、上がる等して、さらなるプログラミングが禁止される。

この方式によれば、１つの検証レベルを用いる場合と比較して、プログラム後の閾値電圧分布を狭くすることが可能となる。これは、閾値電圧が目標値に近づくと（たとえば、閾値電圧がＶ_ｖｅｒ１より大きくＶ_ｖｅｒ２未満である場合）、閾値電圧のパルス毎のシフト量が減少するからである。しかしながら、中間ビットラインバイアスにより、メモリ素子のプログラミング速度が落ち、これにより、プログラミング時間全体が増加する可能性がある。プログラミングプロセスを終了させるためには、複数個のパルス（たとえば、一般的には２〜３個のパルス）を追加する必要がある。

図１３はフレッシュなメモリデバイスに印加されるプログラミングパルスを示し、図１４は繰り返し使用されたメモリデバイスに印加されるプログラミングパルスを示している。上述したように、不揮発性メモリデバイスが多くのプログラミングサイクルを経過するに連れて、浮遊ゲートとチャネル領域間の絶縁体中に電荷が捕獲されるようになる。このように電荷が捕獲されるため、閾値電圧が高レベルとなり、これによって、メモリ素子がより高速でプログラム可能となり、素子が所望の電圧レベルに到達するために必要とされる電圧パルスの数が減少する。図１３を図１４と比較すると、繰り返し使用されたメモリの場合、最初の素子が検証されるまでにメモリに印加されるＶｐｇｍパルスの数（ＰＣ１）が少なくなることが分かる。さらに、図示する例では、追加のプログラミングパルスの最大許容数“Ａ”は、フレッシュなメモリデバイスでも繰り返し使用されたメモリデバイスでも同じである。したがって、適応パルス限界値（ＡＰＬ）もまた、繰り返し使用されたデバイスの場合には減少する。

本発明に関する前述の詳細な説明は、例証と説明のために提示されたものである。発明の全てを網羅するものではなく、また、本発明を開示する形態そのものに限ることを意図するものではない。上記の教示に照らし合わせて、多くの修正例や変更例が可能である。説明した実施形態は、本発明とその実際の応用例の原理がもっともよく説明され、これによって、他の当業者が、想定される特定の用途に適しているさまざまな実施形態で、また、さまざまな修正をもって、本発明を利用することが可能となるように選ばれたものである。本発明の範囲は添付の特許請求の範囲によって定義されることを意図するものである。

図１は、フラッシュメモリデバイスの１つ以上の制御ゲートに印加されるプログラム電圧の一例を示す図である。 図２は、ＮＡＮＤストリングの上面図である。 図３は、図２のＮＡＮＤストリングの等価回路図である。 図４は、図２のＮＡＮＤストリングの断面図である。 図５は、不揮発性メモリシステムのブロック図である。 図６は、不揮発性メモリアレイのブロック図である。 図７は、消去状態からプログラム状態に直接にプログラムするマルチステートデバイスにおける閾値電圧分布の集合の一例を示す図である。 図８は、消去状態からプログラム状態にツーパスでプログラムするマルチステートデバイスにおける閾値電圧分布の集合の一例を示す図である。 図９Ａは、さまざまな閾値電圧分布を示し、また、不揮発性メモリをプログラムするプロセスを説明する図である。 図９Ｂは、さまざまな閾値電圧分布を示し、また、不揮発性メモリをプログラムするプロセスを説明する図である。 図９Ｃは、さまざまな閾値電圧分布を示し、また、不揮発性メモリをプログラムするプロセスを説明する図である。 図１０は、プログラミング性能を示すチャートである。 図１１は、メモリ素子がエラーであると宣言される前にメモリ素子に印加されるプログラミングパルスの最大許容数を適切に調整しながら不揮発性記憶装置をプログラムするプロセスを説明するフローチャートである。 図１２は、時間に対する閾値電圧（ＶＴＨ）と時間に対するビットライン電圧（ＶＢＬ）を示すグラフである。 図１３は、フレッシュなメモリデバイスに印加されるプログラミングパルスを示す図である。 図１４は、繰り返し使用されたメモリデバイスに印加されるプログラミングパルスを示す図である。

Claims (33)

1. 複数の不揮発性記憶素子を有する不揮発性記憶装置をプログラムする方法であって、
   複数の不揮発性記憶素子に連続する電圧パルスを印加するステップであって、複数の不揮発性記憶素子の中の予め決められた数の不揮発性記憶素子が第１検証レベルに到達したときに終了する第１ステップと、
   複数の不揮発性記憶素子の中で第１ステップの後に第１検証レベルに到達していない残りの不揮発性記憶素子に連続する追加電圧パルスを印加するステップであって、前記残りの不揮発性記憶素子の全てが第１検証レベルと同じまたは第１検証レベルと異なる第２検証レベルに到達するか、若しくは、追加電圧パルスの数が最大許容数に達したときに終了する第２ステップ、
   を有していることを特徴とする方法。
2. 追加電圧パルスの数をカウントすることによって、追加電圧パルスの数がいつ最大許容数に達したかを特定するステップをさらに有することを特徴とする請求項１に記載の方法。
3. （ａ）第１ステップの電圧パルスの数と（ｂ）第２ステップの追加電圧パルスの数との合計値をカウントすることによって、追加電圧パルスの数がいつ最大許容数に達したかを特定するステップをさらに有することを特徴とする請求項１に記載の方法。
4. 前記予め決められた数の不揮発性記憶素子を第１検証レベルに到達させるのに必要な電圧パルスの数に応じて、追加電圧パルスの最大許容数が変更されることを特徴とする請求項１に記載の方法。
5. 前記予め決められた数の不揮発性記憶素子を第１検証レベルに到達させるのに必要な電圧パルスの数が大きいほど、追加電圧パルスの最大許容数が大きくなることを特徴とする請求項４に記載の方法。
6. 追加電圧パルスの最大許容数が固定されていることを特徴とする請求項１に記載の方法。
7. 追加電圧パルスの最大許容数が変更されることを特徴とする請求項１に記載の方法。
8. 不揮発性記憶装置が過去に経験したプログラミングサイクル数をカウントするステップをさらに有し、
   前記プログラミングサイクル数に応じて、追加電圧パルスの最大許容数が変更されることを特徴とする請求項１に記載の方法。
9. 前記予め決められた数が複数であり、
   当該複数の不揮発性記憶素子を第１検証レベルに到達させるのに必要な電圧パルスの数に応じて、追加電圧パルスの最大許容数が変更されることを特徴とする請求項１に記載の方法。
10. 前記複数の不揮発性記憶素子を第１検証レベルに到達させるのに必要な電圧パルスの数が大きいほど、追加電圧パルスの最大許容数が大きくなることを特徴とする請求項９に記載の方法。
11. 過去に行った複数の第１ステップにおいて印加された電圧パルスの数に基づいて、追加電圧パルスの最大許容数が変更されることを特徴とする請求項１に記載の方法。
12. 第１ステップでプログラムされる不揮発性記憶素子と第２ステップでプログラムされる不揮発性記憶素子を共通のプログラミングサイクルでプログラムすることを特徴とする請求項１に記載の方法。
13. 第２ステップでプログラムされる不揮発性記憶素子を、第１ステップでプログラムされる不揮発性記憶素子をプログラムするプログラミングサイクルの後のプログラミングサイクルでプログラムすることを特徴とする請求項１に記載の方法。
14. 追加電圧パルスの最大許容数が、第１ステップでプログラムされる不揮発性記憶素子の閾値電圧分布を電圧パルスのステップサイズで除算した値に基づくことを特徴とする請求項１に記載の方法。
15. 第１ステップでプログラムされる不揮発性記憶素子と第２ステップでプログラムされる不揮発性記憶素子が、共通のブロックと共通のセグメントのうちの少なくとも一方で提供されることを特徴とする請求項１に記載の方法。
16. 第１ステップでプログラムされる不揮発性記憶素子と第２ステップでプログラムされる不揮発性記憶素子が、共通のページからのデータでプログラムされることを特徴とする請求項１に記載の方法。
17. 第１検証レベルと第２検証レベルのうちの少なくとも一方が、最終電圧レベルに達する前の中間電圧レベルであることを特徴とする請求項１に記載の方法。
18. 第１検証レベルと第２検証レベルのうちの少なくとも一方が、最終電圧レベルであることを特徴とする請求項１に記載の方法。
19. 不揮発性記憶システムであって、
    複数の不揮発性記憶素子と、
    不揮発性記憶素子と通信する管理回路、
    を備えており、
    管理回路が、
    データをプログラムする要求を受信する受信ステップと、
    前記要求に応じて、複数の不揮発性記憶素子に連続する電圧パルスを印加するステップであって、複数の不揮発性記憶素子の中の予め決められた数の不揮発性記憶素子が第１検証レベルに到達したときに終了する第１ステップと、
    複数の不揮発性記憶素子の中で第１ステップの後に第１検証レベルに到達していない残りの不揮発性記憶素子に連続する追加電圧パルスを印加するステップであって、前記残りの不揮発性記憶素子の全てが第１検証レベルと同じまたは第１検証レベルと異なる第２検証レベルに到達するか、若しくは、追加電圧パルスの数が最大許容数に達したときに終了する第２ステップ、
    を実行する、
    ことを特徴とする不揮発性記憶システム。
20. 管理回路が、追加電圧パルスの数をカウントすることによって、追加電圧パルスの数がいつ最大許容数に達したかを特定することを特徴とする請求項１９に記載の不揮発性記憶システム。
21. 管理回路が、（ａ）第１ステップの電圧パルスの数と（ｂ）第２ステップの追加電圧パルスの数との合計値をカウントすることによって、追加電圧パルスの数がいつ最大許容数に達したかを特定するステップをさらに有することを特徴とする請求項１９に記載の不揮発性記憶システム。
22. 前記予め決められた数の不揮発性記憶素子を第１検証レベルに到達させるのに必要な電圧パルスの数に応じて、追加電圧パルスの最大許容数が変更されることを特徴とする請求項１９に記載の不揮発性記憶システム。
23. 前記予め決められた数の不揮発性記憶素子を第１検証レベルに到達させるのに必要な電圧パルスの数が大きいほど、追加電圧パルスの最大許容数が大きくなることを特徴とする請求項２２に記載の不揮発性記憶システム。
24. 追加電圧パルスの最大許容数が固定されていることを特徴とする請求項１９に記載の不揮発性記憶システム。
25. 追加電圧パルスの最大許容数が変更されることを特徴とする請求項１９に記載の不揮発性記憶システム。
26. 前記予め決められた数が複数であり、
    当該複数の不揮発性記憶素子を第１検証レベルに到達させるのに必要な電圧パルスの数に応じて、追加電圧パルスの最大許容数が変更されることを特徴とする請求項１９に記載の不揮発性記憶システム。
27. 前記複数の不揮発性記憶素子を第１検証レベルに到達させるのに必要な電圧パルスの数が大きいほど、追加電圧パルスの最大許容数が大きくなることを特徴とする請求項２６に記載の不揮発性記憶システム。
28. 第１ステップでプログラムされる不揮発性記憶素子と第２ステップでプログラムされる不揮発性記憶素子が共通のプログラミングサイクルでプログラムされることを特徴とする請求項１９に記載の不揮発性記憶システム。
29. 第２ステップでプログラムされる不揮発性記憶素子が、第１ステップでプログラムされる不揮発性記憶素子がプログラムされるプログラミングサイクルの後のプログラミングサイクルでプログラムされることを特徴とする請求項１９に記載の不揮発性記憶システム。
30. 第１ステップでプログラムされる不揮発性記憶素子と第２ステップでプログラムされる不揮発性記憶素子が、共通のブロックと共通のセグメントのうちの少なくとも一方で提供されることを特徴とする請求項１９に記載の不揮発性記憶システム。
31. 第１ステップでプログラムされる不揮発性記憶素子と第２ステップでプログラムされる不揮発性記憶素子が、共通のページからのデータでプログラムされることを特徴とする請求項１９に記載の不揮発性記憶システム。
32. 第１検証レベルと第２検証レベルのうちの少なくとも一方が、最終電圧レベルに達する前の中間電圧レベルであることを特徴とする請求項１９に記載の不揮発性記憶システム。
33. 第１検証レベルと第２検証レベルのうちの少なくとも一方が、最終電圧レベルであることを特徴とする請求項１９に記載の不揮発性記憶システム。

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