JP4862100B1 - 中央演算処理装置及びマイクロコンピュータ - Google Patents

Abstract

【課題】処理速度の高速化を図った中央演算処理装置及びマイクロコンピュータを提供する。
【解決手段】当該ＣＰＵ３の制御回路３１によって直接読み取ることができる内部メモリにプログラムデータを格納したプログラムデータエリア３８を設けている。プログラムデータは、命令情報及びこの命令情報を実行するために必要なオペランド（補足情報）を含んだ複数の命令から構成されている。このプログラムデータエリア３８は、アドレスが割り振られた２４ビットのデータ領域が複数設けられ、１つのデータ領域に１つの命令が格納され、１つのデータ領域の先頭に命令情報が格納されている。
【選択図】図１

Description

本発明は、中央演算処理装置及びマイクロコンピュータに係り、特に、命令情報及び当該命令情報を実行するために必要な補足情報を含んだ複数の命令からなるプログラムデータを読み込んで実行する制御回路を内蔵した中央演算処理装置及び当該中央演算処理装置を備えたマイクロコンピュータに関するものである。

従来、上述したマイクロコンピュータ（以下μＣＯＭ）として、例えば図４に示されたものが知られている。図４は、一般的な８ビットのマイクロコンピュータの構成内容を示す。同図に示すように、μＣＯＭ１は、プログラムデータが格納された外部メモリ２と、プログラムデータを構成する複数の命令を順次読み込んで実行する中央演算処理装置（以下、ＣＰＵ）３と、を備えている。これら外部メモリ２及びＣＰＵ３は、互いにアドレスバスＢ_A、データバスＢ_D及び制御信号線Ｌ１を介して接続されている。

上記プログラムデータは、複数の命令によって構成されている。この命令としては、図５に示すように、命令情報のみから構成される１バイト命令、命令情報及びこの命令情報を実行するために必要な１つのオペランド（＝補足情報）から構成される２バイト命令、命令情報及びこの命令情報を実行するために必要な２つのオペランドから構成される３バイト命令などがある。これら命令情報及びオペランドは各々、８ビットのデータである。

上記外部メモリ２は、図４に示すように、0000H番地〜FFFFH番地までのアドレスが順次割り振られた８ビットのデータ領域が複数設けられ、１つのデータ領域には１つの命令情報又は１つのオペランドがそれぞれ格納されている。

上記１バイト命令は、ＣＰＵ３のＡレジスタ３３ａからＢレジスタ３３ｂへデータをコピーなど１回（命令情報）の読み出しで実行できる命令である。上記２バイト命令は、オペランドのデータをＣＰＵ３内のレジスタに格納されたデータに加算など２回（命令情報とオペランド）の読み出しで実行できる命令である。上記３バイト命令は、２つのオペランドで指定する外部メモリ２内のアドレスからデータを読むなど３回（命令情報、オペランド、オペランド）の読み出しで実行できる命令である。

上記ＣＰＵ３は、命令の解析や命令に応じた演算などを行う制御回路３１と、ＩＲレジスタ３２と、レジスタ群３３と、第１ＬＡＴＣＨＩレジスタ３４と、第２ＬＡＴＣＨＩレジスタ３５と、アドレスラッチ３６と、プログラムカウンタ（以下ＰＣ）レジスタ３７と、を備え、これらが内部バスＢｉｎで接続されている。上記制御回路３１は、ＣＰＵ３全体の制御を司り、命令情報の解析、命令の実行などを行う。上記ＩＲレジスタ３２は、上述した命令情報が格納されるレジスタである。

上記レジスタ群３３は、Ａレジスタ３３ａ、Ｂレジスタ３３ｂ、Ｃレジスタ３３ｃ、Ｄレジスタ３３ｄ、Ｅレジスタ３３ｅ、Ｆレジスタ３３ｆ、Ｈレジスタ３３ｈ、Ｌレジスタ３３ｌから構成されていて、制御回路３１での演算途中のデータなどを一時的に記憶するためのレジスタである。これらは汎用レジスタと呼ばれている。

上記第１ＬＡＴＣＨＩレジスタ３４は、オペランドに示されたアドレスの上位８ビットを格納するレジスタであり、第２ＬＡＴＣＨＩレジスタ３５は、オペランドに示されたアドレスの下位８ビットを格納するレジスタである。アドレスラッチ３６は、アドレスバスＢ_Aに出力する１６ビットの外部メモリ２のアドレスを指定するためのレジスタである。

ＰＣレジスタ３７は、１６ビットのレジスタで、このレジスタの内容がアドレスラッチ３６に出力されアドレスバスＢ_Aを介して外部メモリ２に出力される。このＰＣレジスタ３７に格納されたアドレスは、ＣＰＵ３が命令情報やオペランドを１回読み込む毎に１ずつ加算されていく。つまり、ＣＰＵ３は命令情報やオペランドを１番地ずつ順に読み込むことになる。ＣＰＵ３がリセットされるとＰＣレジスタ３７はゼロリセットされるので、ＣＰＵ３は必ず外部メモリ２の0000H番地から読み込みを開始する。

次に、図４に示すように、外部メモリ２の0000H番地から0002H番地に３バイト命令が格納された場合のＣＰＵ３の動作について、図６〜図９を参照して説明する。まず、電源オンに応じてＣＰＵ３は、起動して初期化処理を実行する。この初期化処理においてＣＰＵ３内の制御回路３１は、ＰＣレジスタ３７を0000H番地にリセットする。次に、図６に示すように、制御回路３１は、ＰＣレジスタ３７に格納されたアドレス（0000H番地）をアドレスラッチ３６に出力する。これにより、外部メモリ２には、アドレスバスＢ_Aを介して0000H番地のアドレスが出力される。次に、制御回路３１は、制御信号線Ｌ１を介してリード信号を出力する。

外部メモリ２は、リード信号が入力されると、アドレスバスＢ_Aから入力された0000H番地に格納されたデータをデータバスＢ_Dから出力する。0000H番地には命令情報が格納されているので、命令情報がデータバスＢ_Dを介してＣＰＵ３に対して出力される。ＣＰＵ３内の制御回路３１は、データバスＢ_Dから出力された命令情報をＩＲレジスタ３２に格納する。

その後、制御回路３１は、図７に示すように、ＰＣレジスタ３７を１つ加算して0001Hとする。また、制御回路３１は、ＩＲレジスタ３２に格納された命令情報を解読し、命令情報が２つのオペランドで指定する外部メモリ２内のアドレスからデータを読み込み、Ａレジスタ３３ａに格納する命令であると判断する。なお、命令は数１００種類以上ありここではその一例を示す。次に、制御回路３１は、ＰＣレジスタ３７に格納されたアドレス（0001H番地）をアドレスラッチ３６に出力する。これにより、外部メモリ２には、アドレスバスＢ_Aを介して0001H番地のアドレスが出力される。次に、制御回路３１は、制御信号線Ｌ１を介してリード信号を出力する。

外部メモリ２は、リード信号が入力されると、アドレスバスＢ_Aから入力された0001H番地に格納されたデータをデータバスＢ_Dから出力する。0001H番地にはオペランドが格納されているので、オペランドがデータバスＢ_Dを介してＣＰＵ３に対して出力される。制御回路３１は、データバスＢ_Dから出力されたオペランドが示すアドレスの下位を第２ＬＡＴＣＨＩレジスタ３５に格納する。

その後、制御回路３１は、図８に示すように、ＰＣレジスタ３７を１つ加算して0002Hとする。次に、制御回路３１は、ＰＣレジスタ３７に格納されたアドレス（0002H番地）をアドレスラッチ３６に出力する。これにより、外部メモリ２には、アドレスバスＢ_Aを介して0002H番地のアドレスが出力される。次に、制御回路３１は、制御信号線Ｌ１を介してリード信号を出力する。

外部メモリ２は、リード信号が入力されると、アドレスバスＢ_Aから入力された0002H番地に格納されたデータをデータバスＢ_Dから出力する。0002H番地にはオペランドが格納されているので、オペランドがデータバスＢ_Dを介してＣＰＵ３に対して出力される。ＣＰＵ３内の制御回路３１は、データバスＢ_Dから出力されたオペランドが示すアドレスの上位を第１ＬＡＴＣＨＩレジスタ３４に格納する。

その後、制御回路３１は、図９に示すように、ＰＣレジスタ３７を１つ加算して0003Hとする。次に、制御回路３１は、第１及び第２ＬＡＴＣＨＩレジスタ３４及び３５に格納されたアドレスをアドレスラッチ３６に出力する。これにより、外部メモリ２には、アドレスバスＢ_Aを介して２つのオペランドで指定されたアドレスが出力される。次に、制御回路３１は、制御信号線Ｌ１を介してリード信号を出力する。

外部メモリ２は、リード信号が入力されると、アドレスバスＢ_Aから入力された番地に格納されたデータをデータバスＢ_Dから出力する。ＣＰＵ３内の制御回路３１は、データバスＢ_Dから出力されたデータをＡレジスタ３３ａに格納して、１命令の動作を終了する。その後、制御回路３１は、ＰＣレジスタ３７に格納されたアドレス（0003H番地）をアドレスラッチ３６に出力して次の命令をＩＲレジスタ３２に読み込み、解読し、実行し、これを繰り返す。

上述したＣＰＵ３は、外部メモリ２に格納された命令情報やオペランドを直接読み取ることができず、外部メモリ２に格納された命令情報やオペランドを一旦、直接読み取ることができる内部のレジスタ３２、３３ａ〜３３ｌ、３４、３５に格納する必要がある。このため、上述したμＣＯＭ１内のＣＰＵ３は、アドレスバスＢ_Aからのアドレスの出力、制御信号線Ｌ１からのリード信号の出力、データバスＢ_Dからの命令情報又はオペランドをレジスタ３２、３３ａ〜３３ｌ、３４、３５に一時的に格納し読み取りを行う命令読出動作を、１バイト命令では１回、２バイト命令では２回、３バイト命令では３回行う必要があり、命令の読み出しに多くの時間を要する、という問題があった。

また、上記ＣＰＵ３の上記外部メモリ２へのデータの読み出し・書き込みは、下記のように行っている。即ち、外部メモリ２からのデータの読み出しは、上述したようにＣＰＵ３が読み出したいアドレスをアドレスバスＢ_Aから出力した後、リード信号を出力する。外部メモリ２は、リード信号を入力すると、アドレスバスＢ_Aから入力されたアドレスに格納されたデータをデータバスＢ_Dから出力する。一方、外部メモリ２へのデータの書き込みは、ＣＰＵ３が書き込みたいアドレスをアドレスバスＢ_Aから出力すると共にデータバスＢ_Dから書き込みたいデータを出力し、その後、ライト信号を出力する。外部メモリ２は、ライト信号を入力すると、データバスＢ_Dから入力されたデータをアドレスバスＢ_Aから入力されたアドレスに格納する。

しかしながら、上記μＣＯＭ１は、読み出しデータの出力、書き込みデータの出力を１つのデータバスＢ_Dを用いて行っているため、読み出しと書き込みとを同時に行うことができない。また、ＣＰＵ３から外部メモリ２に対してリード信号及びライト信号を出力する必要があるため、外部メモリ２ではこれら信号を読み込んでから読み出し、書き込みを行うため、読み出し、書き込みに多くの時間を要する、という問題があった。

そこで、本発明は、処理速度の高速化を図った中央演算処理装置及びマイクロコンピュータを提供することを課題とする。

上述した課題を解決するための請求項１記載の発明は、命令情報及び当該命令情報を実行するために必要な補足情報を含んだ複数の命令からなるプログラムデータを内部メモリから読み込んで実行する制御回路を内蔵した中央演算処理装置において、前記内部メモリは、前記制御回路が直接読み取るものであり、アドレスが割り振られた一定容量のデータ領域が複数設けられ、前記１つのデータ領域に前記１つの命令が格納され、前記各命令情報は、前記データ領域において先頭から互いに同じ位置のフィールドに格納されており、可変長命令形式のプログラムデータを、前記内部メモリの格納形式に合致させて前記内部メモリに起動前から予め格納済みであることを特徴とする中央演算処理装置に存する。

請求項２記載（図３）の発明は、請求項１に記載の中央演算処理装置と、前記中央演算処理装置にアドレスバス及びデータバスを介して接続された外部メモリと、を備えたマイクロコンピュータにおいて、前記アドレスバスが、読出用アドレスバス及び書込用アドレスバスから構成され、前記データバスが、読出用データバス及び書込用データバスから構成され、前記中央演算処理装置が、前記外部メモリ内のデータを読み出すときに、前記読出用アドレスバスから読み出したいデータのアドレスを出力し、前記外部メモリ内にデータを書き込むときに、前記書込用アドレスバスからそのデータを書き込みたいアドレスを出力すると共に前記書込用データバスから前記データを出力するように設けられ、前記外部メモリが、前記読出用アドレスバスからアドレスが入力されると、当該入力されたアドレスに格納されたデータを前記読出用データバスに出力し、前記書込用アドレスバスからアドレスが入力されると、当該入力されたアドレスに前記書込用データバスから入力されたデータを書き込むように設けられていることを特徴とするマイクロコンピュータに存する。

以上説明したように請求項１記載の発明によれば、制御回路が直接読み取ることができる内部メモリにプログラムデータが格納される。内部メモリには、アドレスが割り振られた一定容量のデータ領域が複数設けられ、１つのデータ領域に１つの命令が格納される。各命令情報は、データ領域において先頭から互いに同じ位置のフィールドに格納されているので、複数のデータ領域の先頭から同じ位置のフィールドを順次ＩＲレジスタとして用いることができるため、ＩＲレジスタを設ける必要がなく、命令情報をＩＲレジスタに移さなくても命令情報の解析を行うことができる。即ち、命令を読み出すのに外部メモリに格納された命令情報や補足情報を制御回路が直接読み取ることができるＩＲレジスタに移す必要がなく、処理速度の高速化を図ることができる。また、プログラムカウンタを１回加算する毎に１命令を実行することができ、より一層処理速度の高速化を図ることができる。

請求項２記載の発明によれば、アドレスバスが、読出用アドレスバス及び書込用アドレスバスから構成され、データバスが、読出用データバス及び書込用データバスから構成されているので、外部メモリへの読み出し及び書き込みを同時に行うことができる。しかも、ＣＰＵからリード信号及びライト信号を出力する必要もないため、より一層処理速度の高速化を図ることができる。

第１実施形態における本発明のＣＰＵを組み込んだμＣＯＭを示すブロック図である。 図１に示すμＣＯＭの動作を説明するための説明図である。 第２実施形態における本発明のμＣＯＭを示すブロック図である。 従来のμＣＯＭの一例を示すブロック図である。 図４に示すＣＰＵが実行する命令の構造を示す説明図である。 図４に示すμＣＯＭの動作を説明するための説明図である。 図４に示すμＣＯＭの動作を説明するための説明図である。 図４に示すμＣＯＭの動作を説明するための説明図である。 図４に示すμＣＯＭの動作を説明するための説明図である。

第１実施形態
以下、第１実施形態における本発明の中央演算処理装置（以下ＣＰＵ）及びマイクロコンピュータ（以下μＣＯＭ）を図１に基づいて説明する。同図に示すように、μＣＯＭ１は、外部メモリ２と、プログラムデータを構成する複数の命令を順次読み込んで実行するＣＰＵ３と、を備えている。これら外部メモリ２及びＣＰＵ３は、互いにアドレスバスＢ_A、データバスＢ_D及び制御信号線Ｌ１を介して接続されている。

外部メモリ２は、A000H番地〜FFFFH番地までのアドレスが順次割り振られた８ビットのデータ領域が複数設けられている。

上記プログラムデータは、複数の命令によって構成されていて、ＣＰＵ３に内蔵された内部メモリとしての後述するプログラムデータエリア３８内に格納されている。この命令としては、命令情報のみから構成される１バイト命令、命令情報及びこの命令情報を実行するために必要な１つのオペランド（＝補足情報）から構成される２バイト命令、命令情報及びこの命令情報を実行するために必要な２つのオペランドから構成される３バイト命令がある。これら命令情報及びオペランドは各々、８ビットのデータである。

ＣＰＵ３は、命令の解析や命令に応じた演算などを行う制御回路３１と、プログラムデータエリア３８と、レジスタ群３３と、アドレスラッチ３６と、プログラムカウンタ（以下ＰＣ）レジスタ３７と、デコード３９と、を備え、これらが内部バスＢｉｎで接続されている。上記制御回路３１は、ＣＰＵ３全体の制御を司り、命令情報の解析、命令の実行などを行う。

上記プログラムデータエリア３８は、0000H番地〜XXXXH番地までのアドレスが順次割り振られた２４ビットのデータ領域が複数設けられ、１つのデータ領域には１つの命令がそれぞれ格納されている。上記１つのデータ領域の先頭には命令情報が格納されている。即ち、各命令情報は、データ領域において先頭から互いに同じ位置のフィールドに格納されている。従って、１バイト命令は、データ領域の先頭の８ビットだけに命令情報が格納され、後ろの１６ビットはブランクになっている。２バイト命令は、データ領域の先頭の８ビットに命令情報が格納され、次の８ビットにオペランドが格納され、残りの８ビットはブランクになっている。３バイト命令は、データ領域の先頭の８ビットに命令情報が格納され、次の８ビットにオペランドが格納され、残りの８ビットにもオペランドが格納されている。このプログラムデータエリア３８は、制御回路３１によって直接読み取ることができる内部メモリである。

上記レジスタ群３３は、Ａレジスタ３３ａ、Ｂレジスタ３３ｂ、Ｃレジスタ３３ｃ、Ｄレジスタ３３ｄ、Ｅレジスタ３３ｅ、Ｆレジスタ３３ｆ、Ｈレジスタ３３ｈ、Ｌレジスタ３３ｌから構成されていて、制御回路３１での演算途中のデータなどを一時的に記憶するための８ビットのレジスタである。これらは汎用レジスタと呼ばれている。

上記アドレスラッチ３６は、アドレスバスＢ_Aに出力する１６ビットの外部メモリ２のアドレスを指定するためのレジスタである。上記ＰＣレジスタ３７は、１６ビットのレジスタで、制御回路３１はプログラムデータエリア３８からこのレジスタが示すアドレスに格納された命令を読み出して実行する。このＰＣレジスタ３７に格納されたアドレスは、制御回路３１が命令を１回読み出す毎に１ずつ加算されていく。つまり、ＣＰＵ３は命令を１番地ずつ順に読み込むことになる。ＣＰＵ３がリセットされるとＰＣレジスタ３７はゼロリセットされるので、ＣＰＵ３は必ず000H番地から読み込みを開始する。デコード３９は、ＰＣレジスタ３７に指定されたプログラムデータエリア３８のアドレスに格納された先頭８ビット（命令情報）を制御回路３１に接続された内部バスＢｉｎの出力させる。

次に、図１に示すようにＣＰＵ３のプログラムデータエリア３８の0000H番地に３バイト命令が格納された場合のＣＰＵ３の動作について、図２を参照して説明する。まず、電源オンに応じてＣＰＵ３は、起動して初期化処理を実行する。この初期化処理においてＣＰＵ３内の制御回路３１は、ＰＣレジスタ３７を0000H番地にリセットする。デコード３９は、ＰＣレジスタ３７に指定されたプログラムデータエリア３８のアドレス（000H番地）に格納された先頭８ビット（命令情報）を制御回路３１に接続された内部バスＢｉｎに出力させる。次に、図２に示すように、制御回路３１は、上記内部バスＢｉｎから出力されたアドレス（0000H番地）の先頭８ビットに格納された命令情報を解読し、命令情報が２つのオペランドで指定する外部メモリ２内のアドレスからデータを読み込み、Ａレジスタ３３ａに格納する命令であると判断する。

次に、制御回路３１は、0000H番地の残り１６ビットに格納された２つのオペランドをアドレスラッチ３６に出力する。これにより、外部メモリ２には、アドレスバスＢ_Aを介して２つのオペランドで指定されたアドレスが出力される。次に、制御回路３１は、制御信号線Ｌ１を介してリード信号を出力する。

外部メモリ２は、リード信号が入力されると、アドレスバスＢ_Aから入力された番地に格納されたデータをデータバスＢ_Dから出力する。ＣＰＵ３内の制御回路３１は、データバスＢ_Dから出力されたデータをＡレジスタ３３ａ内に格納して、１命令の動作を終了する。その後、制御回路３１は、ＰＣレジスタ３７を１つ加算して0001Hとする。次に、制御回路３１は、プログラムデータエリア３８に格納されたアドレス（0001H番地）の先頭８ビットに格納された命令情報を解読し、以下これを繰り返す。

上述したＣＰＵ３によれば、制御回路３１が直接読み取ることができる当該ＣＰＵ３の内部メモリであるプログラムデータエリア３８にプログラムデータが格納されている。プログラムデータエリア３８には、アドレスが割り振られた一定容量のデータ領域が複数設けられ、１つのデータ領域に１つの命令が格納される。各命令情報は、データ領域において先頭に格納されているので、複数のデータ領域の先頭を順次ＩＲレジスタとして用いることができるため、ＩＲレジスタを設ける必要がなく、命令情報をＩＲレジスタに移さなくても命令情報の解析を行うことができる。即ち、命令を読み出すのに外部メモリに格納された命令情報や補足情報を制御回路が直接読み取ることができる内部レジスタに移す必要がなく、処理速度の高速化を図ることができる。また、プログラムカウンタを１回加算する毎に１命令を実行することができ、より一層処理速度の高速化を図ることができる。

なお、上述した第１実施形態では、プログラムデータエリア３８は各２４ビットの複数のデータ領域から構成されていて、各データ領域に１つの命令が格納されていたが、本発明はこれに限ったものではない。例えば、プログラムデータエリア３８が各８ビットの複数のデータ領域から構成されていて、各アドレスに１つの命令情報又はオペランドを格納するようにしてもよい。

また、上述した第１実施形態では、データ領域の先頭に命令情報を格納していたが、本発明はこれに限ったものではない。各命令情報は、データ領域において先頭から互いに同じ位置のフィールドに格納されていればよく、例えば、データ領域の後ろ８ビットに格納してもよいし、データ領域の先頭から８ビットあけて格納してもよい。

第２実施形態
次に、本発明の第２実施形態について図３を参照して以下説明する。図３において、図１について上述した第１実施形態と同等の部分には同一符号を付してその詳細な説明を省略する。同図に示すように、μＣＯＭ１は、外部メモリ２と、ＣＰＵ３と、を備えている。これら外部メモリ２及びＣＰＵ３は、互いに読出用アドレスバスＢ_AR、書込用アドレスバスＢ_AW、読出用データバスＢ_DR、書込用データバスＢ_DWを介して接続されている。

外部メモリ２は、第1実施形態と同様にA000H番地〜FFFFH番地までのアドレスが順次割り振られた８ビットのデータ領域が複数設けられている。また、外部メモリ２には、読出用のアドレス・デコード回路２１及び書込用のアドレス・デコード回路２２が設けられている。この読出用のアドレス・デコード回路２１には、読出用アドレスバスＢ_ARから出力されるアドレスが入力される。また、書込用のアドレス・デコード回路２２には、書込用アドレスバスＢ_AWから出力されるアドレスが入力される。

読出用アドレス・デコード回路２１は、読出用アドレスバスＢ_ARから入力されたアドレスのデータ領域を読出用データバスＢ_DRに接続して、そのデータ領域に格納されたデータを読出用データバスＢ_DRを介してＣＰＵ３に出力する回路である。書込用アドレス・デコード回路２２は、書込用アドレスバスＢ_AWから入力されたアドレスのデータ領域を書込用データバスＢ_RWに接続して、書込用データバスＢ_RWから出力されたデータをそのデータ領域に書き込む回路である。なお、上記ＣＰＵ３としては第１実施形態と同一の構成であるためここでは詳細な説明は省略する。

次に、上述したμＣＯＭ１の読出し、書込み動作について以下説明する。まず、読み出したいデータが発生したとき、ＣＰＵ３は、読出用アドレスバスＢ_ARから読み出したいデータのアドレスを出力する。これに応じて、外部メモリ２は、読出用アドレスバスＢ_ARで指定されたアドレスのデータを読出用データバスＢ_DRから出力する。ＣＰＵ３は、読出用データバスＢ_DRから出力されたデータを読み込む。

一方、書き込みたいデータが発生したとき、ＣＰＵ３は、書込用データバスＢ_DWから書き込みたいデータを出力する。その後、ＣＰＵ３は、書込用アドレスバスＢ_AWから書き込みたいデータのアドレスをワンショットパルスとして出力する。書込用のアドレスデコード回路２２は、このワンショットパルスに応じて、書込用アドレスバスＢ_AWで指定されたアドレスに書込用データバスＢ_DWから出力されたデータを書き込む。

上述した第２実施形態によれば、アドレスバスが、読出用アドレスバスＢ_AR及び書込用アドレスバスＢ_AWから構成され、データバスが、読出用データバスＢ_DR及び書込用データバスＢ_DWから構成されている。そして、ＣＰＵ３が、外部メモリ２内のデータを読み出すときに、読出用アドレスバスＢ_ARから読み出したいデータのアドレスを出力し、外部メモリ２内にデータを書き込むときに、書込用アドレスバスＢ_AWからそのデータを書き込みたいアドレスを出力すると共に書込用データバスＢ_DWからデータを出力するように設けられ、外部メモリ２が、読出用アドレスバスＢ_ARからアドレスが入力されると、当該入力されたアドレスに格納されたデータを読出用データバスＢ_DRに出力し、書込用アドレスバスＢ_AWからアドレスが入力されると、当該入力されたアドレスに書込用データバスＢ_DWから入力されたデータを書き込むように設けられているので、外部メモリ２への読み出し及び書き込みを同時に行うことができる。しかも、ＣＰＵ３からリード信号及びライト信号を出力する必要もないため、より一層処理速度の高速化を図ることができる。

参考例
上述した第２実施形態では、ＣＰＵとしては、第１実施形態と同様のものを用いていたが、ＣＰＵ３としては図４に示す従来の一般的な構成のものを用いても良い。

また、前述した実施形態は本発明の代表的な形態を示したに過ぎず、本発明は、実施形態に限定されるものではない。即ち、本発明の骨子を逸脱しない範囲で種々変形して実施することができる。

１ μＣＯＭ（マイクロコンピュータ）
２ 外部メモリ
３ ＣＰＵ（中央演算処理装置）
３１ ＣＰＵ
Ｂ_AR 読出用アドレスバス
Ｂ_AW 書込用アドレスバス
Ｂ_DR 読出用データバス
Ｂ_DW 書込用データバス

Claims (2)

1. 命令情報及び当該命令情報を実行するために必要な補足情報を含んだ複数の命令からなるプログラムデータを内部メモリから読み込んで実行する制御回路を内蔵した中央演算処理装置において、
   前記内部メモリは、前記制御回路が直接読み取るものであり、アドレスが割り振られた一定容量のデータ領域が複数設けられ、
   前記１つのデータ領域に前記１つの命令が格納され、
   前記各命令情報は、前記データ領域において先頭から互いに同じ位置のフィールドに格納されており、
   可変長命令形式のプログラムデータを、前記内部メモリの格納形式に合致させて前記内部メモリに起動前から予め格納済みである
   ことを特徴とする中央演算処理装置。
2. 請求項１に記載の中央演算処理装置と、前記中央演算処理装置にアドレスバス及びデータバスを介して接続された外部メモリと、を備えたマイクロコンピュータにおいて、
   前記アドレスバスが、読出用アドレスバス及び書込用アドレスバスから構成され、
   前記データバスが、読出用データバス及び書込用データバスから構成され、
   前記中央演算処理装置が、前記外部メモリ内のデータを読み出すときに、前記読出用アドレスバスから読み出したいデータのアドレスを出力し、前記外部メモリ内にデータを書き込むときに、前記書込用アドレスバスからそのデータを書き込みたいアドレスを出力すると共に前記書込用データバスから前記データを出力するように設けられ、
   前記外部メモリが、前記読出用アドレスバスからアドレスが入力されると、当該入力されたアドレスに格納されたデータを前記読出用データバスに出力し、前記書込用アドレスバスからアドレスが入力されると、当該入力されたアドレスに前記書込用データバスから入力されたデータを書き込むように設けられている
   ことを特徴とするマイクロコンピュータ。

Images