JP4957169B2 - 電気光学装置、走査線駆動回路および電子機器 - Google Patents

Description

本発明は、デマルチプレクサを用いて、走査線を駆動する技術に関する。

液晶などの電気光学装置では、複数行の走査線と複数列のデータ線との交差に対応して画素が設けられる。この画素は、自身に対応する走査線がアクティブレベルになったときに、自身に対応するデータ線の電圧（または電流）に応じた階調となり、当該走査線がノン・アクティブレベルになっても、その階調を維持する構成となっている。したがって、複数行の走査線を所定の順番でアクティブレベルにする一方、当該アクティブレベルとした走査線に位置する画素に対し、階調に応じた電圧（または電流）を、データ線を介して供給することにより、目的とする画像を表示させることができる。

ここで、複数行の走査線を所定の順番でアクティブレベルにする回路は、走査線駆動回路と呼ばれ、一般的にはシフトレジスタが用いられる。このような走査線駆動回路については、外付けの集積回路を実装するよりも、画素と同じスイッチング素子で構成した、いわゆる周辺回路内蔵型の方が、プロセスの共用化による製造効率の向上などの面において有利とされる。
ところで、シフトレジスタは、ｐチャネル型のトランジスタとｎチャネル型のトランジスタとを組み合わせた相補型の論理回路（インバータやクロックドインバータ）を有するが、ｐチャネル型とｎチャネル型とで電気的特性が揃わないと、貫通電流が流れてしまうなどの不都合が発生する。
そこで、走査線を複数行（例えば３行）毎にブロック化するとともに、各走査線にスイッチとしてもトランジスタ（ＴＦＴ）を設けて、これらのブロックを１つずつアドレス信号で選択するとともに、選択した１ブロックにおける複数行の走査線のスイッチを、セレクト信号により順番に１つずつオンさせて、走査線を順番にアクティブレベルとさせる、いわゆるデマルチプレクサ方式が提案されている（例えば特許文献１参照）。
特開２００２−１６９５１８号公報（特に図１参照）

しかしながら、この技術では、走査線に設けられるトランジスタをオンさせるためには、走査線のアクティブレベルよりも、当該トランジスタのしきい値電圧以上高くした電圧を、ゲート電極に印加しなければならない。したがって、上記技術では、アクティブレベルよりも、さらに高い電圧を別途生成する必要があるために、これらの電圧を生成する電源回路の高耐圧化や、構成の複雑化を招く、という問題が生じる。
本発明は、上述した事情に鑑みてなされたもので、その目的とするところは、デマルチプレクサ方式を用いて走査線を駆動する場合に、アクティブレベルよりも、さらに高い電圧を生成する必要のない電気光学装置、走査線駆動回路および電子機器を提供することにある。

上記目的を達成するために、本発明に係る走査線駆動回路にあっては、ｐ（ｐは２以上の整数）行毎にブロック化された複数行の走査線と、複数列のデータ線と、前記複数行の走査線と前記複数列のデータ線との交差に対応して設けられ、前記走査線の論理レベルがアクティブレベルとなったときに、前記データ線に供給されたデータ信号に応じた階調となる画素と、を有する電気光学装置に対し、前記複数行の走査線を所定の順番で選択して、当該選択した走査線をアクティブレベルとする走査線駆動回路であって、前記走査線駆動回路は、前記複数行の走査線のそれぞれに対応して単位回路を有し、ブロック化されたｐ行の走査線に対応する単位回路のｐ個には、当該ｐ行に対応する走査線のそれぞれの選択を示す期間においてアクティブレベルとなる論理信号が共通に供給され、前記各単位回路は、それぞれ第１および第２トランジスタを含み、前記第１トランジスタは、ソース電極に、前記論理信号が供給され、ドレイン電極が、自身に対応する走査線に接続され、前記第２トランジスタは、ゲート電極に、前記論理信号がアクティブレベルとなる前後であって、かつ、当該論理信号がノン・アクティブレベルであるときに、アクティブレベルになり、当該論理信号がノン・アクティブレベルからアクティブレベルに変化するときに、アクティブレベルからノン・アクティブレベルになる第１制御信号が供給され、ソース電極に、当該論理信号がアクティブレベルとなる前において、前記第１制御信号と重複するようにアクティブレベルになる第２制御信号が供給され、ドレイン電極が、前記第１トランジスタのゲート電極に接続されたことを特徴とする。この構成によれば、第１トランジスタのゲート電極の電圧は、アクティブレベルおよびノン・アクティブを用いて自己生成されるので、走査線を駆動するにあたって、アクティブレベルおよびノン・アクティブ以外の電圧を生成する必要をなくすことが可能となる。

本発明において、前記第２トランジスタのゲート電極およびドレイン電極間に補助容量を介挿した構成としても良い。本発明において、前記ブロックが互いに異なる複数の走査線に対応して設けられた複数の前記単位回路に、前記第２制御信号が共通に供給される構成としても良い。
なお、本発明は、走査線駆動回路のほか、この走査線駆動回路で駆動される電気光学装置としても、さらには、この電気光学装置を有する電子機器としても概念することが可能である。ここで、電気光学装置として概念する場合、前記複数行の走査線にそれぞれに対応してスイッチが設けられ、前記スイッチの一端同士は、前記ノン・アクティブレベルに共通接地され、前記スイッチの他端は、自身に対応する走査線に接続され、前記複数行の走査線のいずれもが選択されない期間において一斉にオンする構成としても良い。この構成によれば、走査線が電気的に接続されない状態を短くすることが可能となる。

以下、本発明の実施の形態について図面を参照して説明する。

＜第１実施形態＞
図１は、第１実施形態に係る走査線駆動回路を適用した電気光学装置の全体構成を示す図である。
この図に示されるように、この電気光学装置１は、表示パネル１０と、制御回路２０と、Ｙドライバ３０と、データ線駆動回路５０とに大別される。このうち、表示パネル１０では、特に図示しないが、素子基板と対向基板とが、互いに電極形成面が対向するように、一定の間隙を保って貼り合わせられるとともに、この間隙に例えばＴＮ（twisted nematic）型の液晶を封入した構成となっている。
表示パネル１０の素子基板には、後述する画素のスイッチング素子とともに単位回路４０の構成素子が共通プロセスによって形成されるとともに、半導体チップであるＹドライバ３０とデータ線駆動回路５０とが、ＣＯＧ技術等により実装されている。なお、Ｙドライバ３０や、単位回路４０、データ線駆動回路５０には、各種の制御信号がＦＰＣ（Flexible Printed Circuit）基板等を介して制御回路２０から供給される。

表示パネル１０は表示領域１００を有する。この表示領域１００には、本実施形態では、２４０行の走査線１１２が行（Ｘ）方向に延在するように設けられ、また、３２０列のデータ線１１４が列（Ｙ）方向に延在するように、かつ、各走査線１１２と互いに電気的な絶縁を保つように設けられている。本実施形態では、２４０行の走査線１１２が３行毎にブロック化されている。このため、走査線ブロック数は「８０」となる。

画素１１０は、２４０行の走査線１１２と３２０列のデータ線１１４との交差部に対応して、それぞれ配列している。したがって、本実施形態では、画素１１０が表示領域１００において縦２４０行×横３２０列でマトリクス状に配列することになる。
便宜的に、表示領域における行（ブロック）を一般化して説明するために、１以上８０以下の整数ｍを用いると、図１において上から数えて（３ｍ−２）行目、（３ｍ−１）行目および（３ｍ）行目の走査線１１２はいずれもｍ番目の走査線ブロックに属することになる。

ここで、説明の便宜上、画素１１０の構成について説明する。図２は、画素１１０の構成を示す図であり、ｍ番目の走査線ブロックに属する（３ｍ−２）行目、（３ｍ−１）行目および（３ｍ）行目の走査線１１２と、ある列、および、これに隣接する列との交差に対応する３×２の計６画素分の構成が示されている。

図２に示されるように、各画素１１０は、画素のスイッチング素子であるｎチャネル型薄膜トランジスタ（thin film transistor：以下単に「ＴＦＴ」と略称する）１１６と、画素容量（液晶容量）１２０と、蓄積容量１３０とを有する。各画素１１０については、互いに同一構成である。このため、１つの画素に着目すると、当該着目画素１１０において、ＴＦＴ１１６のゲート電極は、自身に対応する走査線１１２に接続される一方、そのソース電極は自身に対応するデータ線１１４に接続され、そのドレイン電極は画素容量１２０の一端たる画素電極１１８と、蓄積容量１３０の一端とにそれぞれ接続されている。
画素容量１２０の他端はコモン電極１０８である。このコモン電極１０８は、図１に示されるように全ての画素１１０にわたって共通であり、本実施形態では、時間的に一定の電圧ＬＣcomに保たれている。
一方、蓄積容量１３０の他端は容量線１３２である。この容量線１３２は、図１において図示省略されているが、例えばコモン電極１０８と同じ電圧ＬＣcomに保たれている。なお、容量線１３２は、電圧ＬＣco m以外に保たれる構成であっても良い。

表示領域１００は、画素電極１１８が形成された素子基板とコモン電極１０８が形成された対向基板との一対の基板同士を、電極形成面が互いに対向するように一定の間隙を保って貼り合わせるとともに、この間隙に液晶１０５を封止した構成となっている。このため、画素容量１２０は、画素電極１１８とコモン電極１０８とで誘電体の一種である液晶１０５を挟持したものとなって、画素電極１１８とコモン電極１０８との差電圧を保持する構成となっている。この構成において、画素容量１２０の透過光量は、当該保持電圧の実効値に応じて変化する。なお、本実施形態では説明の便宜上、画素容量１２０において保持される電圧実効値がゼロに近ければ、光の透過率が最大となって白色表示になる一方、電圧実効値が大きくなるにつれて透過する光量が減少して、ついには透過率が最小の黒色表示になるノーマリーホワイトモードであるとする。

図１において、Ｙドライバ３０は、制御回路２０による制御にしたがって走査線ブロックの１、２、３、…、８０番目に属する３行の走査線を順番に選択するためのアドレス信号（論理信号）Ａd -1、Ａd-2、Ａd-3、…、Ａd-80を、生成するものである。ここで、説明便宜のために、ｍ番目の走査線ブロックに対応して供給されるアドレス信号をＡd-mと表記する。

本実施形態において、走査線駆動回路は、１〜２４０行目の各走査線１１２に一対一に対応するように設けられた単位回路４０の集合体である。各単位回路４０の出力端は、自身に対応する走査線１１２に接続されている。このため、１、２、３、…、２４０行目に対応する単位回路４０は、１、２、３、…、２４０行目の走査線１１２に走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇ２４０をそれぞれ供給する。
ここで、ｍ番目の走査線ブロックに属する（３ｍ−２）行目、（３ｍ−１）行目および（３ｍ）行目の走査線１１２に対応する３つの単位回路４０の入力端には、当該走査線ブロックに対応して出力されたアドレス信号Ａd-mが共通に供給される。例えば、８０番目の走査線ブロックに属する２３８行目、２３９行目および２４０行目の走査線１１２に対応する３つの単位回路４０の入力端には、アドレス信号Ａd-80が共通に供給される。

すべての単位回路４０には、クロック信号（第１制御信号）Ｃlkが共通に供給される。 一方、ｍ番目の走査線ブロックに属する３行の単位回路には、それぞれ異なるセレクト信号（第２制御信号）が供給される。詳細には、（３ｍ−２）行目に対応する単位回路４０にはセレクト信号Ｓel-1が、（３ｍ−１）行目に対応する単位回路４０にはセレクト信号Ｓel-2が、（３ｍ）行目に対応する単位回路４０にはセレクト信号Ｓel-3が、それぞれ供給される。換言すれば、１つの走査線ブロックについてみれば、３行の単位回路においては、上から順番に、セレクト信号Ｓel-1、Ｓel-2、Ｓel-3が供給される構成となっている。ここで、セレクト信号Ｓel-1、Ｓel-2、Ｓel-3について、ｎを用いて一般的に表す場合、Ｓel-nと表記する。なお、ｎは、１、２、３のいずれかである。
セレクト信号Ｓel-1、Ｓel-2、Ｓel-3およびクロック信号Ｃlkは、それぞれ制御回路２０から出力される。

ここで、アドレス信号Ａd-mや、セレクト信号Ｓel-n、クロック信号Ｃlkについて図４を参照して説明する。
この図に示されるように、アドレス信号Ａd-1、Ａd-2、Ａd-3、…、Ａd-80は、それぞれパルス幅がＨであるパルスが３ショット連続するパルス列であり、パルス列の始端から終端までが互いに重複しないように順番に出力される。
セレクト信号Ｓel-1は、アドレス信号Ａd-1、Ａd-2、Ａd-3、…、Ａd-80の各パルス列のそれぞれにおいて、最初の１ショット目が出力される直前であって、アドレス信号Ａd-1、Ａd-2、Ａd-3、…、Ａd-80がすべてＬレベルである期間に出力されるパルスである。セレクト信号Ｓel-2は、アドレス信号Ａd-1、Ａd-2、Ａd-3、…、Ａd-80の各パルス列のそれぞれにおいて、１ショット目と２ショット目との間に出力されるパルスである。セレクト信号Ｓel-3は、アドレス信号Ａd-1、Ａd-2、Ａd-3、…、Ａd-80の各パルス列のそれぞれにおいて、２ショット目と３ショット目との間に出力されるパルスである。
本実施形態では、セレクト信号Ｓel-1の立ち下がりと、アドレス信号Ａd-1、Ａd-2、Ａd-3、…、Ａd-80における１ショット目のパルスの立ち上がりとは一致するように生成される。同様に、セレクト信号Ｓel-2の立ち下がりと、アドレス信号Ａd-1、Ａd-2、Ａd-3、…、Ａd-80における２ショット目のパルスの立ち上がりとは一致するように生成され、セレクト信号Ｓel-3の立ち下がりと、アドレス信号Ａd-1、Ａd-2、Ａd-3、…、Ａd-80における３ショット目のパルスの立ち上がりとは一致するように生成される。
クロック信号Ｃlkは、セレクト信号Ｓel-1、Ｓel-2、Ｓel-3においていずれかのパルスが出力されるタイミングにおいて出力される。すなわち、クロック信号Ｃlkは、セレクト信号Ｓel-1、Ｓel-2、Ｓel-3の論理和に相当する信号である。

データ線駆動回路５０は、アクティブレベルのＨレベルとなった走査線１１２に位置する画素１１０の階調に応じた電圧のデータ信号ｄ１、ｄ２、ｄ３、…、ｄ３２０を、１、２、３、…、３２０列目のデータ線１１４にそれぞれ供給するものである。
ここで、データ線駆動回路５０は、縦２４０行×横３２０列のマトリクス配列に対応した記憶領域（図示省略）を有し、各記憶領域には、それぞれに対応する画素１１０の階調値（明るさ）を指定する表示データＤaが記憶される。各記憶領域に記憶される表示データＤaは、表示内容に変更が生じた場合に、制御回路２０によってアドレスとともに変更後の表示データＤaが供給されて書き換えられる。
データ線駆動回路５０は、Ｈレベルとなる走査線１１２に位置する画素１１０の表示データＤaを記憶領域から読み出すとともに、当該階調値に応じた電圧のデータ信号に変換してデータ線１１４に供給する動作を、当該走査線１１２に位置する１〜３２０列のそれぞれについて実行する。

なお、Ｈレベルとなる走査線１１２が何行目であるのか、また、いかなるタイミングで走査線１１２がＨレベルとなるかについては、後述するように制御回路２０によるＹドライバ３０への制御（アドレス信号Ａd-1、Ａd-2、Ａd-3、…、Ａd-80）、および、単位回路４０への制御（セレクト信号Ｓel-1、Ｓel-2、Ｓel-3）で決定される。
このため、データ線駆動回路５０は、例えば制御回路２０から制御内容の通知を受けることによって、どの行の表示データＤaを読み出すべきなのか、また、どのタイミングでデータ信号ｄ１、ｄ２、ｄ３、…、ｄ３２０を出力すべきなのかを、知ることができる。
また、ここでいう階調値に応じた電圧とは、コモン電極１０８に印加される電圧ＬＣcomよりも高位側である正極性と、低位側である負極性との２通りが存在し、データ線駆動回路５０は、同一の画素について例えば１フレームの期間毎に正極性と負極性とで交互に切り替える。なお、書込極性については電圧ＬＣcomを基準とするが、電圧については、特に説明のない限り、電源の接地電位Ｇndを基準とし、論理レベルのＬレベルを当該接地電位Ｇndとし、論理レベルのＨレベルを電圧Ｖddとする。

次に、本発明の特徴部分である単位回路４０について説明する。
１〜２４０行目の走査線１１２に対応する単位回路４０は、構成的には互いに同一であるが、供給されるアドレス信号とセレクト信号とは、対応する走査線１１２が何番目の走査線ブロックに属するのか、その走査線ブロックにおいて何行目であるかによって異なる。ここで、上述したように、ｍは、走査線ブロックの番目を示し、ｎは、各走査線ブロックに属する３行の走査線の行目を示すので、ｍ番目の走査線ブロックに属する３行の走査線のうち、ｎ行目の走査線１１２は、表示パネル１０における１〜２４０行目のうち、｛３（ｍ−１）＋ｎ｝行目となり、この走査線に対応する単位回路には、アドレス信号Ａd-mおよびセレクト信号Ｓel-nが供給される、と言い表すことができる。

図３は、この｛３（ｍ−１）＋ｎ｝行目の走査線１１２に対応する単位回路４０の構成を示す図である。
この図に示されるように、単位回路４０は、２つのＴＦＴ４２、４４を含む。このうち、ＴＦＴ４２（第１トランジスタ）のソース電極は、アドレス信号Ａd-mが供給される入力端Ｉnに接続され、そのドレイン電極は、｛３（ｍ−１）＋ｎ｝行目の走査線１１２の一端である出力端Ｏutに接続されている。
ＴＦＴ４４（第２トランジスタ）のゲート電極には、クロック信号Ｃlkが供給され、ソース電極には、セレクト信号Ｓel-nが供給され、そのドレイン電極は、ＴＦＴ４２のゲート電極に接続されている。
また、Ｃ1は、ＴＦＴ４２においてソース・ゲート電極間に寄生する容量であり、同様に、容量Ｃ2は、ＴＦＴ４４においてソース・ゲート電極間に寄生する容量である。補助容量Ｃaは、ＴＦＴ４４においてソース・ゲート電極間に介挿された容量である。したがって、ＴＦＴ４４におけるソース・ゲート電極間には、容量Ｃ2、Ｃaが並列接続された構成となっている。ＴＦＴ４２、４４は、画素１１０におけるＴＦＴ１１６と共通プロセスによって形成され、また、補助容量は、例えばゲート絶縁膜を、ＴＦＴのゲート電極と配線層とで挟持することによって構成される。

｛３（ｍ−１）＋ｎ｝行目の走査線１１２に対応する単位回路４０では、図５（図４）に示されるように、セレクト信号Ｓel-nおよびクロック信号Ｃlkが期間ＳにわたってＨレベルになり、この後、両信号がＬレベルに立ち下がるとともに、アドレス信号Ａd-mがＨレベルに立ち上がるが、この立ち上がりから期間Ｈが経過すると、アドレス信号Ａd-mがＬレベルに立ち下がる。セレクト信号Ｓel-nがＬレベルの状態で、クロック信号Ｃlkが期間ＳにわたってＨレベルになる状態が２回経ると、セレクト信号Ｓel-nおよびクロック信号Ｃlkが再び期間ＳにわたってＨレベルになる。

このようなセレクト信号Ｓel-n、クロック信号Ｃlkおよびアドレス信号Ａd-mの出力において、セレクト信号Ｓel-nおよびクロック信号ＣlkがＨレベルになると、｛３（ｍ−１）＋ｎ｝行目の走査線１１２に対応する単位回路４０では、ＴＦＴ４４のゲート電極は、Ｈレベルに相当する電圧Ｖd dになるので、ソース・ドレイン電極間が導通（オン）状態になる。
一方、アドレス信号Ａd-mは、Ｌレベルであるので、ＴＦＴ４２のゲート電極Ｖgは、容量Ｃ1を充電しながら、セレクト信号Ｓel-nのＨレベルである電圧ＶddからＴＦＴ４４のオン抵抗による電圧降下分を減じた電圧Ｖaに、上昇しながら達することになる。
この電圧ＶaによってＴＦＴ４２もオンするので、出力端Ｏutは入力端Ｉnと導通状態になる。このため、アドレス信号Ａd-mのＬレベルが、そのまま走査信号Ｇ［３（ｍ−１）＋ｎ］となる。

次に、セレクト信号Ｓel-nおよびクロック信号ＣlkがＬレベルに立ち下がる一方でアドレス信号Ａd-mがＨレベルに立ち上がると、ＴＦＴ４４のソース・ドレイン電極間が非導通（オフ）状態になる。したがって、ＴＦＴ４２のゲート電極は、電気的にどの部分にも接続されないハイ・インピーダンス状態になるが、電圧Ｖddを充電した容量Ｃ1の他端である入力端Ｉnが、アドレス信号Ａd-mがＨレベルに相当する電圧Ｖddに持ち上がるため、容量Ｃ1の一端であるＴＦＴ４２のゲート電極Ｖgも、直前の電圧Ｖaから電圧Ｖddを加えた電圧（Ｖa＋Ｖdd）に上昇する。
このため、ＴＦＴ４２は、引き続きオン状態になるので、アドレス信号Ａd-mのＨレベルが、そのまま走査信号Ｇ［３（ｍ−１）＋ｎ］として現れる。

続いて、アドレス信号Ａd-mがＬレベルに立ち下がる。このため、容量Ｃ1の他端である入力端ＩnもＬレベルに下がるので、ＴＦＴ４２のゲート電極Ｖgは、電圧Ｖaに戻る。したがって、ＴＦＴ４２は、引き続きオン状態にあるので、アドレス信号Ａd-mのＬレベルが、そのまま走査信号Ｇ［３（ｍ−１）＋ｎ］として現れる。

セレクト信号Ｓel-nおよびアドレス信号Ａd-mがＬレベルの状態で、クロック信号ＣlkがＨレベルになると、ＴＦＴ４４がオン状態になる。このため、ゲート電極Ｖgがセレクト信号Ｓel-nのＬレベルになるので、ＴＦＴ４２はオフする。これにより、出力端Ｏutは、ハイ・インピーダンス状態になるが、走査線１１２に寄生する種々の容量により、走査信号Ｇ［３（ｍ−１）＋ｎ］は、図５において破線で示されるように直前のＬレベルに維持される。
一方、アドレス信号Ａd-mもＬレベルであるので、容量Ｃ1の両端が同レベルになり、これにより、充電された電圧がゼロにリセットされる。このため、以降アドレス信号Ａd-mのレベルが、｛３（ｍ−１）＋ｎ｝行目に対応する単位回路４０のＴＦＴ４２のオンオフに直接影響を及ぼすことはないはずである（この点については後述する）。

ところで、ｍ番目の走査線ブロックに属する３行の走査線１１２を順番にＨレベルとした後においては、１フレームの期間Ｆが経過するまで、アドレス信号Ａd-mはＬレベルを維持するが、セレクト信号Ｓel-nについては、他の走査線ブロックに属する３行の走査線１１２を順番に選択するために、期間Ｕ毎にＨレベルとなる。クロック信号Ｃlkは、セレクト信号Ｓel-1、Ｓel-2、Ｓel-3の論理和であるような性格を有するので、期間Ｕ／３毎に、いずれかのセレクト信号とともにＨレベルとなる。
ここで、アドレス信号Ａd-mがＬレベルである場合に、セレクト信号Ｓel-nおよびクロック信号ＣlkがＨレベルになると、ＴＦＴ４２のゲート電極がＨレベルになるので、出力端Ｏutはアドレス信号Ｌレベルに確定する。このため、出力端Ｏutは、ハイ・インピーダンス状態になった後、期間Ｕの周期で定期的にＬレベルにリフレッシュされるので、ノイズ等や各種の寄生容量による電圧変化が抑制されることになる。
なお、アドレス信号Ａd-mがＬレベルである場合に、ゲート電極ＶgがＨレベルになって当該ＴＦＴ４２がオンすると、容量Ｃ1に電圧Ｖaが充電される（ＴＦＴ４２がオンになる）ことになるが、クロック信号ＣlkだけがＨレベルになることによって、当該充電電圧がゼロにリセットされる。

ここでは、一般的に、｛３（ｍ−１）＋ｎ｝行目に対応する単位回路４０について説明したが、ｍについて１〜８０、ｎについて１、２、３であるから、図４に示されるようなアドレス信号Ａd-1、Ａd-2、Ａd-3、…、Ａd-80に対し、同図に示されるようにセレクト信号Ｓel-1、Ｓel-2、Ｓel-3が出力されると、走査信号Ｇ１、Ｇ２、Ｇ３、…、Ｇ２４０は、それぞれ自身に対応したアドレス信号における３つのパルス列のうち、走査線ブロックの行目に対応するパルスを、そのＬレベル区間を含むように抜き出したものとなる。
さらに、走査信号のＬレベルに相当する期間では、一時的に出力端Ｏutがハイ・インピーダンス状態になるため電圧不確定に陥りやすいが、本実施形態では、期間Ｕ毎に電位ＧndのＬレベルに定期的にリフレッシュされるので、実際には、Ｌレベルでほぼ安定することになる。
図４において各走査信号のＬレベルである期間のうち、細線は、ハイ・インピーダンス状態であるがために、走査線の寄生容量等により不安定ながらもＬレベルを保持している期間を示し、太線は、リフレッシュによるＬレベルに確定している期間を示している。

このように｛３（ｍ−１）＋ｎ｝行目に対応する単位回路４０では、当該行の走査線１１２をＨレベルにする前に、ＴＦＴ４２をオンさせることによって、Ｌレベルのアドレス信号Ａd-mをそのまま走査信号Ｇ［Ｇ３（ｍ−１）＋ｎ］にするとともに、容量Ｃ1に電圧Ｖaを充電させ、この後、アドレス信号Ａd-mをＨレベルに変化させたときに、ＴＦＴ４２のゲート電圧を電圧Ｖaに当該変化分を上乗せすることによりＴＦＴ４２を引き続きオンさせて、Ｈレベルのアドレス信号Ａd-mを走査信号Ｇ［Ｇ３（ｍ−１）＋ｎ］として出力する構成となっている。
このため、デマルチプレクサを構成するＴＦＴ４２のゲート電圧については、論理レベルであるＨおよびＬレベルを用いて自己生成するので、走査線をＨレベルにするときにＴＦＴ４２のゲート電極に印加すべきオン電圧としてＨレベルよりもＴＦＴ４２のしきい値電圧以上高くした電圧を別途生成する必要がなくなる。したがって、走査線を駆動するにあたって、Ｌレベルに相当する電位Ｇndのほかには、Ｈレベルに相当する電圧Ｖddのみを生成すれば良いので、電源回路の構成素子を高耐圧化する必要がなくなって、構成の簡易化を図ることが可能となる。

ここで、ＴＦＴ４４のソース・ドレイン電極間において、寄生容量Ｃ2に加えて補助容量Ｃaを積極的に設けている理由は、次の通りである。すなわち、補助容量Ｃaを設けない場合に、セレクト信号Ｓel-nがＬレベルである状態にあってアドレス信号Ａd-mがＬからＨレベルに立ち上がったときに、容量Ｃ1、Ｃ2や他の容量等の影響により、ＴＦＴ４２のゲート電極電圧が、アドレス信号Ａd-mの電圧変化方向である上昇方向に変化し、これにより、ＴＦＴ４２のオフ抵抗が無視できない程度に小さくなる状態（半オン状態）になってしまう可能性があるためである。ＴＦＴ４２が半オン状態になると、出力端Ｏutである走査線がＬレベルから上昇し、画素におけるＴＦＴ１１６のオフリークを増大させてしまう。
この半オン状態を防止するために、本実施形態では、アドレス信号Ａd-mの立ち上がりタイミングにおいてクロック信号Ｃlkが立ち下がるように設定するとともに、容量Ｃ2に加えて補助容量Ｃaを並列化することによりＴＦＴ４４のゲート・ドレイン電極間の容量を増やし、この増やした容量を介したクロック信号Ｃlkの立ち下がりによって、ＴＦＴ４２のゲート電極の電圧上昇を打ち消すようにしている。
なお、補助容量Ｃaについては、種々の条件によって一概にはいえないものの、３００〜５００ｆＦ（ファムト・ファラッド）程度が望ましい。

なお、電気光学装置の動作について簡単に説明すると、あるフレームの最初においては走査信号Ｇ１がＨレベルになる。走査信号Ｇ１がＨレベルになると、データ線駆動回路５０は、１行目であって１、２、３、…、３２０列目の画素の表示データＤaを読み出すとともに、読み出した表示データＤaで指定された電圧だけ、電圧ＬＣcomを基準に高位または低位の電圧に変換し、データ信号ｄ１、ｄ２、ｄ３、…、ｄ３２０として、それぞれ１、２、３、…、３２０列のデータ線１１４に供給する。
一方、走査信号Ｇ１がＨレベルになると、１行１列〜１行３２０列の画素におけるＴＦＴ１１６がオンするので、これらの画素電極１１８には、データ信号ｄ１、ｄ２、ｄ３、…、ｄ３２０が印加される。このため、１行１列〜１行３２０列の画素容量１２０には、データ信号ｄ１〜ｄ３２０と電圧ＬＣcomとの差電圧が書き込まれる。
走査信号Ｇ２がＨレベルになる直前において、走査信号Ｇ１がＬレベルになり、これにより、１行１列〜１行３２０列の画素におけるＴＦＴ１１６がオフするが、画素容量１２０に書き込まれた電圧は、その容量性とともに並列接続された蓄積容量１３０に保持されるので、１行１列〜１行３２０列の画素容量１２０は、書き込まれた電圧に応じた階調を維持することになる。

次に、走査信号Ｇ２がＨレベルになる。走査信号Ｇ２がＨレベルになると、データ線駆動回路５０は、２行目であって１、２、３、…、３２０列目の画素の表示データＤaを読み出すとともに、読み出した表示データＤaで指定された電圧だけ、電圧ＬＣcomを基準に高位または低位の電圧に変換し、データ信号ｄ１、ｄ２、ｄ３、…、ｄ３２０として、それぞれ１、２、３、…、３２０列のデータ線１１４に供給する。
一方、走査信号Ｇ２がＨレベルになると、２行１列〜２行３２０列の画素におけるＴＦＴ１１６がオンするので、これらの画素電極１１８には、データ信号ｄ１、ｄ２、ｄ３、…、ｄ３２０が印加される。このため、２行１列〜２行３２０列の画素容量１２０には、データ信号ｄ１〜ｄ３２０と電圧ＬＣcomとの差電圧が書き込まれる。

以下同様にして、データ信号を介した電圧の書き込みが、走査信号Ｇ３、Ｇ４、…、Ｇ２４０がＨレベルになるまで繰り返され、これによりすべての画素に対して、階調値に応じた電圧が書き込まれる。なお、次のフレームでも同様にして電圧の書き込みが、書込極性を反転した状態で実行される。すなわち、ある画素について着目したときに、あるフレームにおいて階調値に応じた電圧が、電圧ＬＣcomよりも高位または低位の一方の極性であったならば、次のフレームでは、電圧ＬＣcomよりも高位または低位の他方の極性とされる。このような極性反転によって、液晶１０５に直流成分が印加されることが回避されて、劣化が防止される。
なお、図６は、｛３（ｍ−１）＋ｎ｝行における、ある列の画素電極１１８の電圧について、走査信号Ｇ［３（ｍ−１）＋ｎ］との関係において示す図である。この図においては、走査信号Ｇ［３（ｍ−１）＋ｎ］がＨレベルになったときに、電圧ＬＣcomに対して当該画素に対する階調値に応じた分だけ高位または低位の電圧（図において↑または↓で示されている）のデータ信号が当該列目のデータ線１１４に供給されて、当該画素電極１１８に書き込まれている様子を示している。また、走査信号Ｇ［３（ｍ−１）＋ｎ］においては、Ｌレベルは安定化されているものとしている。

＜第２実施形態＞
次に、本発明の第２実施形態に係る走査線駆動回路について説明する。図７は、この走査線駆動回路を適用した電気光学装置の全体構成を示す図である。
図７に示されるように、第２実施形態において、走査線駆動回路を構成する単位回路４０に供給される信号は、第１実施形態（図１参照）におけるセレクト信号Ｓel-1、Ｓel-2、Ｓel-3およびクロック信号Ｃlkが入れ替わった関係にある。各単位回路４０は、構成的には図３と同一であるが、図３の括弧書で示されるように、ｍ番目の走査線ブロックに属する３行の走査線のうち、ｎ行目に対応する単位回路４０にあっては、ＴＦＴ４４のゲート電極に、第１制御信号としてのセレクト信号Ｓel-nが供給され、ＴＦＴ４４のソース電極に、第２制御信号としてのクロック信号Ｃlkが供給される。

図８は、第２実施形態のアドレス信号Ａd-mや、セレクト信号Ｓel-n、クロック信号Ｃlkの波形を示す。この図及び図９に示されるように、アドレス信号Ａd-1〜Ａd-80は、第１実施形態と同じである。
ただし、セレクト信号Ｓel-1、Ｓel-2、Ｓel-3には、第１実施形態と相違している。すなわち、図８に示されるように、セレクト信号Ｓel-1は、アドレス信号Ａd-1、Ａd-2、Ａd-3、…、Ａd-80の各パルス列のそれぞれにおいて最初の１ショット目が出力される直前であって、アドレス信号Ａd-1、Ａd-2、Ａd-3、…、Ａd-80がすべてＬレベルである期間に出力される第１パルスを含む点においては、第１実施形態と共通であるが、第２実施形態では、さらに、アドレス信号における最初の１ショット目が出力された後から次の２ショット目が出力されるまでであって、アドレス信号およびクロック信号ＣlkがＬレベルである期間に出力される第２パルスを含む。
同様に、セレクト信号Ｓel-2は、第１実施形態のパルスに加えて、アドレス信号における２ショット目が出力された後から次の３ショット目が出力されるまでであって、アドレス信号およびクロック信号ＣlkがＬレベルである期間に出力される第２パルスを含み、セレクト信号Ｓel-3は、第１実施形態のパルスに加えて、アドレス信号における３ショット目が出力された後から次のアドレス信号の１ショット目が出力されるまでであって、アドレス信号およびクロック信号ＣlkがＬレベルである期間に出力される第２パルスを含む。
このため、第２実施形態において、クロック信号Ｃlkは、第１実施形態と同じであるが、セレクト信号Ｓel-1、Ｓel-2、Ｓel-3の論理和ではない。

第２実施形態においても、｛３（ｍ−１）＋ｎ｝行目に対応する単位回路４０では、図９に示されるように、当該行の走査線１１２をＨレベルにする前に、セレクト信号Ｓel-nおよびクロック信号ＣlkがＨレベルになることによって、Ｌレベルのアドレス信号Ａd-mをそのまま走査信号Ｇ［Ｇ３（ｍ−１）＋ｎ］にするとともに、容量Ｃ1に電圧Ｖaを充電させ、この後、アドレス信号Ａd-mをＨレベルに変化させたときに、ＴＦＴ４２のゲート電圧を電圧Ｖaに当該変化分を上乗せすることによりＴＦＴ４２を引き続きオンさせて、Ｈレベルのアドレス信号Ａd-mを走査信号Ｇ［Ｇ３（ｍ−１）＋ｎ］として出力する構成となっている。その後、アドレス信号Ａd-mがＬレベルになると、セレクト信号Ｓel-nの第２パルスによって、電圧Ｖaがゼロにリセットされ、走査信号Ｇ［Ｇ３（ｍ−１）＋ｎ］としてＬレベルを維持する構成となっている。
したがって、第２実施形態においても、第１実施形態と同様に、ＴＦＴ４２のゲート電圧については、論理レベルであるＨおよびＬレベルを用いて自己生成するので、電源回路の構成素子を高耐圧化する必要がなくなって、構成の簡易化を図ることが可能となる。

ところで、上述した第１および第２実施形態において、各走査線１１２は、ＨからＬレベルに変化した後、期間Ｕ（３行分の走査線がＨレベルになる期間）毎にＬレベルに定期的にリフレッシュされるが、このリフレッシュの周期は短いほどよい。
このため、例えば図１０に示されるように、各走査線１１２にそれぞれＴＦＴ１４０（スイッチ）を設けた構成としても良い。ここで、各ＴＦＴ１４０のソース電極は、Ｌレベルである電位Ｇndに共通接地され、ドレイン電極が走査線１１２にそれぞれ接続され、ゲート電極には、信号Ｓetが共通に供給される。このため、信号ＳetがＨレベルになったときに、全走査線１１２がＬレベルに確定することになる。
ここで、信号Ｓetとしては、いずれかのアドレス信号Ａd-1、Ａd-2、Ａd-3、…、Ａd-80がＨレベルにならない期間、すなわち、すべてのアドレス信号がＬレベルとなる期間においてＨレベルとなる信号であれば良く、例えば上述したクロック信号Ｃlkをそのまま用いることができる。

このような構成によれば、図１１に示されるように、各走査線１１２は、Ｌレベルに確定する間隔が短くなるので、ハイ・インピーダンス状態が長く継続することによる電圧不安定状態が低減されるとともに、走査線１１２同士におけるＬレベルの均質化が図られる。
ハイ・インピーダンス状態における電圧変動により走査線１１２同士の電圧が相違してしまうと、行毎に、画素におけるＴＦＴ１１６のオフリークによる影響が異なり、行方向における表示のムラとなって現れるが、この構成によれば、図４と場合と比較して、Ｌレベルの確定周期が短く、かつ、全走査線１１２について共通なので、表示のムラが現れにくいのである。

なお、実施形態においては、走査線ブロックを構成する走査線の行数ｐを「３」として説明したが、「２」でも良いし、「４」以上の整数としても良い。また、実施形態においては、ＴＦＴ１１６をｎチャネル型としたため、アクティブレベルをＨレベルとし、ノン・アクティブレベルをＬレベルとして説明したが、ＴＦＴ１１６をｐチャネル型にした場合、アクティブレベルはＬレベルになり、ノン・アクティブレベルをＨレベルになる。ＴＦＴ１１６をｐチャネル型にする場合には、負論理とすれば良いので、その構成については別段説明を要しないであろう。

また、上述した各実施形態では、画素容量１２０を単位としてみたときに、１フレームの期間毎に書込極性を反転したが、その理由は、画素容量１２０を交流駆動するために過ぎないので、その反転は２フレーム以上の期間毎に実行しても良い。
さらに、画素容量１２０はノーマリーホワイトモードとしたが、電圧無印加状態において暗い状態となるノーマリーブラックモードとしても良い。また、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の３画素で１ドットを構成して、カラー表示を行うとしても良いし、さらに、別の１色（例えばシアン（Ｃ））を追加し、これらの４色の画素で１ドットを構成して、色再現性を向上させる構成としても良い。

上述した説明では、書込極性の基準をコモン電極１０８の電圧としているが、これは、画素１１０におけるＴＦＴ１１６が理想的なスイッチとして機能する場合であり、実際には、ＴＦＴ１１６のゲート・ドレイン電極間の寄生容量に起因して、オンからオフに状態変化するときにドレイン電極（画素電極１１８）の電位が低下する現象（プッシュダウン、突き抜け、フィールドスルーなどと呼ばれる）が発生する。液晶の劣化を防止するため、画素容量１２０については交流駆動としなければならないが、コモン電極１０８への印加電圧を書込極性の基準として交流駆動すると、プッシュダウンのために、負極性書込による画素容量１２０の電圧実効値が、正極性書込による実効値よりも若干大きくなってしまう（ＴＦＴ１１６がｎチャネルの場合）。このため、実際には、書込極性の基準電圧とコモン電極１０８の電圧とを分け、詳細には、書込極性の基準電圧を、プッシュダウンの影響が相殺されるように、コモン電極の電圧よりも高位側にオフセットして設定するようにしても良い。
さらに、蓄積容量１３０の他端は一定ではなく、正極性書込時に低位側とし、その後、高位側に切り替え、極性書込時に高位側とし、その後、低位側に切り替えるような構成としても良い。

＜電子機器＞
次に、上述した実施形態に係る電気光学装置１を表示装置として有する電子機器について説明する。図１２は、実施形態に係る電気光学装置１を用いた携帯電話１２００の構成を示す図である。
この図に示されるように、携帯電話１２００は、複数の操作ボタン１２０２のほか、受話口１２０４、送話口１２０６とともに、上述した電気光学装置１を備えるものである。なお、電気光学装置１のうち、表示領域１００に相当する部分以外の構成要素については外観としては現れない。

なお、電気光学装置１が適用される電子機器としては、図１２に示される携帯電話の他にも、デジタルスチルカメラや、ノートパソコン、液晶テレビ、ビューファインダ型（またはモニタ直視型）のビデオレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等などが挙げられる。そして、これらの各種電子機器の表示装置として、上述した電気光学装置１が適用可能であることは言うまでもない。

第１実施形態に係る走査線駆動回路を用いた電気光学装置を示す図である。 同電気光学装置における画素の構成を示す図である。 同走査線駆動回路における単位回路の構成を示す図である。 同走査線駆動回路の動作を示す図である。 同単位回路の動作を説明するための図である。 同電気光学装置の動作を説明するための図である。 第２実施形態に係る走査線駆動回路を用いた電気光学装置を示す図である。 同走査線駆動回路の動作を示す図である。 同単位回路の動作を説明するための図である。 同電気光学装置の応用例を示す図である。 同応用例に係る走査線駆動回路の動作を説明するための図である。 実施形態に係る電気光学装置を用いた携帯電話の構成を示す図である。

符号の説明

１…電気光学装置、１０…表示パネル、２０…制御回路、３０…Ｙドライバ、４０…単位回路、４２、４４…ＴＦＴ、５０…データ線駆動回路、１００…表示領域、１０８…コモン電極、１１０…画素、１１２…走査線、１１４…データ線、１１６…ＴＦＴ、１２０…画素容量、１４０…ＴＦＴ、１２００…携帯電話

Claims (6)

1. ｐ（ｐは２以上の整数）行毎にブロック化された複数行の走査線と、
   複数列のデータ線と、
   前記複数行の走査線と前記複数列のデータ線との交差に対応して設けられ、前記走査線の論理レベルがアクティブレベルとなったときに、前記データ線に供給されたデータ信号に応じた階調となる画素と、
   を有する電気光学装置に対し、
   前記複数行の走査線を所定の順番で選択して、当該選択した走査線をアクティブレベルとする走査線駆動回路であって、
   前記走査線駆動回路は、前記複数行の走査線のそれぞれに対応して単位回路を有し、
   ブロック化されたｐ行の走査線に対応する単位回路のｐ個には、当該ｐ行に対応する走査線のそれぞれの選択を示す期間においてアクティブレベルとなる論理信号が共通に供給され、
   前記各単位回路は、それぞれ第１および第２トランジスタを含み、
   前記第１トランジスタは、
   ソース電極に、前記論理信号が供給され、ドレイン電極が、自身に対応する走査線に接続され、
   前記第２トランジスタは、
   ゲート電極に、前記論理信号がアクティブレベルとなる前後であって、かつ、当該論理信号がノン・アクティブレベルであるときに、アクティブレベルになり、当該論理信号がノン・アクティブレベルからアクティブレベルに変化するときに、アクティブレベルからノン・アクティブレベルになる第１制御信号が供給され、
   ソース電極に、当該論理信号がアクティブレベルとなる前において、前記第１制御信号と重複するようにアクティブレベルになる第２制御信号が供給され、
   ドレイン電極が、前記第１トランジスタのゲート電極に接続された
   ことを特徴とする走査線駆動回路。
2. 前記第２トランジスタのゲート電極およびドレイン電極間に補助容量を介挿した
   ことを特徴とする請求項１に記載の走査線駆動回路。
3. 前記ブロックが互いに異なる複数の走査線に対応して設けられた複数の前記単位回路に、前記第２制御信号が共通に供給される
   ことを特徴とする請求項１に記載の走査線駆動回路。
4. ｐ（ｐは２以上の整数）行毎にブロック化された複数行の走査線と、
   複数列のデータ線と、
   前記複数行の走査線と前記複数列のデータ線との交差に対応して設けられ、前記走査線の論理レベルがアクティブレベルとなったときに、前記データ線に供給されたデータ信号に応じた階調となる画素と、
   前記複数行の走査線を所定の順番で選択して、当該選択した走査線をアクティブレベルとする走査線駆動回路と、
   前記アクティブレベルとされた走査線に対応する画素の階調に応じたデータ信号を、前記データ線を介して供給するデータ線駆動回路と、
   を具備し、
   前記走査線駆動回路は、
   前記複数行の走査線のそれぞれに対応して単位回路を有し、
   ブロック化されたｐ行の走査線に対応する単位回路のｐ個には、当該ｐ行に対応する走査線のそれぞれの選択を示す期間においてアクティブレベルとなる論理信号が共通に供給されて、
   前記各単位回路は、それぞれ第１および第２トランジスタを含み、
   前記第１トランジスタは、
   ソース電極に、前記論理信号が供給され、
   ドレイン電極が、自身に対応する走査線に接続され、
   前記第２トランジスタは、
   ゲート電極に、前記論理信号がアクティブレベルとなる前後であって、かつ、当該論理信号がノン・アクティブレベルであるときに、アクティブレベルになり、当該論理信号がノン・アクティブレベルからアクティブレベルに変化するときに、アクティブレベルからノン・アクティブレベルになる第１制御信号が供給され、
   ソース電極に、当該論理信号がアクティブレベルとなる前において、前記第１制御信号と重複するようにアクティブレベルになる第２制御信号が供給され、
   ドレイン電極が、前記第１トランジスタのゲート電極に接続された
   ことを特徴とする電気光学装置。
5. 前記複数行の走査線のそれぞれに対応してスイッチが設けられ、
   前記スイッチの一端同士は、前記ノン・アクティブレベルに共通接地され、
   前記スイッチの他端は、自身に対応する走査線に接続され、
   前記複数行の走査線のいずれもが選択されない期間において一斉にオンする
   ことを特徴とする請求項４に記載の電気光学装置。
6. 請求項４または５に記載の電気光学装置を備える
   ことを特徴とする電子機器。

Images