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JP4967924B2 - Semiconductor device - Google Patents

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JP4967924B2
JP4967924B2 JP2007215631A JP2007215631A JP4967924B2 JP 4967924 B2 JP4967924 B2 JP 4967924B2 JP 2007215631 A JP2007215631 A JP 2007215631A JP 2007215631 A JP2007215631 A JP 2007215631A JP 4967924 B2 JP4967924 B2 JP 4967924B2
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Description

本発明は、半導体装置に関し、特にボンディング用のパッドを有する半導体装置に関する。   The present invention relates to a semiconductor device, and more particularly to a semiconductor device having a bonding pad.

図７は、従来の半導体装置の構成例を示す断面図である。この半導体装置は、半導体基板１上に素子・配線領域２が形成され、最上の絶縁膜上に複数のボンディング用のパッド３が形成されている。
素子・配線領域２には、例えばＭＯＳトランジスタが形成され、このＭＯＳトランジスタ上に層間絶縁膜と配線パターン（配線層）とが交互に配置されている。 FIG. 7 is a cross-sectional view showing a configuration example of a conventional semiconductor device. In this semiconductor device, an element / wiring region 2 is formed on a semiconductor substrate 1, and a plurality of bonding pads 3 are formed on the uppermost insulating film.
In the element / wiring region 2, for example, MOS transistors are formed, and interlayer insulating films and wiring patterns (wiring layers) are alternately arranged on the MOS transistors.

すなわち、ＭＯＳトランジスタ２０上に第１層間絶縁膜２１が形成され、第１層間絶縁膜２１上に第１配線パターン２２が形成されている。第１配線パターン２２上には第２層間絶縁膜２３が形成され、第２層間絶縁膜２３上に第２配線パターン２４が形成されている。第２配線パターン２４上には第３層間絶縁膜２５が形成され、第３層間絶縁膜２５上に第３配線パターン２６が形成されている。   That is, the first interlayer insulating film 21 is formed on the MOS transistor 20, and the first wiring pattern 22 is formed on the first interlayer insulating film 21. A second interlayer insulating film 23 is formed on the first wiring pattern 22, and a second wiring pattern 24 is formed on the second interlayer insulating film 23. A third interlayer insulating film 25 is formed on the second wiring pattern 24, and a third wiring pattern 26 is formed on the third interlayer insulating film 25.

また、第３配線パターン２６上には第４層間絶縁膜２７が形成され、第４層間絶縁膜２７上に複数のボンディング用パッド３が形成されている。
さらに、ＭＯＳトランジスタ２０と第１配線パターン２２はスルーホール２８ａによって電気的に接続されている。第１配線パターン２２と第２配線パターン２４とはスルーホール２８ｂによって電気的に接続され、第２配線パターン２４と第３配線パターン２６とはスルーホール２８ｃによって電気的に接続されている。 A fourth interlayer insulating film 27 is formed on the third wiring pattern 26, and a plurality of bonding pads 3 are formed on the fourth interlayer insulating film 27.
Further, the MOS transistor 20 and the first wiring pattern 22 are electrically connected by a through hole 28a. The first wiring pattern 22 and the second wiring pattern 24 are electrically connected through a through hole 28b, and the second wiring pattern 24 and the third wiring pattern 26 are electrically connected through a through hole 28c.

このような構成からなる半導体装置では、電気測定の際にはボンディング用パッド３に対してプローブ針が接触され、ワイヤボンディングの際にはパッド３にワイヤが接続される。このような場合には、ボンディング用パッド３に強い機械的衝撃が加わるので、下層の層間絶縁膜、配線、素子などに特性の変動を発生させることがあり、この対策のために以下の方法が採用されている。   In the semiconductor device having such a configuration, the probe needle is brought into contact with the bonding pad 3 during electrical measurement, and the wire is connected to the pad 3 during wire bonding. In such a case, a strong mechanical shock is applied to the bonding pad 3, which may cause characteristic fluctuations in the underlying interlayer insulating film, wiring, element, etc. It has been adopted.

（１）ワイヤボンディング、またはプロービング（パッドに対するプローブ針の接触）の条件によって機械的な衝撃を小さく設定する。
（２）衝撃を受けるパッド側が、衝撃に強くなる構造になるように工夫する。
具体的には、例えば図８に示すように、図７の配線パターン２６をダミーパターン（構造強化層）２９に置き換えて、機械的衝撃に強い構造とした半導体装置が知られている（例えば特許文献１参照）。 (1) The mechanical impact is set to be small depending on the conditions of wire bonding or probing (contact of the probe needle with the pad).
(2) The pad side that receives the impact is devised so that the structure is strong against the impact.
Specifically, for example, as shown in FIG. 8, there is known a semiconductor device in which the wiring pattern 26 in FIG. 7 is replaced with a dummy pattern (structure strengthening layer) 29 to have a structure resistant to mechanical shock (for example, a patent) Reference 1).

このような構成によれば、機械的な衝撃を吸収できる。また、図８に示すようにボンディング用パッド３にプローブ針４が接触するなどに起因し、第４層間絶縁膜２７に部分的にクラック（ヒビ割れ）ａが入っても、ダミーパターン２９で止まり、クラックａがそれ以上波及しないという利点がある。
特許第３６３２７２５号公報 According to such a configuration, a mechanical shock can be absorbed. Further, even if a crack (crack) a partially enters the fourth interlayer insulating film 27 due to the probe needle 4 coming into contact with the bonding pad 3 as shown in FIG. There is an advantage that the crack a does not spread further.
Japanese Patent No. 3632725

ところで、図８に示す従来の半導体装置の場合は、層間絶縁膜２７に部分的にクラックａが入ってもダミーパターン２９で止まるので、回路としては動作不良を回避できる。
しかし、従来の半導体装置では、ワイヤボンディング作業に先立って、ボンディング用パッド３にプローブ針を接触することで所定の電気測定を行うが、その接触時に層間絶縁膜２７にクラックａが入る場合がある。この場合には、その後のワイヤボンディング作業によりパッド３が層間絶縁膜２７上から剥離するという不具合が発生する場合がある。 By the way, in the case of the conventional semiconductor device shown in FIG. 8, even if a crack a is partially formed in the interlayer insulating film 27, it stops at the dummy pattern 29, so that a malfunction of the circuit can be avoided.
However, in the conventional semiconductor device, a predetermined electrical measurement is performed by bringing a probe needle into contact with the bonding pad 3 prior to the wire bonding operation, but a crack a may be formed in the interlayer insulating film 27 at the time of the contact. . In this case, there is a case where the pad 3 is peeled off from the interlayer insulating film 27 by a subsequent wire bonding operation.

このため、パッド３に対するプローブ針４の接触時に層間絶縁膜２７にクラックが入った場合には、その事実が認識できないので、クラックが入った状態でその後のワイヤボンディング作業が行われる。従って、従来の半導体装置では、ワイヤボンディング作業時（組み立て時）に、パッドが絶縁膜上から剥離し、組み立ての歩留りが低下して製造費用（コスト）の上昇を招くという不具合があった。   For this reason, when a crack occurs in the interlayer insulating film 27 when the probe needle 4 is in contact with the pad 3, the fact cannot be recognized, and the subsequent wire bonding operation is performed in a state where the crack is present. Therefore, the conventional semiconductor device has a problem in that the pad is peeled off from the insulating film during the wire bonding operation (assembly), resulting in a decrease in assembly yield and an increase in manufacturing cost (cost).

そこで、本発明の目的は、上記の点に鑑み、ボンディング用パッドに対するプローブ針の接触時に層間絶縁膜にクラックが入った場合に、そのクラックの有無を検出できるようにし、後の組み立て時の歩留りの向上を図り、もってコストの低減化を図ることができる半導体装置を提供することにある。   Therefore, in view of the above points, the object of the present invention is to enable detection of the presence or absence of cracks when the interlayer insulating film is cracked when the probe needle contacts the bonding pad, and yield in subsequent assembly. Accordingly, it is an object of the present invention to provide a semiconductor device capable of reducing the cost.

上記の課題を解決し本発明の目的を達成するために、各発明は、以下のような構成から
なる。
第１の発明は、層間絶縁膜上に形成されたボンディング用パッドを有する半導体装置に
おいて、前記ボンディング用パッドの下の位置に、前記層間絶縁膜を介在して配置される
クラック検出用電極と、前記層間絶縁膜上に形成され、前記クラック検出用電極と電気的
に接続されるクラック検出用パッドと、を備え、前記クラック検出用の電極は、所定幅からなる複数の導体を並列に配置したことを特徴とする。
In order to solve the above problems and achieve the object of the present invention, each invention has the following configuration.
According to a first aspect of the present invention, in a semiconductor device having a bonding pad formed on an interlayer insulating film, a crack detection electrode disposed below the bonding pad with the interlayer insulating film interposed therebetween, A crack detection pad formed on the interlayer insulating film and electrically connected to the crack detection electrode, wherein the crack detection electrode has a plurality of conductors having a predetermined width arranged in parallel. It is characterized by that.

第２の発明は、層間絶縁膜上に形成された複数のボンディング用パッドを有する半導体
装置において、前記複数のボンディング用パッドの下の位置に、前記層間絶縁膜を介在し
てそれぞれ配置される複数のクラック検出用電極と、前記層間絶縁膜上に形成され、前記
複数のクラック検出用電極と電気的に接続されるクラック検出用パッドと、を備え、前記クラック検出用の電極は、所定幅からなる複数の導体を並列に配置したことを特徴とする。
According to a second aspect of the present invention, in a semiconductor device having a plurality of bonding pads formed on an interlayer insulating film, a plurality of elements are respectively disposed below the plurality of bonding pads with the interlayer insulating film interposed therebetween. A crack detection pad formed on the interlayer insulating film and electrically connected to the plurality of crack detection electrodes , wherein the crack detection electrode has a predetermined width. A plurality of conductors are arranged in parallel.

第３の発明は、層間絶縁膜上に形成されたボンディング用パッドを有する半導体装置に
おいて、前記ボンディング用パッドの下の位置に、前記層間絶縁膜を介在して配置される
クラック検出用電極と、前記層間絶縁膜上に形成され、前記クラック検出用電極と電気的
に接続されるクラック検出用パッドと、を備え、前記クラック検出用の電極は、格子状に形成されていることを特徴とする。
第４の発明は、層間絶縁膜上に形成された複数のボンディング用パッドを有する半導体
装置において、前記複数のボンディング用パッドの下の位置に、前記層間絶縁膜を介在し
てそれぞれ配置される複数のクラック検出用電極と、前記層間絶縁膜上に形成され、前記
複数のクラック検出用電極と電気的に接続されるクラック検出用パッドと、を備え、前記クラック検出用の電極は、格子状に形成されていることを特徴とする。
A third invention provides a semiconductor device having a bonding pad formed on an interlayer insulating film.
The interlayer insulating film is disposed below the bonding pad.
A crack detection electrode and an electrical contact with the crack detection electrode formed on the interlayer insulating film
A crack detecting pad connected to the electrode, and the crack detecting electrode is formed in a lattice shape.
A fourth invention is a semiconductor having a plurality of bonding pads formed on an interlayer insulating film
In the apparatus, the interlayer insulating film is interposed under the plurality of bonding pads.
A plurality of crack detection electrodes respectively disposed on the interlayer insulating film,
And a crack detection pad electrically connected to the plurality of crack detection electrodes, wherein the crack detection electrodes are formed in a lattice shape .

このような構成の本発明によれば、ボンディング用パッドに対するプローブ針の接触時にパッドの下の層間絶縁膜にクラックが入った場合に、そのクラックの有無を検出できるので、後のワイヤボンディング作業によるボンディング用パッドの層間絶縁膜上からの剥離を防止できる。その結果、組み立て時の歩留りの向上を図ることができ、コストの低減化を図ることができる。
また、本発明によれば、パッケージ後の検査において、回路に印加できないような高電圧を用いてクラックを検出することが可能となる。このため、クラックが進行性のある場合には、スクリーニングが可能となり、市場に出力するのに先立って動作不良を回避できる。 According to the present invention having such a configuration, when a crack has occurred in the interlayer insulating film under the pad when the probe needle contacts the bonding pad, the presence or absence of the crack can be detected. It is possible to prevent peeling of the bonding pad from the interlayer insulating film. As a result, the yield during assembly can be improved, and the cost can be reduced.
Further, according to the present invention, it is possible to detect a crack using a high voltage that cannot be applied to a circuit in an inspection after packaging. For this reason, when the crack is progressive, screening becomes possible, and malfunction can be avoided prior to outputting to the market.

以下、本発明の実施形態について、図面を参照して説明する。
本発明の半導体装置の実施形態の構成について、図１および図２を参照して説明する。図１は実施形態の部分的な断面図であり、図２はその全体の上から見た平面図である。
実施形態に係る半導体装置は、図１に示すように、半導体基板などの基板１上に素子・配線領域２ａが形成され、最上の層間絶縁膜上に複数のボンディング用のパッド３が形成されている。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
The configuration of the embodiment of the semiconductor device of the present invention will be described with reference to FIGS. FIG. 1 is a partial cross-sectional view of the embodiment, and FIG. 2 is a plan view seen from above.
In the semiconductor device according to the embodiment, as shown in FIG. 1, an element / wiring region 2a is formed on a substrate 1 such as a semiconductor substrate, and a plurality of bonding pads 3 are formed on the uppermost interlayer insulating film. Yes.

素子・配線領域２ａには、例えばＭＯＳトランジスタが形成され、このＭＯＳトランジスタ上に層間絶縁膜と配線パターンとが交互に配置されている。
すなわち、ＭＯＳトランジスタ２０上には第１層間絶縁膜２１が形成され、第１層間絶縁膜２１上には第１配線パターン２２が形成されている。第１配線パターン２２上には第２層間絶縁膜２３が形成され、第２層間絶縁膜２３上には第２配線パターン２４が形成されている。第２配線パターン２４上には、第３層間絶縁膜２５が形成されている。ＭＯＳトランジスタ２０と第１配線パターン２２は、スルーホール２８ａによって電気的に接続されている。第１配線パターン２２と第２配線パターン２４は、スルーホール２８ｂによって電気的に接続されている。 For example, a MOS transistor is formed in the element / wiring region 2a, and interlayer insulating films and wiring patterns are alternately arranged on the MOS transistor.
That is, a first interlayer insulating film 21 is formed on the MOS transistor 20, and a first wiring pattern 22 is formed on the first interlayer insulating film 21. A second interlayer insulating film 23 is formed on the first wiring pattern 22, and a second wiring pattern 24 is formed on the second interlayer insulating film 23. A third interlayer insulating film 25 is formed on the second wiring pattern 24. The MOS transistor 20 and the first wiring pattern 22 are electrically connected by a through hole 28a. The first wiring pattern 22 and the second wiring pattern 24 are electrically connected by a through hole 28b.

また、第３層間絶縁膜２５上には、クラック検出用配線パターン５が形成されている。クラック検出用配線パターン５上には、第４層間絶縁膜２７が形成されている。第４層間絶縁膜２７上には、複数のボンディング用パッド３とクラック検出用パッド６とがそれぞれ形成されている。クラック検出用パッド６は、スルーホール７を介してクラック検出用配線パターン５と電気的に接続されている。
複数のボンディング用パッド３は、図２に示すように、半導体装置を構成する第４層間絶縁膜２７の端部の内側に沿って一列に配置されている。また、その一部には、ボンディング用パッド３に代えてクラック検出用パッド６が含まれている。 A crack detection wiring pattern 5 is formed on the third interlayer insulating film 25. A fourth interlayer insulating film 27 is formed on the crack detection wiring pattern 5. A plurality of bonding pads 3 and crack detection pads 6 are formed on the fourth interlayer insulating film 27, respectively. The crack detection pad 6 is electrically connected to the crack detection wiring pattern 5 through the through hole 7.
As shown in FIG. 2, the plurality of bonding pads 3 are arranged in a line along the inner side of the end of the fourth interlayer insulating film 27 constituting the semiconductor device. In addition, a part of them includes a crack detection pad 6 instead of the bonding pad 3.

次に、複数のボンディング用パッド３と、それに関連するクラック検出用配線パターン５の具体的な構成例について、図１および図３を参照して説明する。図３は、ボンディング用パッド３とクラック検出用配線パターン５を上側から見た平面図である。
図１および図３に示すように、複数のボンディング用パッド３の下の位置であって、第４層間絶縁膜２７を介する第３層間絶縁膜２５上に、クラック検出用配線パターン５が形成されている。言い換えると、複数のボンディング用パッド３とクラック検出用配線パターン５とは、第４層間絶縁膜２７を介して対向する形態で配置されている。 Next, a specific configuration example of the plurality of bonding pads 3 and the crack detection wiring pattern 5 related thereto will be described with reference to FIGS. FIG. 3 is a plan view of the bonding pad 3 and the crack detection wiring pattern 5 as viewed from above.
As shown in FIGS. 1 and 3, the crack detection wiring pattern 5 is formed on the third interlayer insulating film 25 via the fourth interlayer insulating film 27 at a position below the plurality of bonding pads 3. ing. In other words, the plurality of bonding pads 3 and the crack detection wiring pattern 5 are arranged to face each other with the fourth interlayer insulating film 27 interposed therebetween.

クラック検出用配線パターン５は、図３に示すように、所定幅からなる複数（この例では５つ）の導体５１からなり、その複数の導体５１は第３層間絶縁膜２５上に所定間隔をおいて並列に配列するようにした。その複数の導体５１の配列方向は、複数のパッド３の配列方向と一致するようにした。複数の導体５１は、その各一端側が共通接続され、その共通接続部がスルーホール７を介してクラック検出用パッド６に接続されている。
このため、複数の導体５１のうち、複数のボンディング用パッド３と対向する各部分は、各ボンディング用パッド３の下の第４層間絶縁膜２７に生じるクラックを検出するためのクラック検出用電極として機能する。したがって、クラック検出用配線パターン５は、クラック検出用電極を含むものである。 As shown in FIG. 3, the crack detection wiring pattern 5 includes a plurality of (in this example, five) conductors 51 having a predetermined width, and the plurality of conductors 51 are spaced apart from each other on the third interlayer insulating film 25. Arranged in parallel. The arrangement direction of the plurality of conductors 51 was made to coincide with the arrangement direction of the plurality of pads 3. Each of the plurality of conductors 51 is commonly connected at one end thereof, and the common connection portion is connected to the crack detection pad 6 through the through hole 7.
Therefore, each portion of the plurality of conductors 51 that faces the plurality of bonding pads 3 serves as a crack detection electrode for detecting a crack generated in the fourth interlayer insulating film 27 under each bonding pad 3. Function. Accordingly, the crack detection wiring pattern 5 includes a crack detection electrode.

次に、図１に示すクラック検出用配線パターン５の変形例について、図４および図５を参照して説明する。
図４に示すクラック検出用配線パターン５ａは、図３に示すクラック検出用配線パターン５の構成を基本とするものである。クラック検出用配線パターン５ａは、所定幅からなる複数の導体５１を有するとともに、その複数の導体５１のうち複数の各パッド３と対向する各部分には、格子状または網目状のクラック検出用電極を形成するようにした。そのクラック検出用電極は、複数の導体５１の間に導体５２を追加することにより、格子状または網目状になるようにした（図４参照）。
図５に示すクラック検出用配線パターン５ｃは、複数のボンディング用パッド３と対向する位置に、全体が四角形からなる平板状のクラック検出用電極５３をそれぞれ形成するようにした。そのクラック検出用電極５３は、導体５４によって接続されるとともに、スルーホール７などを介してクラック検出用パッド６に接続されている。 Next, a modification of the crack detection wiring pattern 5 shown in FIG. 1 will be described with reference to FIGS.
The crack detection wiring pattern 5a shown in FIG. 4 is based on the configuration of the crack detection wiring pattern 5 shown in FIG. The crack detection wiring pattern 5a has a plurality of conductors 51 having a predetermined width, and each of the plurality of conductors 51 facing each of the plurality of pads 3 has a grid-like or mesh-like crack detection electrode. To form. The crack detection electrode was made to have a lattice shape or a mesh shape by adding a conductor 52 between the plurality of conductors 51 (see FIG. 4).
In the crack detection wiring pattern 5c shown in FIG. 5, flat crack detection electrodes 53 each having a square shape are formed at positions facing the plurality of bonding pads 3, respectively. The crack detection electrode 53 is connected by a conductor 54 and is connected to the crack detection pad 6 through the through hole 7 or the like.

次に、図３〜図５に示すクラック検出用配線パターンのそれぞれの特徴について説明する。
図３のクラック検出用配線パターン５は、所定幅からなる複数の導体５１からなり、その複数の導体５１は第３層間絶縁膜２５上に所定間隔をおいて並列に配列するようにした。このように、複数のボンディング用パッド３と対向する各部分は、所定間隔の隙間（導体５１が存在しない部分）がある。このため、ボンディング用パッド３にプローブ針が接触したときに第４層間絶縁膜２７の変形に伴って変形可能であり、第４層間絶縁膜２７にクラックが発生しにくいという利点がある。 Next, characteristics of the crack detection wiring patterns shown in FIGS. 3 to 5 will be described.
The crack detection wiring pattern 5 shown in FIG. 3 includes a plurality of conductors 51 having a predetermined width, and the plurality of conductors 51 are arranged in parallel on the third interlayer insulating film 25 with a predetermined interval. In this way, each portion facing the plurality of bonding pads 3 has a gap (a portion where the conductor 51 does not exist) having a predetermined interval. For this reason, when the probe needle comes into contact with the bonding pad 3, it can be deformed along with the deformation of the fourth interlayer insulating film 27, and there is an advantage that cracks are hardly generated in the fourth interlayer insulating film 27.

図５のクラック検出用配線パターン５ｂは、複数のボンディング用パッド３と対向する位置に、平板状のクラック検出用電極５３をそれぞれ設けるようにした。このように、クラック検出用電極５３は平板状であって、ボンディング用パッド３との対向面積が図３のクラック検出用配線パターン５よりも大きくなる。このため、第４層間絶縁膜２７にクラックが発生した場合に、そのクラックを検出する感度が向上するという利点がある。   The crack detection wiring pattern 5b of FIG. 5 is provided with a flat crack detection electrode 53 at a position facing the bonding pads 3 respectively. Thus, the crack detection electrode 53 has a flat plate shape, and the area facing the bonding pad 3 is larger than that of the crack detection wiring pattern 5 of FIG. For this reason, when a crack occurs in the fourth interlayer insulating film 27, there is an advantage that the sensitivity of detecting the crack is improved.

図４のクラック検出用配線パターン５ａは、複数のボンディング用パッド３と対向する各部分には、網目状のクラック検出用電極を形成するようにした。このため、ボンディング用パッド３にプローブ針が接触したときに第４層間絶縁膜２７にクラックが発生するのを防止しつつ、仮に第４層間絶縁膜２７にクラックが発生した場合に、そのクラックを検出する感度の向上を図ることができる。   In the crack detection wiring pattern 5a of FIG. 4, a mesh-like crack detection electrode is formed on each portion facing the bonding pads 3. For this reason, when a crack is generated in the fourth interlayer insulating film 27 while preventing the crack from occurring in the fourth interlayer insulating film 27 when the probe needle contacts the bonding pad 3, the crack is removed. The detection sensitivity can be improved.

次に、本発明の実施形態において、層間絶縁膜にクラックが生じた場合に、そのクラックの検出の原理について、図６を参照して説明する。
図６に示すように、ボンディング用パッド３の表面にプローブ針４が接触し、ボンディング用パッド３に衝撃が加わることにより、第４層間絶縁膜２７にクラックａが入ったものとする。 Next, in the embodiment of the present invention, when a crack occurs in the interlayer insulating film, the principle of detection of the crack will be described with reference to FIG.
As shown in FIG. 6, it is assumed that the probe needle 4 comes into contact with the surface of the bonding pad 3 and an impact is applied to the bonding pad 3, so that a crack a enters the fourth interlayer insulating film 27.

この場合に、ボンディング用パッド３とクラック検出用パッド６の間に、例えば１０〔Ｖ〕程度の高電圧を印加すると、そのクラックａによってボンディング用パッド３とクラック検出用パッド６の間に漏れ電流が流れる。
したがって、その漏れ電流を電流計で測定すれば、漏れ電流の大きさを求めることができる。この測定した漏れ電流値は、第４層間絶縁膜２７にクラックａがある場合とない場合とで異なる。そこで、測定した漏れ電流値を所定の判定値と比較すれば、クラックａの有無を検出できる。すなわち、漏れ電流値が判定値以上であればクラックａがありと判定し、漏れ電流値が判定値以下であればクラックａがなしと判定する。 In this case, when a high voltage of, for example, about 10 [V] is applied between the bonding pad 3 and the crack detection pad 6, a leakage current is generated between the bonding pad 3 and the crack detection pad 6 due to the crack a. Flows.
Therefore, if the leakage current is measured with an ammeter, the magnitude of the leakage current can be obtained. The measured leakage current value differs depending on whether the fourth interlayer insulating film 27 has a crack a or not. Therefore, the presence or absence of crack a can be detected by comparing the measured leakage current value with a predetermined determination value. That is, if the leakage current value is equal to or greater than the determination value, it is determined that there is a crack a, and if the leakage current value is equal to or less than the determination value, it is determined that there is no crack a.

次に、本発明の実施形態において、層間絶縁膜にクラックが生じた場合に、そのクラックの検出方法について説明する。
まず、図２において、複数のボンディング用パッド３のうちのいずれかのパッド３の真下の第４層間絶縁膜２７にクラックが生じた場合に、そのクラックが生じた箇所を特定する場合の検出方法について説明する。 Next, in the embodiment of the present invention, when a crack occurs in the interlayer insulating film, a method for detecting the crack will be described.
First, in FIG. 2, when a crack is generated in the fourth interlayer insulating film 27 directly below any one of the plurality of bonding pads 3, a detection method for specifying a location where the crack has occurred is identified. Will be described.

この場合には、複数のボンディング用パッド３について、任意のボンディング用パッド３とクラック検出用パッド６の間に高電圧を印加し、上記のように電流計で漏れ電流を測定し、その測定値によってクラックの有無を検出する。これらの測定を、ボンディング用パッド３を順次変更することにより、その測定を繰り返せば、クラックの発生箇所を特定できる。   In this case, for a plurality of bonding pads 3, a high voltage is applied between any bonding pad 3 and crack detection pad 6, and the leakage current is measured with an ammeter as described above. To detect the presence or absence of cracks. If these measurements are repeated by sequentially changing the bonding pads 3, the location of the crack can be identified.

次に、図２において、複数のボンディング用パッド３のうちのいずれかのパッド３の真下の第４層間絶縁膜２７にクラックが生じた場合に、そのクラックの発生箇所を特定することなく、クラックの発生の有無のみを知る場合の検出方法について説明する。
この場合には、複数のボンディング用パッド３の全てを電気的に共通接続し、この共通接続部とクラック検出用パッド６の間に高電圧を印加し、上記のように電流計で漏れ電流を測定し、その測定値によってクラックの有無を検出する。この場合には、クラックの発生箇所は特定できないが、クラックの有無を迅速に検出できる。 Next, in FIG. 2, when a crack occurs in the fourth interlayer insulating film 27 directly below any one of the plurality of bonding pads 3, the crack is generated without specifying the location where the crack occurs. A detection method in the case where only the presence or absence of occurrence is known will be described.
In this case, all of the plurality of bonding pads 3 are electrically connected in common, a high voltage is applied between the common connection portion and the crack detection pad 6, and the leakage current is measured with an ammeter as described above. Measure and detect the presence or absence of cracks based on the measured value. In this case, the occurrence location of a crack cannot be specified, but the presence or absence of a crack can be detected quickly.

以上のように、実施形態によれば、クラック検出用配線パターンとクラック検出用パッドなどを設けるようにしたので、ボンディング用パッドに対するプローブ針の接触時にパッドの下の層間絶縁膜にクラックが入った場合に、そのクラックの有無を検出できる。このため、その後のワイヤボンディング作業によるボンディング用パッドの層間絶縁膜上からの剥離を防止できるので、組み立て時の歩留りの向上を図ることができ、コストの低減化を図ることができる。   As described above, according to the embodiment, since the crack detection wiring pattern and the crack detection pad are provided, the interlayer insulating film under the pad is cracked when the probe needle contacts the bonding pad. In the case, the presence or absence of the crack can be detected. For this reason, it is possible to prevent the bonding pads from being peeled off from the interlayer insulating film by the subsequent wire bonding operation, so that the yield at the time of assembly can be improved and the cost can be reduced.

また、実施形態によれば、パッケージ後の検査において、回路に印加できないような高電圧を用いてクラックを検出することが可能となる。このため、クラックが進行性のある場合には、スクリーニングが可能となり、市場に出力するのに先立って動作不良を回避できる。
なお、上記の実施形態では、図１に示すように、ボンディング用パッド３の下方に素子・配線領域２ａを設けるようにしたが、図１は一例であり、本発明はそのような構成に限定されるものではない。 Further, according to the embodiment, it is possible to detect a crack using a high voltage that cannot be applied to a circuit in an inspection after packaging. For this reason, when the crack is progressive, screening becomes possible, and malfunction can be avoided prior to outputting to the market.
In the above embodiment, as shown in FIG. 1, the element / wiring region 2a is provided below the bonding pad 3. However, FIG. 1 is an example, and the present invention is limited to such a configuration. Is not to be done.

本発明の実施形態の部分的な断面図である。It is a partial sectional view of an embodiment of the present invention. その実施形態を上から見たときの概略平面図である。It is a schematic plan view when the embodiment is viewed from above. クラック検出用配線パターンの構成を示す平面図である。It is a top view which shows the structure of the wiring pattern for crack detection. クラック検出用配線パターンの他の構成を示す平面図である。It is a top view which shows the other structure of the wiring pattern for crack detection. クラック検出用配線パターンのさらに他の構成を示す平面図である。It is a top view which shows other structure of the wiring pattern for crack detection. 本発明の実施形態のクラックの検出原理を説明する図である。It is a figure explaining the detection principle of the crack of embodiment of this invention. 第１の従来技術の部分的な断面図である。It is a fragmentary sectional view of the 1st prior art. 第２の従来技術の部分的な断面図である。It is a fragmentary sectional view of the 2nd prior art.

符号の説明Explanation of symbols

１・・・基板、２ａ・・・素子・配線領域、３・・・ボンディング用パッド、５、５ａ、５ｂ・・・クラック検出用配線パターン、６・・・クラック検出用パッド、５１、５２・・・導体、５３・・・クラック検出用電極 DESCRIPTION OF SYMBOLS 1 ... Substrate, 2a ... Element / wiring area, 3 ... Bonding pad, 5, 5a, 5b ... Crack detection wiring pattern, 6 ... Crack detection pad, 51, 52 ..Conductors, 53 ... Electrodes for detecting cracks

Claims (4)

層間絶縁膜上に形成されたボンディング用パッドを有する半導体装置において、
前記ボンディング用パッドの下の位置に、前記層間絶縁膜を介在して配置されるクラッ
ク検出用電極と、
前記層間絶縁膜上に形成され、前記クラック検出用電極と電気的に接続されるクラック
検出用パッドと、
を備え、
前記クラック検出用の電極は、所定幅からなる複数の導体を並列に配置したことを特徴とする半導体装置。 In a semiconductor device having a bonding pad formed on an interlayer insulating film,
A crack detection electrode disposed via the interlayer insulating film at a position below the bonding pad;
A crack detection pad formed on the interlayer insulating film and electrically connected to the crack detection electrode;
Equipped with a,
The crack detection electrode includes a plurality of conductors having a predetermined width arranged in parallel . 層間絶縁膜上に形成された複数のボンディング用パッドを有する半導体装置において、
前記複数のボンディング用パッドの下の位置に、前記層間絶縁膜を介在してそれぞれ配
置される複数のクラック検出用電極と、
前記層間絶縁膜上に形成され、前記複数のクラック検出用電極と電気的に接続されるク
ラック検出用パッドと、
を備え、
前記クラック検出用の電極は、所定幅からなる複数の導体を並列に配置したことを特徴とする半導体装置。 In a semiconductor device having a plurality of bonding pads formed on an interlayer insulating film,
A plurality of crack detection electrodes respectively disposed below the plurality of bonding pads with the interlayer insulating film interposed therebetween;
A crack detection pad formed on the interlayer insulating film and electrically connected to the plurality of crack detection electrodes;
Equipped with a,
The crack detection electrode includes a plurality of conductors having a predetermined width arranged in parallel . 層間絶縁膜上に形成されたボンディング用パッドを有する半導体装置において、In a semiconductor device having a bonding pad formed on an interlayer insulating film,
前記ボンディング用パッドの下の位置に、前記層間絶縁膜を介在して配置されるクラッA cladding disposed below the bonding pad with the interlayer insulating film interposed therebetween.
ク検出用電極と、A detection electrode;
前記層間絶縁膜上に形成され、前記クラック検出用電極と電気的に接続されるクラックA crack formed on the interlayer insulating film and electrically connected to the crack detection electrode
検出用パッドと、A detection pad;
を備え、With
前記クラック検出用の電極は、格子状に形成されていることを特徴とする半導体装置。The crack detecting electrode is formed in a lattice shape. 層間絶縁膜上に形成された複数のボンディング用パッドを有する半導体装置において、In a semiconductor device having a plurality of bonding pads formed on an interlayer insulating film,
前記複数のボンディング用パッドの下の位置に、前記層間絶縁膜を介在してそれぞれ配Arranged below the plurality of bonding pads through the interlayer insulating film, respectively.
置される複数のクラック検出用電極と、A plurality of crack detection electrodes placed;
前記層間絶縁膜上に形成され、前記複数のクラック検出用電極と電気的に接続されるクA crack formed on the interlayer insulating film and electrically connected to the plurality of crack detection electrodes.
ラック検出用パッドと、A rack detection pad;
を備え、With
前記クラック検出用の電極は、格子状に形成されていることを特徴とする半導体装置。The crack detecting electrode is formed in a lattice shape.
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