JP5044859B2 - ビデオ信号内の垂直同期パルスの検出用の雑音除去装置 - Google Patents

Description

本発明は、請求項１のあらかじめ特徴づけている部分に記載の、ビデオ信号内の垂直同期パルスの検出用の雑音除去装置に関する。

アナログおよびデジタル・ビデオ信号は、画像信号をモニタに送出するために、正確なタイミングを必要とすることが知られている。水平同期パルスは、ラスタ走査中は、各ラインの開始にセットされる。垂直同期パルスは、各々の完全なフィールドの終わりに生成され、各フィールドは、規格に応じてそれぞれ５０または６０Ｈｚにおいて６２５本または５２５本のハーフ・ライン（half lines）を含む。同時に、次のフィールドのラスタ走査が開始できるように、画像を生成するビームが画面の下端から画面の上端に戻される、比較的長いブランキング期間がある。したがって、同期情報は、電子ビームの偏向が適切に行われ、所望の画像をひずみなしでモニタ上に作成することができるように、正しい瞬間に水平および垂直の偏向回路を分離するために使用される。次いで、同期情報は、一般的に複合ビデオ信号から取り出され、複合ビデオ信号内で、水平および垂直同期パルスが互いに分離される。次いで、２つのタイプの同期パルスは、互いに異なるパルス期間に基づいて区別されてもよい。

最新技術のいくつかの同期回路が知られており、それらの回路は、入力信号が雑音を含んでいる場合でも、適当なクロック発生器信号を生成する。この目的のために、ウィンドウ・ベースの雑音除去方法が使用され、周期的にセットされたウィンドウ内で発生しない雑音パルスは抑圧される。他の方法は、ＰＬＬ（フェーズ・ロック・ループ）を使用することにより、入力信号と内部のクロック発生器信号との間の位相同期を生成することである。

米国特許第４９７４０８１号は、垂直イコライザ・パルスに起因する雑音の影響を受けないクロック・パルス発生回路を明らかにする。クロック・パルス発生回路は、印加される入力信号と位相同期したクロック・パルスを生成するＰＬＬ回路を備える。さらに、この回路は、水平同期信号と同期したウィンドウ信号パルス（window signal pulse）を生成する同期回路を備える。同期状態は、複合同期信号に対して判定され、ゲート回路により、ウィンドウ信号の期間中のみ、信号パルスの通過が可能になる。この場合、位相同期の作用は水平同期パルスのみに関する。電圧制御発振器（ＶＣＯ）、およびループ・フィルタとしての低域通過フィルタを使用することで、記述されたシステムは、入力信号にロックするまでに一定の期間が必要となる。

米国特許第５６０８４６２号および米国特許第５５９６３７２号から、水平同期信号と同期したクロック発生器パルスを生成するための、ＶＣＯを用いたＰＬＬを使用する他の同様の回路が知られている。さらに、後者の公報では、垂直カウンタ（vertical counter）が提供され、垂直カウンタは、線周波数によって与えられるクロック周波数を有する。一方で、米国特許出願公開第２００３／００８１１４９号では、測定された位相誤りによってカウントが訂正されるカウンタが、ＰＬＬの発振器として使用されている。この公報でも、同期プロセスが水平信号に使用される。もっとも可能性の高い同期パルスの位置を決定するために、測定された各パルスは、それらの位置およびそれらの幅に関して評価される。

日本国特許第０６０３０２９５号から、垂直同期パルス中の雑音信号を抑圧するための、ＶＰＬＬ（垂直フェーズ・ロック・ループ）の使用が知られている。

本発明の目的は、基準形式のビデオ信号中の垂直同期パルスを検出するために雑音を除去する装置であって、ロッキング動作が非常に高速で、基礎をなす複合ビデオ信号の基本的なパラメータを測定することのできる追加の構成部品が、簡略な方式で集積化されてもよい装置を示すことである。

本発明の目的は、請求項１に記載の特徴を有するビデオ信号内の垂直同期パルスの検出用の雑音除去装置によって達成される。こうした装置は、複合ビデオ信号内の連続した垂直同期パルスを検出する垂直パルス検出器と、位相誤りを生成する少なくとも１つの位相検出器、少なくとも１つのループ・フィルタ、および垂直パルス検出器の出力信号が入力信号として存在し、入力信号と位相同期したクロック信号位相を生成する少なくとも１つの発振器を含むＶＰＬＬ（垂直フェーズ・ロック・ループ）とを備える。

発振器は、ほぼ一定のクロック周波数でカウントするカウンタであり、発振器の発振期間の長さは、ループ・フィルタによって生成される訂正値による、そのカウントにおける変化によって決定されるという事実は、ループ・フィルタの適当な構成によってシステムの非常に高速なロッキング動作を実現するのに有利である。さらに、場合によっては、垂直同期パルスが発生する場合のカウント、または、この場合に測定される位相誤りを評価することにより、複合ビデオ信号の基本周波数やフィールドの長さなどのパラメータを測定することができる各構成部品は、容易に装置に集積化可能である。次いで、発振器のクロック周波数が、複合ビデオ信号のハーフ・ライン周波数（half-line frequency）である場合には、カウントの簡略な評価が起こる。

本発明の好ましい実施形態における位相検出器は、垂直同期パルスが発生するカウントを測定し、それらのカウントから位相誤りを計算する位相ストロボスコープと、絶対値がもっとも低い位相誤りを計算するミニマム・ファインダ（minimum finder）とを備える。これにより、同期パルスである確率がもっとも高いパルスが、システムによって考慮に入れられるが、いわゆる雑音パルスは無視されるようになる。

新規のロッキング動作の初めには、第１の訂正値は、第１の期間中に測定される位相誤りに等しく、第２の訂正値は、第２の期間中に測定される位相誤りの２倍に等しいことが特に好ましい。これにより、オフセットの場合における、２フィールド内のみでの位相同期のロッキング、および発振器のクロック周波数に対する、入力信号の一定の周波数シフトを有することが可能になる。

本発明の他の好ましい実施形態により、装置は、交互に切り替わるフィールド長を検出する手段と、交互に切り替わるフィールド長が検出された場合に、ＶＰＬＬからウィンドウ・ベースの装置への切換えがあるような方式で垂直同期パルスを検出するウィンドウ・ベースの装置とを備えることができる。これにより、いわゆるビデオレコーダのフィーチャー・モード（feature modes）においても、装置はクロック信号と同期することができるようになる。

本発明の他の好ましい各実施形態は、各従属クレームに記載の他の特徴から得られる。

本発明のこれらおよび他の態様は、以下に述べる各実施形態を参照しながら、非制限的な例として明白であり、また明らかにされるであろう。

図１は、ＶＰＬＬに対する入力信号を示す。垂直同期信号１０は、Ｖパルス検出器１２に供給される。ある長さを超えない雑音パルスは、すでにＶパルス検出器１２内で抑圧される。一方で、１００で示してあるＶＰＬＬに対して、より大きい雑音が入力信号１４内に残る。したがって、入力信号１４に影響を及ぼす雑音の要因は、一方では、Ｖパルス検出器１２によって除去されないすべての追加の雑音パルスであり、他方では、不適切に抑圧された弱い垂直同期パルスである。

図２は、あらゆるＰＬＬと同じく、発振器１６、位相検出器１８、およびループ・フィルタ２０からなるＶＰＬＬ １００を示す。発振器１６は、クロック周波数が線周波数の２倍に対応する加算型カウンタからなる。したがって、カウンタは、あらゆるハーフ・ラインの後に１を加える。規格に応じて（場合によって、５０Ｈｚでは６２５ハーフ・ライン、または６０Ｈｚでは５２５ハーフ・ライン）、カウンタは、それぞれ６２５または５２５において、１にリセットされる。したがって、発振器１６は、フィールドに対応する期間で発振し、基本周波数は、それぞれ線周波数の１／３１２．５、または１／２６２．５である。通常はＰＬＬ内に挿入され、周波数を離調するのに用いられる電圧制御発振器（ＶＣＯ）とは対照的に、カウンタは、この場合はリセットされ、またはある値に進められる。たとえば、各期間中、ハーフ・ラインのある数Δｎをカウントに加えることにより、周波数の増大が生じる。この場合、発振器の周波数は、線周波数の１／（３１２．５−Δｎ／２）または１／（２６２．５−Δｎ／２）まで変化することになる。発振器を訂正するとき、カウントは、０を下回って落ちてはならず、５２５または６２５を超えてはならない。カウンタの訂正は、発振期間のおよそ中間の２５６のカウントで行われる。位相検出器１８は、入力信号１４の各立上りエッジでカウントを記憶する。記憶された２５６未満のカウントに対して、更新時に、記憶されたカウントが差し引かれるか、そうでなければ、更新時に加算型カウンタの最大値とカウントとの間の差が加えられる。したがって、位相誤りは、−２５５から、それぞれ２６９または３６９までの範囲にあってもよい。

位相検出器１８は、もっとも可能性の高い垂直同期パルスを計算する追加の構成部品として、ミニマム・ファインダ２８を有する。ミニマム・ファインダ２８用のブロック回路図が後述される。ループ・フィルタ２０は、現在の位相誤りおよび以前の期間に測定された位相誤りに基づいて、発振器１６についての訂正値を計算する低域通過フィルタである。ループ・フィルタ２０の正確な動作方式は後述される。

図３は、垂直イコライザ・パルスのための、ＶＰＬＬ １００の、ウィンドウ・ベースの雑音除去との組合せを示す。ＶＰＬＬ １４用の入力信号は、位相ストロボスコープ２６を介して、ミニマム・ファインダ２８に至り、そこで、位相誤り２２が計算される。ループ・フィルタ２０は、位相誤り２２から訂正値２４を計算し、この訂正値は、ハーフ・ライン・カウンタ１６が、その発振周波数を調整するのに使用される。さらに、訂正値２４は、標準のフィールド長検出器３２において、容易に評価されてもよい。訂正値が０である場合、３ビット・カウンタは増分される。信号は、あるカウント、たとえば７にセットされ、この信号は、入力信号が標準のフィールド長を有する、すなわちフィールド毎にそれぞれ正確に５２５本または６２５本のハーフ・ラインを含むことを示す。０とは異なる訂正値に対しては、カウンタは減分され、０のカウントでは、信号は再びリセットされる。この低域通過動作は、公称のフィールド長が、雑音が大量に存在する標準信号においてさえ検出されるのに必要である。

位相誤り２２も、他の３つの構成部品において評価される。大きい位相誤り３０に対する検出器についてのタスクは、位相誤りがあるレベルを超える場合に、ループ・フィルタ２０に訂正値の調整を加速させることである。さらに、位相誤りのサインが規則正しく交互に切り替わるとき、非対称なフィールド検出器３４は、入力信号が相関関係のある発振フィールド長を有する、と結論づけてもよい（下記参照）。最後に、６０Ｈｚモード（５２５ハーフ・ライン）と５０Ｈｚモード（６２５ハーフ・ライン）との間で区別するために、５０／６０Ｈｚ検出器３６における位相誤り２２が使用される。ＶＰＬＬは、５０Ｈｚモードで走るが、フィールド毎に５７７ハーフ・ラインよりも少なく規則正しくカウントする場合、６０Ｈｚモードに切り替わる。標準のフィールド長検出器３２と同様に、低域通過フィルタとして働くカウンタが、ここでも使用される。

図３の論理回路図から分かるように、２つの異なる条件によって決定される回路の状態に応じて、ハーフ・ライン・カウンタ１６は１にセットされる。フィールド長が非対称である場合、またウィンドウ・ベースの雑音除去２００が十分な雑音除去モードを達成した場合、ハーフ・ライン・カウンタ１６は、ウィンドウ・ベースの雑音除去２００がローディング信号（loading signal）をセットする場合には、１にセットされる。そうでない場合、すなわちフィールド長が非対称である、またはウィンドウ・ベースの雑音除去２００がロックされていない雑音除去モードに置かれている場合、ハーフ・ライン・カウンタ１６は、その最大値に達した場合には、１にセットされる。フィールド長が対称であるか、またはウィンドウ・ベースの雑音除去２００がロックされていない雑音除去モードにある場合、訂正値２４は、２５５のカウントでロードされる。

図４は、ミニマム・ファインダ２８のためのブロック回路図を示す。測定された複数の位相誤り２２から、絶対値がもっとも低く、したがって発振器１６の周波数補正をできるだけ少なくする１つの位相誤りを選択することが、ミニマム・ファインダ２８の目的である。できるだけ少ない発振器の周波数シフトは、正しい垂直同期パルスに対応する周波数シフトであると仮定される。ミニマム・ファインダ２８は、位相誤り２２（破線の上部）のそれぞれもっとも小さい絶対値を一方に記憶し、関連する位相誤り２２（破線の下部）を他方に記憶する、２つの回路（図４に破線で示される）に細分される。それぞれの値は、レジスタ３８および４０に記憶される。更新用マルチプレクサ４２および４４は、２つのレジスタ３８および４０が、２５５のカウントにおいて、確実に適当な初期値がロードされるようにする。測定された位相誤り３８の絶対値に対するレジスタは、３７０、すなわち最大位相誤りの値＋１をロードされる。測定された位相誤り４０に対するレジスタは０、すなわち測定された垂直同期パルスが発生しないときにループ・フィルタ２０に転送されることになっている値がロードされる。垂直パルス検出器１２においてパルスを認識すると、測定された位相誤りの絶対値は、レジスタ３８に記憶されている値と比較される。測定された位相誤りの絶対値が、記憶されている位相誤りの絶対値よりも小さい場合、レジスタ３８、４０は、新規の値で上書きされる。しかし、同期問題を避けるために、これはワン・クロックのパルス遅延で達成される。これは、ワン・クロック・パルスだけ遅延された出力信号をマルチプレクサ４６および４８上に置くことによって、達成される。したがって、常に、測定されたもっとも小さい位相誤りは、ループ・フィルタ２０に伝えられる。

図５は、非対称なフィールド検出器３４のブロック回路図を示す。いわゆるフィーチャー・モードにおいて、ビデオレコーダによって部分的に生成される、規則正しく交互に切り替わるフィールド長を認識することが、この回路の目的である。こうした場合、フィールド長はＶＰＬＬ １００によって決定され、はっきりと目に見える垂直のジッタの原因となるので、ＶＰＬＬ １００を使用することは当を得ていない。ビデオレコーダの静止画像の場合には、２つの連続したフィールドの長さの偏差は、ほんの２本から４本の間のハーフ・ラインである。フィールド１およびフィールド２、５０および５２の測定された位相誤りは、中央データ処理装置５４で評価される。差分値が０本から１２本の間のハーフ・ラインである場合、相関関係のある発振フィールド長についての第１の条件が満たされる。さらに、フィールド長における差異のサインは、以前の期間の記憶されたサインと比較される。これらが互いに異なる場合、第２の条件が満たされ、ＥＸＯＲ回路５６は、対応する結果をＡＮＤ回路５８に伝える。前記基準が両方とも同時に満たされる場合にのみ、ＡＮＤ回路５８は、対応する信号「ｆｉｅｌｄｄｉｆｆ」をセットすることになる。

図６は、ループ・フィルタ２０のブロック回路図を示す。ループ・フィルタ２０の目的は、訂正値２４を計算することであり、訂正値２４は、測定された位相誤り２２に比例する構成成分、および以前の位相誤りに依存する一体の構成成分からコンパイルされる。ＶＰＬＬ １００が確実に可能な限り迅速にロッキングするために、特に主要な位相誤りが測定されるときは、訂正値２４の別の計算が実行される。ロッキング時間の加速は、具体例によって明らかにされよう。発振器１６の過渡現象の初めにおいて、発振期間の起点は、一般的にまだ同期しておらず、互いに対してΔｎだけシフトすることになり、Δｎは４８よりも大きい。比例定数を決定するマルチプレクサ６０は、２つのフィールドに対する訂正値として、反転した位相誤りを直接ハーフ・ライン・カウンタに伝える。第１のフィールド中では、一体の構成成分は、なんら寄与しない。後続の期間において、測定された位相誤りならびに訂正値は０であるので、入力信号とＶＰＬＬの間にいかなる周波数差もない場合、ロッキング動作はすでに終了している。しかし、位相誤りΔｎ’で表される周波数差がある場合、反転した位相誤りは、インテグレータ・レジスタ（integrator register）６８に供給される。これは、一体の構成成分の寄与として、マルチプレクサ６４および６２を介して加算要素７０にも供給される。比例構成成分は、マルチプレクサ６０を介して同じく寄与し、その結果、加算要素７０は、−２Δｎ’の訂正値を計算する。後続の期間において一定の周波数で、位相誤りが２Δｎ’まで大きくなったとき、発振器１６が訂正値２４で調整されるときには、すぐ隣の垂直同期パルスおよび発振器の新規のループ期間の始まりは、確実に正確に一致する。位相誤りは、後続の測定において消滅し、訂正値は、インテグレータ・レジスタ６８内に記憶された値、すなわちΔｎ’によってのみ決定される。ＶＰＬＬは、この点から先はロックされる。したがって、システムは、１フィールド中で一定の位相誤りを訂正し、２フィールド内で追加の周波数差を訂正する。位相誤りのより小さい変動を訂正するために、位相誤りは、スイッチ６６を介し、インテグレータ・レジスタ６８における１／３２の不可欠な要素を用いて徐々に加算され、次いで、訂正値２４は、インテグレータ・レジスタ６８の寄与および１／４に重みづけられた位相誤りからコンパイルされる。

ＶＰＬＬ（垂直フェーズ・ロック・ループ）に対する入力信号の概略図である。 ＶＰＬＬの概略図である。 ウィンドウ・ベースの雑音除去システムと組み合わせたＶＰＬＬのブロック回路図である。 ミニマム・ファインダのブロック回路図である。 非対称なフィールド検出器のブロック回路図である。 ループ・フィルタのブロック回路図である。

符号の説明

１０ 複合ビデオ信号
１２ 垂直パルス検出器
１４ ＶＰＬＬに対する入力信号
１６ 発振器／ハーフ・ライン・カウンタ
１８ 位相検出器
２０ ループ・フィルタ
２２ 位相誤り
２４ 訂正値
２６ 位相ストロボスコープ
２８ ミニマム・ファインダ
３０ 大きい位相誤りのための検出器
３２ 標準のフィールド長検出器／標準のフィールド長の検出手段
３４ 非対称なフィールド検出器／交互に切り替わるフィールド長の検出手段
３６ ５０／６０Ｈｚ検出器／基本周波数の検出手段
３８ 測定された位相誤りの絶対値についてのレジスタ
４０ 測定された位相誤りについてのレジスタ
４２ 更新用マルチプレクサ
４４ 更新用マルチプレクサ
４６ １クロック遅延された出力信号が存在するマルチプレクサ
４８ １クロック遅延された出力信号が存在するマルチプレクサ
５０ フィールド１の測定された位相誤り
５２ フィールド２の測定された位相誤り
５４ 中央処理ユニット
５６ ＥＸＯＲ回路
５８ ＡＮＤ回路
６０ マルチプレクサ
６２ マルチプレクサ
６４ マルチプレクサ
６６ マルチプレクサ
６８ インテグレータ・レジスタ
７０ 比例部分および一体部分の加算要素
１００ ＶＰＬＬ（垂直フェーズ・ロック・ループ）
２００ ウィンドウ・ベースの雑音除去

Claims (7)

1. 複合ビデオ信号内の連続した垂直同期パルスを検出する垂直パルス検出器と、
   位相誤りを生成する少なくとも１つの位相検出器を備えた少なくとも１つのループ・フィルタを備えるＶＰＬＬ（垂直フェーズ・ロック・ループ）と、
   前記垂直パルス検出器の出力信号が入力信号として存在し、前記入力信号と位相同期したクロック信号を生成する少なくとも１つの発振器を備え、
   前記発振器は、ほぼ一定のクロック周波数でカウントするカウンタであるが、前記発振器の発振期間の長さは、前記ループ・フィルタによって生成される訂正値による、そのカウント内の変化によって決定されることを特徴とする複合ビデオ信号内の垂直同期パルスを検出するための雑音除去装置。
2. 前記位相検出器は、前記垂直同期パルスが発生する前記カウントを測定し、それらから位相誤りを計算する位相ストロボスコープと、絶対値がもっとも低い前記位相誤りを計算するミニマム・ファインダとを備えることを特徴とする請求項１に記載の装置。
3. 前記ループ・フィルタは、前記位相誤りに比例する構成成分を出力する比例部分と、インテグレータ・レジスタ内に記憶された値に比例する構成成分を出力する一体部分とを備えることを特徴とする請求項１または２に記載の装置。
4. 前記発振器の前記クロック周波数は、前記複合ビデオ信号のハーフ・ライン周波数であることを特徴とする請求項１ないし３のいずれか一項に記載の装置。
5. 前記カウントにおける前記変化は、前記発振器の前記期間のほぼ中間に起こることを特徴とする請求項１ないし４のいずれか一項に記載の装置。
6. 前記装置は、前記複合ビデオ信号の基本周波数を検出するための手段を備えることを特徴とする請求項１ないし５のいずれか一項に記載の装置。
7. 前記装置は、標準のフィールド長を検出するための手段を備えることを特徴とする請求項１ないし６のいずれか一項に記載の装置。

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