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JP5149539B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置技術に関し、特に、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）やフラッシュメモリ等のような電気的書き込み・消去が可能な不揮発性メモリのうち、ゲート絶縁膜中に電荷蓄積部を含む不揮発性メモリセルを有する半導体装置に適用して有効な技術に関するものである。
ＥＥＰＲＯＭやフラッシュメモリ等のような電気的書き込み・消去が可能な不揮発性メモリは、オンボードでプログラムの書き換えが可能であり、開発期間の短縮、開発効率の向上が可能である。このため、少量多品種生産への対応、仕向け先別チューニング、出荷後のプログラムアップデート等、様々な要求に対応可能である。
特に、近年では、不揮発性メモリとＭＰＵ（Micro Processing Unit）等のような論理回路とを内蔵したマイクロコンピュータへのニーズが大きい。不揮発性メモリと論理回路とを同一の半導体基板上に混載することで、高機能の半導体装置を実現することが可能になるからである。このような混載型の半導体装置は、組み込み型マイクロコンピュータとして、産業用機械、家電品、自動車搭載装置などに幅広く用いられている。一般的には、混載された不揮発性メモリに、そのマイクロコンピュータが必要とするプログラムが格納され、随時、読み出されるようになっている。
また、不揮発性メモリは、携帯性、耐衝撃性等に優れ、電気的に一括消去が可能なため、近年、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器の記憶装置として急速に需要が拡大している。そのためにはメモリセル面積の縮小によるビットコストの低減が重要な要素であり、これを実現するため様々なメモリセル構造が提案されている。
現在、実用化されている不揮発性メモリセルは、電荷の蓄積により閾値電圧が変化する記憶用のＭＯＳ(Metal Oxide Semiconductor)型トランジスタを用いている。記憶用ＭＯＳ型トランジスタの電荷保持方式には、電気的に孤立した導電性の多結晶シリコンに電荷を蓄えるフローティングゲート方式と、窒化珪素膜のような電荷を蓄積する性質をもつ絶縁膜に電荷を蓄えるＭＯＮＯＳ方式とがある。
フローティングゲート方式は携帯電話向けのプログラム格納用フラッシュメモリやデータ格納用大容量フラッシュメモリなどに広く用いられており、電荷保持特性が良い。しかし、微細化に伴いフローティングゲートの電位制御に必要な容量結合比の確保が難しくなり、構造が複雑化している。保持電荷のリークを抑制するためにはフローティングゲートを取り囲む酸化膜の厚さは８ｎｍ程度以上必要とされており、高速化および高集積化を目的とした微細化の限界が近づいている。また、導電体に電荷を蓄えるため、フローティングゲート周囲の酸化膜に１箇所でもリークパスとなる欠陥があると極端に電荷保持寿命が低下する。
一方、ＭＯＮＯＳ方式は一般的には電荷保持特性がフローティングゲートに比べて劣り、閾値電圧は時間の対数で低下していく傾向にある。このため古くから知られた方式ではありながら一部の製品でのみ実用化されるに留まっていた。しかし、絶縁体に電荷を蓄える離散的記憶方式であるため幾つかのリークパスがあっても全保持電荷が失われることはなく、酸化膜欠陥に強い。従って８ｎｍ以下の薄い酸化膜も適用可能で微細化に向くこと、低確率で起こる欠陥による極端な保持寿命低下がないため信頼性予測が容易なこと、メモリセル構造が単純で論理回路部と混載しやすいこと、などから近年、微細化の進展につれて再び注目されている。
米国特許第５７６８１９２号 特開２００４−１８６４５２号公報 特開２００４−１１１７４９号公報 米国特許第６９４０７５７号
上記ＭＯＮＯＳ方式のメモリセルで最もシンプルなものとして、例えば米国特許第５７６８１９２号（特許文献１）には、ＮＲＯＭ構造が開示されている。図１は本発明者が検討したＮＲＯＭの断面図を示している。
ＮＲＯＭ構造は、半導体基板１の主面上に形成されるＭＯＳ型トランジスタのゲート絶縁膜２ａを、絶縁膜２ａ１，２ａ２，２ａ３（例えばシリコン酸化膜、シリコン窒化膜およびシリコン酸化膜）のＯＮＯ膜構造に置き換えた構造であり、書き込みにはチャネルホットエレクトロン注入（ＣＨＥ）を、消去にはバンド間トンネルによるホットホール注入方式（ＢＴＢＴ：Band-to-Band tunneling）を用いる。
ゲート絶縁膜２ａ上には、ゲート電極３が形成されている。ゲート電極３は、例えば多結晶シリコン膜によって形成されており、その上層にはシリサイド層４が形成されている。ゲート電極３の側面には、サイドウォールスペーサ５が形成されている。また、半導体基板１の主面においてゲート電極３の短方向両側には拡散層６，７が形成されている。この拡散層６，７の上層にはシリサイド層４が形成されている。このＮＲＯＭ構造は、形成プロセスがシンプルなため微細化や論理回路部との混載に適している。
これとは別に論理用回路との混載に適した構造として、選択用ＭＯＳ型トランジスタと記憶用ＭＯＳ型トランジスタとを有するスプリットゲート型メモリセルが挙げられる。この構造では注入効率の良いソースサイドインジェクション（ＳＳＩ）方式を採用できるため書き込みの高速化と電源部面積の低減とが図れること、メモリセル選択トランジスタおよびこれに接続されるトランジスタを素子面積の小さい低圧系のトランジスタで構成できるため周辺回路の面積を低減できること、から混載用途に適している。
特に微細化に適したスプリットゲート構造として、自己整合を利用して片方のＭＯＳ型トランジスタをサイドウォールで形成する構造がある。この場合、ホトリソグラフィの位置合わせマージンが不要であること、自己整合で形成するトランジスタのゲート長はホトリソグラフィの最小解像寸法以下とできることから、２種のトランジスタの各々をホトマスクで形成する構造に比べより微細なメモリセルを実現できる。中でも、例えば特開２００４−１８６４５２号公報（特願２００２−３５２０４０号，特許文献２）に開示される自己整合ゲート側をＭＯＮＯＳ構造で形成したメモリセルは、高速な論理回路との混載に適する。図２は本発明者が検討したメモリセルであって、自己整合ゲート側をＭＯＮＯＳ構造としたメモリセルの断面図を示している。
半導体基板１の主面上には、選択トランジスタとメモリトランジスタとが隣接した状態で配置されている。選択トランジスタは、半導体基板１の主面上に形成されたゲート絶縁膜２ｂと、その上に形成された選択ゲート電極１０Ａとを有している。ゲート絶縁膜２ｂは酸化膜の単体膜により形成され、選択ゲート電極１０Ａは多結晶シリコン膜により形成されている。
この選択ゲート電極１０Ａの側壁側であって、半導体基板１の主面上には、ゲート絶縁膜２ａを介してサイドウォール構造のメモリゲート電極１１が形成されている。メモリゲート電極１１は、多結晶シリコン膜によって形成されている。
このようなメモリセルは構造上、選択ゲート電極１０Ａ側を先に形成するため、半導体基板界面の品質が良い状態で、選択トランジスタと、同時に形成する論理回路部のトランジスタとのゲート絶縁膜を形成できる。界面品質に敏感な高速動作用の薄膜ゲートのトランジスタを先に作成できるため、混載する論理回路部のトランジスタと選択トランジスタとの性能が向上する。記憶された情報の読み出しは高性能な選択トランジスタの動作だけで可能で、これに接続されるトランジスタもすべて薄膜の低圧系で構成できるため、読み出しの高速化と回路面積の低減が図れる。
図３は上記スプリットゲート型ＭＯＮＯＳメモリセルを用いたメモリアレイ構成を示している。各メモリセルＭＣは、メモリゲート電極１１Ａと選択ゲート電極１０Ａとを有しており、互いに隣接するメモリセルＭＣの各々のメモリゲート電極１１Ａに隣接する拡散層６（以下、ソース線ＳＬ（ＳＬ１，ＳＬ２）とも言う）を共有するように配置されている。
上記ソース線ＳＬは、ワード線ＣＧ（ＣＧ１，ＣＧ２），ＭＧ（ＭＧ１，ＭＧ２）に対して平行に延在した状態で形成されている。ワード線ＣＧは、複数の選択ゲート電極１０Ａと電気的に接続され、ワード線ＭＧは、複数のメモリゲート電極１１Ａと電気的に接続されている。これらワード線ＣＧ，ＭＧに直交するビット線ＢＬ（ＢＬ１，ＢＬ２）は、各メモリセルＭＣの選択ゲート電極１０Ａに隣接する拡散層７（以下、ドレインとも言う）に電気的に接続されている。
図４は図３のメモリアレイ構成のレイアウト平面図を示している。メモリアレイには、図４の上下方向に延在する複数のワード線ＣＧ，ＭＧが、図４の左右方向に沿って所望の間隔毎に配置されている。ワード線ＣＧ，ＭＧは互いに隣接した状態で配置されている。メモリセルＭＣは、破線で囲む領域に形成されている。ハッチングは素子分離部１２を示している。
次に、図３のメモリの動作を図５〜図７により説明する。図５はメモリの動作時の典型的な電圧条件を示している。図６は書き込み動作時のメモリセルの断面図、図７は消去動作時のメモリセルの断面図を示している。
書込みは、図５および図６に示すように、ソースサイド注入方式（ＳＳＩ方式）により、メモリゲート電極１１Ａとソース線ＳＬに各々、例えば９Ｖ、５Ｖ程度を印加した状態で選択ゲートを弱反転させて、選択ゲート電極１０Ａとメモリゲート電極１１Ａとの間に生じる強い電界によりホットエレクトロンを発生させて、メモリトランジスタのゲート絶縁膜２ａ（ＯＮＯ膜）に注入する。
消去は、図５および図７に示すように、バンド間トンネルによるホットホール注入方式（ＢＴＢＴ方式）を用いる。メモリゲート電極１１Ａに、例えば−６Ｖ、ソース線ＳＬに、例えば６Ｖ程度の逆バイアスとなる電圧を印加してソース側の拡散層６の端部に生じる強い電界でバンド間トンネルによるホットホールを発生させて、メモリトランジスタのゲート絶縁膜２ａ（ＯＮＯ膜）に注入する。
書き込まれた情報を読み出す際には、メモリゲート電極１１Ａに、例えば０Ｖ、選択ゲート電極１０Ａに、例えば１．５Ｖ、ドレインに、例えば１Ｖを印加して、ドレインに流れる電流の大小により判定する。
また、スプリットゲート型ＭＯＮＯＳメモリの消去方法としては、上記のＢＴＢＴ方式以外に、メモリゲート電極に、例えば１５Ｖ程度の高い正電圧を印加して全面から電子を引き抜く方法がある。メモリゲート電極側に電子を引き抜くため方式のため、膜構成はトップ酸化膜のないＭＮＯＳ構造もしくはトップ酸化膜が薄いＭＯＮＯＳ構造をとる。全面引き抜き方式は高電圧が必要な上、メモリゲート電極１１Ａと隣接の選択ゲート電極１０Ａとの間の電子が引き抜き難いため、例えば特開２００４−１１１７４９号公報（特許文献３）に開示されるように側壁にテーパを形成して電界を制御する場合がある。また、テーパ形成により電界制御する方式として、ボトム酸化膜側から電荷を注入する米国特許第６９４０７５７号（特許文献４）に開示される方法もあるが、特性に影響の大きいボトム酸化膜の劣化に加え、メモリセル構造、メモリアレイ構成が標準的なスプリットゲート方式と大きく異なり高速化が難しいといった問題がある。
スプリットゲート型ＭＯＮＯＳメモリセルの製造プロセスは標準ＣＭＯＳプロセスとの整合性も良く、マイクロコンピュータ等への搭載に適する。本発明者が検討したスプリットゲート型ＭＯＮＯＳメモリセルとＣＭＯＳロジックプロセスとを混載する半導体装置の製造プロセスフローを図８〜図１６に例示する。それぞれ図の左側はメモリ領域（メモリアレイ）の要部断面を、右側はＣＭＯＳを形成するロジック領域の要部断面を示している。
図８は、シリコン（Ｓｉ）単結晶からなる半導体基板１の主面上に、酸化シリコン膜からなるゲート絶縁膜２ｂと、多結晶シリコン膜からなるゲート電極材料１０とを成膜した段階である。メモリ領域の選択トランジスタとロジック部のトランジスタとはゲート絶縁膜２ｂを共通化している。図では省略するがこの前段階として、通常の方法を用いて素子分離構造を形成している。
図９は、続いてホトリソグラフィとドライエッチングによりメモリ領域の選択トランジスタのゲート電極１０Ａを形成した段階である。この段階ではロジック領域のゲート電極材料１０はパターニングしない。
続いて、図１０は、ＳｉＯ２膜、Ｓｉ３Ｎ４膜、ＳｉＯ２膜の３層構造のＯＮＯ膜（ゲート絶縁膜２ａ）を堆積した段階である。続いて、図１１は、メモリゲート電極材料とするため第２の電極材料として不純物をドープしたアモルファスシリコンを堆積し、これをドライエッチングでエッチバックして選択ゲート電極１０Ａの両側壁のみにサイドウォールとしてアモルファスシリコン膜を残してメモリゲート電極１１Ａを形成した段階である。続いて、図１２は、選択ゲート電極１０Ａの両側壁のメモリゲート電極１１Ａのうち、片側の不要なメモリゲート電極１１Ａをドライエッチングにより除去し、さらにその下層のゲート絶縁膜２ａを除去することにより、選択ゲート電極１０Ａの片側の側壁のみにメモリゲート電極１１Ａを形成する。
次いで、ロジック領域のゲート電極材料１０をホトリソグラフィとドライエッチングを用いてパターニングすることにより、図１３に示すように、ロジック領域にゲート電極１０Ｂを形成する。続いて、メモリ領域に、不純物を導入することにより、低不純物濃度のｎ型の拡散層６ａ，７ａを形成し、ロジック領域に、不純物を導入することにより、低不純物濃度の拡散層１５ａ，１５ａを形成する。続いて、半導体基板１の主面上にＳｉＯ２により形成される絶縁膜を堆積した後、これをエッチバックすることにより、図１４に示すように、メモリ領域の選択ゲート電極１０Ａ、メモリゲート電極１１Ａおよびロジック領域のゲート電極１０Ｂの側壁にサイドウォール５を形成する。続いて、メモリ領域に、不純物を導入することにより、高不純物濃度のｎ型の拡散層６ｂ，７ｂを形成してソース、ドレイン用の拡散層６，７を形成する。また、ロジック領域に、不純物を導入することにより、高不純物濃度の拡散層１５ｂ，１５ｂを形成してソース、ドレイン用の拡散層１５を形成する。
次いで、図１５に示すように、選択ゲート電極１０Ａ、ゲート電極１０Ｂ、メモリゲート電極１１Ａおよび拡散層６ｂ，７ｂ，１５ｂの上面に、例えばコバルトシリサイドからなるシリサイド層４を形成して各部の低抵抗化を図る。その後、図１６に示すように、半導体基板１の主面上に、１層目の絶縁膜１６を堆積した後、その上面を平坦化し、コンタクトホール１７を形成する。この後に標準的な３〜６層程度のメタル配線形成プロセスを経るが、説明は省略する。
ところで、上記のようなＮＲＯＭ構造のＭＯＮＯＳメモリセルも、スプリットゲート構造のＭＯＮＯＳメモリセルも、微細化に適しており標準ＣＭＯＳプロセスとの親和性が良い反面、以下の課題があることを本発明者は見出した。
１つは消去動作にバンド間トンネルによるホットホール注入方式（ＢＴＢＴ方式）を用いたことで、消去時の消費電流が大きくなりやすいことが挙げられる。図７を例に取ると、拡散層６とメモリゲート電極１１には、それぞれ６Ｖと−６Ｖの電圧が印加されて、バンド間トンネルにより発生したホールの一部が加速されてメモリゲート電極方向に注入されるが、大部分は半導体基板１に流れて無駄な電流となる。その値は数μＡ／セルにも達し、同時消去ビット数にもよるが消去のために大型電源が必要な原因となる。また、電荷保持特性を向上するための書込みレベル向上や消去速度を向上するための消去電圧増加も消去電流を増加させる。従って、システムの高性能化も電源のチャージポンプ回路の大型化につながり、メモリモジュールの回路面積が増加していく。
２つ目は、拡散層接合からのリーク電流が多いことからディスターブ耐性に劣る課題がある。ＮＲＯＭ構造もスプリットゲート構造ＭＯＮＯＳも、書き込みはそれぞれＣＨＥもしくはＳＳＩによるホットキャリアを用いる。拡散層接合からのリーク電流がこれに混じって注入されると誤書込みのディスターブモードとなる。リーク電流低減には拡散層接合の緩和が有効であるが、バンド間トンネルを発生させるために拡散層接合はある程度急峻である必要があり、ＢＴＢＴ方式の消去を用いる限り両立が難しい。結果としてディスターブ耐性の不足を補うために、メモリアレイの分割単位を細かく設計してディスターブ時間を短縮する対応策を取る必要があり、メモリモジュールの回路面積が増加する。
本発明の目的は、ゲート絶縁膜中に電荷蓄積部を含む不揮発性メモリセルを有する半導体装置において、不揮発性メモリ領域の面積を縮小することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本発明は、ゲート絶縁膜中に電荷蓄積部を含む不揮発性メモリセルを有する半導体装置において、上記ゲート絶縁膜上のゲート電極に局所的な物理形状の変化部を設け、その変化部に適切な電位を印加することで上記ゲート電極から上記電荷蓄積部にＦＮトンネルにより電荷を注入し、データを消去するようにしたものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
すなわち、ゲート絶縁膜中に電荷蓄積部を含む不揮発性メモリセルを有する半導体装置において、上記ゲート絶縁膜上のゲート電極に局所的な物理形状の変化部を設け、その変化部に適切な電位を印加することで上記ゲート電極から上記電荷蓄積部にＦＮトンネルにより電荷を注入し、データを消去することにより、消去動作時に流れる電流を無視できるほど小さくできる上、その特性が拡散層接合に依存しないため接合を緩和できるので、不揮発性メモリ領域の面積を縮小することができる。
上記の課題は、消去動作にバンド間トンネルによるホットホール注入方式（ＢＴＢＴ方式）を用いることに起因している。解決のためには、消去電流が少なく、かつ急峻な拡散層接合が不要な消去方式に代替できれば良い。
解決手段として、消去にＦＮトンネル動作を用いる方法がある。ＦＮトンネル方式であれば、動作時に流れる電流量は無視できるほど小さい上、その特性は拡散層接合に依存しないため接合を緩和できる。一方、ＦＮトンネル動作を起こすためには高い電界が必要で、平坦な膜構造と電荷保持特性から必要な膜厚を考慮すると１５〜２０Ｖといった高い電圧が必要になる。これでは却って電源回路面積が増加する可能性がある。低電圧でもＦＮトンネル動作を起こすためには、局所的な物理形状の変化部で電界が集中する性質を利用して高い電界が発生する形状を作り込めば良い。その方法として、ゲート電極に凸部を形成する構成および製造プロセスを用いることができる。
具体的には、まず、スプリットゲート構造の場合は、メモリゲート電極のコーナー部を利用する。メモリゲート電極の、隣接する制御ゲート電極の絶縁膜に接するコーナー部分では適切な電位を与えるとＦＮトンネルにより電荷を注入することができる。電荷の注入量を増すために上記コーナー部を鋭角に形成することもできる。上記コーナー部に注入された電荷を打ち消す逆極性の電荷注入もソースサイドインジェクション（ＳＳＩ）を用いれば可能である。このため書き込みと消去の動作が実現できる。
ＮＲＯＭ構造の場合には、メモリゲート電極の側面を不均一に酸化して、メモリゲート電極のコーナー部を鋭角に形成することにより、ＦＮトンネル動作を起こすことが可能である。
メモリゲート電極のコーナー部の鋭角形成プロセスと、電荷注入に必要な電位の関係については複数の技術的選択肢があり、以下に可能な組合せと効果について述べる。
また、以下の実施の形態においては便宜上その必要があるときは、複数の実施の形態に分割して説明するが、特に明示した場合を除いて、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は可能な限り省略するようにしている。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
本実施の形態１の半導体装置は、例えばマイクロコンピュータに代表される論理演算回路と、不揮発性メモリ回路とを同一の半導体基板上に有する半導体装置である。本実施の形態１の半導体装置の不揮発性メモリ回路のメモリセル（不揮発性メモリセル）は、自己整合スプリットゲート構造のＭＯＮＯＳメモリである。メモリセルの基本構成は、前記図２等で説明した通りである。メモリアレイ構成は図３に、メモリセルＭＣのレイアウトは図４に示した通りである。図４中の破線で囲む部分が１つのメモリセルＭＣに該当する。互いに隣接するメモリセルＭＣ同士の選択ゲート電極１０Ａとメモリゲート電極１１Ａとの配置は常に左右対称となる。なお、前述している用語だが、ここでメモリゲート電極は、電荷をトラップする膜（ＯＮＯ膜、電荷蓄積部）を絶縁膜として持つ側のＭＯＳトランジスタのゲート電極を指す。また、選択ゲート電極は、読み出し時にこれを選択する役割を果たす側のＭＯＳトランジスタのゲート電極を指す。
初めに本実施の形態の半導体装置の製造方法を図１７〜図２２により説明する。図１７〜図２２は、本実施の形態の半導体装置の製造工程中の要部断面図を示している。図１７〜図２２において、左側はメモリ領域（メモリアレイ）の要部断面を、右側はＣＭＯＳ（Complementary MOS）を形成するロジック領域の要部断面を示している。本実施の形態の半導体装置の製造方法は、前記図８〜図１６を用いて説明した半導体装置の製造フローに準じるため、異なる部分を中心に説明する。なお、半導体装置の製造には、例えば９０ｎｍノードのプロセスルールを採用した。
図１７に示すように、通常の方法を用いて、例えば溝型の分離部のような素子分離部１２を半導体基板１の主面に形成した後、例えばｐ型のシリコン（Ｓｉ）単結晶により形成された半導体基板１において、ｎＭＯＳ部Ｑｎには、例えばｐ型不純物のボロン（Ｂ）をイオン注入してｐ型ウェルＰＷを形成し、ｐＭＯＳ部Ｑｐおよびメモリ領域には、例えばｎ型不純物のリン（Ｐ）をイオン注入してｎ型ウェルＮＷを形成する。その後、厚膜の高耐圧ＭＯＳ部のチャネルイオン注入とゲート酸化膜形成を行った後、ロジック領域とメモリ領域との閾値電圧調整用のチャネルイオン注入も行う。
続いて、図１８に示すように、選択トランジスタとロジック領域のトランジスタとの共通のゲート絶縁膜２ｂとなる熱酸化膜を、例えば８００℃で厚さ２ｎｍ成膜し、例えば多結晶シリコン膜からなるゲート電極材料１０を厚さ２２０ｎｍ堆積した。このゲート電極材料１０の成膜は、例えば不純物ドープなし、成膜温度６４０℃で行った。ゲート電極材料１０への不純物のドープは続くイオン注入で行い、ｐＭＯＳ部Ｑｐのゲート電極部分には、例えばボロン（Ｂ）を、ｎＭＯＳ部Ｑｎには、例えばリン（Ｐ）をそれぞれ、例えば１×１０１５ａｔｏｍｓ／ｃｍ２、６×１０１５ａｔｏｍｓ／ｃｍ２注入し、ｐ＋型のゲート電極部と、ｎ＋型のゲート電極部とを作り分けた。メモリ領域の選択トランジスタとなるゲート電極部分はｐ＋型のゲート電極となるようにｐＭＯＳ部Ｑｐと同じ条件で、例えばボロンを注入した。
次に、ゲート電極材料１０を、ホトリソグラフィとドライエッチングを用いてパターニングすることにより、図１９に示すように、ゲート電極１０Ａ、１０Ｂｎ，１０Ｂｐのパターンを形成する。続いて、半導体基板１を、例えば３ｎｍ、犠牲酸化した後に、メモリ領域のみメモリトランジスタの閾値電圧調整のためのカウンターイオン注入として、半導体基板１の表層に、例えばボロン（ＢＦ２＋）を注入した。
続いて、図２０に示すように、電荷蓄積部として、例えばＳｉＯ２膜／Ｓｉ３Ｎ４膜／ＳｉＯ２膜（それぞれ厚さは、例えば４ｎｍ／８ｎｍ／５ｎｍ）の３層からなるゲート絶縁膜２ａ（ＯＮＯ膜、メモリゲート絶縁膜）を堆積した。ゲート絶縁膜２ａのＳｉＯ２膜は基板側およびゲート電極側共に、例えばＩＳＳＧ酸化法（ＩｎＳｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ）を用いて９００℃で成膜した。このとき、半導体基板１側のＳｉＯ２膜形成後には、例えば一酸化窒素（ＮＯ）処理により界面強化も行った。ゲート絶縁膜２ａのＳｉ３Ｎ４膜はＣＶＤ（Chemical Vapor Deposition）法により成膜した。
ここで、ゲート絶縁膜２ａ中の上記絶縁膜２ａ２は、電荷を主に蓄積する主電荷蓄積部である。絶縁膜２ａ２の構成材を、ここでは、Ｓｉ３Ｎ４膜（シリコン窒化膜）と記載するが、Ｓｉ３Ｎ４膜の化学量論比は成膜条件に依存するため表現は厳密なものではなく、Ｓｉ３Ｎ４膜と表現する場合でも、ＳｉｘＮｙと表現されるものも含んでいるものとする。なお、電荷のトラップ膜としては種々の材料に可能性があるものの、半導体プロセスとの親和性からＳｉ３Ｎ４膜を標準として用いている。
続いて、ゲート絶縁膜２ａ上に、メモリゲート電極材料とするため第２の電極材料として不純物をドープしたアモルファスシリコン膜を堆積した後、これを異方性ドライエッチングでエッチバックすることにより、図２０に示すように、選択ゲート電極１０Ａおよびゲート電極１０Ｂｎ，１０Ｂｐの各々の両側壁にサイドウォール形状にアモルファスシリコン膜を残してメモリゲート電極１１Ａを形成する。メモリゲート電極１１Ａの不純物は、例えばリンを４×１０２０ａｔｏｍｓ／ｃｍ３以上ドープし、ｎ＋型のゲート電極とした。
その後、ホトリソグラフィとドライエッチングを用いて、図２１に示すように、メモリ領域では選択ゲート電極１０Ａの片側、ロジック領域ではゲート電極１０Ｂｎ，１０Ｂｐの各々両側の不要なメモリゲート電極１１Ａを除去する。さらに、露出した余剰のゲート絶縁膜２ａ（ＯＮＯ膜）をドライエッチング及びウェットエッチングにより除去する。メモリゲート電極１１Ａには、選択ゲート電極１０Ａに隣接する側（ゲート絶縁膜２ａに接する側）にコーナー部（角部）１１ｃｎが形成される。
その後、エクステンション領域を形成するため、メモリ領域には、例えばボロン（ＢＦ２＋）を７ｋｅＶ、６×１０１３ａｔｏｍｓ／ｃｍ２、ロジック領域のｐＭＯＳ部Ｑｐには、例えばボロン（ＢＦ２＋）を５ｋｅＶ、１×１０１４ａｔｏｍｓ／ｃｍ２、ロジック領域のｎＭＯＳ部Ｑｎには、例えばヒ素（Ａｓ）を５ｋｅＶ、６×１０１４ａｔｏｍｓ／ｃｍ２のイオン注入を行った。メモリ領域では、メモリゲート電極１１Ａの保護とサイドウォール端部からの不純物突き抜け防止のため、不純物のドーズ量を、ロジック領域側の不純物のドーズ量よりも少なくしている。
これにより、図２２に示すように、メモリ領域に、エクステンション用の低不純物濃度のｎ型の拡散層６ａ，７ａを形成し、ロジック領域のｎＭＯＳ部Ｑｎに、エクステンション用の低不純物濃度の拡散層１５ｎａ，１５ｎａを形成し、ロジック領域のｐＭＯＳ部Ｑｐに、エクステンション用の低不純物濃度の拡散層１５ｐａ，１５ｐａを形成する。
続いて、半導体基板１の主面上にＳｉＯ２により形成される絶縁膜を堆積した後、これをエッチバックすることにより、メモリ領域のゲート電極１０Ａ，１１Ａおよびロジック領域のゲート電極１０Ｂｎ，１０Ｂｐの側壁にサイドウォール５を形成する。
その後、高濃度拡散層を形成するために、メモリ領域と、ロジック領域のｐＭＯＳ部Ｑｐとに共通で、例えばボロン（Ｂ＋）を１５ｋｅＶ、１×１０１３ａｔｏｍｓ／ｃｍ２の条件で注入した。さらにロジック領域では、例えばボロン（ＢＦ２＋）を２０ｋｅＶ、２×１０１５ａｔｏｍｓ／ｃｍ２の条件で、メモリ領域では、例えばボロン（ＢＦ２＋）を１５ｋｅＶ、１×１０１５ａｔｏｍｓ／ｃｍ２の条件で注入した。メモリ領域では、メモリゲート電極１１Ａの保護とサイドウォール端部からの不純物突き抜け防止のため、不純物の注入エネルギーおよびドーズ量を、ロジック領域側の不純物の注入エネルギーおよびドーズ量よりも小さくしている。これにより、メモリ領域に、高不純物濃度のｎ型の拡散層６ｂ，７ｂを形成してソース、ドレイン用の拡散層６，７を形成する。また、ロジック領域のｐＭＯＳ部Ｑｐに、高不純物濃度の拡散層１５ｐｂ，１５ｐｂを形成してソース、ドレイン用の拡散層１５ｐを形成する。
また、ロジック領域のｎＭＯＳ部Ｑｎには、例えばヒ素を５０ｋｅＶ、２×１０１５ａｔｏｍｓ／ｃｍ２と、例えばリンを４０ｋｅＶ、１×１０１３ａｔｏｍｓ／ｃｍ２の条件で注入した。これにより、ロジック領域のｎＭＯＳ部Ｑｎに、高不純物濃度の拡散層１５ｎｂ，１５ｎｂを形成してソース、ドレイン用の拡散層１５ｎを形成する。
なお、上記エクステンションと高濃度拡散層の形成にあたって、それぞれメモリ領域とロジック領域のｐＭＯＳ部Ｑｐとのイオン注入条件を変えることは工程増につながる。しかし、メモリゲート電極１１Ａのｎ＋型ゲート電極が、これに自己整合的にイオン注入するエクステンションと高濃度拡散層のｐ型不純物で極性が反転しないよう配慮して、注入エネルギーとドーズ量のイオン注入条件を緩和していることに注意が必要である。ここまででメモリ領域の基本的な構造は完成する。これ以降は、前記図１５および図１６を用いて説明したのと同様に、熱処理、シリサイド化を経て、３〜６層の配線工程（絶縁膜形成、コンタクト部形成、配線材料形成）を繰り返す標準的プロセスを行う。また、上記の工程間には、通常用いられる方法で随時、洗浄工程ないしは検査工程を介在させている。
次に、ゲート絶縁膜中に電荷蓄積部を有する本実施の形態の半導体装置の不揮発性メモリセルＭＣの動作方法を説明する。
本実施の形態のメモリセルはＭＯＳトランジスタとしてみたキャリアの導電型がｎＭＯＳと逆のｐＭＯＳを用いる。読み出し時の動作状態を図２３に示した。ｐＭＯＳ型のため基本的に半導体基板１とソース（拡散層６）を同電位としてゲート電極に負電圧を印加するとオン電流が流れる。ここではそれと異なり、半導体基板１とソース（拡散層６）に、例えば電源電圧の１．５Ｖを印加し、選択ゲート電極１０Ａおよびメモリゲート電極１１Ａが相対的に、例えば負方向の０Ｖの場合にオン電流が流れる使い方をする。これはロジック領域と同様に負電圧を用いずに制御するためである。このメモリセルＭＣのゲート絶縁膜２ａ（ＯＮＯ膜）の絶縁膜２ａ２（シリコン窒化膜、主電荷蓄積部）に電子、もしくはホールを注入するとメモリトランジスタ側の閾値電圧が変化し、不揮発性の情報記憶が行われる。
読み出し時のオフ状態の判定はメモリセルＭＣのオフリーク電流が一定値以下か否かが条件であり、閾値電圧が基準以下となるだけのホールを注入する。オン状態の判定は逆に一定以上のオン電流が流れるか否かが条件であり、必要な量の電子を注入する。オン電流の絶対値は読み出し動作周波数で決まり、例えば通常の２０ＭＨｚ程度の動作であれば、例えば５μＡ／ｂｉｔで良い。例えば高速な５０〜８０ＭＨｚで読み出す場合には、例えば１０〜３０μＡ／ｂｉｔが要求される。メモリセルＭＣのトランジスタがｐＭＯＳ型の本方式は、同寸法であれば倍の読み出し電流が得られるｎＭＯＳ型を用いる方式に比べ原理的にオン電流で不利だが、メモリゲート長が、例えば５０ｎｍ程度と極度に短くチャネル抵抗の少ないサイドウォールゲートであること、電子はホールに比べ注入しやすいことから閾値電圧をより大きく上昇（ｐＭＯＳの電流は増加する方向）できること、等から、例えば２０μＡ／ｂｉｔ程度の電流値が得られ、殆どの用途に対応できる。
書き込み時の動作状態を図２４に示した。書き込みには前記と同じソースサイドインジェクション（ＳＳＩ）を用いるが、電子ではなくホールをゲート絶縁膜２ａ（主に絶縁膜２ａ２）に注入する。メモリゲート電極１１Ａに、例えば−９Ｖ、ソース（拡散層６）に、例えば−５Ｖを印加した状態で、選択ゲート電極１０Ａとドレイン（拡散層７）に、例えばそれぞれ−１Ｖと−０．５Ｖを印加して選択ゲート電極１０Ａ下に弱反転状態を作り出し、メモリゲート電極１１Ａ下の反転状態部にかかるソース電圧との間で発生する高電界によりホットホールを生じさせて、メモリゲート電極１１Ａの大きな負電圧によりゲート絶縁膜２ａ（ＯＮＯ膜の主に絶縁膜２ａ２（シリコン窒化膜、主電荷蓄積部））にホールを効率よく注入することができる。前記検討例で用いるバンド間トンネルでのホール注入に比べてＳＳＩは注入効率が高いため、同じホールを注入する場合でもゲート絶縁膜２ａ（ＯＮＯ膜）に与えるダメージを低減できる。ここで、ホール注入により閾値電圧の絶対値が低下した状態をこのメモリセルＭＣでの書き込み状態と定義する。各メモリセルＭＣに書き込みを行うか否かは、ビット線につながっているドレイン電圧の大小により選択ゲート電極１０Ａ下に流れる電流を制御することで決定できる。
消去時の動作状態を図２５に示した。消去時の動作はメモリゲート電極１１Ａのみに、例えば−１１Ｖの負電圧を印加し、他の端子は、例えば０Ｖまたはオープンとする。ここでは回路上の都合からソース（拡散層６）およびドレイン（拡散層７）を、例えばオープンとし、選択ゲート電極１０Ａと半導体基板１を、例えば０Ｖ（接地）とした。メモリゲート電極１１Ａと半導体基板１との電位差からゲート絶縁膜２ａ（ＯＮＯ膜）に「平均的に」かかる電界は、例えば８ＭＶ／ｃｍである。この値は決して小さくは無いものの、消去時間内にＦＮトンネル動作により電荷を注入するには不十分である。しかしながら、メモリゲート電極１１Ａにおいて、選択ゲート電極１０Ａの側面のゲート絶縁膜２ａに接する側面と、半導体基板１の主面上のゲート絶縁膜２ａに接する面とが交差する部分に形成されるコーナー部１１ｃｎにおいては等電位面が急激に変化するため電界が局所的に集中し、例えば高速なＦＮトンネル動作に必要な１０ＭＶ／ｃｍ以上の電界が得られる。従って、メモリゲート電極１１Ａのコーナー部１１ｃｎからはゲート絶縁膜２ａ（ＯＮＯ膜）の絶縁膜２ａ２（主電荷蓄積部）へ電子が注入されて、閾値電圧の絶対値が上昇し、消去動作が行われる。
ここで、電界とＦＮトンネル電流の関係を図２６に示した。ＦＮトンネル電流はＪ＝ＡＥ２ｅｘｐ（−Ｂ／Ｅ）(Ｅ：電界、Ａ，Ｂ：定数）で表され、電界に対して指数的に変化するため急峻に立ち上がる。従って、上記に示すように８ＭＶ／ｃｍでは電荷注入が不十分で、１０ＭＶ／ｃｍ以上で実質的な注入が起こる。ここで、ゲート絶縁膜２ａ（ＯＮＯ膜）の平坦部に平均的に１１ＭＶ／ｃｍ以上の電界がかかると全面にて過剰な電荷注入を生じるために好ましくない。本実施の形態の局所電界集中による電荷注入の効果を得るためには、メモリゲート電極１１Ａと半導体基板１との電位差によりゲート絶縁膜２ａ（ＯＮＯ膜）の平坦部にかかる電界の値が平均で７ＭＶ／ｃｍ以上かつ１１ＭＶ／ｃｍとなるように設計することが望ましい。このとき、全面注入は抑制されつつ、局所電界集中による電荷注入が起こる。
このデバイスの消去特性（閾値電圧−消去時間）を、メモリゲート電圧をパラメータに測定した結果を図２７に示した。ソース電圧Ｖｓ＝選択ゲート電圧Ｖｃｇ＝ドレイン電圧Ｖｄ＝基板電圧Ｖｓｕｂ＝０Ｖである。
構造上、負電圧を印加したメモリゲート電極１１Ａを共有する同一のワード線上のメモリセルＭＣは全て同時に消去されるが、フラッシュメモリは消去を一括で行うため不都合はない。さらに、ＦＮトンネルの消去電流はほぼゼロであることから消去ブロック上のメモリゲート電極１１Ａを全て同時に消去できる。
以上の読み出し、書き込みおよび消去状態の電圧を図２８にまとめて示した。なお、図２８は、半導体基板１の電位を電源電圧Ｖｃｃとして負電圧を使わないで読み出しする場合、また、メモリゲート電極１１Ａはバイアスリテンション状態とする場合である。
（実施の形態２）
前記実施の形態１の変形例として、本実施の形態２の半導体装置を図２９により説明する。図２９は、本実施の形態２の半導体装置のメモリセルＭＣの断面図である。また、相違点を明確にするため、動作電圧を図３０に示した。なお、図３０は、半導体基板１の電位を電源電圧Ｖｃｃとして負電圧を使わないで読み出しする場合、また、メモリゲート電極１１Ａはバイアスのない（Ｖｍｇ＝Ｖｓｕｂ）リテンション状態とする場合である。
読み出し時にメモリゲート電極１１Ａに印加する電圧を、例えば半導体基板１と同じ電源電圧の１．５Ｖに設定している。前記実施の形態１との相違点は、読み出し時のメモリゲート電圧Ｖｍｇのみであり、これを基板側電圧と同じにすることで、読み出し時のメモリのゲート絶縁膜２ａ（ＯＮＯ膜）にかかる電界（電極電位−基板電位）を差し引きゼロにできる。この結果、電界による電荷の抜けが抑制され、電荷保持特性が向上する。短所として、メモリセルＭＣの閾値電圧をさらに上昇させる必要がある。このため、サブスレッショルド特性の低下を許してカウンターのチャネルイオン注入量を増やすか、書き換え耐性への負荷増加を許して消去時の注入電子量を増加する必要がある。いずれの対応を取るにせよ、目標仕様に応じて適切な設計を行うことが可能である。
（実施の形態３）
本実施の形態３は、前記実施の形態１の半導体装置の構造の変形例である。本実施の形態３の半導体装置の製造フローのうち相違のある部分を図３１および図３２により説明する。
まず、前記実施の形態１の図１７〜図１９で説明した工程と同じ製造プロセスを経る。この段階で、半導体基板１の主面上にはゲート絶縁膜２ｂを介して選択ゲート電極１０Ａが形成されている。
続いて、本実施の形態３では、例えば８００℃で６ｎｍのウェット酸化を行うことにより、図３１に示すように、選択ゲート電極１０Ａの側面、上面および半導体基板１の主面に、酸化シリコンからなる絶縁膜２０ａ，２０ｂ，２０ｃを形成する。この場合、不純物濃度の高い選択ゲート電極１０Ａにおいて、側壁中央部が特に多く酸化される一方で、選択ゲート電極１０Ａの端部（特に下端部）は応力の影響で酸化速度が抑制される。このように不純物濃度と応力とで酸化速度に差が生じる結果、選択ゲート電極１０Ａの絶縁膜２０ａは紡錘形となる。
その後、半導体基板１の主面の絶縁膜２０ｃを除去した後、前記実施の形態１と同様に、メモリ部の閾値電圧調整のためのカウンターイオン注入、ゲート絶縁膜２ａ（ＯＮＯ膜）の成膜、不純物をドープしたアモルファスシリコン膜の堆積とエッチバック、余剰のゲート絶縁膜２ａ（ＯＮＯ膜）の除去、エクステンション形成、酸化膜サイドウォール形成、高濃度拡散層形成、シリサイド化等の工程等を経て、図３２に示すメモリセルＭＣを形成する。
本実施の形態３においては、選択ゲート電極１０Ａの側面に紡錘形に形成された絶縁膜２０ａによってメモリゲート電極１１Ａのコーナー部１１ｃｎ（メモリゲート電極１１Ａにおいて、選択ゲート電極１０Ａの側面のゲート絶縁膜２ａに接する側面と、半導体基板１の主面上のゲート絶縁膜２ａに接する面とが交差する部分に形成される角部）がより鋭角（９０度より小さい鋭角部）に形成される。その結果、消去動作において、メモリゲート電極１１Ａのコーナー部１１ｃｎに前記実施の形態１の場合よりさらに電界が集中するため、効率的な消去動作が可能になる。実際の製品においては、この性能向上分を消去の高速化より消去時印加電圧の低減に用いることにより、回路面積の縮小や信頼性の向上を達成するといったことが行われる。
（実施の形態４）
本実施の形態４は、前記実施の形態１の半導体装置の構造の変形例である。本実施の形態４の半導体装置の製造フローのうち相違のある部分を図３３により説明する。
まず、前記実施の形態１の図１７〜図１８で説明した工程と同じ製造プロセスを経た後、メモリ領域の選択ゲート電極をパターン形成するためのホトリソグラフィを行い、ドライエッチングにより選択ゲート電極１０Ａを加工する。この時、ドライエッチング条件を前記実施の形態１とは変更し、ゲートエッチング工程の終盤において、選択ゲート電極１０Ａの下端部（半導体基板１側）が逆テーパ形状となるような加工を行う。そのための方法は当該事業者には公知である。具体的には加工の終盤で、側壁堆積物を減少させるといった異方性を低減する条件となるようにガス種や温度およびプラズマ条件を変更する。
この結果、選択ゲート電極１０Ａの側壁には、完成形を図３３に示すように、逆テーパ形状部１０Ａ１が形成される。すなわち、選択ゲート電極１０Ａの下端部は、半導体基板１の主面から遠ざかるに従って選択ゲート電極１０Ａの幅（短方向寸法）が次第に大きくなるように形成されている。その結果、選択ゲート電極１０Ａの側壁にゲート絶縁膜２ａを介して隣接するメモリゲート電極１１Ａのコーナー部１１ｃｎは、より鋭角（９０度より小さい鋭角部）に形成される。
選択ゲート電極１０Ａの形成時には、ロジック領域のＭＯＳトランジスタのゲート電極の側壁も同時に逆テーパ形状が形成されて意図しない特性の変化が生じることを避けるために、ロジック領域全体をホトリソグラフィのレジストでカバーする。ロジック領域のゲート加工は、その後に今と逆のやり方で、メモリ領域をレジストでカバーして加工する。この結果、前記実施の形態３と同様の効果が得られる。
なお、選択ゲート電極１０Ａの側壁のテーパは、必ずしも選択ゲート電極１０Ａの下端部のみに形成する必要はなく、選択ゲート電極１０Ａの側壁全体が逆テーパ形状になるように形成しても良い。
（実施の形態５）
本実施の形態５は、前記実施の形態１の半導体装置と同じスプリットゲート構造の不揮発性メモリセルＭＣを有するが、前記実施の形態１と異なり、メモリゲート電極を自己整合でないプロセスを用いて形成するものである。
まず、前記実施の形態１の図１７〜図１９で説明した工程と同じ製造プロセスを経た後、前記実施の形態１で説明したのと同様に、犠牲酸化、メモリ部の閾値電圧調整のためのカウンターイオン注入、ゲート絶縁膜２ａ（ＯＮＯ膜）の成膜を行った後、図３４に示すように、例えば不純物をドープしたアモルファスシリコンにより形成されたゲート電極材料１１を堆積する。
続いて、本実施の形態５においては、前記実施の形態１と異なりゲート電極材料１１を直接エッチバックせず、ホトリソグラフィによりレジストによるマスクを形成し、そのマスクをエッチングマスクとしてゲート電極材料１１に対してドライエッチング処理を施すことにより、図３５に示すように、メモリゲート電極１１Ｂをパターン形成する。ここで、上記マスクの合わせずれ幅が選択ゲート電極１０Ａの幅（短方向寸法）内に収まるように設計し、メモリゲート電極１１Ｂの一部は選択ゲート電極１０Ａの上に乗り上げた形で形成される。その後、前記実施の形態１と同様の工程を経てメモリセルＭＣを形成する。
メモリセルＭＣの動作方式については前記実施の形態１，２と同様である。ただし、この構造の場合には、メモリゲート電極１１Ｂのゲート長Ｌｇを十分長く設計することができるため、オン電流は低下するものの、短チャネル特性が向上する。その結果、オフリーク電流や特性バラツキを抑制できるため、低消費電力向けデバイスに適する。
（実施の形態６）
本実施の形態６の半導体装置もスプリットゲート構造の不揮発性メモリセルＭＣを有する。ただし、本実施の形態６の場合は、メモリゲート電極を、選択ゲート電極よりも先に形成するとともに、前記実施の形態５と同様に自己整合でないプロセスを用いて形成する。
まず、半導体基板１を、例えば８００℃で３ｎｍ犠牲酸化し、チャネルへのイオン注入を行った後、図３６に示すように、半導体基板１の主面上にゲート絶縁膜２ａを形成する。ゲート絶縁膜２ａは、絶縁膜２ａ１，２ａ２，２ａ３を下層から順に積層した構成を有している。絶縁膜２ａ１は、例えばシリコン酸化膜（ＳｉＯ２膜）により形成されており、厚さは４ｎｍ程度である。絶縁膜２ａ２は、例えばシリコン窒化膜（Ｓｉ３Ｎ４膜）により形成されており、その厚さは、例えば８ｎｍ程度である。絶縁膜２ａ３は、例えばシリコン酸化膜（ＳｉＯ２膜）により形成されており、厚さは５ｎｍ程度である。
続いて、ゲート絶縁膜２ａ上に、メモリゲート電極形成用のゲート電極材料１１を堆積する。ゲート電極材料１１は、例えば多結晶シリコンにより形成されており、その厚さは、例えば２００ｎｍである。ゲート電極材料１１の成膜は、例えば不純物として、例えばリンを４×１０２０ａｔｏｍｓ／ｃｍ３ドープし、成膜温度を、例えば６１０℃として行った。
その後、ゲート電極材料１１の上面上に、キャップ膜２１を形成する。キャップ膜２１は、例えばシリコン酸化膜により形成されており、その厚さは、例えば５０ｎｍである。
次いで、ゲート電極材料１１に対して、メモリゲート電極形成のためのホトリソグラフィとドライエッチングとを行うことにより、図３７に示すように、メモリゲート電極１１Ｃを形成する。続いて、半導体基板１の主面上にメモリゲート電極１１Ｃを覆うように、例えばシリコン酸化膜により形成された絶縁膜を堆積した後、これをエッチバックすることにより、メモリゲート電極１１Ｃの側面に上記絶縁膜で形成される小さなサイドウォールスペーサ２２を形成する。
次いで、半導体基板１に対して犠牲酸化処理を施した後、例えば８００℃の熱酸化処理を施すことにより、図３８に示すように、例えば厚さ２ｎｍ程度のシリコン酸化膜により形成されたゲート絶縁膜２ｂを形成する。このゲート絶縁膜２ｂは、メモリ領域の選択ゲートトランジスタと、ロジック領域のトランジスタとで共通のゲート絶縁膜となる。続いて、半導体基板１の主面上に、例えば厚さ２２０ｎｍ程度の多結晶シリコン膜を堆積した後、その多結晶シリコン膜においてメモリ領域とロジック領域のＰＭＯＳ部Ｑｐとのゲート電極形成部には、例えばボロンをイオン注入し、ロジック領域のｎＭＯＳ部Ｑｎには，例えばリンをイオン注入する。
次いで、上記多結晶シリコン膜をホトリソグラフィおよびドライエッチングによりパターニングすることにより、メモリ領域に選択ゲート電極１０Ｃ、ロジック領域にゲート電極１０Ｂｎ，１０Ｂｐ（図２２参照）を形成する。続いて、上記と同様に、エクステンション形成、酸化膜サイドウォール形成、高濃度拡散層形成、シリサイド化までを行うことにより、メモリセルＭＣが完成する。
本実施の形態６の場合、メモリトランジスタを先に形成することにより、メモリ領域のゲート絶縁膜２ａ（ＯＮＯ膜）の酸化膜品質を向上させることができるので、電荷保持特性を向上させることができること、メモリトランジスタのチャネル部へのカウンターイオン注入が不要になるので短チャネル特性を向上させることができる、という長所が得られる。短チャネル特性の向上はオフリークを低減し低消費電力向けデバイスに適した特性を得ると共にディスターブ特性も向上させることができるので、回路面積の小さいメモリアレイ設計が可能となる。
（実施の形態７）
本実施の形態７の半導体装置は、ＮＲＯＭ構造のＭＯＮＯＳメモリである。
まず、前記実施の形態６と同様に、半導体基板１を、例えば８００℃で３ｎｍ犠牲酸化し、チャネルへのイオン注入を行った後、前記図３６で示したように、半導体基板１の主面上にゲート絶縁膜２ａを形成する。ゲート絶縁膜２ａは、絶縁膜２ａ１，２ａ２，２ａ３を下層から順に積層した構成を有している。絶縁膜２ａ１，２ａ２，２ａ３の材料や厚さは前記実施の形態６と同じである。
続いて、ゲート絶縁膜２ａ上に、前記実施の形態６と同様に、メモリゲート電極形成用のゲート電極材料１１を堆積した後、ゲート電極材料１１の上面上にキャップ膜２１を形成する。ゲート電極材料１１には、前記のように、不純物として、例えばリンを４×１０２０ａｔｏｍｓ／ｃｍ３ドープした。その後、前記実施の形態６と同様に、ゲート電極材料１１に対して、ゲート電極形成のためのホトリソグラフィとドライエッチングとを行うことにより、図３９に示すように、メモリゲート電極１１Ｄを形成する。
その後、例えば８００℃で６ｎｍのウェット酸化処理を施すことにより、図４０に示すように、メモリゲート電極１１Ｄの側面および半導体基板１の主面上に、絶縁膜２０ａ，２０ｃを形成する。この場合、メモリゲート電極１１Ｄにおいて不純物濃度の高い側壁中央部が特に多く酸化される一方で、メモリゲート電極１１Ｄの端部（特に下端部）は応力の影響で酸化速度が抑制される。このように不純物濃度と応力とで酸化速度に差が生じる結果、メモリゲート電極１１Ｄの側面の絶縁膜２０ａは紡錘形となる。その結果、メモリゲート電極１１Ｄの幅方向（短方向）両下端のコーナー部１１ｃｎは、より鋭角（９０度より小さい鋭角部）に形成される。
次いで、半導体基板１の主面の絶縁膜２０ｃを除去した後、図４１に示すように、エクステンション形成のためのボロン等をイオン注入して、半導体基板１の主面に低不純物濃度の拡散層６ａ，７ａを形成する。
続いて、半導体基板１の主面上に、メモリゲート電極１１Ｄを覆うように、例えばシリコン酸化膜（ＳｉＯ２膜）を８０ｎｍ堆積した後、これをエッチバックして、メモリゲート電極１１Ｄの側壁に絶縁膜２０ａを介してサイドウォールスペーサ５を形成する。
その後、半導体基板１の主面に、例えばボロンをイオン注入することにより、高不純物濃度の拡散層６ｂ，７ｂを形成して、メモリセルＭＣが完成する。本実施の形態７のメモリセルＭＣは、前記実施の形態１のメモリセルＭＣと同様にｐＭＯＳとして動作するが、メモリゲート電極１１Ｄはｎ＋型である。その後、通常のロジック領域のトランジスタ形成工程を行う。
次に、本実施の形態７の半導体装置のメモリセルＭＣの動作方法を説明する。
書き込みはチャネルホットホール注入で行う。すなわち、図４２に示すように、メモリゲート電極１１Ｄに、例えば−９Ｖ、拡散層６（ここでは電荷を注入する側でソースと呼ぶ）に、例えば−５Ｖを印加する。この状態からチャネルに、例えば５０μＡ／ｂｉｔ程度の電流を流すことで、チャネルのドレイン（拡散層７）端で加速されたホールがメモリゲートに注入されて閾値電圧が低下し書き込みが行われる。
消去は、図４３に示すように、メモリゲート電極１１Ｄに、例えば−１１Ｖを印加する。メモリゲート電極１１Ｄの幅方向（短方向）両端の鋭角のコーナー部１１ｃｎから電子ｅがゲート絶縁膜２ａ（ＯＮＯ膜）の絶縁膜２ａ２（主電荷蓄積部）に注入されて閾値電圧が上昇し、消去が行われる。
読み出しは、メモリゲート電極１１Ｄに、例えば−５Ｖ、ドレイン（拡散層７）に、例えば−３Ｖを印加して、メモリセルＭＣに流れる電流値で判定する。
この構造のメモリセルＭＣの両側の拡散層６，７は対称構造であり、書き込み時の拡散層印加電圧の組み合わせを入れ替えるとそれぞれメモリゲート電極１１Ｄの反対側端部にホールを注入できる。読み出し時の拡散層印加電圧の組み合わせも反転させると、メモリゲート電極１１Ｄの幅方向（短方向）両端に蓄えられた電荷情報をそれぞれ独立に読み出せるため、１つのメモリセルＭＣに２ビットの情報を記憶できる。消去時にはメモリゲート電極１１Ｄの幅方向の両端に電子ｅが注入され、蓄えられたホールを同時にキャンセルする。
このシングルゲート構造のメリットは、シンプルな構造で工程数が少なく、１セルに２ビットの情報を記憶できるため安価に記録密度が向上できる点にある。この構造に本実施の形態７の半導体装置の局所電界集中を用いた電荷注入方式を適用する次の効果が得られる。
第１に、従来のＢＴＢＴ消去を用いる方法と比較して消去時の消費電流を低減できる。
第２に、拡散層６，７の形成にあたってＢＴＢＴ発生を効率化するための急峻な接合を作る必要がなくなり、電界緩和された接合条件に最適化してディスターブを抑制できる。
第３に、ＢＴＢＴ消去ではなく、ＦＮトンネルによる全面注入で消去する方法に比較しても、局所電界集中を用いる本実施の形態の方法はトップ側酸化膜（絶縁膜２ａ３）に平均的にかかる電界を下げられる利点がある。このことで、同じ酸化膜厚であれば消去動作をより低電圧化して回路面積を低減可能であり、同じ動作電圧であれば、より酸化膜厚を厚くして電荷保持特性を向上させることができる。
（実施の形態８）
本実施の形態８は、前記実施の形態１の変形例であり、電荷を蓄積するゲート絶縁膜（ＯＮＯ膜）２ａの絶縁膜２ａ２（シリコン窒化膜，Ｓｉ３Ｎ４膜）を、例えばアルミナ（Ａｌ２Ｏ３膜）に置き換えたものである。これ以外の構成および動作については、前記実施の形態１，２と同じである。
このアルミナ膜は、例えばスパッタリング法またはＡＬＤ（Atomic Layer Deposition）法（原子層堆積法、もしくはＡＬＣＶＤ(Atomic Layer CVD)法）により成膜する。ここでは、半導体基板１の主面上に絶縁膜２ａ１を成膜した後に、例えばＡＬＤ法により９ｎｍのアルミナ膜を成膜した。その後は、前記実施の形態１と同様の手順でメモリセルＭＣを形成した。
アルミナ膜の特長は、膜中の固定電荷の極性がシリコン窒化膜とは逆の負電荷であり、閾値電圧がプラス側にシフトする点にある。ｐＭＯＳ型のメモリセルＭＣでは閾値電圧の正方向シフトはオン電流が増加する方向のため、高速動作に適する。また、閾値電圧を上昇させるためのカウンターイオン注入のドーズ量を低減できるために、メモリセルＭＣのサブスレッショルド特性が向上する。とりわけ、前記実施の形態２で説明した方法で読み出し時のメモリゲート電圧と半導体基板側の電圧とを等しく設定し、電荷保持膜に実効的に外部電界がかからない状態を作り電荷保持特性を向上する場合に適する。この場合、メモリセルＭＣの閾値電圧を通常より上昇させる必要があるためアルミナ膜の適用が好ましい。
（実施の形態９）
本実施の形態９は、前記実施の形態１の変形例であり、電荷を蓄積するゲート絶縁膜（ＯＮＯ膜）２ａの絶縁膜２ａ２（シリコン窒化膜，Ｓｉ３Ｎ４膜）を、例えばシリコン酸窒化膜（ＳｉＯＮ膜）に置き換えたものである。これ以外の構成および動作については、前記実施の形態１，２と同じである。
ここでは、半導体基板１の主面上に絶縁膜２ａ１を成膜した後に、例えばＣＶＤ法により７ｎｍのシリコン酸窒化膜を成膜した。その後は、前記実施の形態１と同様の手順でメモリセルＭＣを形成した。
シリコン酸窒化膜は、電荷を保持するトラップ準位が深く、一度捕獲された電荷が逃げにくいため、電荷保持特性を向上させることができる。
（実施の形態１０）
本実施の形態１０は、前記実施の形態１の変形例であり、電荷を蓄積するゲート絶縁膜（ＯＮＯ膜）２ａの絶縁膜２ａ２（シリコン窒化膜、Ｓｉ３Ｎ４膜）を、例えばシリコンナノクリスタルに置き換えたものである。
シリコンナノクリスタルは、図４４に示すように、ゲート絶縁膜２ａ、特にここではシリコン酸化膜（ＳｉＯ２膜）の単体膜中に、その膜厚よりも微細な直径３〜６ｎｍのシリコンの粒２５が分布されている。ただし、シリコンナノクリスタルの粒２５の層は、シリコン酸化膜により挟まれている。
本実施の形態１０の構成は、ポテンシャルバリアとなるシリコン酸化膜（ＳｉＯ２膜）に囲まれたシリコンナノクリスタルの粒２５に離散的に電荷を蓄えており、微細な浮遊ゲート電極を多数含む構造とみなせる。これにより、シリコン酸化膜（ＳｉＯ２膜）の欠陥に対して安定な性質を備え、１箇所でも欠陥が生じると全電荷を失う可能性がある従来の浮遊ゲート電極の不具合を克服できる。
本実施の形態１０の構成の場合、浮遊ゲート電極構成の場合と異なりシリコンナノクリスタルの粒２５同士の間が絶縁されているために、書き込みと消去に用いる逆極性の電荷の注入分布を一致させる必要があるが、本実施の形態の方式を用いると同一箇所に電荷を注入できるので、書き換え耐性を向上させることができる。
また、本実施の形態１０の構造の変形例として、ゲート絶縁膜２ａをシリコン酸化膜（ＳｉＯ２膜）の単体膜ではなく絶縁膜２ａ１，２ａ２，２ａ３の積層膜（すなわち、ＯＮＯ膜）とし、上下の絶縁膜２ａ１，２ａ３に挟まれた絶縁膜２ａ２（Ｓｉ３Ｎ４膜）中にシリコンナノクリスタルの粒２５を分布させる構成としても良い。この場合、情報の記憶に寄与する電荷はシリコンナノクリスタルの粒２５に加えて絶縁膜２ａ２（Ｓｉ３Ｎ４膜）中にも蓄えられるため、電荷保持特性を向上させることができる。
（実施の形態１１）
本実施の形態１１は、前記実施の形態１の変形例であり、電荷を蓄積するゲート絶縁膜（ＯＮＯ膜）２ａを、絶縁膜２ａ１，２ａ２，２ａ３の３層構造から、絶縁膜２ａ１，２ａ２の２層構造に置き換えたものである。
図４５に、本実施の形態１１の半導体装置のメモリセルＭＣの断面図の一例を示した。ここでは、ゲート絶縁膜２ａにおいて、半導体基板１側の絶縁膜２ａ１の膜厚は、前記実施の形態１と同じく、例えば４ｎｍで、その上層の絶縁膜２ａ２の膜厚は、例えば２０ｎｍとした。
本実施の形態１１によれば、メモリゲート電極１１Ａ側の酸化膜（トップ酸化膜、絶縁膜２ａ３）を無くすことにより、注入電荷に対するバリアが低くなり消去時の電子注入がより高速に、低電圧で行えるようになった。
主電荷蓄積部である絶縁膜２ａ２中の電荷が抜けやすくなる影響を補償するために、絶縁膜２ａ２の膜厚を２０ｎｍというように前記実施の形態１よりも厚膜化した。それでもなお高温時の電荷保持特性は低下する傾向がある。使用温度範囲と、消去動作の高速化・低電圧化による回路面積縮小の長所を考慮に入れて、目標仕様に応じて選択肢の一つとなる。また、電荷保持特性の向上のためには、絶縁膜２ａ２を、シリコン窒化膜に代えてアルミナ膜（Ａｌ２Ｏ３膜）やシリコン酸窒化膜（ＳｉＯＮ膜）に置き換える方法と組み合わせても良い。特にシリコン酸窒化膜（ＳｉＯＮ膜）にはホールを注入しやすい長所がある。
（実施の形態１２）
本実施の形態１２においては、メモリ領域の各部（メモリゲート電極および選択ゲート電極を含む）の導電型が、前記実施の形態１に対して逆極性の構造とされている。物理的な形状は前記実施の形態１の図２２に等しい。
本実施の形態１２においてメモリ領域は、ｐ型の半導体基板１上に、例えばｐ型不純物のボロンをイオン注入して形成したｐ型ウェルと、例えばｎ型不純物のヒ素を注入したエクステンション用の低不純物濃度の拡散層６ａ，７ａおよび高不純物濃度の拡散層６ｂ，７ｂ、例えばｎ型不純物のリンをイオン注入した選択ゲート電極１０Ａ、例えばｐ型不純物のボロンを高濃度にドープしたｐ＋型のメモリゲート電極１１Ａを有している。チャネル部の閾値電圧調整用のイオン注入は、チャネル全体に、例えばボロンを、メモリゲート電極１１Ａ部分には注入されたボロンを打ち消す以上のカウンターイオン注入のヒ素を注入した。その他は前記実施の形態１と同じである。
次に、本実施の形態１２の半導体装置におけるメモリセルＭＣの動作方法を説明する。書き込みにはソースサイドインジェクション（ＳＳＩ）を用いて電子を注入する。ｎＭＯＳ型のメモリセルＭＣであるため、書き込みにおいては従来と同じ動作方式になる。メモリゲート電極１１Ａとソース（拡散層６）に、例えば各々９Ｖ，５Ｖを印加して選択ゲート電極１０Ａには、例えば１Ｖを印加して弱反転させ、ドレイン（拡散層７）の電位をメモリセルＭＣを流れる電流値が、例えば２μＡ／ｂｉｔとなるように制御する。このときドレイン電位の絶対値は、例えば０．４Ｖ程度になる。流れた電子は選択ゲート電極１０Ａとメモリゲート電極１１Ａとの間の電界で加速されホットエレクトロンを生じ、メモリゲート電極１１Ａのゲート絶縁膜２ａ（ＯＮＯ膜）に注入される。これにより、閾値電圧が上昇し、書き込み状態となる。
消去時の動作は、メモリゲート電極１１Ａのみに、例えば１２Ｖの正電圧を印加し、ソース（拡散層６）およびドレイン（拡散層７）をオープンとし、選択ゲート電極１０Ａと半導体基板１を、例えば０Ｖ（接地）とした。メモリゲート電極１１Ａのコーナー部１１ｃｎでは電界が集中しており、ｐ＋型のゲート電極のためゲート絶縁膜２ａ（ＯＮＯ膜）へホールが注入される。これにより、閾値電圧の絶対値が低下し、消去動作が行われる。コーナー部１１ｃｎからのＦＮトンネル消去であるため、消去時の消費電流が少なく、電源回路を含めたメモリモジュールの面積を縮小できる。
読み出し時は、ドレイン（拡散層７）に、例えば１Ｖ、選択ゲート電極１０Ａに、例えば１．５Ｖ、メモリゲート電極１１Ａに、例えば１．５Ｖを印加してメモリセルＭＣに流れる電流値で判定する。動作電圧条件の一覧を図４６に示す。この方式ではｎＭＯＳ構造を用いるためにメモリセル電流値が大きく取ることができるので、高速読み出し動作用途に適している。
（実施の形態１３）
本実施の形態１３においては、メモリゲート電極の導電型を、前記実施の形態１２に対して逆極性のｎ＋型のゲート電極とする。
メモリゲート電極１１Ａ下のゲート絶縁膜２ａ（ＯＮＯ膜）を形成した後に、例えば不純物ドープなしの多結晶シリコン膜を成膜し、イオン注入によって、例えばリンを２×１０１５ａｔｏｍｓ／ｃｍ２注入してｎ＋型のゲート電極（メモリゲート電極１１Ａ）を形成した。その他のメモリセルＭＣの形成方法は、前記実施の形態１２と同じである。ｎ＋型のート電極は、例えば予め不純物のリンをドープした多結晶シリコンを成膜しても良い。
本実施の形態１３の半導体装置のメモリセルＭＣの動作方法は、以下の通りである。
書き込み動作および読み出し動作は前記実施の形態１２と同じである。
消去動作においては、メモリゲート電極１１Ａに印加する電圧を、例えば１４Ｖと高くする。これにより、メモリゲート電極１１Ａ（ｎ＋型のゲート電極）のゲート絶縁膜２ａ（ＯＮＯ膜）に接する部分が空乏化し、空乏層にかかる電界で加速されたホールがゲート絶縁膜２ａ（ＯＮＯ膜）に注入されて閾値電圧が低下し、消去が行われる。不純物濃度が高すぎると空乏化しにくいため、ｎ＋型のゲート電極（メモリゲート電極１１Ａ）のリン等の注入量を通常より低下させて製造した。
この方式では、メモリゲート電極１１Ａへの印加電圧が高くなるものの、通常のｎＭＯＳと同じｎ＋型のメモリゲート電極１１Ａとｎ型の拡散層６，７との組み合わせになる。そのため、拡散層６，７へのイオン注入の条件を軽減する必要が無く、メモリセルＭＣの微細化や特性向上のチューニングの自由度が増す長所がある。また、前記実施の形態１２と同様のｎＭＯＳ型のため、読み出し電流が大きく高速化に適する。
（実施の形態１４）
本実施の形態１４においては、メモリゲート電極の導電型を、前記実施の形態１に対して逆極性のｐ＋型のゲート電極とする。
ここでは、例えば不純物ドープ無しの多結晶シリコン膜を成膜し、イオン注入によって、例えばボロンを５×１０１４ａｔｏｍｓ／ｃｍ２注入してｐ＋型のゲート電極（メモリゲート電極１１Ａ）を形成した。その他のメモリセルＭＣの形成方法は、前記実施の形態１と同じである。ｐ＋型のゲート電極（メモリゲート電極１１Ａ）は予め不純物のリン等をドープした多結晶シリコンを成膜しても良い。
本実施の形態１４の半導体装置のメモリセルＭＣの動作方法は、以下の通りである。
書き込み動作および読み出し動作は、前記実施の形態１と同じである。
消去動作においては、メモリゲート電極１１Ａに印加する電圧を、例えば−１４Ｖと高くする。これにより、メモリゲート電極１１Ａ（ｐ＋型のゲート電極）のゲート絶縁膜２ａ（ＯＮＯ膜）に接する部分が空乏化し、空乏層にかかる電界で加速されたホールがゲート絶縁膜２ａ（ＯＮＯ膜）に注入されて閾値電圧が上昇し、消去が行われる。
この方式はメモリゲート電極１１Ａへの印加電圧が高くなるものの、通常のｐＭＯＳと同じｐ＋型のメモリゲート電極１１Ａとｐ型の拡散層６，７との組み合わせとなる。そのため、拡散層６，７へのイオン注入の条件を軽減する必要が無く、メモリセルＭＣの微細化や特性向上のチューニングの自由度が増す長所がある。
（実施の形態１５）
本実施の形態１５においては、前記実施例の形態１に対して、局所電界集中によるＦＮトンネル消去を行った後に、前記バンド間トンネル消去を行うハイブリッド消去方式を用いた。
消去電圧の組み合わせを図４７に示した。消去の第１段階（消去１）として、前記実施の形態１と同様にメモリゲート電極１１Ａに、例えば−１１Ｖを印加し、書き込まれたメモリセルＭＣの閾値電圧を目標消去レベルの閾値電圧の７５％到達点まで消去した。その後は、バンド間トンネル消去方式（消去２）に切り替えて、メモリゲート電極１１Ａに、例えば６Ｖ、ソース（拡散層６）に、例えば−６Ｖを印加して目標消去レベルまでの消去を行った。
この方式では、バンド間トンネル消去を行うために消去電流とディスターブ耐性との課題は完全には解決されないものの、ある程度の電源回路の面積縮小は可能である。ＦＮトンネルによる回路面積縮小の長所と、バンド間トンネルで発生するホットキャリアを用いた高エネルギー電荷による深い消去レベル実現の双方の長所が取り入れられる。その結果、読み出し電流が増加しハイエンド向けの高速動作に適する上、これを低コストで実現できる。また、消去電荷の注入分布が書き込み電荷分布に近づく効果により書き換え耐性も向上させることができる。
以上、示したように、メモリゲート電極１１Ａのコーナー部１１ｃｎからＦＮトンネルにより電荷を注入する消去方式によって消去時の消費電流を低減し、回路面積を縮小する電荷トラップ膜型の不揮発性メモリの製造方法と動作方法を述べた。また、上記の単純な組合せによっても所期の効果を得られることは言うまでもない。
（実施の形態による代表的な効果）
以上に説明したように本実施の形態によれば、消去に局所電界集中構造を利用したＦＮトンネル方式を用いることで消去時の消費電流を低減できるため、メモリモジュールの電源回路面積を低減できる。
また、メモリアレイそのものについて、本実施の形態の消去方式を採用すると書き込みディスターブ耐性を向上できるために、より簡易なメモリアレイ構成を採用してメモリアレイ面積を低減できる。したがって、メモリアレイ面積の低減と電源回路面積の低減とを併せてメモリモジュールの面積を大幅に低減できるので、半導体装置の製造コストを低減できる。
ここで、本実施の形態の消去方式が書き込みディスターブ耐性を向上し、メモリアレイ構成を簡易化する理由についてもう少し詳細に説明する。
書き込みディスターブとは、書き込み中のメモリセルＭＣ以外のメモリセルＭＣへの誤書き込みを総称している。書き込み中のメモリセルＭＣの近傍でワード線やソース線を共有するメモリセルＭＣで発生し、メモリアレイ構成やバイアス状態に依存していくつものモードがある。各モードについては詳しく述べないが、チャネル近傍での電界が強いほど誤って注入される電荷量が増えて誤書き込みが生じやすい。このため、電界を弱める目的で拡散層プロファイルを緩和することが一般に効果がある。
ところが、本実施の形態に述べた様にバンド間トンネル（ＢＴＢＴ）を消去に用いることから拡散層６，７の不純物プロファイルは一定以上の急峻さが求められ、ディスターブ耐性とトレードオフとの関係にあった。このため、拡散層６，７に手を加えないディスターブ対策を行っていた。具体的には書き込みの選択電圧がかかるメモリセル数を減らすようにメモリアレイ構成を複雑化していた。この場合のメモリアレイの構成例を図４８に示す。
縦方向にワード線（メモリゲート線ＭＧ（ＭＧ１，ＭＧ２，ＭＧ３，ＭＧ４・・・）、選択ゲート線ＣＧ（ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４・・・）およびソース線ＳＬ（ＳＬ１，ＳＬ２，ＳＬ３，ＳＬ４・・・）が走る方向）、横方向にビット線ＢＬ（ＢＬ１，ＢＬ２，ＢＬ３・・・）を示す。ディスターブ対策として隣接するメモリゲート線ＭＧに同じバイアスが印加されないようメモリゲート線ＭＧを８本置きに束ねる対策が施されている。また、ソース線ＳＬについても一つのワード線の２ｋビットを４分割し、同時にバイアスが印加される時間を低減する工夫を行っている。この結果として、メモリゲート線ＭＧとソース線ＳＬとを制御するスイッチ部分の面積が増大し、メモリアレイとしての面積増大につながっている。
これに対して、本実施の形態のＦＮトンネル消去方式の特性は拡散層６，７の不純物プロファイルに無関係のため、拡散層６，７の不純物プロファイルを、ディスターブ耐性が向上される緩和されたプロファイルに最適化できる。その結果として、図４９に示すように、近傍のメモリゲート線ＭＧ（ＭＧ１，ＭＧ２，ＭＧ３・・・）もソース線ＳＬ（ＳＬ１）も結束可能でメモリアレイ構成が簡易化し、面積の低減につながる。この場合のメモリアレイ構成は、図４８と比較してメモリゲート線ＭＧおよびソース線ＳＬの構造が単純になっている。
また、ソース線ＳＬを図４９に示すように単純化できた理由はもう一つある。バンド間トンネル消去では消去電流が数μＡ／セルに達し、同時消去ビット数が電源能力との兼ね合いで制限される。同一のソース線ＳＬ上のメモリセルＭＣは原理上すべて同時に消去されるため、図４８の例では最大消去ビット数に併せてソース線ＳＬを４分割せざるを得ない。本実施の形態では、上記消去方式採用によって消去電流の制限が無くなるので、ソース線ＳＬを分割しない図４９に示すシンプルな構造が実現できた。
本実施の形態の消去方式では、ＦＮトンネルという温度依存性の無い電荷注入原理を用いるために、消去特性の温度依存性がない。従い、温度に併せた消去電圧の補正が不要で制御回路を単純化可能であり、設計工数と制御回路の面積とを低減する効果が得られる。
また、本実施の形態の消去は局所に電荷を注入する方式であるが、その注入箇所が書き込みと同じ場所という特長がある。図２４で説明したスプリットゲート構造のＳＳＩ注入では選択ゲート電極１０Ａとメモリゲート電極１１Ａとの間のギャップ付近が書き込み電荷の注入中心であり、図４２で説明したＮＲＯＭ構造では拡散層端部が書き込みの電荷の注入中心であるが、本方式では消去の電荷も同じ場所に注入される。このことから、電荷トラップ膜と局所注入方式を用いる不揮発性メモリに共通の課題である注入電荷分布のズレに起因する書き換え耐性劣化が生じない長所があり、これによる書き換え耐性を向上できる。
さらに、本実施の形態の消去方式の特長として、ＦＮトンネルを用いつつ、書き込みと消去にホールと電子といった逆極性の電荷を用いることがある。Ｓｉ３Ｎ４膜のように電荷をトラップする膜を用いたＭＯＮＯＳ型のメモリでは通常は同一極性の電荷、例えば電子の注入と引き抜きにより書き込みと消去を実現しているが、ＭＯＮＯＳ型メモリではＦＮトンネルによる引き抜きを十分に行うことは難しく、動作ウィンドウが狭くなる不具合がある。これに対し、本実施の形態は、逆極性電荷の注入を用いるために動作ウィンドウを大きく取れる。具体的には消去を十分な深さまで行える効果が得られる。
以上では、局所電界集中を用いたＦＮトンネルによる「消去」の特長をまとめて述べたが、ＦＮトンネル動作を「書き込み」と定義しても同様の効果が得られることは言うまでも無い。また、ここでは前記した実施の形態に共通の効果についてまとめて述べたが、各実施の形態に固有の効果については、前記した各実施の形態の個別説明の中で記載した。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である論理演算回路と不揮発性メモリ回路とを同一の半導体基板上に有する半導体装置に適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えば不揮発性メモリ回路のみを有する不揮発性半導体記憶装置に適用することもできる。
本発明は、ゲート絶縁膜中に電荷蓄積部を含む不揮発性メモリセルを有する半導体装置の製造業に適用できる。
本発明者が検討したＮＲＯＭの断面図である。 本発明者が検討したメモリセルであって、自己整合ゲート側をＭＯＮＯＳ構造としたメモリセルの断面図である。 スプリットゲート型ＭＯＮＯＳメモリセルを用いたメモリアレイ構成の回路図である。 図３のメモリアレイ構成のレイアウト平面図である。 図３のメモリの動作時の典型的な電圧条件の説明図である。 図３のメモリの書き込み動作時のメモリセルの断面図である。 図３のメモリの消去動作時のメモリセルの断面図である。 本発明者が検討したスプリットゲート型ＭＯＮＯＳメモリセルとＣＭＯＳロジックプロセスとを混載する半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１１に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。 図１９に続く半導体装置の製造工程中の要部断面図である。 図２０に続く半導体装置の製造工程中の要部断面図である。 図２１に続く半導体装置の製造工程中の要部断面図である。 本発明の一実施の形態である半導体装置の読み出し時の動作状態を示す半導体基板の要部断面図である。 本発明の一実施の形態である半導体装置の書き込み時の動作状態を示す半導体基板の要部断面図である。 本発明の一実施の形態である半導体装置の消去時の動作状態を示す半導体基板の要部断面図である。 電界とＦＮトンネル電流の関係を示すグラフ図である。 メモリゲート電圧をパラメータとして半導体装置の消去特性（閾値電圧−消去時間）を測定した結果を示すグラフ図である。 本発明の一実施の形態である半導体装置の読み出し、書き込みおよび消去状態の電圧をまとめて示した説明図である。 本発明の他の実施の形態（実施の形態２）である半導体装置のメモリセルの断面図である。 実施の形態２の半導体装置の読み出し、書き込みおよび消去状態の電圧をまとめて示した説明図である。 本発明の他の実施の形態（実施の形態３）である半導体装置の製造工程中のメモリセルの断面図である。 図３１に続く半導体装置の製造工程中のメモリセルの断面図である。 本発明の他の実施の形態（実施の形態４）である半導体装置のメモリセルの断面図である。 本発明の他の実施の形態（実施の形態５）である半導体装置の製造工程中のメモリセルの断面図である。 図３４に続く半導体装置の製造工程中のメモリセルの断面図である。 本発明の他の実施の形態（実施の形態６）である半導体装置の製造工程中のメモリセルの断面図である。 図３６に続く半導体装置の製造工程中のメモリセルの断面図である。 図３７に続く半導体装置の製造工程中のメモリセルの断面図である。 本発明の他の実施の形態（実施の形態７）である半導体装置の製造工程中のメモリセルの断面図である。 図３９に続く半導体装置の製造工程中のメモリセルの断面図である。 図４０に続く半導体装置の製造工程中のメモリセルの断面図である。 実施の形態７の半導体装置の書き込み時の動作状態を示す半導体基板の要部断面図である。 実施の形態７の半導体装置の消去時の動作状態を示す半導体基板の要部断面図である。 本発明の他の実施の形態（実施の形態１０）である半導体装置のメモリセルの断面図である。 本発明の他の実施の形態（実施の形態１１）である半導体装置のメモリセルの断面図である。 本発明の他の実施の形態（実施の形態１２）である半導体装置の読み出し、書き込みおよび消去状態の電圧をまとめて示した説明図である。 本発明の他の実施の形態（実施の形態１５）である半導体装置の読み出し、書き込みおよび消去状態の電圧をまとめて示した説明図である。 本発明者が検討した半導体装置のメモリアレイの構成例を示す回路図である。 本発明の一実施の形態である半導体装置のメモリアレイの構成例を示す回路図である。
符号の説明
１ 半導体基板
２ａ ゲート絶縁膜（第１ゲート絶縁膜）
２ａ１ 絶縁膜
２ａ２ 絶縁膜
２ａ３ 絶縁膜
２ｂ ゲート絶縁膜（第２ゲート絶縁膜）
３ ゲート電極
４ シリサイド層
５ サイドウォール
６ 拡散層
６ａ 拡散層
６ｂ 拡散層
７ 拡散層
７ａ 拡散層
７ｂ 拡散層
１０ ゲート電極材料
１０Ａ 選択ゲート電極
１０Ａ１ 逆テーパ形状部
１０Ｂ，１０Ｂｎ，１０Ｂｐ ゲート電極
１１ ゲート電極材料
１１Ａ メモリゲート電極
１１Ｂ メモリゲート電極
１１Ｃ メモリゲート電極
１１Ｄ メモリゲート電極
１１ｃｎ コーナー部（角部）
１２ 素子分離部
１５ 拡散層
１５ａ 拡散層
１５ｂ 拡散層
１５ｎ 拡散層
１５ｎａ 拡散層
１５ｎｂ 拡散層
１５ｐ 拡散層
１５ｐａ 拡散層
１５ｐｂ 拡散層
１６ 絶縁膜
１７ コンタクトホール
２０ａ 絶縁膜
２０ｂ 絶縁膜
２０ｃ 絶縁膜
２１ キャップ膜
２２ サイドウォールスペーサ
２５ 粒
ＮＷ ｎ型ウェル
ＰＷ ｐ型ウェル
Ｑｎ ｎＭＯＳ部
Ｑｐ ｐＭＯＳ部
Ｌｇ ゲート長

Claims (20)

  1. 半導体基板と、前記半導体基板の主面上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜中に設けられた電荷蓄積部と、前記第１ゲート絶縁膜上に設けられたメモリゲート電極とを有する不揮発性メモリセルを備え、
    前記メモリゲート電極において前記第１ゲート絶縁膜に接する側に形成された角部側から前記電荷蓄積部に電荷を注入する構成を有し、
    前記半導体基板は、ｐ型の半導体領域を有しており、
    前記メモリゲート電極は、ｐ型のシリコンにより形成されており、
    前記電荷蓄積部への電荷注入として、
    前記半導体基板の前記ｐ型の半導体領域から前記電荷蓄積部へ電子を注入する構成と、
    前記メモリゲート電極から前記電荷蓄積部へ正孔を注入する構成とを有することを特徴とする半導体装置。
  2. 半導体基板と、前記半導体基板の主面上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜中に設けられた電荷蓄積部と、前記第１ゲート絶縁膜上に設けられたメモリゲート電極とを有する不揮発性メモリセルを備え、
    前記メモリゲート電極において前記第１ゲート絶縁膜に接する側に形成された角部側から前記電荷蓄積部に電荷を注入する構成を有し、
    前記半導体基板は、ｐ型の半導体領域を有しており、
    前記メモリゲート電極は、ｎ型のシリコンにより形成されており、
    前記電荷蓄積部への電荷注入として、
    前記半導体基板の前記ｐ型の半導体領域から前記電荷蓄積部へ電子を注入する構成と、
    前記メモリゲート電極から前記電荷蓄積部へ正孔を注入する構成とを有することを特徴とする半導体装置。
  3. 半導体基板と、前記半導体基板の主面上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜中に設けられた電荷蓄積部と、前記第１ゲート絶縁膜上に設けられたメモリゲート電極と、前記半導体基板の前記主面上に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成され、前記メモリゲート電極と隣接するように設けられた選択ゲート電極と、を有する不揮発性メモリセルを備え、
    前記メモリゲート電極において前記第１ゲート絶縁膜に接する側に形成された角部側から前記電荷蓄積部に電荷を注入する構成を有し、
    前記半導体基板は、ｐ型の半導体領域を有しており、
    前記メモリゲート電極は、ｐ型のシリコンにより形成されており、
    前記電荷蓄積部への電荷注入として、
    前記半導体基板の前記ｐ型の半導体領域から前記電荷蓄積部へ電子を注入する構成と、
    前記メモリゲート電極から前記電荷蓄積部へ正孔を注入する構成とを有することを特徴とする半導体装置。
  4. 半導体基板と、前記半導体基板の主面上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜中に設けられた電荷蓄積部と、前記第１ゲート絶縁膜上に設けられたメモリゲート電極と、前記半導体基板の前記主面上に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成され、前記メモリゲート電極と隣接するように設けられた選択ゲート電極と、を有する不揮発性メモリセルを備え、
    前記メモリゲート電極において前記第１ゲート絶縁膜に接する側に形成された角部側から前記電荷蓄積部に電荷を注入する構成を有し、
    前記半導体基板は、ｐ型の半導体領域を有しており、
    前記メモリゲート電極は、ｎ型のシリコンにより形成されており、
    前記電荷蓄積部への電荷注入として、
    前記半導体基板の前記ｐ型の半導体領域から前記電荷蓄積部へ電子を注入する構成と、
    前記メモリゲート電極から前記電荷蓄積部へ正孔を注入する構成とを有することを特徴とする半導体装置。
  5. 半導体基板と、前記半導体基板の主面上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜中に設けられた電荷蓄積部と、前記第１ゲート絶縁膜上に設けられたメモリゲート電極とを有する不揮発性メモリセルを備え、
    前記メモリゲート電極において前記第１ゲート絶縁膜に接する側に形成された角部側から前記電荷蓄積部に電荷を注入する構成を有し、
    前記半導体基板は、ｎ型の半導体領域を有しており、
    前記メモリゲート電極は、ｎ型のシリコンにより形成されており、
    前記電荷蓄積部への電荷注入として、
    前記半導体基板の前記ｎ型の半導体領域から前記電荷蓄積部へ正孔を注入する構成と、
    前記メモリゲート電極から前記電荷蓄積部へ電子を注入する構成とを有することを特徴とする半導体装置。
  6. 半導体基板と、前記半導体基板の主面上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜中に設けられた電荷蓄積部と、前記第１ゲート絶縁膜上に設けられたメモリゲート電極とを有する不揮発性メモリセルを備え、
    前記メモリゲート電極において前記第１ゲート絶縁膜に接する側に形成された角部側から前記電荷蓄積部に電荷を注入する構成を有し、
    前記半導体基板は、ｎ型の半導体領域を有しており、
    前記メモリゲート電極は、ｐ型のシリコンにより形成されており、
    前記電荷蓄積部への電荷注入として、
    前記半導体基板の前記ｎ型の半導体領域から前記電荷蓄積部へ正孔を注入する構成と、
    前記メモリゲート電極から前記電荷蓄積部へ電子を注入する構成とを有することを特徴とする半導体装置。
  7. 半導体基板と、前記半導体基板の主面上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜中に設けられた電荷蓄積部と、前記第１ゲート絶縁膜上に設けられたメモリゲート電極と、前記半導体基板の前記主面上に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成され、前記メモリゲート電極と隣接するように設けられた選択ゲート電極と、を有する不揮発性メモリセルを備え、
    前記メモリゲート電極において前記第１ゲート絶縁膜に接する側に形成された角部側から前記電荷蓄積部に電荷を注入する構成を有し、
    前記半導体基板は、ｎ型の半導体領域を有しており、
    前記メモリゲート電極は、ｎ型のシリコンにより形成されており、
    前記電荷蓄積部への電荷注入として、
    前記半導体基板の前記ｎ型の半導体領域から前記電荷蓄積部へ正孔を注入する構成と、
    前記メモリゲート電極から前記電荷蓄積部へ電子を注入する構成とを有することを特徴とする半導体装置。
  8. 半導体基板と、前記半導体基板の主面上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜中に設けられた電荷蓄積部と、前記第１ゲート絶縁膜上に設けられたメモリゲート電極と、前記半導体基板の前記主面上に設けられた第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成され、前記メモリゲート電極と隣接するように設けられた選択ゲート電極と、を有する不揮発性メモリセルを備え、
    前記メモリゲート電極において前記第１ゲート絶縁膜に接する側に形成された角部側から前記電荷蓄積部に電荷を注入する構成を有し、
    前記半導体基板は、ｎ型の半導体領域を有しており、
    前記メモリゲート電極は、ｐ型のシリコンにより形成されており、
    前記電荷蓄積部への電荷注入として、
    前記半導体基板の前記ｎ型の半導体領域から前記電荷蓄積部へ正孔を注入する構成と、
    前記メモリゲート電極から前記電荷蓄積部へ電子を注入する構成とを有することを特徴とする半導体装置。
  9. 請求項１〜８のいずれか１項記載の半導体装置において、前記メモリゲート電極の前記角部は９０度より小さい鋭角部を有することを特徴とする半導体装置。
  10. 請求項１〜８のいずれか１項記載の半導体装置において、
    前記メモリゲート電極の前記角部は、前記メモリゲート電極の側壁を酸化することにより、９０度より小さい鋭角部を有するように形成されていることを特徴とする半導体装置。
  11. 請求項１〜８のいずれか１項記載の半導体装置において、
    前記メモリゲート電極から前記電荷蓄積部へ正孔を注入する動作において、
    前記電荷蓄積部を含む前記第１ゲート絶縁膜に印加される電界の絶対値が７ＭＶ／ｃｍ以上、１１ＭＶ／ｃｍ以下となるように、前記メモリゲート電極に正電位を印加することを特徴とする半導体装置。
  12. 請求項１〜８のいずれか１項記載の半導体装置において、
    前記電荷蓄積部は、シリコン窒化膜により形成されていることを特徴とする半導体装置。
  13. 請求項１〜８のいずれか１項記載の半導体装置において、
    前記電荷蓄積部は、アルミニウム酸化膜により形成されていることを特徴とする半導体装置。
  14. 請求項１〜８のいずれか１項記載の半導体装置において、
    前記電荷蓄積部は、シリコン酸窒化膜により形成されていることを特徴とする半導体装置。
  15. 請求項１〜８のいずれか１項記載の半導体装置において、
    前記電荷蓄積部は、絶縁膜中に、前記絶縁膜の膜厚よりも小さい直径のシリコンナノクリスタルを含有する膜により形成されていることを特徴とする半導体装置。
  16. 請求項１〜８のいずれか１項記載の半導体装置において、
    前記第１ゲート絶縁膜は、シリコン酸化膜、電荷蓄積部およびシリコン酸化膜を順に積み重ねた積層構成を有することを特徴とする半導体装置。
  17. 請求項１〜８のいずれか１項記載の半導体装置において、
    前記第１ゲート絶縁膜は、前記半導体基板の主面側から、シリコン酸化膜および電荷蓄積部を順に積み重ねた積層構成とされていることを特徴とする半導体装置。
  18. 請求項３または４記載の半導体装置において、
    前記選択ゲート電極は、ｎ型のシリコンにより形成されていることを特徴とする半導体装置。
  19. 請求項７または８記載の半導体装置において、
    前記選択ゲート電極は、ｐ型のシリコンにより形成されていることを特徴とする半導体装置。
  20. 請求項３、４、７、８のいずれか１項記載の半導体装置において、
    前記メモリゲート電極は、サイドウォール形状をしていることを特徴とする半導体装置。
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