JP5169509B2 - Defect detection method, defect detection system, and light emitting device manufacturing method - Google Patents
Defect detection method, defect detection system, and light emitting device manufacturing method Download PDFInfo
- Publication number
- JP5169509B2 JP5169509B2 JP2008151833A JP2008151833A JP5169509B2 JP 5169509 B2 JP5169509 B2 JP 5169509B2 JP 2008151833 A JP2008151833 A JP 2008151833A JP 2008151833 A JP2008151833 A JP 2008151833A JP 5169509 B2 JP5169509 B2 JP 5169509B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- defect
- wafer
- marked
- detecting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Lasers (AREA)
- Led Devices (AREA)
Description
本発明は、発光素子用ウエーハの製造過程で生じる、貼り合わせ不良による欠陥、エピタキシャル成長起因の欠陥、表面傷等の欠陥を検出する方法、及び欠陥検出システム、並びに発光素子の製造方法に関するものである。 The present invention relates to a method for detecting defects due to poor bonding, defects due to epitaxial growth, defects such as surface scratches, and the like, which occur during the manufacturing process of a light emitting element wafer, a defect detection system, and a method for manufacturing a light emitting element. .
超高輝度型発光素子を製造する場合、MOCVDのリアクター内にてGaAs基板の上に4元発光層、光取り出し用の窓層を順次成長させ取り出し、VPEのリアクターに入れて、窓層の上に更に厚い窓層を成長させてウエーハを製造する。窓層を厚くすることによって、発光素子側面からの光の取り出し効果を上げることができる。さらに、光の取り出し効率を上げるために、基板側へ放出される光を取り出す必要がある。しかし、成長用基板であるGaAs基板により発光層から放たれた基板側への光は、基板に吸収されてしまう。そのため、特許文献1に開示されているようにGaAs基板をエッチングにより除去して、成長基板を除去したエピウェーハと、透明基板であるGaP基板とを直接接合または接着剤を介して貼り合わせることで、発光層から発光した光を、上部窓層と、直接接合または接着剤を介して貼り合わされている透明基板から外部に取り出すことができる。
When manufacturing an ultra-high brightness light emitting device, a quaternary light emitting layer and a light extraction window layer are sequentially grown on the GaAs substrate in the MOCVD reactor and taken out, put into the VPE reactor, and then on the window layer. Further, a thicker window layer is grown to produce a wafer. By increasing the thickness of the window layer, the light extraction effect from the side surface of the light emitting element can be increased. Furthermore, in order to increase the light extraction efficiency, it is necessary to extract the light emitted to the substrate side. However, the light emitted from the light emitting layer to the substrate side by the GaAs substrate as the growth substrate is absorbed by the substrate. Therefore, as disclosed in
しかし、直接接合方法または接着剤を介して貼り合わせた界面には、図18のような貼り合わせ起因の肉眼で確認できるボイド欠陥や、図19のような実体顕微鏡で視認できるマイクロボイド欠陥、接合界面の異物及び該異物によるエピタキシャル層のクラック、エピタキシャル成長起因の欠陥が多数観察される。更に、エピタキシャル成長時に取り込まれるパーティクル等によってもエピ層中に欠陥が取り込まれる。 However, a void defect that can be confirmed with the naked eye as shown in FIG. 18 or a micro void defect that can be visually recognized with a stereomicroscope as shown in FIG. Many foreign matters at the interface, cracks in the epitaxial layer due to the foreign matters, and defects due to epitaxial growth are observed. Further, defects are taken into the epi layer also due to particles taken in at the time of epitaxial growth.
これらの欠陥を含むチップを取り除く方法として2つ考えられる。一つは、ウエーハ段階で欠陥検査を実施し、見つかった欠陥部分を除去した後、ウエーハをチップに加工する方法であり、もう一つは、ウエーハをチップに加工した後、チップごとに欠陥検査を実施して欠陥チップを除去する方法である。 There are two possible methods for removing the chip containing these defects. One is a method that performs defect inspection at the wafer stage, removes the defective part found, and then processes the wafer into chips. The other is processing the wafer into chips and then performing defect inspection for each chip. This is a method for removing defective chips by performing the above.
前者のウエーハ段階で欠陥検査を実施する方法は、ウエーハ段階で確認できるので欠陥の検出がしやすく、また、欠陥を除去してからチップに加工するので、無駄なチップ検査をしなくてよいことなどの利点がある。しかし、欠陥部分がウエーハの外周部にあるのならともかく、面内に存在する場合は、欠陥部分を除去するために良品部分も除去しなければならないことがある。また、欠陥を除去したウエーハは、形状が他と異なり、面積も小さくなることから、素子製造工程で搬送装置に載らない、あるいは真空吸着をする際に、すべての吸着口を塞ぐことができないために吸着できない等の問題点が存在する。従って、現実には量産工程では採用し得ない。 The former method of performing defect inspection at the wafer stage is easy to detect defects because it can be confirmed at the wafer stage. Also, since the defects are removed and then processed into chips, there is no need for unnecessary chip inspection. There are advantages such as. However, regardless of whether the defective portion exists on the outer peripheral portion of the wafer or not, the non-defective portion may need to be removed in order to remove the defective portion. In addition, since the wafer from which defects have been removed is different in shape and has a smaller area, it cannot be placed on the transfer device in the element manufacturing process, or all suction ports cannot be closed when vacuum suction is performed. There is a problem that it cannot be adsorbed on the surface. Therefore, in reality, it cannot be adopted in the mass production process.
一方、後者のチップに加工した状態で欠陥検査を実施する方法は、上記問題点はない。しかし、2インチウエーハ1枚に対し1〜2万個のチップが加工されるため、すべてのチップを検査する必要があるため、非常に時間がかかり、検査員に負担がかかるのが問題となる。 On the other hand, the method of performing the defect inspection in the latter processed state does not have the above problem. However, since 1 to 20,000 chips are processed for each 2 inch wafer, it is necessary to inspect all the chips, which is very time consuming and burdens the inspector. .
また、欠陥を目視で取り除く場合、欠陥の種類によっては、非常に発見しづらいために角度を変えて何度も検査しなければならないこともあり、検査に多大な時間を要することが多い。特にマイクロボイドは、視認性が非常に悪い。マイクロボイドは、小さくなるほど視認性が悪くなる。チップ検査で欠陥の視認性を向上させるには、検査に用いる照明の光量を上げればよいのだが、光量を上げるとチップ検査員の目に負荷が掛かり、あまりの明るさに、検査員の検査できる時間は、せいぜい30分が限度となってしまう。また、マイクロボイド及びクラックは、結晶方向依存性があるため、チップ検査は、角度を変えて2度検査する必要がある。そのため、各チップの検査をすることは一層大きな時間と費用と人材が必要であり、既に欠陥があると分かっているチップまで検査をすることは更に無駄な時間がかかり、コストアップの原因ともなる。しかも、見落としが発生する可能性があり、不良品を良品と判断してしまう恐れもある。 Further, when a defect is visually removed, depending on the type of defect, it is very difficult to find a defect, and therefore, it is sometimes necessary to change the angle and inspect many times, and the inspection often takes a lot of time. In particular, microvoids have very poor visibility. As the microvoid becomes smaller, the visibility becomes worse. In order to improve the visibility of defects in chip inspection, it is sufficient to increase the amount of illumination used for inspection. However, increasing the amount of light puts a burden on the chip inspector's eyes, and the inspector's inspection is too bright. The possible time is limited to 30 minutes at most. Further, since microvoids and cracks have crystal direction dependency, it is necessary to inspect the chip twice by changing the angle. For this reason, inspecting each chip requires more time, cost, and human resources, and inspecting even a chip that is already known to be defective takes more time and increases costs. . In addition, there is a possibility that an oversight may occur, and a defective product may be judged as a non-defective product.
この点、ウエーハ段階での欠陥検査方法で、ウエーハ上の不良領域を認別できるように印をつけた後に、チップに加工し、印から認別されるチップを目視により取り除く半導体発光素子の製造方法が提案されている(特許文献2)。しかし、直接接合方法または接着剤を介して貼り合わせたウエーハで生じるマイクロボイドのような視認性が悪く、角度を変えて複数回検査しなくてはいけない欠陥の効率的な検出方法の具体的な提案はなされていない。また、従来、ダイシングした後、検査員が実体顕微鏡下で目視にて検査を行い、欠陥部分を含むチップを真空ピンセットで除去している。しかし、上記方法で印が付けられているとはいえ、2インチウエーハ1枚に対し1〜2万個のチップを一つずつ目視で確認していく作業は、正確性、生産性の観点において問題となる。 In this regard, manufacturing a semiconductor light-emitting element by marking a wafer so that a defective area on the wafer can be identified by a defect inspection method at the wafer stage, then processing the chip and visually removing the chip identified from the mark A method has been proposed (Patent Document 2). However, the visibility of micro voids generated on wafers bonded directly via bonding methods or adhesives is poor, and a specific method for efficiently detecting defects that must be inspected multiple times at different angles. No proposal has been made. In addition, conventionally, after dicing, an inspector visually inspects under a stereomicroscope, and a chip including a defective portion is removed with vacuum tweezers. However, although it is marked by the above method, the work of visually checking 1 to 20,000 chips one by one for each 2 inch wafer is in terms of accuracy and productivity. It becomes a problem.
本発明はこのような問題点に鑑みてなされたもので、直接接合方法または接着剤を介して貼り合わせたウエーハにできる目視では発見が困難で時間がかかるマイクロボイド等の欠陥を含むチップを、正確にそして短時間で取り除くことができる欠陥検出方法および欠陥検出システムならびに発光素子の製造方法を提供することを目的とする。 The present invention has been made in view of such problems, a chip including defects such as microvoids that are difficult to find visually and can take time, which can be made on a wafer bonded through a direct bonding method or an adhesive, An object of the present invention is to provide a defect detection method and a defect detection system that can be removed accurately and in a short time, and a method for manufacturing a light emitting element.
本発明は、上記課題を解決するためになされたもので、直接接合方法または接着剤を介して貼り合わせた発光素子用ウエーハの欠陥を検出する方法であって、少なくとも、前記貼り合わせたウエーハをウエーハ段階で欠陥を検出する工程と、該ウエーハの欠陥位置にマーキングする工程と、該マーキングしたウエーハをダイシングしてチップに加工する工程と、マーキングされたチップを機械的に検出する工程とを有することを特徴とする欠陥検出方法を提供する。 The present invention has been made in order to solve the above-described problems, and is a direct bonding method or a method for detecting defects in a wafer for light emitting elements bonded through an adhesive, and at least the bonded wafer is A step of detecting a defect in the wafer stage, a step of marking the defect position of the wafer, a step of dicing the marked wafer into a chip, and a step of mechanically detecting the marked chip it that provides a defect detection method according to claim.
この場合、前記ウエーハの検出する欠陥を、接合不良によるボイド及びマイクロボイド欠陥、接合界面の異物及び該異物によるエピタキシャル層のクラック、エピタキシャル成長起因の欠陥、表面傷のいずれか1つ以上とすることができる。 In this case, the defect detected by the wafer may be any one or more of a void and a micro void defect due to poor bonding, a foreign substance at the bonding interface and a crack in the epitaxial layer due to the foreign substance, a defect due to epitaxial growth, and a surface flaw. can Ru.
直接接合または接着剤を介して貼り合わせを行うと、ウエーハにはマイクロボイド、その他の微小欠陥が存在する。該欠陥は、チップに加工してから検査する工程よりも、ウエーハ段階で検査する工程の方が格段に検出しやすい。そして、2インチウエーハ1枚に対し加工できるチップは1〜2万個になるため、これらのチップを一つずつ目視で確認していく工程を採用した場合、時間的にも、精度的にも問題となるが、マーキングされたチップを機械的に検出する工程を有することで、目視により確認する工程よりも、短時間で正確に識別することができる方法となる。 When bonding is performed through direct bonding or an adhesive, the wafer has microvoids and other micro defects. The defect is much easier to detect in the wafer inspection process than in the inspection process after processing into a chip. And since there are 1 to 20,000 chips that can be processed on one 2 inch wafer, when using the process of visually checking each of these chips one by one, both in terms of time and precision Although it becomes a problem, by having the process of detecting the marked chip | tip mechanically, it becomes a method which can be identified correctly in a short time rather than the process confirmed visually.
この場合、前記ウエーハ段階で欠陥を検出する工程は、パーティクルカウンターを用いて欠陥を検出するものであることが好ましい。 In this case, the step of detecting a defect in the wafer stage, it is not preferable in order to detect a defect by using a particle counter.
このように、パーティクルカウンターを用いることで、正確かつ短時間で欠陥を検出できると共に、検査負担が軽減する方法となる。ここでパーティクルカウンターとはウエーハに光を照射した際にウエーハから得られる散乱光をCCDで検出することでウエーハ上及び透明基板内部の異物、欠陥を検出する装置を言う。 Thus, by using a particle counter, a defect can be detected accurately and in a short time, and the inspection burden is reduced. Here, the particle counter is an apparatus for detecting foreign matter and defects on the wafer and inside the transparent substrate by detecting scattered light obtained from the wafer with a CCD when the wafer is irradiated with light.
この場合、前記欠陥位置にマーキングする工程は、レーザーマーカーを用いて欠陥位置にマーキングするものであることが好ましい。 In this case, the step of marking the defect location, it is not preferable is to mark the defect position using a laser marker.
このようにレーザーマーカーを用いれば、消えることのない鮮明で高品質なマーキングを非接触で高速に処理ができ、検査工程を容易に合理化できる方法となる。 If the laser marker is used in this way, a clear and high quality marking that does not disappear can be processed at high speed without contact, and the inspection process can be easily rationalized.
この場合、前記マーキングされたチップを機械的に検出する工程は、外観検査装置を用いて検出するものであることが好ましい。 In this case, the step of mechanically detecting the marked chip, it is not preferable in order to detect with the appearance inspection apparatus.
このように外観検査装置を用いることで、画像処理をし、マーキングされた位置を特定することができる方法となる。具体的な方法として、エキスパンドしたチップのブルーシートをチップ外観検査装置にかけて、マーキングした部分を濃淡や2値化または256階調に分けて画像処理をし、コントラストの異なる部分を持つチップを機械的に検出し、チップ座標を記憶する方法が挙げられる。このような方法であれば、正確にマーキングされたチップを検出することができる。 Thus, by using an appearance inspection apparatus, it becomes a method which can image-process and can specify the marked position. As a specific method, the blue sheet of the expanded chip is applied to a chip appearance inspection device, and the marked portion is subjected to image processing by dividing it into shades, binarization or 256 gradations, and a chip having a portion with a different contrast is mechanically processed. And a method of storing the chip coordinates. With such a method, a correctly marked chip can be detected.
また、本発明は、直接接合方法または接着剤を介して貼り合わせた発光素子用ウエーハの欠陥を検出するシステムであって、少なくとも、前記貼り合わせたウエーハをウエーハ段階で欠陥を検出する手段と、該ウエーハの欠陥位置を特定する欠陥位置特定手段と、特定された欠陥位置にマーキングを行うマーキング手段と、ウエーハダイシング後にマーキングされたチップを機械的に検出するチップ欠陥検出手段とからなることを特徴とする欠陥検出システムを提供する。 Further, the present invention is a system for detecting defects in a wafer for light emitting elements bonded through a direct bonding method or an adhesive, and at least means for detecting defects in the bonded wafer at the wafer stage; A defect position specifying means for specifying a defect position of the wafer, a marking means for marking the specified defect position, and a chip defect detecting means for mechanically detecting a chip marked after wafer dicing. that provides failure detection system according to.
つまり、前述のように、直接接合または接着剤を介して貼り合わせを行うと、ウエーハにはマイクロボイド、その他の微小欠陥が存在するが、該欠陥は、チップに加工してから検査する手段よりも、ウエーハ段階で検査する手段の方が格段に検出しやすい。そして、2インチウエーハ1枚に対し加工できるチップは1〜2万個になるため、これらのチップを一つずつ目視で確認していく手段を採用した場合、時間的にも、精度的にも問題となるが、マーキングされたチップを機械的に検出するチップ欠陥検出手段を有することで、目視による確認するよりも、短時間で正確に識別することができるシステムとなる。 In other words, as described above, when bonding is performed through direct bonding or adhesive, the wafer has microvoids and other minute defects. However, the means of inspection at the wafer stage is much easier to detect. And since there are 1 to 20,000 chips that can be machined on a 2 inch wafer, when a means for visually checking these chips one by one is adopted, both in terms of time and accuracy. Although it becomes a problem, it becomes a system which can identify correctly in a short time rather than confirming visually by having the chip | tip defect detection means which detects the marked chip | tip mechanically.
また、本発明は、更に欠陥位置にマーキングされたチップを機械的に除去する欠陥チップ除去手段を具備する欠陥検出システムを提供する。 Further, the present invention is that provides a defect detection system comprising a defective chip removal means for mechanically removing the chips further marking the defect position.
上記本発明の欠陥検出システムにおけるマーキングされたチップを機械的に検出するチップ欠陥検出手段により、欠陥部分を含むチップの位置が特定されているため、その特定された座標データをもとに機械で取り除くことができる。このようなものであれば、欠陥を機械的に検出除去できるので、工数をかけずに正確かつ高スループットで欠陥を検査して除去できるシステムとなる。 Since the position of the chip including the defective portion is specified by the chip defect detection means for mechanically detecting the marked chip in the defect detection system of the present invention, the machine is used based on the specified coordinate data. Can be removed. In such a case, since the defect can be detected and removed mechanically, the system can be inspected and removed with high accuracy and high throughput without man-hours.
この場合、前記ウエーハ段階で欠陥を検出する手段が、パーティクルカウンターを用いる手段であることが好ましい。 In this case, it means for detecting defects in the wafer stage, it is not preferable that the means used by a particle counter.
このようにパーティクルカウンターを用いることで、正確かつ短時間で欠陥を検出できるシステムとなる。 By using the particle counter in this way, a system capable of detecting defects accurately and in a short time is obtained.
この場合、前記欠陥位置にマーキングを行うマーキング手段が、レーザーマーカーを用いる手段であることが好ましい。 In this case, the marking means to mark the defect position, it is not preferable is a means of using a laser marker.
このようにレーザーマーカーを用いることで、前述の通り、検査工程を容易に合理化できる点で効果的にマーキングができるシステムとなる。 By using the laser marker in this way, as described above, the system can be effectively marked in that the inspection process can be easily rationalized.
この場合、前記マーキングされたチップを機械的に検出するチップ欠陥検出手段が、外観検査装置を用いる手段であることが好ましい。 In this case, the chip defect detecting means for mechanically detecting the marked chip, it is not preferable is a means using the visual inspection apparatus.
このように外観検査装置を用いることで、前述の通り、前記マーキングされたチップを画像処理し、コントラストの異なる部分を持つチップを正確かつ迅速に機械的に検出することができるシステムとなる。 By using the appearance inspection apparatus in this way, as described above, the marked chip is subjected to image processing, and a chip having a portion having a different contrast can be mechanically detected accurately and quickly.
また、本発明は、発光素子の製造方法であって、GaAs基板上に4元発光層、GaP窓層をエピタキシャル成長により順次形成した後、GaAs基板をエッチング除去し、GaP基板を接着剤を介して貼り合わせるかまたは直接接合方法で熱処理をして貼り合わせた後、少なくとも、前記貼り合わせたウエーハをウエーハ段階で欠陥を検出し、該ウエーハの欠陥位置にマーキングし、その後、ウエーハ裏面に保護膜を貼り付けた後、ウエーハをダイシングしてチップに加工し、前記マーキングされたチップを機械的に検出し除去することを特徴とする発光素子の製造方法を提供する。 The present invention also relates to a method for manufacturing a light emitting device, in which a quaternary light emitting layer and a GaP window layer are sequentially formed on a GaAs substrate by epitaxial growth, and then the GaAs substrate is removed by etching, and the GaP substrate is bonded via an adhesive. After bonding or heat treatment by a direct bonding method, at least the bonded wafer is detected at the wafer stage, and a defect is detected at the wafer, and then a protective film is formed on the back surface of the wafer. after pasting, and processed into chips by dicing the wafer, that provides a method of manufacturing a light emitting device which is characterized in that mechanically detects removing the marked chip.
また、この場合、前記ウエーハの検出する欠陥を、接合不良によるボイド及びマイクロボイド欠陥、接合界面の異物及び該異物によるエピタキシャル層のクラック、エピタキシャル成長起因の欠陥、表面傷のいずれか1つ以上とすることができる。
In this case, the defect detected by the wafer is at least one of a void and a micro void defect due to defective bonding, a foreign substance at the bonding interface and a crack in the epitaxial layer due to the foreign substance, a defect due to epitaxial growth, and a surface flaw. it is Ru can.
本発明の発光素子の製造方法において、直接接合または接着剤を介して貼り合わせを行うと、ウエーハにはマイクロボイド、その他の微小欠陥が存在するが、該欠陥は、チップに加工してから検査するよりも、ウエーハ段階で検査する方が格段に検出しやすい。そして、2インチウエーハ1枚に対し加工できるチップは1〜2万個になるため、これらのチップを一つずつ目視で確認していくと、時間的にも、精度的にも問題となるが、マーキングされたチップを機械的に検出するチップ欠陥検出方法を有することで、目視による確認する工程よりも、短時間で正確に識別することができ、良品を短時間で製造できる製造方法となる。 In the method for manufacturing a light emitting device of the present invention, when bonding is performed through direct bonding or an adhesive, the wafer has microvoids and other microdefects, which are inspected after being processed into chips. It is much easier to detect at the wafer stage than to do it. And since there are 1 to 20,000 chips that can be processed on one 2 inch wafer, if these chips are visually checked one by one, there will be a problem in terms of time and accuracy. , By having a chip defect detection method that mechanically detects the marked chip, it is possible to accurately identify in a shorter time than the step of visual confirmation, and a manufacturing method that can manufacture a good product in a short time .
以上説明したように、本発明の欠陥検出方法および欠陥検出システムならびに発光素子の製造方法は、直接接合または接着剤を介して貼り合わせる際にできる視認性の非常に悪い欠陥や、エピタキシャル成長起因の欠陥などの発見に対し効果を発揮し、これら欠陥を含むチップを機械的に検査し除去することができる。その結果、検査精度と検査速度を向上することができ、製品の精度向上、検査時間の短縮および人件コスト削減の課題に対し有望である。 As described above, the defect detection method, the defect detection system, and the light emitting element manufacturing method according to the present invention are defects that are very poor in visibility and can be caused by epitaxial growth when bonded by direct bonding or adhesive. It is effective for discovering such a chip, and chips including these defects can be mechanically inspected and removed. As a result, inspection accuracy and inspection speed can be improved, which is promising for the problems of improving product accuracy, reducing inspection time, and reducing labor costs.
以下、本発明の実施の形態を添付の図面を参照して、さらに詳しく説明する。
本発明者らは、直接接合方法または接着剤を介して貼り合わせたウエーハに生じる視認性が非常に悪い欠陥を含む発光素子を、従来の方法に比べ、正確にそして短時間で取り除くことができる欠陥検出方法および欠陥検出システムならびに発光素子の製造方法を開発すべく鋭意検討を重ねた。
Hereinafter, embodiments of the present invention will be described in more detail with reference to the accompanying drawings.
The inventors of the present invention can remove a light emitting element including a defect with very poor visibility generated on a wafer bonded through a direct bonding method or an adhesive more accurately and in a shorter time than a conventional method. In order to develop a defect detection method, a defect detection system, and a method for manufacturing a light-emitting element, intensive studies were conducted.
その結果、本発明者らは、直接接合方法または接着剤を介して貼り合わせた発光素子用ウエーハを、少なくとも、前記貼り合わせたウエーハをウエーハ段階で欠陥を検出する手段と、該ウエーハの欠陥位置を特定する欠陥位置特定手段と、特定された欠陥位置にマーキングを行うマーキング手段と、ウエーハをダイシング後にマーキングされたチップを機械的に検出するチップ欠陥検出手段とからなる欠陥検出システム、これを用いる欠陥検出方法ならびに発光素子の製造方法を見出し、本発明を完成させた。 As a result, the inventors of the present invention have disclosed a wafer for a light-emitting element bonded through a direct bonding method or an adhesive, at least means for detecting defects in the bonded wafer at a wafer stage, and a defect position of the wafer. A defect detection system comprising: a defect position specifying means for specifying a mark; a marking means for marking the specified defect position; and a chip defect detection means for mechanically detecting a chip marked after dicing the wafer. A defect detection method and a method for manufacturing a light emitting device were found, and the present invention was completed.
以下、まず本発明の欠陥検出システムの実施の形態について説明する。 Hereinafter, an embodiment of the defect detection system of the present invention will be described first.
図1は、本発明に係る直接接合方法または接着剤を介して貼り合わせた発光素子用ウエーハの欠陥検出システム1の一例の概略を示したものである。この欠陥検出システム1は、X,Y,Zステージ12、欠陥検出カメラ13、欠陥検出用PC14、レーザーマーク機構15、マーキング制御用PC16、欠陥チップ検査カメラ17、欠陥チップ検出用PC18、欠陥チップ抜き取り装置19、欠陥チップ抜き取り制御用PC20が設置されている。このような欠陥検出システム1は、直接接合方法または接着剤を介して貼り合わせたウエーハをウエーハ段階で欠陥を検出する手段2と、該ウエーハの欠陥位置を特定する欠陥位置特定手段3と、特定された欠陥位置にマーキングを行うマーキング手段4と、ウエーハダイシング後にマーキングされたチップを機械的に検出するチップ欠陥検出手段5と、欠陥位置にマーキングされたチップを機械的に除去する欠陥チップ除去手段6に分かれ、順に連続的に設置されている。
以下、各手段及び各装置について直接接合方法で貼り合わせたウエーハを例に順次説明する。
FIG. 1 shows an outline of an example of a
In the following, each means and each device will be described in order by taking as an example a wafer bonded by a direct bonding method.
(直接接合方法で貼り合わせたウエーハをウエーハ段階で欠陥を検出する手段2)
図2は直接接合方法で貼り合わせたウエーハ(以下、被検査体ウエーハ、とする)の観察写真である。図1において、この被検査体ウエーハ11aを、X,Y,Zステージ12上に置き、欠陥検出カメラ13で欠陥を検出する。このウエーハ段階で欠陥を検出する手段は、特に限定はされないが、パーティクルカウンターを用いる手段であることが好ましい。
(
FIG. 2 is an observation photograph of a wafer bonded by a direct bonding method (hereinafter referred to as a wafer to be inspected). In FIG. 1, the
(該ウエーハの欠陥位置を特定する欠陥位置特定手段3)
欠陥検出カメラ13で検出した欠陥位置を、欠陥検出用PC14で座標平面に置き、欠陥位置の座標データ(欠陥マップ)を作成する。図3に該手段により作成した欠陥マップを示す。その欠陥マップのデータは、マーキング手段制御用PC16へ転送される。
(Defect position specifying means 3 for specifying the defect position of the wafer)
The defect position detected by the
(特定された欠陥位置にマーキングを行うマーキング手段4)
マーキング手段制御用PC16に転送された欠陥マップのデータをもとに、レーザーマーク機構15で被検査体ウエーハ11aの欠陥部分にマーキングする。特定された欠陥位置にマーキングを行うマーキング手段は、特に限定はされないが、レーザーマーカーを用いる手段であることが好ましい。図4、図5に、該手段により欠陥位置にマーキングしたウエーハの観察写真を示す。
なお、これまでの、直接接合方法で貼り合わせたウエーハをウエーハ段階で欠陥を検出する手段2、該ウエーハの欠陥位置を特定する欠陥位置特定手段3、特定された欠陥位置にマーキングを行うマーキング手段4、について、図6に示すような、一連の手段をホストコンピュータ21で制御する一体型の装置を用いてもよい。
(Marking means 4 for marking the specified defect position)
Based on the defect map data transferred to the marking means control PC 16, the
It should be noted that the
(ウエーハダイシング後にマーキングされたチップを機械的に検出するチップ欠陥検出手段5)
マーキングされたウエーハをダイシングし、エキスパンドしたチップ11bは、X,Y,Zステージ12上に置かれ、欠陥チップ検査カメラ17で、マーキングされたチップの検出を行う。欠陥チップ検出用PC18でカメラの情報を処理し、欠陥を含むチップの位置の座標データを作成する。マーキングされたチップを機械的に検出するチップ欠陥検出手段5は、特に限定はされないが、外観検査装置を用いる手段であることが好ましい。具体的な手段として、エキスパンドしたチップのブルーシートをチップ外観検査装置にかけて、マーキングした部分を濃淡や2値化または256階調に分けて画像処理をし、コントラストの異なる部分を持つチップを機械的に検出し、チップ座標を記憶する手段が挙げられる。こうして、欠陥を含むチップの座標データは、欠陥チップ抜き取り制御用PC20へ転送する。
(Chip defect detection means 5 for mechanically detecting chips marked after wafer dicing)
The chip 11b obtained by dicing and expanding the marked wafer is placed on the X, Y,
(欠陥位置にマーキングされたチップを機械的に除去する欠陥チップ除去手段6)
欠陥チップ抜き取り制御用PC20に転送された欠陥チップの座標データにより、該欠陥チップが在る位置のステージ12上のチップが上に突き上げられる。その突出したチップを抜き取り装置19により除去する。なお、チップ欠陥検出手段5と欠陥チップ除去手段6とが一体になったものを使用しても良い。
(Defect chip removal means 6 for mechanically removing the chip marked at the defect position)
The chip on the
以上の欠陥検出システム1は、直接接合の際にできる視認性の非常に悪い欠陥や、エピタキシャル成長起因の欠陥などの発見に対し効果を発揮し、これら欠陥を含むチップを機械的に検査し除去することができるシステムである。この欠陥検出システム1を用いることで、従来は、目視で取り除いていた欠陥チップを除去する作業を、正確性と処理速度を向上させ、自動的に欠陥を含むチップの除去が可能である。
The
次に、以下、本発明の欠陥検出方法の実施の形態について直接接合方法で貼り合わせたウエーハを例に説明する。 Next, an embodiment of the defect detection method of the present invention will be described by taking a wafer bonded by a direct bonding method as an example.
図7は、本発明に係る直接接合方法で貼り合わせた発光素子用ウエーハの欠陥検出方法のフローチャートの一例を示したものである。この欠陥検出方法は、直接接合方法で貼り合わせたウエーハをウエーハ段階で欠陥を検出する工程101と、該ウエーハの欠陥位置にマーキングする工程102と、該マーキングしたウエーハをダイシングしてチップに加工する工程103と、マーキングされたチップを機械的に検出する工程104、まで順に連続して工程を経ることで、欠陥を検出することができる。
以下、各工程について順次説明する。
FIG. 7 shows an example of a flowchart of a defect detection method for a light emitting element wafer bonded by the direct bonding method according to the present invention. In this defect detection method, a
Hereinafter, each process will be described sequentially.
(直接貼り合わせたウエーハをウエーハ段階で欠陥を検出する工程101)
直接接合方法で貼り合わせたウエーハをウエーハ段階で欠陥を検出する。ウエーハ段階で欠陥を検出する方法は、特に限定はされないが、パーティクルカウンターを用いて欠陥を検出する方法が好ましい。また、検出される欠陥は、特に限定はされないが、接合不良によるボイド及びマイクロボイド欠陥、接合界面の異物及び該異物によるエピタキシャル層のクラック、エピタキシャル成長起因の欠陥、表面傷が挙げられる。検出した欠陥をPCで処理をし、欠陥マップを作成する。
(Step 101 for detecting defects at the wafer stage of directly bonded wafers)
Defects are detected at the wafer stage for wafers bonded by the direct bonding method. The method for detecting defects at the wafer stage is not particularly limited, but a method for detecting defects using a particle counter is preferred. Further, the detected defect is not particularly limited, and examples thereof include voids and microvoid defects due to poor bonding, foreign matter at the bonding interface and cracks in the epitaxial layer due to the foreign matter, defects due to epitaxial growth, and surface scratches. The detected defect is processed by a PC to create a defect map.
(該ウエーハの欠陥位置にマーキングする工程102)
前工程により作成された欠陥マップをもとに、検出された該ウエーハの欠陥位置にマーキングを行う。欠陥位置にマーキングする方法は、特に限定はされないが、レーザーマーカーを用いて欠陥位置にマーキングする方法が好ましい。
(Step 102 for marking the defect position of the wafer)
Based on the defect map created by the previous process, marking is performed on the detected defect position of the wafer. A method for marking a defect position is not particularly limited, but a method for marking a defect position using a laser marker is preferable.
(該マーキングしたウエーハをダイシングしてチップに加工する工程103)
マーキングしたウエーハをダイシングしてチップに加工する。後の工程で、1つのウエーハにできたチップをまとめて欠陥検出できるように、ダイシングに際しては、ウエーハ裏面に保護膜として粘着シールを貼り付け、シールを切断しないようにチップに加工する。
(Step 103 of dicing the marked wafer into a chip)
The marked wafer is diced and processed into chips. In the subsequent process, an adhesive seal is attached as a protective film on the back surface of the wafer so that the chips formed on one wafer can be detected collectively, and the chips are processed so as not to cut the seal.
(マーキングされたチップを機械的に検出する工程104)
ウエーハダイシング後、マーキングされたチップを機械的に検出する。マーキングされたチップを機械的に検出する方法は、特に限定はされないが、外観検査装置を用いて検出する方法が好ましい。具体的な方法の一例として、エキスパンドしたチップのブルーシートをチップ外観検査装置にかけて、マーキングした部分を濃淡や2値化または256階調に分けて画像処理をし、コントラストの異なる部分を持つチップを機械的に検出し、チップ座標を記憶する手段が挙げられる。
(Step 104 of mechanically detecting the marked chip)
After the wafer dicing, the marked chip is mechanically detected. A method of mechanically detecting the marked chip is not particularly limited, but a method of detecting using a visual inspection apparatus is preferable. As an example of a specific method, a blue sheet of an expanded chip is applied to a chip appearance inspection device, and the marked portion is subjected to image processing by dividing it into shades, binarization or 256 gradations, and a chip having a portion with a different contrast is obtained. There is a means for mechanically detecting and storing the chip coordinates.
以上の欠陥検出方法は、直接接合の際にできる視認性の非常に悪い欠陥や、エピタキシャル成長起因の欠陥などの発見に対し効果を発揮し、これら欠陥を含むチップを機械的に検査し除去することができる方法である。この欠陥検出方法を用いることで、従来は、検査員が目視により一つずつ検査をしていた作業に対し、検査員の負担を減らし、時間も短縮できるため、人件コストの軽減と、同じ時間でより多くのチップ検査を行うことができる。また、機械的に検出するので、見落としを防ぐ効果もある。 The above defect detection methods are effective for finding defects with very poor visibility that can be made during direct bonding and defects caused by epitaxial growth, and mechanically inspecting and removing chips that contain these defects It is a method that can be. By using this defect detection method, it is possible to reduce labor costs and shorten the time for the work that the inspector has inspected visually one by one. More chip inspection can be performed. Moreover, since it detects mechanically, there exists an effect which prevents an oversight.
次に、以下、本発明の発光素子の製造方法の実施の形態について直接接合方法で貼り合わせたウエーハを例に説明する。 Next, an embodiment of a method for manufacturing a light emitting device according to the present invention will be described by taking a wafer bonded by a direct bonding method as an example.
本発明の発光素子の製造方法の一例は、GaAs基板上に4元発光層、GaP窓層をエピタキシャル成長により順次形成する工程、GaAs基板をエッチング除去する工程、GaP基板を直接接合方法で熱処理をして貼り合わせをする工程、前記貼り合わせたウエーハをウエーハ段階で欠陥を検出する工程、該ウエーハの欠陥位置にマーキングする工程、ウエーハ裏面に保護膜を貼り付けた後、ウエーハをダイシングしてチップに加工する工程、前記マーキングされたチップを機械的に検出し除去する工程、まで順に連続して工程を経ることで発光素子が製造される。図8は、本発明に係る発光素子の製造方法のより細かい工程のフローチャートの一例を示したものである。また、図9は本発明の製造方法により製造される発光素子の概念図である。 An example of a method for manufacturing a light emitting device of the present invention includes a step of sequentially forming a quaternary light emitting layer and a GaP window layer on a GaAs substrate by epitaxial growth, a step of etching and removing the GaAs substrate, and a heat treatment of the GaP substrate by a direct bonding method. A step of detecting a defect in the wafer stage, a step of marking a defect position on the wafer, a protective film is attached to the back surface of the wafer, and then the wafer is diced into a chip. The light emitting device is manufactured by sequentially performing the processing step and the step of mechanically detecting and removing the marked chip. FIG. 8 shows an example of a flowchart of finer steps of the method for manufacturing a light emitting device according to the present invention. FIG. 9 is a conceptual diagram of a light emitting device manufactured by the manufacturing method of the present invention.
本発明の製造方法により製造される発光素子は、発光層部を有するとともに、第一主表面側がp型となり、第二主表面側がn型となるように定められた貼り合せ対象層の第一主表面を部分的に覆う形で光取出側電極が形成される。発光層部53a、53b、53cは、III−V族化合物半導体からなり、GaAsと格子整合する組成を有するAIGalnPにて各々構成されたn型クラッド層53a、活性層53b、及び、p型クラッド層53cがこの順序で積層されたダブルヘテロ構造を有する。貼り合せ対象層の第二主表面には、活性層よりもバンドギャップエネルギーが大きいIII−V族化合物半導体からなるn型透明素子基板52aが貼り合されている。 The light-emitting element manufactured by the manufacturing method of the present invention has a light-emitting layer portion, and is a first layer to be bonded that is defined so that the first main surface side is p-type and the second main surface side is n-type. The light extraction side electrode is formed so as to partially cover the main surface. The light emitting layer portions 53a, 53b, and 53c are made of a group III-V compound semiconductor, and each of the n-type clad layer 53a, the active layer 53b, and the p-type clad layer each made of AIGalnP having a composition that lattice matches with GaAs. 53c has a double heterostructure stacked in this order. An n-type transparent element substrate 52a made of a III-V group compound semiconductor having a band gap energy larger than that of the active layer is bonded to the second main surface of the bonding target layer.
透明素子基板はn型GaP単結晶基板52aであり、その第二主表面の全面が裏面電極51aにより覆われている。光取出側電極51bは、電流拡散層52bの第一主表面の略中央に形成され、該光取出側電極の周囲の領域が発光層部からの光取出領域とされている。また、光取出側電極の中央部に電極ワイヤ55を接合するためのAu等にて構成されたボンディングパッド54が配置されている。 The transparent element substrate is an n-type GaP single crystal substrate 52a, and the entire surface of the second main surface is covered with a back electrode 51a. The light extraction side electrode 51b is formed substantially at the center of the first main surface of the current diffusion layer 52b, and the region around the light extraction side electrode is a light extraction region from the light emitting layer portion. A bonding pad 54 made of Au or the like for bonding the electrode wire 55 is disposed at the center of the light extraction side electrode.
発光層部はMOVPE法で成長されたものであり、組成式(AlxGa1−x)yIn1−yP(ただし、0≦x≦1、0≦y≦1)にて表される化合物半導体のうち、GaAsと格子整合する組成を有する化合物半導体にて構成されている。具体的には、発光層部は、ノンドープ(AlxGa1−x)yIn1−yP(ただし、0≦x≦0.55,0.45≦y≦0.55)混晶からなる活性層53bを、p型(AlxGa1−x)ZIn1−ZP(ただしx<z≦1)からなるp型クラッド層53cと、n型(AlxGa1−x)ZIn1−ZP(ただしx<z≦1)からなるn型クラッド層53aとにより、挟んだ構造を有する。図9の発光素子では、光取出側電極側51bに、p型AlGaInPクラッド層53cが配置されており、裏面電極側51aに、n型AlGaInPクラッド層53aが配置されている。従って、通電極性は光取出側電極側51bが正である。 The light emitting layer portion is grown by the MOVPE method and is represented by a composition formula (Al x Ga 1-x ) y In 1-y P (where 0 ≦ x ≦ 1, 0 ≦ y ≦ 1). Among compound semiconductors, the compound semiconductor is composed of a compound semiconductor having a composition lattice-matched with GaAs. Specifically, the light emitting layer portion is made of a non-doped (Al x Ga 1-x ) y In 1-y P (where 0 ≦ x ≦ 0.55, 0.45 ≦ y ≦ 0.55) mixed crystal. an active layer 53b, p-type (Al x Ga 1-x) Z In 1-Z P ( where, x <z ≦ 1) and the p-type cladding layer 53c formed of, n-type (Al x Ga 1-x) Z In It has a structure sandwiched between n-type cladding layers 53a made of 1-ZP (where x <z ≦ 1). In the light emitting device of FIG. 9, a p-type AlGaInP cladding layer 53c is disposed on the light extraction side electrode side 51b, and an n-type AlGaInP cladding layer 53a is disposed on the back electrode side 51a. Therefore, the energization polarity is positive on the light extraction side electrode side 51b.
一方、電流拡散層52bは、ドーパントをZnとしたp型GaP層として形成されている。ドーパントは、Mgでもよく、ZnとMgとを併用してもよい。電流拡散層はハイドライド気相成長(Hydride Vapor phase Epitaxial Growth Method:HVPE)法により形成されたものであり、その形成厚さは例えば5μm以上200μm以下(一例として、150μm)である。また、電流拡散層と発光層部との間に発光層部に続く形でMOVPE法によりn型GaP接続層を形成してもよい。 On the other hand, the current spreading layer 52b is formed as a p-type GaP layer using Zn as a dopant. The dopant may be Mg, or a combination of Zn and Mg. The current diffusion layer is formed by a hydride vapor phase epitaxy (HVPE) method, and the thickness of the current diffusion layer is, for example, 5 μm to 200 μm (for example, 150 μm). In addition, an n-type GaP connection layer may be formed between the current spreading layer and the light emitting layer by the MOVPE method in a form following the light emitting layer.
次に、本発明の発光素子の製造方法について直接接合方法で貼り合わせたウエーハを例に図8のフローチャートに従って説明する。 Next, the manufacturing method of the light-emitting element of the present invention will be described with reference to the flowchart of FIG. 8 taking a wafer bonded by a direct bonding method as an example.
(GaAs単結晶基板の準備の工程201)
成長用単結晶基板としてのn型GaAs単結晶基板を用意する。該基板は、活性層よりもバンドギャップエネルギーが小さいため、発光層部からの発光光束に対して不透明である。
(
An n-type GaAs single crystal substrate is prepared as a growth single crystal substrate. Since the substrate has a band gap energy smaller than that of the active layer, it is opaque to the luminous flux from the light emitting layer portion.
(4元発光層、GaP窓層をエピタキシャル成長により順次形成する工程202)
基板の第一主表面に発光層部として、各々(AlxGa1−x)yIn1−yPよりなる、1μmのn型クラッド層53a(n型ドーパントはSi)、0.6μmの活性層53b(ノンドープ)、及び1μmのp型クラッド層53c(p型ドーパントはMg:有機金属分子からのCもp型ドーパントとして寄与しうる)を、この順序にてエピタキシャル成長させる。なお、発光層部の成長の前にn型GaAsバッファ層およびAlInPからなるエッチストップ層を成長させる場合もある。
(Step 202 of sequentially forming a quaternary light emitting layer and a GaP window layer by epitaxial growth)
1 μm n-type cladding layer 53a (n-type dopant is Si) each made of (Al x Ga 1-x ) y In 1-y P as a light emitting layer on the first main surface of the substrate, 0.6 μm active Layer 53b (non-doped) and 1 μm p-type cladding layer 53c (p-type dopant is Mg: C from organometallic molecules can also contribute as a p-type dopant) are epitaxially grown in this order. Note that an n-type GaAs buffer layer and an etch stop layer made of AlInP may be grown before the light emitting layer portion is grown.
これら各層のエピタキシャル成長は、公知のMOVPE法により行なわれる。Al、Ga、In(インジウム)、P(リン)の各成分源となる原料ガスとして、Al源ガス(例えば、トリメチルアルミニウム(TMAl)、トリエチルアルミニウム(TEAl))、Ga源ガス(例えば、トリメチルガリウム(TMGa)、トリエチルガリウム(TEGa))、In源ガス(例えば、トリメチルインジウム(TMIn)、トリエチルインジウム(TEIn))、P源ガス(例えば、トリメチルリン(TMP)、トリエチルリン(TEP)、ホスフイン(PH3))などが挙げられる。 Epitaxial growth of each of these layers is performed by a known MOVPE method. As source gases that are source components of Al, Ga, In (indium), and P (phosphorus), an Al source gas (for example, trimethylaluminum (TMAl), triethylaluminum (TEAl)), a Ga source gas (for example, trimethylgallium) (TMGa), triethylgallium (TEGa)), In source gas (for example, trimethylindium (TMIn), triethylindium (TEIn)), P source gas (for example, trimethylphosphorus (TMP), triethylphosphorus (TEP), phosphine ( PH 3 )) and the like.
p型GaPよりなる電流拡散層52bを、HVPE法によりエピタキシャル成長させる。HVPE法は、具体的には、容器内にてIII族元素であるGaを所定の温度に加熱保持しながら、そのGa上に塩化水素を導入することにより、下記(1)式の反応によりGaClを生成させ、キャリアガスであるH2ガスとともに基板上に供給する。なお、成長温度は、例えば640℃以上860℃以下に設定する。
また、V族元素であるPは、PH3をキャリアガスであるH2とともに基板上に供給する。さらに、p型ドーパントであるZnは、DMZn(ジメチルZn)の形で供給する。GaClはPH3との反応性に優れ、下記(2)式の反応により、効率よく電流拡散層を成長させることができる。なお、HVPE法によるp型GaPの成長の前に発光層部の上にp型GaPからなる接続層をMOVPE法によりへテロエピタキシャル成長させる場合もある。
ここまでの工程で、GaAs単結晶基板上には化合物半導体成長層が2種の気相成長法によりエピタキシャル成長され、中間積層体が形成されている。中間積層体のうち、発光層部及び電流拡散層が貼り合せ対象層であり、GaAs単結晶基板は非素子化部分である。 Through the steps so far, the compound semiconductor growth layer is epitaxially grown on the GaAs single crystal substrate by two kinds of vapor phase growth methods to form an intermediate stacked body. In the intermediate laminate, the light emitting layer portion and the current diffusion layer are layers to be bonded, and the GaAs single crystal substrate is a non-elementized portion.
(GaAs基板をエッチング除去する工程203)
GaAs単結晶基板を除去する。該除去は、GaAs単結晶基板の第二主表面側から研削を行って基板厚さをある程度減じてから、GaAsに対して選択エッチング性を有する第一エッチング液(例えばアンモニア/過酸化水素混合液)を用いてGaAs単結晶基板をエッチング除去する。
(Step 203 of removing GaAs substrate by etching)
The GaAs single crystal substrate is removed. The removal is performed by grinding from the second main surface side of the GaAs single crystal substrate to reduce the substrate thickness to some extent, and then a first etching solution (for example, ammonia / hydrogen peroxide mixed solution) having selective etching property with respect to GaAs. ) Is used to etch away the GaAs single crystal substrate.
(GaP基板を直接接合方法で熱処理をして貼り合わせをする工程204)
n型GaP基板52aを中間積層体の発光層側に貼り付ける。貼り付けに際しては、400℃以上700℃以下に昇温して貼り合わせ熱処理を行う。その際、貼り合わせ熱処理時に加圧するようにしてもよい。なお、貼り合せ前にn型GaP単結晶基板の第一主表面にInGaP中間層をエピタキシャル成長させてもよい。InGaP中間層のエピタキシャル成長は、発光層部と同様にMOVPE法にて実施される。以上の工程により、発光素子製造用半導体ウエーハが完成する。
(
An n-type GaP substrate 52a is attached to the light emitting layer side of the intermediate laminate. At the time of bonding, the temperature is raised to 400 ° C. or higher and 700 ° C. or lower, and bonding heat treatment is performed. In that case, you may make it pressurize at the time of bonding heat processing. Note that an InGaP intermediate layer may be epitaxially grown on the first main surface of the n-type GaP single crystal substrate before bonding. Epitaxial growth of the InGaP intermediate layer is performed by the MOVPE method in the same manner as the light emitting layer portion. Through the above steps, a semiconductor wafer for manufacturing a light emitting device is completed.
(貼り合わせたウエーハをウエーハ段階で欠陥を検出する工程205)
前記貼り合わせたウエーハをウエーハ段階で欠陥を検出する。欠陥を検出する方法として、特に限定はされないが、パーティクルカウンターを用いる方法が好ましい。その際、検出する欠陥は、特に限定はされないが、接合不良によるボイド及びマイクロボイド欠陥、接合界面の異物及び該異物によるエピタキシャル層のクラック、エピタキシャル成長起因の欠陥、表面傷などが考えられる。
(Step 205 of detecting defects at the wafer stage of the bonded wafer)
The bonded wafer is detected for defects at the wafer stage. The method for detecting defects is not particularly limited, but a method using a particle counter is preferable. In this case, the defect to be detected is not particularly limited, but a void and a micro void defect due to poor bonding, a foreign substance at the bonding interface and a crack in the epitaxial layer due to the foreign substance, a defect due to epitaxial growth, a surface flaw, and the like can be considered.
(ウエーハの欠陥位置にマーキングをする工程206)
ウエーハ段階で検出された欠陥位置にマーキングする。マーキングする方法として、特に限定はされないが、レーザーマーカーを用いる方法が好ましい。
(Step 206 of marking the defect position of the wafer)
The defect position detected in the wafer stage is marked. The marking method is not particularly limited, but a method using a laser marker is preferable.
(真空蒸着法による電極形成と保護膜の貼付工程207)
発光素子製造用半導体ウエーハの各チップ領域に真空蒸着法により光取出側電極及び裏面電極51aを形成する。さらに光取出側電極51b上にボンディングパッド54を配置して、適当な温度で電極定着用のシンター処理を施す。また、次工程のダイシングに備えて、ウエーハ裏面に保護膜としてシールを貼り付ける。シールはダイシング後の工程で、1つのウエーハにできたチップをまとめて欠陥検出できるようにするために貼る。
(Electrode formation by vacuum deposition and protective film application step 207)
The light extraction side electrode and the back surface electrode 51a are formed on each chip region of the semiconductor wafer for manufacturing a light emitting element by vacuum deposition. Further, a bonding pad 54 is disposed on the light extraction side electrode 51b, and an electrode fixing sintering process is performed at an appropriate temperature. Further, in preparation for dicing in the next process, a seal is attached as a protective film on the rear surface of the wafer. The seal is affixed so that the chips formed on one wafer can be collectively detected in a process after dicing.
(ウエーハをダイシングしてチップに加工する工程208)
このウエーハを各チップにダイシングする。ダイシングに際してはウエーハ裏面に貼着したシールを切断しないように素子を分離する。
(
This wafer is diced into each chip. When dicing, the elements are separated so as not to cut the sticker attached to the back surface of the wafer.
(マーキングされたチップを機械的に検出し除去する工程209)
前記マーキングされたチップを機械的に検出し、除去する。マーキングされたチップを機械的に検出する方法は、特に限定はされないが、外観検査装置を用いて検出する方法が好ましい。具体的な方法の一例として、エキスパンドしたチップのブルーシートをチップ外観検査装置にかけて、マーキングした部分を濃淡や2値化または256階調に分けて画像処理をし、コントラストの異なる部分を持つチップを機械的に検出し、チップ座標を記憶する手段が挙げられる。そして、欠陥チップの座標データをもとに、機械で欠陥チップを除去することも可能である。
(Step 209 for mechanically detecting and removing the marked chip)
The marked chip is mechanically detected and removed. A method of mechanically detecting the marked chip is not particularly limited, but a method of detecting using a visual inspection apparatus is preferable. As an example of a specific method, a blue sheet of an expanded chip is applied to a chip appearance inspection device, and the marked portion is subjected to image processing by dividing it into shades, binarization or 256 gradations, and a chip having a portion with a different contrast is obtained. There is a means for mechanically detecting and storing the chip coordinates. It is also possible to remove the defective chip with a machine based on the coordinate data of the defective chip.
(ワイヤ接合および樹脂モールドの形成工程210)
ダイシングされたチップの裏面電極をAgペースト等の導電性ペーストを用いて支持体を兼ねた図示しない端子電極に固着するー方、ボンディングパッド54と、別の端子電極とにまたがる形態でAu製のワイヤ55を、ボンデイングし、さらに樹脂モールドを形成することにより、最終の発光素子が得られる。
(Wire bonding and resin mold forming step 210)
The back electrode of the diced chip is fixed to a terminal electrode (not shown) that also serves as a support using a conductive paste such as an Ag paste, which is made of Au in a form straddling the bonding pad 54 and another terminal electrode. The final light-emitting element is obtained by bonding the wire 55 and further forming a resin mold.
以上の発光素子の製造方法は、直接接合の際にできる視認性の非常に悪い欠陥や、エピタキシャル成長起因の欠陥などの発見に対し効果を発揮し、これら欠陥を含むチップを機械的に検査し除去することができる方法である。この発光素子の製造方法を用いることで、従来は、目視で取り除いていた欠陥チップを除去する作業を、すべて自動的にやることも可能になり、時間と人件費を抑え、製品の不良品が混じる確率も下げることができることから、低価格で、高品質な製品を提供することができる。
また、直接接合方法による貼り合わせに限らず、BCB(Bステージビスベンゾシクロブテン)やエポキシ等からなる接着剤を介して、GaP等の透明な半導体基板やガラス基板を貼り合わせる場合にも、本発明の欠陥検出システム、欠陥検出方法、発光素子の製造方法を適用することができる。
The above light-emitting device manufacturing method is effective for finding defects with very poor visibility that can be made during direct bonding and defects caused by epitaxial growth, and mechanically inspecting and removing chips containing these defects This is how you can do it. By using this light emitting device manufacturing method, it is possible to automatically remove all defective chips that have been removed with the naked eye, saving time and labor costs, and reducing defective products. Since the probability of mixing can be reduced, a high-quality product can be provided at a low price.
Further, the present invention is not limited to the bonding by the direct bonding method, but also when a transparent semiconductor substrate such as GaP or a glass substrate is bonded through an adhesive made of BCB (B-stage bisbenzocyclobutene) or epoxy. The defect detection system, the defect detection method, and the light emitting element manufacturing method of the invention can be applied.
以下、本発明を実施例、比較例を示して、より具体的に説明する。
(実施例)
直径50mmの直接接合ウエーハをタカノ社製フィルム検査装置(CSI−7000)にて検査し、接合不良によるボイド及びマイクロボイド欠陥、接合界面の異物及び該異物によるエピタキシャル層のクラック、エピタキシャル成長起因の欠陥、表面傷をXY座標データで取得した。この欠陥データXY座標を元に、HOYA社製「YAGレーザー(HSL−5500:波長355nm)」にて、欠陥上にレーザーマークを行った。レーザーヘッドは、また、タカノ社製YAGレーザー(UVTS−4300:波長266nm)を搭載した物についても行った。図10にマーキングされたチップの様子を示す。
Hereinafter, the present invention will be described more specifically with reference to examples and comparative examples.
(Example)
A direct bonding wafer having a diameter of 50 mm is inspected by a film inspection apparatus (CSI-7000) manufactured by Takano Co., Ltd., voids and microvoid defects due to poor bonding, foreign matter at the bonding interface, cracks in the epitaxial layer due to the foreign matter, defects due to epitaxial growth, Surface flaws were acquired with XY coordinate data. Based on the defect data XY coordinates, a laser mark was made on the defect with a “YAG laser (HSL-5500: wavelength 355 nm)” manufactured by HOYA. The laser head was also used for a product equipped with a Takano YAG laser (UVTS-4300: wavelength 266 nm). FIG. 10 shows the state of the marked chip.
ウエーハからダイシングされたチップの個数は2万個であった。これらのチップをヒューブレイン社製「N面外観検査装置HS−256E」を用いて検査した様子は図11、図12に示すようになった。また、MTEC社製「チップ外観検査装置」を用いて、チップ背面を検査した様子は図13、電極のみ抽出した結果は図14、レーザーマークのみ抽出した結果は図15に示すようになった。さらに、オプトシステム社製「チップ外観検査装置」を用いて検査した様子は図16、図17に示すようになった。何れの外観検査装置でもマーキングした部分を確認することができ、マーキングされたチップを即座に選別することができた。ウエーハの欠陥検査、レーザーマーキング及び外観検査による不良チップの選別に要した時間は約1時間であった。 The number of chips diced from the wafer was 20,000. The state in which these chips were inspected by using “N-face appearance inspection apparatus HS-256E” manufactured by Hubrain was as shown in FIGS. Further, FIG. 13 shows a state in which the back surface of the chip was inspected using a “chip appearance inspection apparatus” manufactured by MTEC, FIG. 14 shows a result of extracting only the electrodes, and FIG. 15 shows a result of extracting only the laser marks. Further, the inspection using the “chip appearance inspection device” manufactured by Optsystem Co., Ltd. is as shown in FIGS. With any visual inspection apparatus, the marked portion could be confirmed, and the marked chip could be immediately selected. The time required for selecting defective chips by wafer defect inspection, laser marking and appearance inspection was about 1 hour.
(比較例)
直径50mm直接接合ウェーハ(直径50mm)をマーキングせずにダイシングにより分割した後、目視で欠陥を検査し不良チップを選別した。この場合、ウエーハ全面のチップ検査に約5時間を要した。このようにウエーハ1枚あたりチップの選別に要した時間は比較例の場合、視認性が悪く検査に時間がかかったため実施例の約5倍の時間を要した。
(Comparative example)
A directly bonded wafer (diameter 50 mm) having a diameter of 50 mm was divided by dicing without marking, and then the defects were visually inspected to select defective chips. In this case, about 5 hours were required for chip inspection on the entire wafer surface. Thus, in the case of the comparative example, the time required for selecting the chips per wafer was about five times as long as that of the example because the visibility was poor and the inspection took time.
このようにウエーハ1枚あたりチップの選別に要した時間は比較例の場合、視認性が悪く検査に時間がかかったため実施例の約5倍の時間を要した上に、不良品を見落とすこともあった。 As described above, the time required for selecting a chip per wafer is about 5 times as long as that of the embodiment because the visibility is poor and the inspection takes time in the case of the comparative example, and the defective product may be overlooked. there were.
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は、例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。 The present invention is not limited to the above embodiment. The above-described embodiment is an exemplification, and the present invention has substantially the same configuration as the technical idea described in the claims of the present invention, and any device that exhibits the same function and effect is the present invention. It is included in the technical scope of the invention.
1…欠陥検出システム、
2…直接接合方法で貼り合わせたウエーハをウエーハ段階で欠陥を検出する手段、
3…該ウエーハの欠陥位置を特定する欠陥位置特定手段、
4…特定された欠陥位置にマーキングを行うマーキング手段、
5…ウエーハダイシング後にマーキングされたチップを機械的に検出するチップ欠陥検
出手段、
6…欠陥位置にマーキングされたチップを機械的に除去する欠陥チップ除去手段、
11a…被検査体ウエーハ、 11b…エキスパンド済みチップ、
12…X,Y,Zステージ、 13…欠陥検出カメラ、 14…欠陥検出用PC、
15…レーザーマーク機構、 16…マーキング制御用PC、
17…欠陥チップ検査カメラ、 18…欠陥チップ検出用PC、
19…欠陥チップ抜き取り装置、 20…欠陥チップ抜き取り制御用PC、
21…ホストコンピュータ、
51a…裏面電極、 51b…光取出側電極、 52a…n−GaP、
52b…p−GaP、 53a…n−AlGaInP、 53b…i−AlGaInP、
53c…p−AlGaInP、 54…ボンディングパッド、 55…ワイヤ。
1 ... Defect detection system,
2. Means for detecting defects at the wafer stage of wafers bonded by a direct bonding method,
3 ... Defect position specifying means for specifying the defect position of the wafer,
4. Marking means for marking the specified defect position,
5 ... Chip defect detecting means for mechanically detecting a chip marked after wafer dicing,
6 ... Defective chip removing means for mechanically removing the chip marked at the defect position,
11a: Inspected wafer, 11b: Expanded chip,
12 ... X, Y, Z stage, 13 ... Defect detection camera, 14 ... Defect detection PC,
15 ... Laser mark mechanism, 16 ... PC for marking control,
17 ... defective chip inspection camera, 18 ... PC for detecting defective chip,
19 ... defective chip extraction device, 20 ... defective chip extraction control PC,
21 ... Host computer,
51a ... back electrode, 51b ... light extraction side electrode, 52a ... n-GaP,
52b ... p-GaP, 53a ... n-AlGaInP, 53b ... i-AlGaInP,
53c ... p-AlGaInP, 54 ... bonding pad, 55 ... wire.
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008151833A JP5169509B2 (en) | 2007-06-12 | 2008-06-10 | Defect detection method, defect detection system, and light emitting device manufacturing method |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007155719 | 2007-06-12 | ||
| JP2007155719 | 2007-06-12 | ||
| JP2008151833A JP5169509B2 (en) | 2007-06-12 | 2008-06-10 | Defect detection method, defect detection system, and light emitting device manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009021572A JP2009021572A (en) | 2009-01-29 |
| JP5169509B2 true JP5169509B2 (en) | 2013-03-27 |
Family
ID=40360900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008151833A Expired - Fee Related JP5169509B2 (en) | 2007-06-12 | 2008-06-10 | Defect detection method, defect detection system, and light emitting device manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5169509B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024079996A1 (en) | 2022-10-12 | 2024-04-18 | 信越半導体株式会社 | Method for producing bonded light-emitting element wafer |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5282702B2 (en) * | 2009-08-21 | 2013-09-04 | 信越半導体株式会社 | Appearance inspection device |
| KR101168316B1 (en) * | 2009-12-01 | 2012-07-25 | 삼성전자주식회사 | Apparatus for inspecting light emitting diode |
| JP6277931B2 (en) | 2014-10-01 | 2018-02-14 | 信越半導体株式会社 | Detection method and inspection system of defective bonding portion |
| JP6402703B2 (en) * | 2015-11-17 | 2018-10-10 | 信越半導体株式会社 | Defect area determination method |
| CN107895707B (en) * | 2017-12-18 | 2024-01-26 | 扬州扬杰电子科技股份有限公司 | Laser marking system and working method thereof |
| DE102020202096B3 (en) * | 2020-02-19 | 2021-05-27 | Greenerity Gmbh | Method and device for marking a defect in a functional layer of a fuel cell, an electrolysis cell or an electrochemical sensor application |
| JP7528870B2 (en) * | 2021-06-08 | 2024-08-06 | 信越半導体株式会社 | Wafer marking method, nitride semiconductor device manufacturing method, and nitride semiconductor substrate |
| EP4542632A1 (en) | 2022-06-15 | 2025-04-23 | Shin-Etsu Handotai Co., Ltd. | Method for producing bonded light-emitting element wafer and method for transferring micro-led |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0425040A (en) * | 1990-05-16 | 1992-01-28 | Nec Kyushu Ltd | Manufacture of semiconductor device |
| JPH0582633A (en) * | 1991-09-19 | 1993-04-02 | Hitachi Ltd | Bonded substrate and manufacturing method thereof |
| JPH0989795A (en) * | 1995-09-28 | 1997-04-04 | Sony Corp | Foreign matter inspection apparatus |
| TW518771B (en) * | 2001-09-13 | 2003-01-21 | United Epitaxy Co Ltd | LED and the manufacturing method thereof |
| JP2004128368A (en) * | 2002-10-07 | 2004-04-22 | Fuji Electric Device Technology Co Ltd | Semiconductor device appearance inspection method |
| JP2004193515A (en) * | 2002-12-13 | 2004-07-08 | Shin Etsu Handotai Co Ltd | Soi-wafer manufacturing method |
| JP2004296707A (en) * | 2003-03-26 | 2004-10-21 | Shin Etsu Handotai Co Ltd | Light emitting device, method for manufacturing the same and compound translucent substrate |
-
2008
- 2008-06-10 JP JP2008151833A patent/JP5169509B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024079996A1 (en) | 2022-10-12 | 2024-04-18 | 信越半導体株式会社 | Method for producing bonded light-emitting element wafer |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2009021572A (en) | 2009-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5169509B2 (en) | Defect detection method, defect detection system, and light emitting device manufacturing method | |
| US10199280B2 (en) | Method for detecting bonding failure part and inspection system | |
| JP3904585B2 (en) | Manufacturing method of semiconductor device | |
| EP2031665B1 (en) | Gallium nitride compound semiconductor light emitting element | |
| US20140210995A1 (en) | Inspection method for semiconductor light-emitting device and manufacturing method for semiconductor light-emitting device | |
| JP4743661B2 (en) | Light emitting device manufacturing method and light emitting device | |
| CN114639756B (en) | Method and system for producing bare die for wafer reconstitution | |
| JP4049723B2 (en) | Nitride semiconductor device manufacturing method and nitride semiconductor device manufacturing apparatus | |
| JP7730890B2 (en) | Manufacturing method, inspection method, and inspection device | |
| CN107078187B (en) | Light-emitting component and method of manufacturing the same | |
| US9218967B2 (en) | Method for separating epitaxial layer from growth substrate | |
| CN100576583C (en) | GaP epitaxial wafer and GaP light-emitting element | |
| JP5287467B2 (en) | Method for manufacturing light emitting device | |
| JP2009288110A (en) | Defect detector, defect detection system using the same, and defect detection method | |
| US12211826B2 (en) | Method for producing a lighting device | |
| US9754365B2 (en) | Wafer inspection method and software | |
| JP2009016517A (en) | Compound semiconductor wafer, method of manufacturing light emitting element, and evaluation method | |
| JP2010199344A (en) | Method for manufacturing light emitting element | |
| JP5293074B2 (en) | Nitride semiconductor substrate and method for manufacturing nitride semiconductor substrate | |
| JP2007299912A (en) | Manufacturing method of light-emitting device and semiconductor wafer for manufacturing light-emitting device | |
| JP4594708B2 (en) | LIGHT EMITTING DIODE AND ITS MANUFACTURING METHOD, LIGHT EMITTING DIODE LAMP | |
| JP4168546B2 (en) | Epitaxial wafer for semiconductor light emitting device and method for manufacturing semiconductor light emitting device | |
| JP5169959B2 (en) | Method for manufacturing light emitting device | |
| KR20030067964A (en) | Method for manufacturing gan substrate | |
| JP2024079235A (en) | Method for inspecting and manufacturing light-emitting device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091119 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100225 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120124 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120316 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120904 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121031 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121204 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20121217 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5169509 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |