JP5121864B2

JP5121864B2 - 不揮発性半導体記憶装置

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Publication number: JP5121864B2
Application number: JP2010045055A
Authority: JP
Inventors: 玲華田中; 隆之塚本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2010-03-02
Filing date: 2010-03-02
Publication date: 2013-01-16
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Description

本発明は、電気的に書き換え可能なメモリセルを有する不揮発性半導体記憶装置に関する。

近年、半導体装置の集積度が高くなることに伴い、これを構成するトランジスタ等の回路パターンはますます微細化している。このパターンの微細化には、単に線幅が細くなるだけではなく、パターンの寸法精度や位置精度の向上も要請される。この事情は半導体記憶装置に関しても例外ではない。

従来知られており、市場にも投入されているＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等の半導体記憶装置は、いずれもＭＯＳＦＥＴをメモリセルに使用している。このため、パターンの微細化に伴い、微細化の比率を上回る比率での寸法精度の向上が要請されている。このため、これらのパターンを形成するリソグラフィー技術にも、大きな負荷が課せられており、製品コストの上昇要因となっている。

そして、このようなＭＯＳＦＥＴをメモリセルとして用いる半導体記憶装置の後継候補として、抵抗変化メモリが注目されている（例えば、特許文献１参照）。ここで、抵抗変化メモリには、抵抗変化メモリ（ＲｅＲＡＭ：ＲｅｓｉｓｔｉｖｅＲＡＭ）の他、相変化メモリ（ＰＣＲＡＭ：ＰｈａｓｅＣｈａｎｇｅＲＡＭ）を含む。抵抗変化メモリは、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する。相変化メモリは、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する。

上述した抵抗変化メモリの可変抵抗素子には、２種類の形態（ユニポーラ型、バイポーラ型）があることが知られている。バイポーラ型の抵抗変化メモリの場合、可変抵抗素子は、セット動作（書き込み）とリセット動作（消去）で極性の異なる電圧パルス（書込パルス、消去パルス）を印加される。セット動作の場合、可変抵抗素子は高抵抗状態から低抵抗状態へと遷移し、リセット動作の場合、可変抵抗副は低抵抗状態から高抵抗状態へと遷移する。

一方、ユニポーラ型の抵抗変化メモリの場合、可変抵抗素子は、印加される電圧パルスの振幅、及び時間等の条件によって、高抵抗状態又は低抵抗状態へと遷移する。よって、ユニポーラ型では、その可変抵抗素子への消去パルスの印加中、消去がなされた後に再び書き込みがなされる現象、所謂、誤書き込みが生じる。実際に製造可能な抵抗変化メモリの多くは、バイポーラ型の特性と共にユニポーラ型の特性を持つため、これら可変抵抗メモリにおける誤書き込みの問題は、未だ解消されていない。

特表２００５−５２２０４５号公報

本発明は、安定した動作を実行可能な不揮発性半導体記憶装置を提供する。

本発明の一態様に係る不揮発性半導体記憶装置は、複数の第１配線と、前記第１配線に交差するように延びる複数の第２配線と、前記第１配線と前記第２配線との各交差部に配置され可変抵抗素子を含む複数のメモリセルと、前記メモリセルに印加する電圧を制御する制御回路とを備え、前記制御回路は、前記可変抵抗素子の抵抗値を下げて前記可変抵抗素子を初期状態から消去状態とするフォーミング動作時に前記可変抵抗素子に第１パルス電圧を与え、前記可変抵抗素子の抵抗値を下げて前記可変抵抗素子を前記消去状態から書込状態とするセット動作時に前記可変抵抗素子に前記第１パルス電圧と逆の極性を有する第２パルス電圧を与え、前記可変抵抗素子の抵抗値を上げて前記可変抵抗素子を前記書込状態から前記消去状態とするリセット動作時に前記可変抵抗素子に前記第１パルス電圧と同一の極性を有する第３パルス電圧を与えることを特徴とする。

本発明によれば、安定した動作を実行可能な不揮発性半導体記憶装置を提供することができる。

本発明の第１実施形態に係る不揮発性半導体記憶装置を示すブロック図である。メモリセルアレイ１０を示す斜視図である。図２の断面図である。可変抵抗層１２４を示す断面図である。フォーミング動作、セット動作、及びリセット動作を説明する図である。各種動作におけるパルス電圧の極性の組み合わせ（Ｃ１、Ｃ２）を示す図である。＋フォーミング素子Ｒの抵抗変化特性を示す図である。＋フォーミング素子Ｒの抵抗変化特性を示す図である。＋フォーミング素子Ｒの抵抗変化特性を示す図である。 −フォーミング素子Ｒの抵抗変化特性を示す図である。 −フォーミング素子Ｒの抵抗変化特性を示す図である。 −フォーミング素子Ｒの抵抗変化特性を示す図である。可変抵抗層１２４の構造ＳＴ１（ＳＴ３）の違いによる、＋フォーミング素子Ｒの抵抗変化特性を示す図である。 −フォーミング素子Ｒに、−パルス電圧を印加してリセット動作を行なった場合における、異なるパルス幅毎の−フォーミング素子Ｒの抵抗変化特性を示す図である。 −フォーミング素子Ｒに、−パルス電圧を印加してリセット動作を行なった場合における、異なるパルス幅毎の−フォーミング素子Ｒの抵抗変化特性を示す図である。セット動作（＋パルス電圧を印加）を実行された後の−フォーミング素子Ｒに、リセット動作（−パルス電圧を印加）を実行する際における、異なるパルス幅毎の−フォーミング素子Ｒの抵抗変化特性を示す図である。セット動作（＋パルス電圧を印加）を実行された後の−フォーミング素子Ｒに、リセット動作（−パルス電圧を印加）を実行する際における、異なるパルス幅毎の−フォーミング素子Ｒの抵抗変化特性を示す図である。本発明の第２実施形態に係る不揮発性半導体記憶装置を示すブロック図である。

以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。

［第１実施形態］
［構成］
図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置のブロック図である。第１実施形態に係る不揮発性半導体記憶装置は、図１に示すように、メモリセルアレイ１０、カラム制御回路２０、ロウ制御回路３０、データ入出力バッファ４０、アドレスレジスタ５０、コマンドＩ／Ｆ６０、ステートマシン７０、及びパルスジェネレータ８０を有する。

メモリセルアレイ１０は、図１に示すように、互いに交差するワード線ＷＬ、及びビット線ＢＬ、並びにワード線ＷＬ及びビット線ＢＬの交差部に配置されたメモリセルＭＣを有する。ワード線ＷＬは、Ｙ方向に所定ピッチをもって配列され、Ｘ方向に延びるように形成されている。ビット線ＢＬは、Ｘ方向に所定ピッチをもって配列され、Ｙ方向に延びるように形成されている。すなわち、メモリセルＭＣは、Ｘ方向及びＹ方向にて形成される面上にマトリクス状に配置されている。

メモリセルＭＣは、図１に示すように、直列接続された双方向ダイオードＤ、及び可変抵抗素子Ｒを有する。双方向ダイオードＤの一端は、ワード線ＷＬに接続され、その他端は、可変抵抗素子Ｒの一端に接続されている。可変抵抗素子Ｒの他端は、ビット線ＢＬに接続されている。可変抵抗素子Ｒは、抵抗値を変化させ、その抵抗値に基づいてデータを不揮発に記憶する。

可変抵抗素子Ｒは、少なくとも二つの抵抗値、例えば、低抵抗状態と高抵抗状態に遷移する素子である。可変抵抗素子Ｒは、所定のパルス電圧を印加されると高抵抗状態から低抵抗状態へ遷移する（書き込み動作、セット動作）。また、可変抵抗素子Ｒは、セット動作と逆の極性のパルス電圧を印加されると低抵抗状態から高抵抗状態へ遷移する（消去動作、リセット動作）。

カラム制御回路２０は、メモリセルアレイ１０のビット線ＢＬを制御し、メモリセルＭＣのデータ消去（リセット動作）、メモリセルＭＣへのデータ書き込み（セット動作）、及びメモリセルＭＣからのデータ読み出しを行う。また、カラム制御回路２０は、電流制限回路２１を有する。電流制限回路２１は、ビット線ＢＬからメモリセルＭＣを介してワード線ＷＬに流れる電流を制限する。

ロウ制御回路３０は、メモリセルアレイ１０のワード線ＷＬを選択し、メモリセルＭＣのデータ消去（リセット動作）、メモリセルＭＣへのデータ書き込み（セット動作）、及びメモリセルＭＣからのデータ読み出しに必要な電圧を印加する。また、ロウ制御回路３０は、電流制限回路３１を有する。電流制限回路３１は、ワード線ＷＬからメモリセルＭＣを介してビット線ＢＬに流れる電流を制限する。

データ入出力バッファ４０は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４０は、受け取った書き込みデータをカラム制御回路２０に送り、カラム制御回路２０から読み出したデータを受け取って外部に出力する。

アドレスレジスタ５０は、外部からデータ入出力バッファ４０に供給されたアドレスを、カラム制御回路２０及びロウ制御回路３０に送る。

コマンド・インターフェイス６０は、ホストからデータ入出力バッファ４０に供給されたコマンドを受け付ける。コマンド・インターフェイス６０は、ホストからの外部制御信号を受け、データ入出力バッファ４０に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７０に転送する。

ステートマシン７０は、この不揮発性メモリ全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホストは、ステートマシン７０が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。

パルスジェネレータ８０は、ステートマシン７０によって制御される。この制御により、パルスジェネレータ８０は、任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路２０及びロウ制御回路３０で選択された任意の配線へ転送することが可能である。なお、メモリセルアレイ１０以外の周辺回路素子は配線層に形成されたメモリセルアレイ１０の直下のＳｉ基板に形成可能であり、これにより、この不揮発性メモリのチップ面積は、略メモリセルアレイ１０の面積に等しくすることも可能である。

次に、図２を参照して、第１実施形態に係るメモリセルアレイ１０の積層構造を詳細に説明する。図２は、メモリセルアレイ１０を示す斜視図である。メモリセルアレイ１０は、いわゆる、クロスポイント型にて構成されている。

メモリセルアレイ１０は、図２に示すように、下層から上層へと、第１導電層１１、メモリ層１２、及び第２導電層１３を有する。第１導電層１１は、ワード線ＷＬとして機能する。メモリ層１２は、メモリセルＭＣとして機能する。第２導電層１３は、ビット線ＢＬとして機能する。

第１導電層１１は、図２に示すように、Ｙ方向に所定ピッチをもって、Ｘ方向に延びるストライプ状に形成されている。第１導電層１１は、熱に強く、且つ抵抗値の低い材料が望ましく、例えば、タングステン（Ｗ）、タングステンシリサイド（ＷＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）のいずれかにて構成されている。

メモリ層１２は、図２に示すように、第１導電層１１上に設けられ、Ｘ方向及びＹ方向にマトリクス状に配列されている。

第２導電層１３は、図２に示すように、Ｘ方向に所定ピッチをもって、Ｙ方向に延びるストライプ状に形成されている。第２導電層１３は、メモリ層１２の上面に接するように形成されている。第２導電層１３は、熱に強く、且つ抵抗値の低い材料が望ましく、例えば、タングステン（Ｗ）、タングステンシリサイド（ＷＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）のいずれかにて構成されている。

次に、図３を参照して、詳細にメモリ層１２の積層構造について説明する。図３は、図２の断面図である。メモリ層１２は、図３に示すように、下層から上層へと、電極層１２１、ダイオード層１２２、電極層１２３、可変抵抗層１２４、及び電極層１２５を有する。

電極層１２１は、第１導電層１１の上面に形成されている。電極層１２１は、チタン（Ｔｉ）、又は窒化チタン（ＴｉＮ_ｘ）もしくはこれらの積層構造にて構成されている。

ダイオード層１２２は、電極層１２１の上面に形成されている。ダイオード層１２２は、双方向ダイオードＤとして機能する。電極層１２３は、ダイオード層１２２の上面に形成されている。電極層１２３は、電極層１２１と同様の材料にて構成されている。

可変抵抗層１２４は、電極層１２３の上面に形成されている。可変抵抗層１２４は、可変抵抗素子Ｒとして機能する。電極層１２５は、可変抵抗層１２４の上面と第２導電層１３の下面との間に形成されている。電極層１２５は、電極層１２１と同様の材料にて構成されている。

次に、図４を参照して、詳しく、可変抵抗層１２４の構成について説明する。可変抵抗層１２４は、図４に示す、いずれかの構造ＳＴ１〜ＳＴ３をとり得る。構造ＳＴ１（可変抵抗層１２４）は、下層から上層へと、酸化ハフニウム（ＨｆＯ_ｘ）にて構成された金属酸化物層１２４ａ、酸化チタニウム（ＴｉＯ_ｘ）にて構成された金属酸化物層１２４ｂを有する。構造ＳＴ２（可変抵抗層１２４）は、構造ＳＴ1とは反対に、下層から上層へと、金属酸化物層１２４ｂ、１２４ａを有する。構造ＳＴ３（可変抵抗層１２４）は、金属酸化物層１２４ａのみを有する。第１実施形態において、可変抵抗層１２４は、構造ＳＴ３よりも、構造ＳＴ１、又は構造ＳＴ２のいずれかが望ましく、これにより、リセット動作の際の誤書き込みを抑制することができる。なお、この効果の詳細については、後述する。

［動作］
次に、図５を参照して、可変抵抗素子Ｒの抵抗値の変化について説明する。図５に示すように、可変抵抗素子Ｒは、製造された直後の初期状態（Ｓ１）において、最も高抵抗状態にある。この後、可変抵抗素子ＲをメモリセルＭＣの一部として機能させるため、フォーミング動作が実行される。これによって、可変抵抗素子Ｒは、消去状態（Ｓ２）となり、その抵抗値を初期状態（Ｓ１）よりも低く設定される。

そして、メモリセルＭＣの動作としてセット動作が実行されると、可変抵抗素子Ｒは消去状態（Ｓ２）から書込状態（Ｓ３）となり、その抵抗値を消去状態（Ｓ２）よりも低く設定される。また、リセット動作が実行されると、可変抵抗素子Ｒは、再び書込状態（Ｓ３）から消去状態（Ｓ２）となり、その抵抗値を書込状態（Ｓ３）よりも高く設定される。

ここで、可変抵抗素子Ｒが低抵抗化した瞬間、メモリセルＭＣに流れる電流は増大する。これによって、素子特性が劣化する。そこで、第１実施形態は、電流制限回路２１、３１によって、ビット線ＢＬからワード線ＷＬに流れる電流、及びワード線ＷＬからビットＢＬに流れる電流を制限している。

次に、図６を参照して、第１実施形態におけるフォーミング動作、セット動作、及びリセット動作のためのパルス電圧を印加する方法について説明する。図６は、各種動作におけるパルス電圧の極性の組み合わせ（Ｃ１、Ｃ２）を示している。

ここで、以下、「＋方向」は、ワード線ＷＬからメモリセルＭＣ（可変抵抗素子Ｒ）を介してビット線ＢＬに向かう方向を示す。また、「−方向」は、ビット線ＢＬからメモリセルＭＣ（可変抵抗素子Ｒ）を介してワード線ＷＬに向かう方向を示す。「＋パルス電圧」は、「＋方向」に電流が流れるようなパルス電圧を示す。また、「−パルス電圧」は、「−方向」に電流が流れるようなパルス電圧を示す。すなわち、「−パルス電圧」は、「＋パルス電圧」と逆の極性を有する。「＋フォーミング素子Ｒ」は、フォーミングパルスとして「＋パルス電圧」を印加された可変抵抗素子Ｒを示す。「−フォーミング素子Ｒ」は、フォーミングパルスとして「−パルス電圧」を印加された可変抵抗素子Ｒを示す。なお、＋パルス電圧及び−パルス電圧の印加は、カラム制御回路２０及びロウ制御回路３０により実行される。

図６の組み合わせＣ１では、可変抵抗素子Ｒは、フォーミング動作時に「＋パルス電圧」を印加され、＋フォーミング素子Ｒとなる。この組み合わせＣ１の場合、＋フォーミング素子Ｒは、セット動作時に「−パルス電圧」を印加される。また、この組み合わせＣ１の場合、＋フォーミング素子Ｒは、リセット動作時に「＋パルス電圧」を印加される。リセット時、「＋パルス電圧」のパルス幅は、１ｕｓ未満とする。

図６の組み合わせＣ２では、可変抵抗素子Ｒは、フォーミング動作において、「−パルス電圧」を印加され、−フォーミング素子Ｒとなる。この組み合わせＣ２の場合、−フォーミング素子Ｒは、セット動作において「＋パルス電圧」を印加される。また、この組み合わせＣ２の場合、−フォーミング素子Ｒは、リセット動作において、「−パルス電圧」を印加される。リセット時、「−パルス電圧」のパルス幅は、１ｕｓ未満とする。

上記図６に示す＋パルス電圧及び−パルス電圧の組み合わせＣ１、Ｃ２によって、第１実施形態は、セット時のパルス電圧を低減させることができ、且つリセット時の誤書き込みを抑制することができる。また、第１実施形態は、パルス幅を１ｕｓ未満とすることによって、更に誤書き込みを抑制することができる。なお、これらの効果の詳細については、後述する。

［実験結果］
次に、各種実験結果について説明する。先ず、図７Ａ〜図７Ｃを参照して、＋フォーミング素子Ｒの抵抗変化特性について説明する。図７Ａ〜図７Ｃにおいて、横軸は、＋フォーミング素子Ｒに印加されるパルス電圧の絶対値を示し、縦軸は、＋フォーミング素子Ｒの抵抗値を示す。図７Ａは、構造ＳＴ１の可変抵抗層１２４（図４）を＋フォーミング素子Ｒとした場合の結果を示す。また、図７Ｂは、構造ＳＴ２の可変抵抗層１２４（図４）を＋フォーミング素子Ｒとした場合の結果を示し、図７Ｃは、構造ＳＴ３の可変抵抗層１２４（図４）を＋フォーミング素子Ｒとした場合の結果を示す。なお、図７Ａ、図７Ｂでは、１μｓの幅のパルス電圧を印加し、図７Ｃでは、５０ｎｓの幅のパルス電圧を印加した。

図７Ａ〜図７Ｃに示すように、構造ＳＴ１〜ＳＴ３の可変抵抗層１２４の各々で、＋フォーミング素子Ｒは、「＋パルス電圧」よりも「−パルス電圧」の印加によって、大きく抵抗値を低下させた。

次に、図８Ａ〜図８Ｃを参照して、−フォーミング素子Ｒの抵抗変化特性について説明する。図８Ａ〜図８Ｃにおいて、横軸は、−フォーミング素子Ｒに印加されるパルス電圧の絶対値を示し、縦軸は、−フォーミング素子Ｒの抵抗値を示す。図８Ａは、構造ＳＴ１の可変抵抗層１２４（図４）を−フォーミング素子Ｒとした場合の結果を示す。また、図８Ｂは、構造ＳＴ２の可変抵抗層１２４（図４）を−フォーミング素子Ｒとした場合の結果を示し、図８Ｃは、構造ＳＴ３の可変抵抗層１２４（図４）を−フォーミング素子Ｒとした場合の結果を示す。なお、図８Ａ、及び図８Ｂでは、１μｓの幅のパルス電圧を印加し、図８Ｃでは、５０ｎｓの幅のパルス電圧を印加した。

図８Ａ〜図８Ｃに示すように、構造ＳＴ１〜ＳＴ３の各々で、−フォーミング素子Ｒは、「−パルス電圧」よりも「＋パルス電圧」の印加によって、大きく抵抗値を低下させた。

以上、図７Ａ〜図７Ｃ、及び図８Ａ〜図８Ｃに示すように、フォーミング時と同じ極性のパルス電圧をセット時の電圧として印加した場合に比べ、フォーミング時と逆の極性のパルス電圧をセット時の電圧として印加した場合の方が、フォーミング素子Ｒは、低抵抗化しやすい。このことは、フォーミング時と逆の極性のパルス電圧によってセット動作を行なえば、そのパルス電圧を低減可能であることを示している。また、フォーミング時と逆の極性のパルス電圧を印加した場合に比べ、フォーミング時と同じ極性のパルス電圧を印加すれば、フォーミング素子Ｒは、低抵抗化しにくい。このことは、フォーミング時と同じ極性のパルス電圧によってリセット動作を行えば、誤書き込みを抑制可能であるこを示している。

すなわち、フォーミング素子Ｒは、セット動作において、フォーミング時と逆の極性のパルス電圧を印加されることが望ましい。また、フォーミング素子Ｒは、リセット動作において、フォーミング時と同じ極性のパルス電圧を印加されることが望ましい。

次に、図９を参照して、構造ＳＴ１と構造ＳＴ３の違いによる、＋フォーミング素子Ｒの抵抗変化特性について説明する。図９において、横軸は、＋フォーミング素子Ｒに印加されるパルス電圧の絶対値を示し、縦軸は、＋フォーミング素子Ｒの抵抗値を示す。図９では、各測定において共通に、１μｓの幅のパルス電圧を印加した。

図９に示すように、フォーミング時と同じ極性のパルス電圧を印加した場合と逆のパルス電圧を印加した場合の抵抗値の変化し易さの差は、構造ＳＴ３よりも、構造ＳＴ１のほうが大きい。このことは、多層構造の可変抵抗層１２４を用いることによって、誤書き込みを抑制可能であるこを示している。すなわち、可変抵抗層１２４は、単層の構造ＳＴ３よりも、多層の構造ＳＴ１が望ましい。

次に、図１０Ａ、図１０Ｂを参照して、−フォーミング素子Ｒの高抵抗状態に、−パルス電圧を印加した場合における、異なるパルス幅毎の−フォーミング素子Ｒの抵抗変化特性について説明する。図１０Ａ、図１０Ｂにおいて、横軸は、−フォーミング素子Ｒの高抵抗状態に印加されるパルス電圧の絶対値を示し、縦軸は、−フォーミング素子Ｒの抵抗値を示す。また、図１０Ａは、構造ＳＴ１の可変抵抗層１２４（図４）を−フォーミング素子Ｒとした場合の結果を示し、図１０Ｂは、構造ＳＴ３の可変抵抗層１２４（図４）を−フォーミング素子Ｒとした場合の結果を示す。

図１０Ａ、図１０Ｂに示すように、−パルス電圧の幅を長くすることによって、−フォーミング素子Ｒの抵抗値は、大きく低下する。このことは、リセット動作においてフォーミング動作と同じ極性のパルス電圧を用いる場合においても、そのパルス電圧の幅を長くすれば、誤書き込みが生じ易くなることを示している。

具体的に、図１１Ａ、図１１Ｂを参照して、セット動作（＋パルス電圧を印加）を実行された後の−フォーミング素子Ｒに、リセット動作（−パルス電圧を印加）を実行する際における、異なるパルス幅毎の−フォーミング素子Ｒの抵抗変化特性について説明する。図１１Ａ、図１１Ｂにおいて、横軸は、リセット動作時に−フォーミング素子Ｒに印加されるパルス電圧を示し、縦軸は、−フォーミング素子Ｒの抵抗値を示す。また、図１１Ａは、構造ＳＴ１の可変抵抗層１２４（図４）を−フォーミング素子Ｒとした場合の結果を示し、図１１Ｂは、構造ＳＴ３の可変抵抗層１２４（図４）を−フォーミング素子Ｒとした場合の結果を示す。

図１１Ａ、図１１Ｂに示すように、リセット動作時、−パルス電圧の幅が長くなるほど、−フォーミング素子Ｒは、ある程度高抵抗化した後に再度低抵抗化し易い。例えば、図１１Ａに示す構造ＳＴ１においては、−パルス電圧の幅を１ｍｓとした場合、−パルス電圧を１．５Ｖより大きくした時に、−フォーミング素子Ｒは低抵抗化した。例えば、図１１Ｂに示す構造ＳＴ３においては、−パルス電圧の幅を１ｍｓ、１００μｓもしくは1usとした場合、−フォーミング素子Ｒはある程度高抵抗化した後に低抵抗化した。また、図１１Ｂに示すように、-フォーミング素子が低抵抗化してしまう電圧の絶対値はパルス幅が長いほど小さい。このことは、図１０Ａ、図１０Ｂと同様に、リセット動作においてフォーミング動作と同じ極性のパルス電圧を用いる場合においても、そのパルス電圧の幅を長くすれば、誤書き込みが生じ易くなることを直接的に示している。

すなわち、図１０Ａ、図１０Ｂ、及び図１１Ａ、図１１Ｂに示すように、リセット動作の際に用いられるリセット時のパルス電圧の幅は、短いほど望ましく、具体的には、１μｓ未満であることが適切である。

［効果］
次に、第１実施形態の効果について説明する。第１実施形態に係る不揮発性半導体記憶装置は、図６に示したように、フォーミング時に可変抵抗素子Ｒに＋パルス電圧を与え、セット時に＋フォーミング素子Ｒ（可変抵抗素子Ｒ）に−パルス電圧を与え、リセット時に＋フォーミング素子Ｒに＋パルス電圧を与える。或いは、第１実施形態は、フォーミング時に可変抵抗素子Ｒに−パルス電圧を与え、セット時に−フォーミング素子Ｒ（可変抵抗素子Ｒ）に＋パルス電圧を与え、リセット時に−フォーミング素子Ｒに−パルス電圧を与える。よって、第１実施形態は、図７Ａ〜図７Ｃ、及び図８Ａ〜図８Ｃに示したように、セット時のパルス電圧を低減させることができ、且つリセット時の誤書き込みを抑制することができる。

また、第１実施形態に係る不揮発性半導体記憶装置は、図１に示したように、＋方向及び−方向の電流を制限する電流制限回路２１、３１を備える。したがって、第１実施形態は、可変抵抗素子Ｒが低抵抗化した瞬間にメモリセルＭＣに流れる電流を制限し、素子特性の劣化を抑制することができる。

また、第１実施形態に係る可変抵抗層１２４は、図４に示したように、互いに異なる２つの金属酸化物層１２３ａ、１２３ｂの積層構造ＳＴ１、ＳＴ２によって、構成可能である。したがって、第１実施形態は、図９に示したように、単層の金属酸化物層の場合よりも、リセット動作の際の誤書き込みを抑制することができる。

また、第１実施形態に係る不揮発性半導体記憶装置は、リセット動作時に、１ｕｓ未満の幅のパルス電圧を印加する。したがって、第１実施形態は、図１０Ａ、図１０Ｂ、及び図１１Ａ、図１１Ｂに示したように、リセット動作時の誤書き込みを抑制することができる。

［第２実施形態］
［構成］
次に、図１２を参照して、第２実施形態に係る不揮発性半導体記憶装置の構成について説明する。第２実施形態は、図１２に示すように、可変抵抗素子Ｒと通常のダイオードＤａとが直列接続されたメモリセルＭＣａを有する。この点で、第２実施形態は、第１実施形態と異なり、その他の構成は、第１実施形態と同様である。ダイオードＤａのアノードは、ワード線ＷＬに接続され、そのカソードは、可変抵抗素子Ｒの一端に接続されている。なお、第２実施形態において、第１実施形態と同様構成については、同一符号を付し、その説明を省略する。

［動作］
第２実施形態において、「＋パルス電圧」は、ダイオードＤａの順バイアス方向に電流を流す。「−パルス電圧」は、ダイオードＤａの逆バイアス方向に電流を流す。このとき、「−パルス電圧」の立上がり時間は、「＋パルス電圧」の立ち上がり時間よりも短いことを特徴とする。具体的には、「−パルス電圧」の立ち上がり時間は、可変抵抗素子Ｒの低抵抗状態の抵抗値とダイオードＤａの接合容量の値との積に基づき定まる時間よりも短く、過渡的に流れる接合容量の充電電流を利用して決定される。第２実施形態における可変抵抗素子Ｒは、フォーミング動作時に「＋パルス電圧」を印加され、＋フォーミング素子Ｒとなる。＋フォーミング素子Ｒは、セット動作時に「−パルス電圧」を印加される。また、＋フォーミング素子Ｒは、リセット動作時に「＋パルス電圧」を印加される。

［効果］
第２実施形態は、第１実施形態と同様の構成を有し、同様の効果を奏する。

［その他実施形態］
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。例えば、上下に位置する２つのメモリ層１２（メモリセルＭＣ）は、１つの第１導電層１２（ワードＷＬ）又は１つの第２導電層１３（ビット線ＢＬ）を共有する構造であってもよい。例えば、上記実施形態において、電極層１２１、１２３、１２５は、全て、チタン、又は窒化チタンにて構成されているが、電極層１２３、１２５の少なくとも一方が、チタン、又は窒化チタンにて構成され、その他は、他の金属にて構成されていても良い。例えば、可変抵抗層１２４は、構造ＳＴ１〜ＳＴ３に限られず、互いに異なる２層以上の金属酸化物の積層構造であれば良い。

１０…メモリセルアレイ、２０…カラム制御回路、３０…ロウ制御回路、４０…データ入出力バッファ、５０…アドレスレジスタ、６０…コマンドＩ／Ｆ、７０…ステートマシン、８０…パルスジェネレータ。

Claims

複数の第１配線と、
前記第１配線に交差するように延びる複数の第２配線と、
前記第１配線と前記第２配線との各交差部に配置され可変抵抗素子を含む複数のメモリセルと、
前記メモリセルに印加する電圧を制御する制御回路とを備え、
前記制御回路は、前記可変抵抗素子の抵抗値を下げて前記可変抵抗素子を初期状態から消去状態とするフォーミング動作時に前記可変抵抗素子に第１パルス電圧を与え、前記可変抵抗素子の抵抗値を下げて前記可変抵抗素子を前記消去状態から書込状態とするセット動作時に前記可変抵抗素子に前記第１パルス電圧と逆の極性を有する第２パルス電圧を与え、前記可変抵抗素子の抵抗値を上げて前記可変抵抗素子を前記書込状態から前記消去状態とするリセット動作時に前記可変抵抗素子に前記第１パルス電圧と同一の極性を有する第３パルス電圧を与える
ことを特徴とする不揮発性半導体記憶装置。
前記制御回路は、前記メモリセルに流れる第１方向及び前記第１方向とは逆方向の第２方向の電流を制限する電流制限回路を備える
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
前記可変抵抗素子は、互いに異なる２層以上の金属酸化物の積層構造にて構成されている
ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
前記リセット動作時に、前記第３パルス電圧は、１ｕｓ未満の幅を有する
ことを特徴とする請求項１乃至請求項３のいずれか１項記載の不揮発性半導体記憶装置。
前記メモリセルは、前記可変抵抗素子と直列接続されたダイオードを更に含み、
前記第１パルス電圧は、前記ダイオードの順バイアス方向に電流を流し、
前記第２パルス電圧は、前記ダイオードの逆バイアス方向に電流を流す
ことを特徴とする請求項１乃至請求項４のいずれか１項記載の不揮発性半導体記憶装置。