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JP5130906B2 - スイッチ装置 - Google Patents

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Description

本発明は、マトリックスコンバータ、交流電源回路等の電気回路に使用するための双方向スイッチとして好適なスイッチ装置に関する。
交流電流をオン・オフすることができる双方向スイッチ（交流スイッチ）としてトライアック即ち双方向性３端子サイリスタが知られている。しかし、トライアックは、ここに流れる電流が保持電流以下になるまでオン状態を継続する特性を有しているので、任意の時点でオフにできない。従って、任意の時点で電流をオフにすることが要求される時には、例えば、図１に示すように第１及び第２の主端子１、２間に互いに逆の方向性を有して直列に接続された第１及び第２のＩＧＢＴ即ち絶縁ゲート・バイポーラ・トランジスタＱ1、Ｑ2と、第１及び第２の絶縁ゲート・バイポーラ・トランジスタＱ1、Ｑ2に対して逆の方向性を有して並列接続された第１及び第２のダイオードＤ1、Ｄ2との組み合わせによって双方向スイッチ回路（双方向スイッチ）を構成した。なお、図１の第１及び第２の絶縁ゲート・バイポーラ・トランジスタＱ1、Ｑ2を、絶縁ゲート型又は接合型電界効果トランジスタ、又はバイポーラ・トランジスタに置き換えて双方向スイッチを構成すること、又は２つの絶縁ゲート・バイポーラ・トランジスタ（ＩＧＦＥＴ）を互いに逆の方向性を有するように並列接続して双方向スイッチを構成することもできる。図１及びこれに類似の双方向スイッチはノーマリオフ型の複数の半導体スイッチング素子を使用して構成される。図１のように複数の半導体スイッチング素子を組み合せた双方向スイッチは、回路構成が複雑になり、且つオン電圧及びオン抵抗が比較的高くなるという欠点を有する。また、図１及びこれに類似の双方向スイッチは、バンドギャップが比較的小さいシリコン半導体で形成されているので、高耐圧化が困難であるという欠点を有する。
図１及びこれに類似の双方向スイッチの問題点を解決するための双方向スイッチがＷＯ２００４／１１４５０８号公報（特許文献１）に開示されている。この特許文献１に従う双方向スイッチＳＷは、図２に示すように第１及び第２の主端子１、２とゲート端子３と、第１及び第２の主端子１、２間に接続された化合物半導体から成るノーマリオン型主半導体スイッチング素子（例えばＨＥＭＴ）Ｑと、第１の主端子１にカソードが接続された第１のダイオードＤ1と、第２の主端子２にカソードが接続された第２のダイオードＤ2と、第１及び第２のダイオードＤ1、Ｄ2のアノードを相互に接続する共通導体４とを有している。この双方向スイッチを使用する時には、例えば、第１及び第２の主端子１、２に負荷５を介して交流電源６を接続し、ゲート端子３と共通導体４との間にゲート制御回路７を接続する。図２の双方向スイッチＳＷにおいて、第１の主端子１の電位が第２の主端子２の電位よりも高く且つゲート端子３の電位が共通導体４に対して負の時には、ノーマリオン型の主半導体スイッチング素子Ｑがオフになり、双方向スイッチＳＷもオフになる。双方向スイッチＳＷはゲートを中心にして電気的に対称的に形成されているので、第２の主端子２の電位が第１の主端子１の電位よりも高く且つゲート端子３の電位が共通導体４に対して負の時にも、主半導体スイッチング素子Ｑがオフになり、双方向スイッチＳＷもオフになる。ゲート端子３の電位を共通導体４を基準にして主半導体スイッチング素子Ｑのしきい値以上の値（例えば零又は正電位）にした時には、主半導体スイッチング素子Ｑがオンになり、双方向スイッチＳＷもオンになる。
図２の双方向スイッチＳＷは少ない部品点数で構成できるという利点、及び主半導体スイッチング素子Ｑを窒化物半導体等の化合物半導体で構成することによって高耐圧化ができるという利点を有する。しかし、主半導体スイッチング素子Ｑ及び双方向スイッチＳＷがノーマリオン型であるので、オフ状態にするためにゲート端子３に負電位を与えなければならず、ゲート制御回路７が複雑且つコスト高になる。また、電源投入時に双方向スイッチＳＷを介して過大な電流が流れることを防ぐための保護回路が必要になる。なお、窒化物半導体等の化合物半導体を使用した半導体素子は研究開発途上にあり、主半導体スイッチング素子４をノーマリオフ型にすることが困難である。
ＷＯ ２００４／１１４５０８公開公報
従って、本発明が解決しようとする課題は、ノーマリオフ特性を有し且つ高耐圧化が可能なスイッチ装置が要求されていることであり、本発明の目的はこの要求に応えることができるスイッチ装置を提供することにある。
上記課題を解決するための本発明は、電気回路の電流をオン・オフするためのスイッチ装置であって、
前記電気回路を接続するための第１及び第２の主端子と、
主半導体領域と、該主半導体領域に接続された第１及び第２の主電極と、前記主半導体領域における前記第１及び第２の主電極間部分に流れる電流を制御するためのゲート手段とを有し且つノーマリオン特性を有している主半導体スイッチング素子と、
前記主半導体スイッチング素子に対して直列に接続された第１の補助半導体スイッチング素子であって、前記第１の主端子に接続された前記第１の主電極と前記主半導体スイッチング素子の前記第１の主電極に接続された第２の主電極と該第１の補助半導体スイッチング素子の前記第１及び第２の主電極間に流れる電流を制御するための制御手段とを有し且つ前記主半導体スイッチング素子の閾値電圧の絶対値以上の耐圧特性を有し且つノーマリオフ特性を有している第１の補助半導体スイッチング素子と、
前記主半導体スイッチング素子に対して直列に接続された第２の補助半導体スイッチング素子であって、前記第２の主端子に接続された前記第１の主電極と前記主半導体スイッチング素子の前記第２の主電極に接続された第２の主電極と該第２の補助半導体スイッチング素子の前記第１及び第２の主電極間に流れる電流を制御するための制御手段とを有し且つ前記主半導体スイッチング素子の閾値電圧の絶対値以上の耐圧特性を有し且つノーマリオフ特性を有している第２の補助半導体スイッチング素子と、
前記第１及び第２の主端子間に第１の方向の電圧が印加された時に導通する方向性を有して前記第１の補助半導体スイッチング素子に対して並列に接続された第１のダイオードと、
前記第１及び第２の主端子間に前記第１の方向と反対の第２の方向の電圧が印加された時に導通する方向性を有して前記第２の補助半導体スイッチング素子に対して並列に接続された第２のダイオードと、
前記ゲート手段の電位を決定するためのものであり、前記第１の主端子と前記主半導体スイッチング素子の前記ゲート手段との間に接続され且つ前記第１及び第２の主端子間に前記第２の方向の電圧が印加された時に前記第１の主端子と前記主半導体スイッチング素子の前記ゲート手段との間を導通状態にすることができる特性を有し且つ前記第１及び第２のダイオードよりも高い耐圧特性を有している第１のゲート電位決定用スイッチング素子と、
前記ゲート手段の電位を決定するためのものであり、前記第２の主端子と前記主半導体スイッチング素子の前記ゲート手段との間に接続され且つ前記第１及び第２の主端子間に前記第１の方向の電圧が印加された時に前記第２の主端子と前記主半導体スイッチング素子の前記ゲート手段との間を導通状態にすることができる特性を有し且つ前記第１及び第２のダイオードよりも高い耐圧特性を有している第２のゲート電位決定用スイッチング素子と
を備え、
前記主半導体スイッチング素子を構成するための前記主半導体領域は、第１の主面と該第１の主面に対向する第２の主面とを有し、前記主半導体スイッチング素子の前記第１及び第２の主電極は前記主半導体領域の前記一方の主面上に所定の間隔を有して配置され、前記ゲート手段は前記半導体領域の前記一方の主面の前記第１及び第２の主電極間に配置され、
前記第１及び第２のゲート電位決定用スイッチング素子は第３及び第４のダイオードであり、
前記第３のダイオードは、前記主半導体スイッチング素子を形成するための前記主半導体領域に対して一体に形成された第１の補助半導体領域と、前記第１の補助半導体領域の一方の主面にオーミック接触された第１の電極と、前記第１の補助半導体領域の前記一方の主面にショットキー接触された第２の電極とから成り、
前記第４のダイオードは、前記主半導体スイッチング素子を形成するための前記主半導体領域に対して一体に形成された第２の補助半導体領域と、前記第２の補助半導体領域の一方の主面にオーミック接触された第１の電極と、前記第２の補助半導体領域の前記一方の主面にショットキー接触された第２の電極とから成ることを特徴とするスイッチ装置に係わるものである。
なお、請求項２に示すように、更に、前記主半導体領域の前記他方の主面及び前記第１及び第２の補助半導体領域の他方の主面に電気的及び機械的に結合された一方の主面と該一方の主面に対向する他方の主面とを有している導電性基板と、前記導電性基板に対して前記第３及び第４のダイオードの前記第２の電極をそれぞれ電気的に接続するための第１及び第２の導体と、前記導電性基板の前記他方の主面に形成された補助電極と、前記補助電極を前記主半導体スイッチング素子の前記ゲート手段に接続する第３の導体とを備えていることが望ましい。
また、請求項３に示すように、更に、前記第１の補助半導体スイッチング素子の前記第１の主電極と前記制御手段との間に前記第１の補助半導体スイッチング素子をオンにするための第１の制御信号を供給するための第１のスイッチ制御回路と、前記第２の補助半導体スイッチング素子の前記第１の主電極と前記制御手段との間に第２の補助半導体スイッチング素子をオンにするための第２の制御信号を供給するための第２のスイッチ制御回路とを備えていることが望ましい。
また、請求項４に示すように、更に、前記第１の補助半導体スイッチング素子に並列に接続された第１の過電圧保護素子と、前記第２の補助半導体スイッチング素子に並列に接続された第２の過電圧保護素子とを有していることが望ましい。
また、請求項５に示すように、前記主半導体領域は２次元キャリアガス層を生じさせることができる第１及び第２の半導体層を有していることが望ましい。
また、請求項６に示すように、前記主半導体領域は所定導電型を有する半導体層を有し、該半導体層は前記主半導体スイッチング素子の前記第１及び第２の主電極間の電流通路として機能するものであることが望ましい。
また、請求項７に示すように、前記主半導体スイッチング素子の前記第１及び第２の主電極は、前記主半導体領域の前記第１の主面にオーミック接触している電極であり、前記主半導体スイッチング素子のゲート手段は、前記主半導体領域の前記第１の主面にショットキー接触している電極であることが望ましい。
また、請求項８に示すように、前記半導体スイッチング素子の前記第１及び第２の主電極は、前記第１及び第２の主半導体領域の前記第１の主面にオーミック接触している電極であり、前記主半導体スイッチング素子のゲート手段は、前記主半導体領域の前記一方の主面上に配置されたゲート絶縁膜と、該ゲート絶縁膜上に配置されたゲート電極とから成ることが望ましい。
また、請求項９に示すように、更に、前記半導体領域の前記他方の主面に電気的及び機械的に結合された一方の主面と該一方の主面に対向する他方の主面とを有する導電性基板と、前記導電性基板に形成された補助電極と、前記補助電極を前記主半導体スイッチング素子の前記ゲート手段に接続する導体とを有していることが望ましい。
また、請求項１０に示すように、前記主半導体領域は、化合物半導体から成り、
前記第１及び第２の補助半導体スイッチング素子は、シリコン半導体から成ることが望ましい。
本発明は次の効果を有する。
（イ） 主半導体スイッチング素子がノーマリオン特性を有しているにも拘わらず、第１及び第２の補助半導体スイッチング素子の付加によってノーマリオフ特性を有する双方向スイッチの動作が可能なスイッチ装置を提供することができる。これにより、起動時にスイッチ装置を介した短絡が発生しない。
（ロ） スイッチ装置のオフ時に、第１、第２の主端子間の電圧は第１及び第２の補助半導体スイッチング素子よりも十分に耐圧の大きい主半導体スイッチング素子の第１及び第２の主電極間にかかるため、第１及び第２の補助半導体スイッチング素子は主半導体スイッチング素子の閾値電圧の絶対値以上の耐圧を有していれば良い。第１及び第２の補助半導体スイッチング素子の耐圧を前記閾値電圧の絶対値のように比較的低くすると、第１及び第２の補助半導体スイッチング素子のオン抵抗を低くすること、及びそのコストを低くすることができる。これにより、スイッチ装置全体のオン抵抗及びコストの上昇を抑えることができる。
（ハ） ノーマリオン特性を有する主半導体スイッチング素子は、容易に製造することができる。
（ニ） 第１の補助半導体スイッチング素子の制御は第１の主端子の電位を基準にして行い、第２の補助半導体スイッチング素子の制御は第２の主端子の電位を基準にして行うことができるので、第１及び第２の補助半導体スイッチング素子の制御を比較的容易に行うことができる。
（ホ）第１及び第２の補助半導体スイッチング素子の制御形態を変えることによって多くの回路形態を得ることができる。
（ヘ）第３及び第４のダイオ−ドは、主半導体スイッチング素子を形成するための主半導体領域に一体に形成された第１及び第２の補助半導体領域に形成されているので、スイッチ装置の小型化及び低コスト化が達成される。
次に図面を参照して本発明の実施形態を説明する。なお、以下の説明において各素子の耐圧の大小は、その絶対値の大小で判断されている。
実施例１に従うスイッチ装置１０は双方向スイッチ又は半導体スイッチ装置と呼ぶこともできるものであり、電気回路に接続するための第１及び第２の主端子１１、１２と、化合物半導体で形成され且つ高耐圧特性を有し且つノーマリオン特性を有している主半導体スイッチング素子１３と、第１の主端子１と主半導体スイッチング素子１３との間に接続され且つシリコン半導体で形成され且つ主半導体スイッチング素子１３の閾値電圧の絶対値以上の耐圧特性を有し、且つノーマリオフ特性を有する第１の補助半導体スイッチング素子としてのＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）１４と、第２の主端子１２と主半導体スイッチング素子１３との間に接続され且つシリコン半導体で形成され且つ主半導体スイッチング素子１３の閾値電圧の絶対値以上の耐圧特性を有し且つノーマリオフ特性を有する第２の補助半導体スイッチング素子としてのＭＯＳＦＥＴ１５と、第１、第２、第３及び第４のダイオード１６、１７、１８、１９とから成る。なお、第３及び第４のダイオード１８、１９は、本発明における第１及び第２のゲート電位決定用スイッチング素子として機能する。
次に図３の各部を詳しく説明する。
主半導体スイッチング素子１３は、第１及び第２の主電極２０、２１とゲート手段としてのゲート電極２２とを有した高電子移動度トランジスタ即ちＨＥＭＴ（High Electron Mobility Transistor）から成る。勿論、主半導体スイッチング素子１３を、ＨＥＭＴ以外のＨＥＭＴに類似の素子又はメタル・セミコンダクタ電界効果トランジスタ即ちＭＥＳＦＥＴ又はこれに類似の素子とすることもできる。本実施例の高耐圧の主半導体スイッチング素子１３は窒化物半導体で形成されている。
図４に図３のＨＥＭＴ型の主半導体スイッチング素子１３の１例が詳しく示されている。この主半導体スイッチング素子１３は、一方の主面４１と該一方の主面４１に対向する他方の主面４２とを有している基板４０と、該基板４０の一方の主面上に配置されたバッファ層２３と、バッファ層２３の上に配置された主半導体スイッチング素子１３を形成するための主半導体領域２４と、第１及び第２の主電極２０、２１と、ゲート電極２２とから成る。以下、図４の各部を詳しく説明する。
基板４０は、バッファ層２３及び主半導体領域２４をエピタキシャル成長で形成するための成長基板として機能し、且つこれ等を機械的に支持するための支持基板として機能する。本実施例では、コストの低減を図るために基板４０が導電性を有するシリコン単結晶で形成されている。しかし、基板４０をシリコン以外のシリコンカーバイト（ＳｉＣ）等の半導体、又はサファイャ、セラミック等の絶縁体で形成することもできる。
バッファ層２３は、基板４０の一方の主面４１上に窒化物半導体を周知のＭＯＣＶＤ法でエピタキシャル成長させることによって形成されている。図４では、図示を簡略化するためにバッファ層２３が１つの層で示されているが、実際には複数の層で形成されている。即ち、このバッファ層２３はＡＩＮ（窒化アルミニウム）からなる第１のサブレイヤー（第１の副層）とＧａＮ（窒化ガリウム）から成る第２のサブレイヤー（第２の副層）とが交互に積層された多層構造バッファである。なお、このバッファ層２３は主半導体スイッチング素子１３の動作に直接関係していないので、これを省くこともできる。また、バッファ層２３の半導体材料をＡｌＮ、ＧａＮ以外の窒化物半導体又は３−５族化合物半導体に置き換えること、又は単層構造のバッファ層にすることもできる。
主半導体領域２４は、平坦な第１の主面２５と該第１の主面２５に対向する第２の主面２６とを有し、第２の主面２６がバッファ層２３に接触している。この主半導体領域２４はＨＥＭＴ型の主半導体スイッチング素子１３を構成するために第１及び第２の半導体層２７、２８を有する。電子走行層と呼ぶこともできる第１の半導体層２７は、第１の窒化物半導体からなり、例えば０．３〜２５μｍの厚さに形成されている。この第１の半導体層２７は、この上の電子供給層としての第２の半導体層２８とのヘテロ接合面の近傍に電流通路（チャネル）としての２次元電子ガス（２ＤＥＧ）層２９（点線で示す）を得るためのものであって、周知のＭＯＣＶＤ法でエピタキシャル成長されたアンドープＧａＮ（窒化ガリウム）から成る。なお、第１の半導体層２９は、ＧａＮ以外の例えば
ＡｌaＩｎbＧａ1-a-bＮ，
ここで、ａは０≦ａ＜１、ｂは０≦ｂ＜１を満足する数値、
等の窒化物半導体、又は別の化合物半導体で形成することもできる。
第１の半導体層２７の上に形成された電子供給層としての第２の半導体層２８は、第１の窒化物半導体よりも大きいバンドギャップを有し且つ第１の窒化物半導体よりも小さい格子定数を有する第２の窒化物半導体を好ましくは５〜１００ｎｍ（例えば２５ｎｍ）の厚みに周知のＭＯＣＶＤ法でエピタキシャル成長させたものから成る。この実施例の第２の半導体層２８を形成する第２の窒化物半導体は、アンドープＡｌ0.3Ｇａ0.7Ｎから成る。なお、第２の半導体層２８をＡｌ0.3Ｇａ0.7Ｎ以外の例えば次式で示す窒化物半導体で形成することもできる。
ＡｌxＩｎyＧａ1-x-yＮ，
ここで、ｘは０＜ｘ＜１、ｙは０≦ｙ＜１を満足する数値であり、ｘの好ましい値は０．１〜０．４であり、より好ましい値は０．３である。
この第２の半導体層２７を、アンドープのＡｌxＩｎyＧａ1-x-yＮで形成する代わりに、ｎ型（第１導電型）の不純物を添加したＡｌxＩｎyＧａ1-x-yＮから成る窒化物半導体、又は別の組成の窒化物半導体、又は別の化合物半導体で形成することもできる。
第１及び第２の主電極２０、２１は主半導体領域２４の第１の主面２５即ち第２の半導体層２８の表面上に所定の間隔を有して配置され、且つ主半導体領域２４にオーミック接触されている。第１の主電極２０は双方向スイッチ１０の第１の主端子１１の電位が第２の主端子１２よりも高い時にドレイン電極として機能し、逆に第１の主端子１１の電位が第２の主端子１２よりも低い時にソース電極として動作する。第２の主電極２１は双方向スイッチ１０の第１の主端子１１の電位が第２の主端子１２よりも高い時にソース電極として機能し、逆に第１の主端子１１の電位が第２の主端子１２よりも低い時にドレイン電極として機能する。本実施例の第１及び第２の主電極２０，２１は、チタン（Ｔｉ）とアルミニウム（Ａｌ）との積層体でそれぞれ形成されているが、これ以外の低抵抗性接触（オーミック接触）可能な金属で形成することもできる。なお、第２の半導体層２８は極めて薄いので、この厚み方向の抵抗は無視できるほど小さい。従って、第１及び第２の主電極２０，２１は、２ＤＥＧ層２９に電気的に結合されている。
ゲート電極２２は、第１及び第２の電極２０，２１間の電流を制御するゲート手段であって、主半導体領域２４の第１の主面２５にショットキー接触している金属電極から成る。この金属電極は、例えば、Ｎｉ（ニッケル）とＡｕ（金）との積層体、又はＰｔ（白金）とＡｕ（金）との積層体で形成される。ゲート電極２２は、第１及び第２の主電極２０、２１の中間に配置されている。従って、第１の主電極２０とゲート電極２２との間隔及び第２の主電極２１とゲート電極２２との間隔は実質的に等しい。しかし、主半導体スイッチング素子１３に要求される耐圧を満足することができる範囲でゲート電極２２の位置を第１及び第２の主電極２０，２１の中間位置から少しずらすことができる。例えば、第１の主電極２０とゲート電極２２との間隔を基準にして第２の主電極２１とゲート電極２２との間隔を所定の範囲（例えばー２０％〜＋２０％）で変えることができる。第１の主端子１１の電位が第２の主端子１２よりも高い時（以下、正電圧印加時と言う）の主半導体スイッチング素子１３の耐圧は、第１の主電極２０とゲート電極２２との間隔によって決まり、第１の端子１１の電位が第２の主端子１２よりも低い時（以下、負電圧印加時と言う）の主半導体スイッチング素子１３の耐圧は第２の主電極２１とゲート電極２２との間隔によって決まる。従って、第１及び第２の主端子１１、１２間に印加される最大正方向電圧と最大逆方向電圧とが等しい場合にはゲート電極２２を第１及び第２の主電極２０、２１の中間に配置することが最も好ましい。
図４のＨＥＭＴ構成の主半導体スイッチング素子１３においては、第２の半導体層２８が第１の半導体層２７にヘテロ接合されているので、第２の半導体層２８にピエゾ分極が生じる。また、第２の半導体層２８は自発分極も生じる。第２の半導体層２８に分極が生じると、第１及び第２の半導体層２７，２８の界面近傍に周知の２ＤＥＧ層２９が生じる。本実施例の主半導体スイッチング素子１３はノーマリオン型であるので、ゲート電極２２の電位がソースとして機能する第２の主電極２１の電位を基準にして零の時、又はソースとして機能する第１の主電極を基準にして零の時であってもゲート電極２２の直下に２ＤＥＧ層２９が生じる。第１の主端子１１の電位が第２の主端子１２よりも高い時（正方向電圧時）に、主半導体スイッチング素子１３をオフにする時には、ソース電極として機能している第２の主電極２１を基準にしてゲート電極２２の電位を主半導体スイッチング素子１３の閾値より小さい負の値（例えばー５Ｖ）にする。また、主半導体スイッチング素子１３に負方向電圧が印加されている時にこれをオフにする時には、ソース電極として機能している第１の主電極２０を基準にしてゲート電極２２の電位を主半導体スイッチング素子１３の閾値電圧より小さい負の値（例えばー５Ｖ）にする。ゲート電極２２の電位をソース電極に対して主半導体スイッチング素子１３の閾値電圧より小さい負の値にすると、第１の半導体層２７のゲート電極２２の直下の部分から電子が排除され、２ＤＥＧ層２９の分断が生じ、第１及び第２の電極２０，２１間の電流が遮断される。
再び図３のスイッチ装置１０を説明する。第１のＭＯＳＦＥＴ１４は第１の主端子１１に接続された第１の主電極としてのソース電極と主半導体スイッチング素子１３の第１の主電極２０に接続された第２の主電極としてのドレイン電極と制御手段としてのゲート電極３１とを有している。第２のＭＯＳＦＥＴ１５は、第２の主端子１２に接続された第１の主電極としてのソース電極と、主半導体スイッチング素子１３の第２の主端子２１に接続された第２の主電極としてのドレイン電極と、制御手段としてのゲート電極３２とを有している。第１及び第２のＭＯＳＦＥＴ１４，１５はシリコン半導体によって形成され且つノーマリオフ特性を有し且つ主半導体スイッチング素子１３の閾値電圧の絶対値以上であり且つ主半導体スイッチング素子１３の耐圧よりも十分小さい耐圧を有し、且つ主半導体スイッチング素子１３よりも低いオン抵抗を有する。第１及び第２のＭＯＳＦＥＴ１４，１５の代わりに多結晶シリコンゲート等を有する絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）又はバイホーラトランジスタ又は絶縁ゲートバイホーラトランジスタＩＧＢＴ等を使用することもできる。
第１及び第２のダイオード１６，１７は第１及び第２のＭＯＳＦＥＴ１４，１５に対して逆方向並列に接続されている。即ち、第１のダイオード１６のアノードは第１のＭＯＳＦＥＴ１４のソースに接続され、カソードはドレインに接続されている。第２のダイオード１７のアノードは第２のＭＯＳＦＥＴ１５のソースに接続され、カソードはドレインに接続されている。第１及び第２のダイオード１６，１７は個別のダイオードであってもよいし、第１及び第２のＭＯＳＦＥＴ１４，１５の内蔵ダイオード（寄生ダイオード）であってもよい。また、第１及び第２のダイオード１６，１７の代わりにこれと同様な機能を有するトランジスタ等のスイッチング素子を接続することもできる。
第１のゲート電位決定用スイッチング素子としての機能を有する第３のダイオード１８のアノードは主半導体スイッチング素子１３のゲート電極２２に接続され、このカソードは第１の主端子１１に接続されている。第２のゲート電位決定用スイッチング素子としての機能を有する第４のダイオード１９のアノードは主半導体スイッチング素子１３のゲート電極２２に接続され、このカソードは第２の主端子１２に接続されている。第３及び第４のダイオード１８．１９は主半導体スイッチング素子１３と同程度の耐圧を有し且つ第１及び第２のダイオード１６，１７よりも高い耐圧特性を有している。なお、第３のダイオード１８を、第１及び第２の主端子１１，１２間に負方向電圧が印加された時にオン状態（導通状態）になるトランジスタ等の制御可能な半導体スイッチング素子に置き換えることができる。この場合、この制御可能な半導体スイッチング素子の制御端子（例えばベース）を例えば直接に又は抵抗を介して第１の主端子１１に接続する。また、第４のダイオード１９を、第１及び第２の主端子１１，１２間に正方向電圧が印加された時にオン状態（導通状態）になるトランジスタ等の制御可能な半導体スイッチング素子に置き換えることができる。この場合、この制御可能な半導体スイッチング素子の制御端子（例えばベース）を例えば直接に又は抵抗を介して第２の主端子１２に接続する。
スイッチ装置１０の第１及び第２の主端子１１，１２は電気回路３３に接続されている。図３の電気回路３３は交流電源３４と負荷３５とで概略的に示されている。
スイッチ装置１０に含まれている第１及び第２のＭＯＳＦＥＴ１４，１５をオン・オフ制御するために、第１のゲート制御回路３６が第１の主端子１１と第１のＭＯＳＦＥＴ１４のゲート電極３１との間に接続され、第２のゲート制御回路３７が第２の主端子１２と第２のＭＯＳＦＥＴ１５のゲート電極３２との間に接続されている。
次に、図５〜図９を参照して図３のスイッチ装置１０の動作を説明する。図９（A）は図３の交流電源３４の電圧を示し、図９（B）（C）は第１及び第２のＭＯＳＦＥＴ１４，１５の第１及び第２のゲート制御信号Ｖｇｓ1、Ｖｇｓ2を示し、図９（D）はスイッチ装置１０の端子間電圧V10を示す。また、図９のｔ3〜ｔ6期間はスイッチ装置１０のオン期間を示し、これ以外の期間はオフ期間を示している。それぞれのソースを基準にして示されている第１及び第２のＭＯＳＦＥＴ１４，１５の第１及び第２のゲート制御信号Ｖｇｓ1、Ｖｇｓ2は、図９（B）（C）に示すようにｔ３〜ｔ6のオン期間に高レベルになり、オフ期間に低レベル（０Ｖ）になる。図３の交流電源３４は正のピーク値が５００Ｖ、負のピーク値が−５００の正弦波を発生するものとして示されている。図９（B）（C）において第１及び第２のＭＯＳＦＥＴ１４，１５の第１及び第２のゲート制御信号Ｖｇｓ1、Ｖｇｓ2は同時に発生するように示めされているが、図９（B）で点線で示すように第１のゲート制御信号Ｖｇｓ1が第２のゲート制御信号Ｖｇｓ2に対して遅れて発生すること、又はこれとは逆に第２のゲート制御信号Ｖｇｓ２が第１のゲート制御信号Ｖｇｓ１に対して遅れて発生することもある。また、第１及び第２のゲート制御信号Ｖｇｓ1、Ｖｇｓ2のパルス幅が互いに異なる場合もある。
交流電源３４から正方向電圧が発生している図９のｔ４時点における図３の回路の等価回路が図５に示されている。図９のｔ４時点においては、第１及び第２のゲート制御回路３６、３７から互いに同期（連動）して高レベル（オンさせるレベル）の第１及び第２のゲート制御信号Ｖｇｓ1、Ｖｇｓ2が発生する。このため、第１及び第２のＭＯＳＦＥＴ１４、１５はオン状態になる。図５において第１のダイオード１６は、電源電圧で順方向バイアスされているので導通状態になる。第１の主端子１１の電位がＶ１１であり、第１のＭＯＳＦＥＴ１４と第１のダイオード１６との並列回路の電圧降下が０．７Ｖであるとすれば、主半導体スイッチング素子１３の第１の主電極２０の電位は第２の主端子１２を基準にしてＶ１１−０．７Ｖになる。なお、第１のＭＯＳＦＥＴ１４のオン状態での電圧降下V１４が第１のダイオード１６の順電圧よりも低い時には、主半導体スイッチング素子１３の第１の主電極２０の電位はＶ11−Ｖ14となる。また、オン状態の第２のＭＯＳＦＥＴ１５での電圧降下が０．７Ｖであるとすれば、主半導体スイッチング素子１３の第２の主電極２１の電位は０．７Ｖとなる。順方向バイアス状態にある第４のダイオード１９の順方向電圧が、オン状態での第２のＭＯＳＦＥＴ１５での電圧降下と主半導体スイッチング素子１３の閾値電圧の絶対値との和未満の例えば０．７Ｖであるとすれば、主半導体スイッチング素子１３のゲート電極２２とソースとして機能している第２の主電極２１との間の電位差は０Ｖとなり、ノーマリオン型の主半導体スイッチング素子１３はオン状態を保つ。従って、交流電源３４から正方向電圧が発生している時には、電流が交流電源３４、抵抗３５、第１の主端子１１、第１のＭＯＳＦＥＴ１４又はそれと第１のダイオード１6との並列回路、主半導体スイッチング素子１３、第２のＭＯＳＦＥＴ１５、及び第２の主端子１２の経路で流れる。
交流電源３４から負電圧が発生している図９のｔ５時点における等価回路が図６に示されている。ｔ５時点においては、ｔ４時点と同様に第１及び第２のＭＯＳＦＥＴ１４，１５がオン制御されている。第２の主端子１２の電位がＶ１２であり、第２のＭＯＳＦＥＴ１５と第２のダイオード１７との並列回路の電圧降下が例えば０．７Ｖであるとすれば、主半導体スイッチング素子１３の第２の主電極２１の電位はＶ１２−０．７Ｖとなる。なお、第２のＭＯＳＦＥＴ１５のオン状態での電圧降下Ｖ15が第２のダイオード１７の順電圧より低い時には、主半導体スイッチング素子１３の第２の主電極２１の電位はＶ1２−Ｖ15となる。第１のＭＯＳＦＥＴ１４の電圧降下を例えば０．７Ｖとすれば、主半導体スイッチング素子１３の第１の主電極２０の電位は第１の主端子１１を基準にして０．７Ｖとなる。また、順方向バイアスされる第３のダイオード１８の順方向電圧がオン状態での第１のＭＯＳＦＥＴ１４での電圧降下と主半導体スイッチング素子１３の閾値電圧の絶対値との和未満の例えば０．７Ｖとすれば、ゲート電極２２の電位が０．７Ｖとなる。主半導体スイッチング素子１３のソースとして機能する第１の主電極２０及びゲート電極２２の電位が共に０．７Ｖであるので、ノーマリオフ型の主電極半導体スイッチング素子１３はオン状態に保たれる。
交流電源３４から正方向電圧が発生している図９のオフ期間中のｔ１時点における図３の等価回路が図７に示されている。スイッチ装置１０のオフ期間には第１及び第２のＭＯＳＦＥＴ１４，１５のための第１及び第２のゲート制御回路３６，３７の第１及び第２のゲート制御信号がそれぞれのソースを基準にしてオフ制御電圧、例えばゼロボルトに保たれ、第１及び第２のＭＯＳＦＥＴ１４，１５はオフ制御されている。図７において第１のダイオード１６は順バイアス状態にあるので、ここでの電圧降下が例えば０．７Ｖであり、負荷３５での電圧降下が零であるとすれば、主半導体スイッチング素子１３の第１の主電極２０の電位は４９９．３Ｖになる。ｔ１時点では第４のダイオード１９も順バイアス状態になるので、ここでの第３のダイオード１８のリーク電流に対応する第４のダイオード１９の電圧降下が０．７Ｖであるとすれば、主半導体スイッチング素子１３のゲート電極２２の電位は第２の主端子１２を基準にして０．７Ｖになる。ｔ１時点では、第２のダイオード１７が逆バイアス状態にある。従って、このｔ１時点で、主半導体スイッチング素子１３の第１の電極２１には、せいぜい第２のダイオード１７のリーク電流に相当する微小電流が流れるのみである。主半導体スイッチング素子のソースとして機能する第２の主電極２１と第２の主端子１２との間の電圧即ち第２のＭＯＳＦＥＴ１５のドレイン・ソース間電圧をＶ２１、第４のダイオード１９の電圧をＶ１９、主半導体スイッチング素子１３の閾値をＶｔｈとすれば、第４のダイオード１９とゲート電極２２のショットキー電極と第２のＭＯＳＦＥＴ１５との閉回路の電圧をＶ19―Ｖｔｈ−Ｖ21＝０で示すことができる。Ｖ19が例えば０．７Ｖ、Ｖｔｈが例えばー５Ｖであれば、0.７−（−５）−Ｖ２１＝０、 Ｖ２１＝５．７Ｖとなる。逆に主半導体スイッチング素子１３のソースとして機能する第２の主電極２１の電位が５．７Ｖの時、ゲート電極２２とソース電極との間の電圧が主半導体スイッチング素子１３の閾値電圧よりも低くなり、主半導体スイッチング素子１３がオフ状態に制御され、スイッチ装置１０もオフになる。この時、第１及び第２の主端子１１、１２間の電圧はほぼ主半導体スイッチング素子１３の第１及び第２の主電極２０、２１間に印加されるので、第２のＭＯＳＦＥＴ１５は主半導体スイッチング素子１３の閾値電圧の絶対値以上の電圧を有していれば良く、第２のＭＯＳＦＥＴ１５を低オン抵抗にすること及び低コストにすることができ、スイッチ装置１０全体のオン抵抗及びコストの上昇を抑えることができる。
交流電源３４から負方向電圧が発生している期間中の図９のｔ2時点の等価回路が図８に示されている。負電圧発生期間中のｔ２時点では第２及び第３のダイオード１７，１８が順バイアス状態になり、ここで例えば０．７Ｖの電圧降下が生じる。この結果、主半導体スイッチング素子１３の第２の主電極２１の電位は４９９．３Ｖとなり、ゲート電極２２の電位は０．７Ｖとなる。主半導体スイッチング素子１３の第１の主電極２０の電位は、図７の第２の主電極２１の電位と同様な原理で５．７Ｖとなる。これにより、主半導体スイッチング素子１３のゲート電極２２の電位がソートとして機能する第１の主電極２０の電位よりも低くなり、主半導体スイッチング素子１３及びスイッチ装置１０がオフ状態に保たれる。
図３のスイッチ装置１０は正方向ダイオード又は逆方向ダイオードとして使用することもできる。正方向ダイオードとして使用する時には、第１のゲート制御回路３６によって第１のＭＯＳＦＥＴ１４をオフ制御し、第２のゲート制御回路３７によって第２のＭＯＳＦＥＴ１５をオン制御する。これにより、第１の主端子１１の電位が第２の主端子１２の電位よりも高い時（例えば図９のｔ１又はｔ4）に、第１の主端子１１、第１のダイオード１６、主半導体スイッチング素子１３、第２のＭＯＳＦＥＴ１５及び第２の主端子１２の経路で電流が流れる。逆に、第２の主端子１２の電位が第１の主端子１１の電位よりも高い時（例えば図９のｔ２又はｔ５）には、第１のダイオード１６が逆バイアス状態となり、第１のＭＯＳＦＥＴ１４と第１のダイオード１６との両方がオフ状態になるので、スイッチ装置１０もオフ状態になる。
逆方向ダイオードとして使用する時には、第１のゲート制御回路３６によって第１のＭＯＳＦＥＴ１４をオン制御し、第２のゲート制御回路３７によって第２のＭＯＳＦＥＴ１５をオフ制御する。これにより、第１の主端子１１の電位が第２の主端子１２の電位よりも低い時（例えば図９のｔ２又はｔ５）に、第２の主端子１２、第２のダイオード１７、主半導体スイッチング素子１３、第１のＭＯＳＦＥＴ１４及び第１の主端子１１の経路で電流が流れる。逆に、第１の主端子１１の電位が第２の主端子１２の電位よりも高い時には、第２のダイオード１７が逆バイアス状態となり、第２のＭＯＳＦＥＴ１５と第２のダイオード１７との両方がオフ状態になるので、スイッチ装置１０もオフ状態になる。
なお、図３に負荷３５が抵抗で示されているが、負荷３５が電動機、変圧器等のインダクタンスを含む場合、又はコンデンサを含む場合、又は電気回路がインバータ回路等の場合であっても図５〜図８の原理に従ってスイッチ装置１０は動作する。
本実施例のスイッチ装置１０は次の利点を有する。
（１） 高耐圧のノーマリオン構造の主半導体スイッチング素子１３に対してこれよりも低耐圧且つ安価な第１及び第２のＭＯＳＦＥＴ１４，１５を直列接続するという単純な構成でノーマリオフ型双方向スイッチ機能を有するスイッチ装置１０を得ることができる。
（２） スイッチ装置１０はノーマリオン型の比較的製造が容易且つ低コストの主半導体スイッチング素子１３を使用して構成するので、ノーマリオフ特性を有するスイッチ装置１０のコストの上昇を抑えることができる。
（３） スイッチ装置１０はノーマリオフ特性を有するので、スイッチ装置１０の起動時にここが短絡状態にならない。従来、ノーマリオン特性のスイッチ装置１０で必要になった起動時短絡保護回路が不要になり、スイッチ装置１０を使用する電気回路装置のコストの低減を図ることができる。
（４） 第１及び第２のＭＯＳＦＥＴ１４，１５はシリコンから成る低コスト素子であるので、スイッチ装置１０のコストの上昇が抑制される。
（５） 第１及び第２のＭＯＳＦＥＴ１４，１５は、主半導体スイッチング素子１３に比べて低耐圧素子であるので、オン抵抗が比較的小さい。従って、スイッチ装置１０のオン抵抗の増大を抑えることができる。
（６） 第１及び第２のゲート制御回路３６，３７は第１及び第２の主端子１１，１２を基準にして構成されているので、これ等を容易に構成できる。
（７）第１及び第２のゲート制御回路３６，３７による第１及び第２のＭＯＳＦＥＴ１４，１５の４種類の制御形態によって４種類の回路、即ち、第１の主端子１１と第２の主端子１２との間を短絡した回路、第１の主端子１１と第２の主端子１２との間を開放した回路、第１の主端子１１と第２の主端子１２との間に正方向ダイオードを接続した回路、第１の主端子１１と第２の主端子１２との間に正方向ダイオードを接続した回路を得ることができる。従って、双方向スイッチ１０を多くの電気回路に使用することが可能になる。スイッチ装置１０の用途が多くなると、スイッチ装置１０の量産によるコストの低減が可能になる。
次に、実施例２に従うスイッチ装置１０ａを図１０及び図１１を参照して説明する。但し、この実施例２及び後述する別の実施例において図３及び図４と実質的に同一の部分には同一の参照符号を付してその説明を省略する。図１０の変形されたスイッチ装置１０ａは、変形された主半導体スイッチング素子１３ａを除いて図３と同一に構成されている。変形された主半導体スイッチング素子１３ａは、図１１に示すように背面電極又は補助電極とも呼ぶことができる基板電極４３をシリコン基板４０の他方の主面４２に設けた他は、図４と同一に形成したものである。基板電極４３は、図１０に示すように導体４４によってゲート電極２２に電気的に接続されている。
実施例２のスイッチ装置１０ａは、実施例１と同様の効果を有する他に、主半導体スイッチング素子１３ａの動作が安定化し、周知の電流コラプスの低減等が可能になる効果を有する。
図１２に示す実施例３のスイッチ装置１０ｂは、図３のスイッチ装置１０に過電圧保護素子として第１及び第２のツェナーダイオード５１，５２を付加し、この他は図３と同一に構成したものである。第１及び第２のツェナーダイオード５１，５２は第１及び第２のＭＯＳＦＥＴ１４，１５に対して逆方向並列に接続されている。第１のツェナーダイオード５１のツェナー電圧（降伏電圧）は、第１のＭＯＳＦＥＴ１４のドレイン・ソース間電圧よりも低く且つ第３のダイオード１８の順方向電圧と主半導体スイッチング素子１３のしきい値電圧Ｖｔｈとの和よりも大きい値に設定されている。第２のツェナ−ダイオード５２のツェナー電圧（降伏電圧）は、第２のＭＯＳＦＥＴ１５のドレイン・ソース間電圧よりも低く且つ第４のダイオード１９の順方向電圧と主半導体スイッチング素子１３のしきい値電圧Ｖｔｈとの和よりも大きい値に設定されている。図１２において、予期せぬ過電圧が第１及び第２のＭＯＳＦＥＴ１４，１５に印加された時にツェナーダイオード５１，５２が降伏して第１及び第２のＭＯＳＦＥＴ１４，１５を保護する。なお、第１及び第２のツェナーダイオード５１，５２の代わりにバリスタ、コンデンサ等の過電圧保護素子を第１及び第２のＭＯＳＦＥＴ１４，１５に並列接続することもできる。
図１３に示す実施例４に従うスイッチ装置１０ｃは、図１０の実地例２のスイッチ装置１０ａにおける主半導体スイッチ１３ａと第３及び第４のダイオード１８，１９を変形された主半導体スイッチ１３ｂと変形された第３及び第４のダイオード１８ａ、１９ａとに置き換えた他は、図１０と同様に形成したものである。図１３の主半導体スイッチング素子１３ｂの基本的構成は図１０に示すものと同様であって、基板電極４３を有する。第３及び第４のダイオード１８ａ、１９ａは高速動作させることが可能なショットキーダイオードで構成されている。また、ショットキーダイオードからなる第３及び第４のダイオード１８ａ、１９ａは主半導体スイッチング素子１３ｂと同一の基板上に形成され、主半導体スイッチング素子１３ｂと同様に２ＤＥＧ層を有する。
図１４は図１３のＨＥＭＴ構成の主半導体スイッチング素子１３ｂとショットキーダイオードからなる第３及び第４のダイオード１８ａ、１９ａとの複合化半導体装置６０を含むスイッチ装置１０ｃを示す。複合化半導体装置６０を構成するための共通基板４０ａは導電性を有する単結晶シリコンから成り、主半導体スイッチング素子１３ｂのための第１の部分６１と第３及び第４のダイオード１８ａ、１９ａのための第２及び第３の部分６２，６３を有する。共通基板４０ａの一方の主面４１上にはバッファ層２３ａを介して主半導体領域３４ａが形成されている。バッファ層２３ａの材料及び厚みはバッファ層２３ａの厚み方向の耐圧を高めることができるように決定されている。主半導体領域２４ａは、第１及び第２の分離溝６４，６５によって第１、第２及び第３の部分６６、６７、６８に電気的に分離されている。なお、第１及び第２の溝６４，６５の代わりに絶縁材料から成る分離部を設けることもできる。主半導体領域２４ａの第１、第２及び第３の部分６６、６７、６８は図４及び図１１に示した電子走行層として機能する第１の半導体層２７と電子供給層として機能する第２の半導体層２８とをそれぞれ含む。
主半導体領域２４ａの第１の部分６６の第１の主面２５ａには図４及び図１１と同様にオーミック電極から成る第１及び第２の主電極２０，２１とショットキー電極から成るゲート電極２２が形成されている。
ショットキーダイオードから成る第３のダイオード１８ａを構成するための主半導体領域２４ａの第２の部分６７の第１の主面２５ｂにはショットキー電極から成るアノード電極６９とオーミック電極から成るカソード電極７０とが形成されている。図１４の第３のダイオード１８ａのアノード電極６９を図１３に示すように主半導体スイッチング素子１３ｂのゲート電極２２に接続するためにこのアノード電極６９が導体７１によって導電性基板４０ａに接続されている。即ち、アノード電極６９は、導体７１と導電性半導体基板４０ａと基板電極４３と接続導体７２とを介してゲート電極２２に接続されている。第３のダイオード１８ａのカソード電極７０は第１の主端子１１に接続されている。
ショットキーダイオードから成る第４のダイオード１９ａを構成するための主半導体領域２４ａの第３の部分６８の第１の主面２５ｃにはショットキー電極から成るアノード電極７３とオーミック電極から成るカソード電極７４とが形成されている。図１４の第４のダイオード１７ａのアノード電極７３を図１３に示すように主半導体スイッチング素子１３ｂのゲート電極２２に接続するためにこのアノードで電極７３が導体７５によって導電性基板４０ａに接続されている。即ち、アノード電極７３は、導体７５と導電性半導体基板４０ａと基板電極４３と接続導体７２とを介してゲート電極２２に接続されている。また、第４のダイオード１９ａのカソード電極７４は第２の主端子１２に接続されている。
第１のＭＯＳＦＥＴ１４及び第１のダイオード１６は第１の主端子１１と主半導体スイッチング素子１３ｂの第１の主電極２０との間にそれぞれ接続されている。第２のＭＯＳＦＥＴ１５及び第２のダイオード１７は第２の主端子１２と主半導体スイッチング素子１３ｂの第２の主電極２１との間にそれぞれ接続されている。
図１３及び図１４に示す実施例４のスイッチ装置１０ｃは、図３及び図１０に示す実施例と同一の効果を有する他に次の効果も有する。
（１） 第３及び第４のダイオ−ド１８ａ、１９ａと主半導体スイッチング素子１３ｂとは共通基板４０ａ上にバッファ層２３ａを介して同時に形成された第１及び第２の半導体層２７、２８から成るので、スイッチ装置１０ｃの小型化及び低コスト化が達成される。
（２） 第３及び第４のダイオード１８ａ、１９ａは、２ＤＥＧ層２９を使用したショットキーダイオードから成るので、第３及び第４のダイオード１８ａ、１９ａの高耐圧化及び高速化を容易に達成することができる。
（３） 第３及び第４のダイオード１８ａ、１９ａのアノード電極６９、７３が基板４０ａ及び基板電極４３を介してゲート電極２２に接続されているので、第３及び第４のダイオード１８ａ、１９ａの電気的接続を容易に達成することができ、且つ基板４０ａの電位の安定化が良好に達成することができる。基板４０ａの電位が安定すると、半導体スイッチング素子１３ｂの主半導体領域２４ａの第１の主面２５ａの電位も安定化し、周知の電流コラプスが低減する。
図１４に示す複合半導体装置６０を図１２のスイッチ装置１０ｂにも使用することができる。
図１５は実施例５に従う変形された主半導体スイッチング素子１３ｃを示す。この主半導体スイッチング素子１３ｃは、図１１の主半導体スイッチング素子１３ａのゲート電極２２の代わりに、ゲート絶縁膜８０とゲート電極８１とから成るゲート手段２２ａを設け、この他は図１１と同一に形成したものである。この主半導体スイッチング素子１３ｃはノーマリオン特性を有する。従って、ゲート電極８１の電位がソース電極として機能する第１の主電極２０又は２１に対して負になった時に電界効果によって２ＤＥＧ層２９の分断が生じ、主半導体スイッチング素子１３ｃはオフになる。
図１５の主半導体スイッチング素子１３ｃは、図３、図１０及び図１２のスイッチ装置１０、１０ａ、１０ｂの代わりに使用される。なお、図１５から基板電極４３を省くことができる。また、図１４の実施例４の主半導体スイッチ１３ｂのゲート電極２２と主半導体領域２４ａの第１の主面２５ａとの間に図１５のゲート絶縁膜８０と同様なものを配置することができる。
図１６に示す変形された主半導体スイッチング素子１３ｄは、変形された主半導体領域２４ａ´を有する他は、図４と実質的に同一に形成されている。図１６の主半導体領域２４ａ´は電子走行層としての第１の半導体層２７と電子供給層としての第２の半導体層２８との間に例えばアンドープＡｌＮ又はＡｌＩｎＧａＮから成る周知のスペーサー層８３を配置し、主半導体領域２４ａ´の最も上に、表面電荷のコントロールのため等の目的で例えばアンドープＡｌＧａＮから成るキャップ層８４を配置し、主半導体領域２４ａ´における第１及び第２の電極２０、２１の下の部分に斜線を付けて示すｎ型不純物注入領域から成るコンタクト領域８５，８６を設け、この他は図４に示されている実施例１の主半導体領域２４と実質的に同一に形成したものである。スペーサー層８３は２ＤＥＧ層２９における電子の移動度の低下を抑制する機能を有する。コンタクト領域８５，８６は第１及び第２の主電極２０，２１の接触抵抗の低減に寄与する。
図１６の主半導体スイッチング素子１３ｄは、図３、図１２の双方向スイッチ１０，１０ｂの代わりに使用することができ、図３及び図１２の実施例と同一の効果を得ることができる。なお、図１１及び図１５の主半導体領域２４、並びに図１４の主半導体スイッチング素子１３ｂの主半導体領域を図１６の主半導体領域２４ａ´と同一の構成にすることができる。
図１７は実施例７に従うＭＥＳＦＥＴ構成の主半導体スイッチング素子１３ｅを示す。図１７の主半導体領域２４ｂは、例えばノンドープＧａＮから成る第１の半導体層２７ａと、該第１の半導体層２７ａにｎ型不純物（例えばＳｉ）をイオン注入することによって形成されたｎ型ＧａＮから成る第２の半導体層２８ａとから成る。図１７の主半導体スイッチング素子１３ｅは、主半導体領域２４ｂを除いて図４の主半導体スイッチング素子１３と同様に構成されている。
図１７のノーマリオン型ＭＥＳＦＥＴ構成の主半導体スイッチング素子１３ｅにおける第２の半導体層２８ａはチャネル層即ち電流通路として機能する。ショットキー電極から成るゲート電極２２の電位がソースとして機能する第１の主電極２０又は第２の主電極２１の電位と同一の場合（ノーマリ時）において第２の半導体層２８ａの電流通路はオン状態に保たれる。ソースとして機能する第１の主電極２０又は第２の主電極２１に対してゲート電極２２が負電位になると、電界効果によって第２の半導体層２８ａの電流通路がオフになる。従って、図１７の主半導体スイッチング素子１３ｅを図３、図１２の双方向スイッチ１０，１０ｂの主半導体スイッチング素子１３の代わりに使用することができる。また、図１４の主半導体スイッチング素子１３ｂを図１７のノーマリオン型ＭＥＳＦＥＴ構成の主半導体スイッチング素子１３ｅに変形できる。この場合には、第３及び第４のダイオード１８ａ，１９ａを図１７の第２の半導体層２８ａと同様なものを使用して構成する。
図１８に示す主半導体スイッチング素子１３ｆは、図１７のゲート電極２２の代わりに図１５と同様に構成されたゲート絶縁膜８０とこの上に配置したゲート電極８１とから成るゲート手段２２ａを設けたこと、変形された主半導体領域２４ｃを設けたこと、図１１と同様に基板電極４３を設けたことを除いて図１７の主半導体スイッチング素子１３ｅと同一に構成されている。また、図１８の主半導体領域２４ｃは、第１及び第２の主電極２０、２１の直下に図１６と同様な第１及び第２のコンタクト層８５ａ、８６ａを有する点を除いて図１７と同様に形成されている。
図１８の主半導体スイッチング素子１３ｆは、図３、図１０、図１２、図１３の双方向スイッチ１０，１０ａ、１０ｂ、１０ｃの主半導体スイッチング素子１３、１３ａ、１３ｂの代わりに使用することができる。また、図１４の主半導体スイッチング素子１３ｂを図１８に示すように構成することができる。
本発明は上述の実施例１〜８に限定されるものではなく、例えば次の変形が可能なものである。
（１） 主半導体領域２４〜２４ｃをＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＩｎＧａＮ、ＡｌＮ、ＩｎＡｌＮ等の窒化物半導体、又はＡｌＰ、ＧａＰ、ＡｌＩｎＰ、ＧａＩｎＰ、ＡｌＧａＰ、ＡｌＧａＡｓ、ＧａＡｓ、ＡｌＡｓ、ＩｎＡｓ、ＩｎＰ、ＩｎＮ、ＧａＡｓＰ等の３−５族化合筒半導体、又はＺｎＯ等の２−６族化合物半導体、又は更に別の化合物半導体で形成することができる。
（２） 主半導体スイッチング素子１３〜１３ｆに周知のフィールドプレートを設けることができる。
（３） 図４、図１１、図１４〜図１８に第１及び第２の主電極２０，２１、ゲート電極２２又はゲート手段２２ａがそれぞれ１つ設けられているが、それぞれを複数個設けることができる。即ち、１チップに微小ＦＥＴ（単位ＦＥＴ）を複数個設け、これ等を並列に接続することができる。
（４） 実施例１〜６のＨＥＭＴ構成の主半導体スイッチング素子１３〜１３ｄにおいて第２の半導体層２８をｐ型半導体から成る正孔供給層に置き換えることができる。この場合には、２ＤＥＧ層２９に対応する領域に２次元キャリアガス層として２次元正孔ガス層が生じる。
（５） 主半導体領域２４〜２４ｅの第１の主面２５は平坦面であることが望ましいが、必要に応じてゲート電極２２又はゲート手段２２ａの下に凹部（リセス）を形成することができる。
（６） 主半導体スイッチング素子は第１及び第２の主電極２０，２１が主半導体領域の第１の主面に位置する横型であることが望ましいが、第１の電極を主半導体領域の第１の主面側に配置し、第２の電極を主半導体領域の第２の主面側に配置して縦型構造の主半導体スイッチング素子とすることもできる。
（７） 主半導体スイッチング素子はＨＥＭＴ構成又はＭＥＳＦＥＴ構成のスイッチング素子であることが望ましいが、これ等に類似の別の半導体スイッチング素子とすることもできる。例えば、図４の主半導体スイッチング素子１３を接合型電界効果トランジスタで構成することもできる。
従来の双方向スイッチを示す回路である。 別の従来の双方向スイッチを示す回路図である。 本発明の実施例１のスイッチ装置及びその駆動回路を示す回路図である。 図３の主半導体スイッチング素子を示す断面図である。 図３のスイッチ装置に正方向電圧を印加した状態でオン駆動した時のスイッチ装置及びその駆動回路の等価回路図である。 図３のスイッチ装置に負方向電圧を印加した状態でオン駆動した時のスイッチ装置及びその駆動回路の等価回路図である。 図３のスイッチ装置に正方向電圧を印加した状態でオフ駆動した時のスイッチ装置及びその駆動回路の等価回路図である。 図３のスイッチ装置に負方向電圧を印加した状態でオフ駆動した時のスイッチ装置及びその駆動回路の等価回路図である。 図３の各部の状態を示す波形図である。 本発明の実施例２のスイッチ装置及びその駆動回路を示す回路図である。 図１０の主半導体スイッチング素子を示す断面図である。 本発明の実施例３のスイッチ装置及びその駆動回路を示す回路図である。 本発明の実施例４のスイッチ装置及びその駆動回路を示す回路図である。 図１３のスイッチ装置を示す断面図である。 本発明の実施例５の主半導体スイッチング素子を示す断面図である。 本発明の実施例６の主半導体スイッチング素子を示す断面図である。 本発明の実施例７の主半導体スイッチング素子を示す断面図である。 本発明の実施例８の主半導体スイッチング素子を示す断面図である。
符号の説明
１０ スイッチ装置
１１，１２ 第１及び第２の主端子
１３ 主半導体スイッチング素子
１４，１５ 第１及び第２のＭＯＳＦＥＴ
１６，１７，１８，１９ 第１、第２、第３及び第４のダイオード
３６，３７ 第１及び第２のゲート制御回路

Claims (10)

  1. 電気回路の電流をオン・オフするためのスイッチ装置であって、
    前記電気回路を接続するための第１及び第２の主端子と、
    主半導体領域と、該主半導体領域に接続された第１及び第２の主電極と、前記主半導体領域における前記第１及び第２の主電極間部分に流れる電流を制御するためのゲート手段とを有し且つノーマリオン特性を有している主半導体スイッチング素子と、
    前記主半導体スイッチング素子に対して直列に接続された第１の補助半導体スイッチング素子であって、前記第１の主端子に接続された前記第１の主電極と前記主半導体スイッチング素子の前記第１の主電極に接続された第２の主電極と該第１の補助半導体スイッチング素子の前記第１及び第２の主電極間に流れる電流を制御するための制御手段とを有し且つ前記主半導体スイッチング素子の閾値電圧の絶対値以上の耐圧特性を有し且つノーマリオフ特性を有している第１の補助半導体スイッチング素子と、
    前記主半導体スイッチング素子に対して直列に接続された第２の補助半導体スイッチング素子であって、前記第２の主端子に接続された前記第１の主電極と前記主半導体スイッチング素子の前記第２の主電極に接続された第２の主電極と該第２の補助半導体スイッチング素子の前記第１及び第２の主電極間に流れる電流を制御するための制御手段とを有し且つ前記主半導体スイッチング素子の閾値電圧の絶対値以上の耐圧特性を有し且つノーマリオフ特性を有している第２の補助半導体スイッチング素子と、
    前記第１及び第２の主端子間に第１の方向の電圧が印加された時に導通する方向性を有して前記第１の補助半導体スイッチング素子に対して並列に接続された第１のダイオードと、
    前記第１及び第２の主端子間に前記第１の方向と反対の第２の方向の電圧が印加された時に導通する方向性を有して前記第２の補助半導体スイッチング素子に対して並列に接続された第２のダイオードと、
    前記ゲート手段の電位を決定するためのものであり、前記第１の主端子と前記主半導体スイッチング素子の前記ゲート手段との間に接続され且つ前記第１及び第２の主端子間に前記第２の方向の電圧が印加された時に前記第１の主端子と前記主半導体スイッチング素子の前記ゲート手段との間を導通状態にすることができる特性を有し且つ前記第１及び第２のダイオードよりも高い耐圧特性を有している第１のゲート電位決定用スイッチング素子と、
    前記ゲート手段の電位を決定するためのものであり、前記第２の主端子と前記主半導体スイッチング素子の前記ゲート手段との間に接続され且つ前記第１及び第２の主端子間に前記第１の方向の電圧が印加された時に前記第２の主端子と前記主半導体スイッチング素子の前記ゲート手段との間を導通状態にすることができる特性を有し且つ前記第１及び第２のダイオードよりも高い耐圧特性を有している第２のゲート電位決定用スイッチング素子と
    を備え、
    前記主半導体スイッチング素子を構成するための前記主半導体領域は、第１の主面と該第１の主面に対向する第２の主面とを有し、前記主半導体スイッチング素子の前記第１及び第２の主電極は前記主半導体領域の前記一方の主面上に所定の間隔を有して配置され、前記ゲート手段は前記半導体領域の前記一方の主面の前記第１及び第２の主電極間に配置され、
    前記第１及び第２のゲート電位決定用スイッチング素子は第３及び第４のダイオードであり、
    前記第３のダイオードは、前記主半導体スイッチング素子を形成するための前記主半導体領域に対して一体に形成された第１の補助半導体領域と、前記第１の補助半導体領域の一方の主面にオーミック接触された第１の電極と、前記第１の補助半導体領域の前記一方の主面にショットキー接触された第２の電極とから成り、
    前記第４のダイオードは、前記主半導体スイッチング素子を形成するための前記主半導体領域に対して一体に形成された第２の補助半導体領域と、前記第２の補助半導体領域の一方の主面にオーミック接触された第１の電極と、前記第２の補助半導体領域の前記一方の主面にショットキー接触された第２の電極とから成ることを特徴とするスイッチ装置。
  2. 更に、前記主半導体領域の前記他方の主面及び前記第１及び第２の補助半導体領域の他方の主面に電気的及び機械的に結合された一方の主面と該一方の主面に対向する他方の主面とを有している導電性基板と、
    前記導電性基板に対して前記第３及び第４のダイオードの前記第２の電極をそれぞれ電気的に接続するための第１及び第２の導体と、
    前記導電性基板の前記他方の主面に形成された補助電極と、
    前記補助電極を前記主半導体スイッチング素子の前記ゲート手段に接続する第３の導体と
    を備えていることを特徴とする請求項１記載のスイッチ装置。
  3. 更に、前記第１の補助半導体スイッチング素子の前記第１の主電極と前記制御手段との間に前記第１の補助半導体スイッチング素子をオンにするための第１の制御信号を供給するための第１のスイッチ制御回路と、
    前記第２の補助半導体スイッチング素子の前記第１の主電極と前記制御手段との間に第２の補助半導体スイッチング素子をオンにするための第２の制御信号を供給するための第２のスイッチ制御回路と
    を備えていることを特徴とする請求項１記載のスイッチ装置。
  4. 更に、前記第１の補助半導体スイッチング素子に並列に接続された第１の過電圧保護素子と、前記第２の補助半導体スイッチング素子に並列に接続された第２の過電圧保護素子とを有していることを特徴とする請求項１記載のスイッチ装置。
  5. 前記主半導体領域は２次元キャリアガス層を生じさせることができる第１及び第２の半導体層を有していることを特徴とする請求項１記載のスイッチ装置。
  6. 前記主半導体領域は所定導電型を有する半導体層を有し、該半導体層は前記主半導体スイッチング素子の前記第１及び第２の主電極間の電流通路として機能するものであることを特徴とする請求項１記載のスイッチ装置。
  7. 前記主半導体スイッチング素子の前記第１及び第２の主電極は、前記主半導体領域の前記第１の主面にオーミック接触している電極であり、前記主半導体スイッチング素子のゲート手段は、前記主半導体領域の前記第１の主面にショットキー接触している電極であることを特徴とする請求項１記載のスイッチ装置。
  8. 前記半導体スイッチング素子の前記第１及び第２の主電極は、前記第１及び第２の主半導体領域の前記第１の主面にオーミック接触している電極であり、前記主半導体スイッチング素子のゲート手段は、前記主半導体領域の前記一方の主面上に配置されたゲート絶縁膜と、該ゲート絶縁膜上に配置されたゲート電極とから成ることを特徴とする請求項１記載のスイッチ装置。
  9. 更に、前記半導体領域の前記他方の主面に電気的及び機械的に結合された一方の主面と該一方の主面に対向する他方の主面とを有している導電性基板と、
    前記導電性基板に形成された補助電極と、
    前記補助電極を前記主半導体スイッチング素子の前記ゲート手段に接続する導体とを有していることを特徴とする請求項１記載のスイッチ装置。
  10. 前記主半導体領域は、化合物半導体からなり、
    前記第１及び第２の補助半導体スイッチング素子は、シリコン半導体から成ることを特徴とする請求項１乃至９のいずれか１つに記載のスイッチ装置。
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