JP5137390B2 - 不揮発性記憶装置 - Google Patents

Description

本発明は、不揮発性記憶装置に関し、より特定的には、磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を有するメモリセルを備えたランダムアクセスメモリに関する。

近年、新世代の不揮発性記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な不揮発性記憶装置である。特に、近年では磁気トンネル接合（ＭＴＪ）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭデバイスの性能が飛躍的に進歩することが発表されている。

一般的にこれら不揮発性記憶装置の記憶素子として用いられるメモリセルのデータ読出を実行する場合には、記憶素子を構成するトンネル磁気抵抗素子（ＴＭＲ）に流れる電流やＴＭＲの両端電圧を測定し、ＴＭＲの抵抗値を間接測定することで実行することができる。

一方でこのＭＲＡＭデバイスのセル構造もＤＲＡＭ（Dynamic Random Access Memory）デバイスのセル構造と同様に簡易なプロセスで実現可能となるための開発が行なわれている。

具体的には、一般的なＭＲＡＭデバイスのメモリセルには、読出用ワード線とは別に書込用ワード線が設けられた構造を採用していたが、書込用ワード線も設ける必要のないメモリセルとしてスピン注入方式のメモリセルが近年提唱されている（非特許文献１）。

スピン注入方式のメモリセルでは、現行のＭＲＡＭデバイスとはデータの書込方式が異なる。現行のＭＲＡＭデバイスのメモリセルは、ＴＭＲ素子に隣接した配線（書込用ワード線を含む）に電流を流して磁界を発生させることにより磁化を反転させる方式を採用していたが、スピン注入方式のメモリセルでは直接ＴＭＲ素子に流し込んだ電流によってＴＭＲ素子が有する磁化を反転させる方式を採用している。電流を流す向きを変えることで自由層の磁化を固定層と平行または反平行にスイッチする。この点で、電流中のスピン偏極した電子の作用によって磁化を反転させるためスピン注入方式と呼ばれている。これによりＭＲＡＭデバイスのメモリセルに対して書込用ワード線を特別に設ける必要が無く簡易なセル構造を実現することが可能になる。

このスピン注入方式のメモリセルで構成される従来のメモリアレイのレイアウト面積を最小にするために、メモリセルに対応して設けられるデータ書込電流を流すソース線ＳＬおよびビット線ＢＬは、互いに交差するようにレイアウトされていた。

図２０は、メモリセルのソース線ＳＬおよびビット線ＢＬが交差する従来のメモリアレイのレイアウトを説明する図である。ここでは、複数のメモリセルが行列状に集積配置されたメモリアレイに対して上面側から見た図が示されている。

図２０を参照して、従来のメモリアレイは、Ｘ方向に沿って、メモリセル行にそれぞれ対応してワード線ＷＬが設けられ、Ｙ方向に沿って、メモリセル列にそれぞれ対応してビット線ＢＬが設けられる。また、Ｘ方向に沿って、２つのメモリセル行にそれぞれ対応してソース線ＳＬが設けられる。ソース線ＳＬはＸ方向に沿ってワード線ＷＬとともにビット線ＢＬと交差するように設けられる。

図２１は、図２０に示される従来のメモリアレイの回路構成図である。
図２１を参照して、ここでは、一例としてメモリセルＭＣ１およびＭＣ２が示されており、各メモリセルは、トンネル磁気抵抗素子ＴＭＲと、アクセストランジスタとを含み、ここでは、メモリセルＭＣ１およびＭＣ２にそれぞれ対応してアクセストランジスタＡＴＲ１，ＡＴＲ２がそれぞれ設けられている場合が示されている。また、アクセストランジスタＡＴＲ１，ＡＴＲ２のゲートは、ワード線ＷＬとそれぞれ電気的に結合され、ソースは、ともに共通のソース線ＳＬと電気的に結合される。

再び図２０を参照して、ビット線ＢＬは、第１の金属配線層よりも上層の第２の金属配線層に形成され、メモリセルのトンネル磁気抵抗素子ＴＭＲと電気的に結合される。トンネル磁気抵抗素子ＴＭＲは、基板の下地に設けられた活性層に形成されたアクセストランジスタＡＴＲの一方電極と電気的に結合される。そして、アクセストランジスタＡＴＲの他方電極（ソース）は、コンタクトＣＴを介して第１の金属配線層に形成されるソース線ＳＬと電気的に結合される。当該構成においては、１つの活性層に２つのアクセストランジスタを形成して、２つの隣接するメモリセル行において共通のコンタクトを用いて一本のソース線と電気的に結合する構成であるためソース線の本数を削減して、メモリアレイのレイアウト面積を縮小する構成が採用されている。本例においては活性層ＴＡ０〜ＴＡ２が一例として示され、活性層ＴＡ０は、アクセストランジスタＡＴＲ１，ＡＴＲ２を形成する。
M.Hosomi, et al., "A Novel Nonvolatile Memory with Spin Torque Transfer Magnetization Switching Spin-RAM",IEEE 2005

ここで、従来のメモリアレイの単体のメモリセルＭＣを形成するレイアウト面積について考える。

Ｘ軸方向の長さはたとえばビット線ＢＬの直下にトンネル磁気抵抗素子ＴＭＲを配置する場合にトンネル磁気抵抗素子ＴＭＲのＸ軸方向の長さに起因してビット線ＢＬのＸ軸方向の幅をＭＭｘとする。そして隣接メモリセル列間のスペースの幅をＭＳｘとする。そして、Ｙ軸方向の長さは、たとえばソース線ＳＬのＹ軸方向の幅をＭＬｙとする。また、ここでは説明の簡易のためトンネル磁気抵抗素子ＴＭＲを配置するＹ軸方向の幅をソース線ＳＬと同じ幅ＭＬｙであると仮定する。ソース線ＳＬとトンネル磁気抵抗素子ＴＭＲとの間に設けられるワード線ＷＬのＹ軸方向の幅をＭＳｙとする。また、隣接メモリセル間のスペースの幅をワード線ＷＬと同じ幅ＭＳｙと仮定して考えると、１つのメモリセルＭＣのＸ軸方向の長さはＭＭｘ＋ＭＳｘとなる。１つのメモリセルＭＣのＹ軸方向の長さは（３ＭＬｙ＋３ＭＳｙ）／２＝１．５ＭＬｙ＋１．５ＭＳｙとなる。すなわち、１つのメモリセルは、当該Ｘ軸およびＹ軸の長さの積に相当するレイアウト面積が必要となっていた。

このメモリアレイのメモリセルＭＣのレイアウト面積を縮小するためには、加工プロセスを改善してワード線あるいはソース線等のメタルの幅等を小さくする以外にレイアウト面積を削減することはできなかった。

本発明は上記のような問題を解決するためになされたものであって、従来のメモリアレイよりもさらにレイアウト面積を縮小可能な不揮発性記憶装置を提供することを目的とする。

本発明の一実施例によれば、複数の抵抗体記憶素子は、行列状に集積配置され、各々が素子を通過する通過電流に応じて不揮発的なデータ記憶を実行する。また、複数のワード線は、行に対応してそれぞれ設けられる。また、複数の第１の電流線は、列に対応してそれぞれ設けられる。複数の第２の電流線は、２行ずつに対応してそれぞれ設けられる。各列において、前記複数の抵抗体記憶素子の各々は、偶数行および奇数行にそれぞれ対応して、対応する第１の電流線と各前記第２の電流線のうちの一方および他方の電流線とそれぞれ交互に接続される。複数のスイッチ素子は、各列において、互いに隣接する２つの抵抗体記憶素子にそれぞれ対応して設けられ、各々が、対応するワード線の活性化に応じて互いに隣接する２つの抵抗体記憶素子を介して、前記一方および他方の電流線との間で電流経路を形成する。

この実施例によれば、互いに隣接する２つの抵抗体記憶素子に対応してスイッチ素子が設けられる構成である。したがって、１つの抵抗体記憶素子に対して１つのスイッチ素子が設けられていた従来の構成と比較して、１つのメモリセル当たり少なくともスイッチ素子のレイアウトの半分の面積が縮小され、メモリアレイ全体として従来のレイアウト面積よりもさらに縮小することができる。

本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。

図１は、本発明の実施の形態に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。

図１を参照して、ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体の動作を制御するコントロール回路５と、各々が行列状に配置されたＭＲＡＭメモリセルＭＣを含むメモリアレイ１０とを備える。なお、本例においては、一例としてメモリセルＭＣとして、素子を通過する通過電流に応じて不揮発的なデータ記憶が可能な抵抗体記憶素子の１つであるトンネル磁気抵抗素子（ＴＭＲ）を有する構成について説明する。具体的には、スピン注入方式のトンネル磁気抵抗素子ＴＭＲを有するＭＲＡＭメモリセルについて代表的に説明するがこれに限られず、素子を通過する通過電流に応じて不揮発的なデータ記憶を実行する抵抗体記憶素子であれば同様に適用可能である。

また、ＭＲＡＭデバイス１は行デコーダ２０と、列デコーダ２５と、入出力制御回路３０とを備える。行デコーダ２０は、アドレス信号ＡＤＤに含まれるロウアドレスＲＡに基づいて、選択的にアクセス対象となるメモリアレイ１０における行選択を実行する。また、列デコーダ２５は、アドレス信号ＡＤＤに含まれるコラムアドレスＣＡに基づいて選択的にアクセス対象となるメモリアレイ１０の列選択を実行する。

また、入出力制御回路３０は入力データＤＩＮ、出力データＤＯＵＴ等のデータの入出力を制御し、コントロール回路５からの指示に応答して、内部回路に伝達もしくは外部に出力する。

また、入出力制御回路３０は、入力データＤＩＮの入力を受けて後述する内部書込データを生成する図示しない内部書込データ生成回路を含むものとする。

なお、以下においては、信号、信号線およびデータ等の二値的な高電圧状態および低電圧状態をそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとも称する。

なお、本例においては、メモリアレイ１０において、代表的に単一のメモリセルＭＣが示され、ワード線ＷＬおよびソース線ＳＬならびにビット線ＢＬとそれぞれ接続されている場合が示されている。その詳細については、後述する。

図２は、一般的なスピン注入方式のメモリセルについて説明する図である。
図２（ａ）を参照して、ここでは、一例として、図２１で説明したメモリセルの一例が示されている。具体的には、ビット線ＢＬとソース線ＳＬとの間に設けられたトンネル磁気抵抗素子ＴＭＲとアクセストランジスタＡＴＲとが示されている。

トンネル磁気抵抗素子ＴＭＲとアクセストランジスタＡＴＲとは、ビット線ＢＬとソース線ＳＬとの間に直列に接続されている。具体的には、アクセストランジスタＡＴＲは、ソース線ＳＬとトンネル磁気抵抗素子ＴＭＲとの間に設けられ、そのゲートはワード線ＷＬと電気的に結合される。また、トンネル磁気抵抗素子ＴＭＲは、アクセストランジスタＡＴＲとビット線ＢＬとの間に電気的に結合される。

そして、スピン注入方式のメモリセルに対してデータ書込を実行する構成として、ビット線ＢＬおよびソース線ＳＬの少なくとも一方側が高電位あるいは低電位に設定される。すなわち、データ書込においては、メモリセルを介してビット線ＢＬ側からソース線ＳＬ側あるいはソース線ＳＬ側からビット線ＢＬ側への電流経路を形成することによりデータ書込を実行する。

図２（ｂ）は、トンネル磁気抵抗素子ＴＭＲの断面図を説明する図である。
図２（ｂ）を参照して、トンネル磁気抵抗素子ＴＭＲは、固定された一定の磁化方向を有する強磁性体層（固定層）（以下、ピン層とも称する）ＰＬと、素子に流し込んだ電流によって磁化方向が反転する強磁性体層（自由層）（以下、単にフリー層とも称する）ＦＬと、ピン層ＰＬおよびフリー層ＦＬとの間には絶縁体膜で形成されるトンネルバリア（トンネル膜）ＢＡＬとを有する。

フリー層ＦＬは、書込まれる記憶データのレベルに応じて流されるデータ書込電流の流れる方向に応じてピン層ＰＬと同一方向またはピン層ＰＬと反対方向に磁化される。これらのピン層ＰＬ、バリア層ＢＬおよびフリー層ＦＬによって磁気トンネル接合は形成される。

トンネル磁気抵抗素子ＴＭＲの電気抵抗は、ピン層ＰＬおよびフリー層ＦＬのそれぞれの磁化方向の相対関係に応じて変化する。具体的には、トンネル磁気抵抗素子ＴＭＲの電気抵抗は、フリー層ＦＬの磁化方向とピン層ＰＬの磁化方向とが同じ（平行）である場合には低抵抗状態（最小値）Ｒｍｉｎとなり、両者の磁化方向が反対（反平行）方向である場合には高抵抗状態（最大値）Ｒｍａｘとなる。この高抵抗状態Ｒｍａｘおよび低抵抗状態Ｒｍｉｎを記憶データ「０」あるいは「１」にそれぞれ対応付けることにより不揮発的なデータ記憶を実行することが可能となる。

データ書込時においては、ワード線ＷＬが活性化されて、アクセストランジスタＡＴＲはターンオンされる。この状態で、フリー層ＦＬからピン層ＰＬに対してデータ書込電流を供給するかあるいはピン層ＰＬからフリー層ＦＬにデータ書込電流を供給するかに応じて磁化方向が反転する。

図３は、スピン注入方式のメモリセルのデータ書込を説明する図である。
図３（ａ）を参照して、ここでは、ビット線ＢＬを高電位にしてソース線ＳＬを低電位にすることによりデータ書込電流Ｉｗｒｉｔｅ１がトンネル磁気抵抗素子ＴＭＲに流れる。すなわちこの場合はビット線ＢＬ側からソース線ＳＬ側へデータ書込電流Ｉｗｒｉｔｅ１が流れ込むことになる。一方、図３（ｂ）を参照して、ここではビット線ＢＬが低電位と電気的に接続されソース線ＳＬが高電位に電気的に接続された状態である。この場合にはソース線ＳＬ側からビット線ＢＬ側にデータ書込電流Ｉｗｒｉｔｅ２が流れ込む。すなわちピン層ＰＬからフリー層ＦＬへ電流が通過することになる。

図４は、スピン注入方式のメモリセルの磁化方向の反転を説明する図である。
図４（ａ）を参照して、ビット線ＢＬ側からソース線ＳＬ側へデータ書込電流Ｉｗｒｉｔｅ１が流れ込む場合を説明する図である。

ここでは、ピン層ＰＬが右から左の向きに磁化している場合が示されている。そうすると注入されたスピン偏極電子はデータ書込電流Ｉｗｒｉｔｅ１の方向と逆方向から流れ込むことになり、ピン層ＰＬの磁化方向と同じ向きのスピン電子が自由層ＦＬに流れ込むことになる。したがってフリー層ＦＬの磁化方向はピン層ＰＬと同じ方向すなわち平行となる。

図４（ｂ）を参照して、ソース線ＳＬ側からビット線ＢＬ側へデータ書込電流Ｉｗｒｉｔｅ２が流れ込む場合を説明する図である。

ここでは、ピン層ＰＬが右から左の向きに磁化している場合が示されている。そうすると、注入されたスピン偏極電子は、データ書込電流Ｉｗｒｉｔｅ２の方向と逆方向から流れ込むことになり、その際、すなわちフリー層ＦＬからピン層ＰＬにスピン偏極電子が流れ込むことになる。そうするとフリー層ＦＬから流れ込んだスピン偏極電子はピン層ＰＬと同方向のスピン偏極電子が通過し、逆方向のスピン偏極電子が反射してフリー層ＦＬに作用してピン層ＰＬと反対方向に変化する。これによりフリー層ＦＬとピン層ＰＬの磁化方向が反対（反平行）状態となる。

図５は、スピン注入方式のメモリセルのデータ読出を説明する場合の概念図である。
図５を参照して、センスアンプＳＡの＋側は、データ線ＲＤを介してソース線ＳＬと接続され、−側は、データ線／ＲＤを介して定電流源９５と接続される。データ線／ＲＤは、定電流源９５によりデータ読出時に基準電流Ｉｒｅｆが供給される。

センスアンプＳＡは、センスアンプの構成にもよるが一例としてセンスアンプ側からビット線ＢＬに対してプリチャージ電流を流す場合について想定すると、高電位側（たとえば電源電圧ＶＤＤ）と電気的に結合され、ビット線ＢＬは、低電位側（たとえば接地電圧ＧＮＤ）と電気的に結合される。これに伴い、データ読出時においては、センスアンプＳＡ側からデータ線ＲＤ、ソース線ＳＬ、メモリセルＭＣおよびビット線ＢＬを介してトンネル磁気抵抗素子ＴＭＲの抵抗値（Ｒｍａｘ，Ｒｍｉｎ）に応じたデータ読出電流Ｉｒｅａｄが供給される。

そして、センスアンプＳＡは、データ線ＲＤを流れるデータ読出電流Ｉｒｅａｄとデータ線／ＲＤを流れる基準電流Ｉｒｅｆとを比較して、その比較結果に基づいて記憶データに従う読出データＲＤＴが出力される。

上記においては、一般的なスピン注入方式のメモリセルについて説明したが、以下、本願の実施の形態に従うメモリアレイのメモリセルについて説明する。

図６は、本発明の実施の形態に従うメモリセルのレイアウト構成を説明する図である。
ここでは、行列状に集積配置された複数のメモリセルを有するメモリアレイに対し、上面側から見た図が示されている。

図６を参照して、本発明の実施の形態に従うメモリアレイは、行列状に集積配置された複数のトンネル磁気抵抗素子ＴＭＲが設けられる。なお、本例において、行方向および列方向は、Ｘ方向およびＹ方向を指し示すものとする。Ｘ方向に沿って、トンネル磁気抵抗素子の行に対応してワード線ＷＬとソース線ＳＬが設けられる。また、Ｙ方向に沿ってトンネル磁気抵抗素子ＴＭＲの列に対応してビット線ＢＬが設けられる。ソース線ＳＬは、２つのトンネル磁気抵抗素子ＴＭＲの行ずつに対応して設けられる。ここでは一例としてワード線ＷＬ１〜ＷＬ１１と、ソース線ＳＬ１〜ＳＬ６と、ビット線ＢＬ１〜ＢＬ５とが代表的に示されている。

ワード線ＷＬは、Ｘ方向に沿って配置されたトンネル磁気抵抗素子ＴＭＲの行と隣接するトンネル磁気抵抗素子ＴＭＲの行との間に配置される。ソース線ＳＬは、２つの行ずつに対応して設けられるため本例においては、偶数行目のトンネル磁気抵抗素子ＴＭＲの行に対応して設けられる。

なお、本例においてはアクセストランジスタＡＴＲが形成される基板の下地に設けられる活性層として活性層ＴＡ１〜ＴＡ５が一例として示されている。

また、ビット線ＢＬは、ワード線ＷＬおよびソース線ＳＬと略直交方向に設けられる。
図７は、図６のメモリアレイのレイアウト構成によってＫＰ−ＫＰ♯のメモリセルの断面構造を説明する図である。

図７を参照して、ここでは、各列におけるトンネル磁気抵抗素子ＴＭＲおよびソース線ＳＬおよびビット線ＢＬならびにワード線ＷＬ等の配線構造が示されている。

ここで、示されるようにソース線ＳＬの上層の金属配線層を用いてビット線ＢＬが形成される。また、各列において、複数のトンネル磁気抵抗素子ＴＭＲの各々は、偶数行および奇数行にそれぞれ対応して、対応するビット線とソース線のうちの一方および他方とそれぞれ交互に接続される。本例においては、一例として奇数行目のトンネル磁気抵抗素子ＴＭＲは、ビット線ＢＬと接続され、偶数行目のトンネル磁気抵抗素子ＴＭＲは、ソース線ＳＬと接続される場合が示されている。

そして、各列において、互いに隣接する２つのトンネル磁気抵抗素子ＴＭＲにそれぞれ対応して複数のスイッチ素子であるアクセストランジスタＡＴＲが設けられる。各アクセストランジスタは、対応するワード線をゲート電極として、ソース／ドレイン領域１０２ａ，１０２ｂは、互いに隣接する２つのトンネル磁気抵抗素子の一方および他方の下部電極とそれぞれ接続される。他のトンネル磁気抵抗素子についても同様である。また、隣接するアクセストランジスタＡＴＲは、ソース／ドレイン領域を互いに共有しており、ワード線ＷＬによるゲート領域により互いに分断された構成となっている。他のトンネル磁気抵抗素子ＴＭＲについても同様の接続方式であるためその詳細な説明は繰返さない。

すなわち、対応するワード線の活性化に応じてアクセストランジスタＡＴＲを介して互いに隣接する２つのトンネル磁気抵抗素子ＴＭＲがビット線ＢＬおよびソース線ＳＬとの間で電流経路が形成される構成となっている。

具体的には、Ｐ型の半導体基板に形成されたアクセストランジスタＡＴＲはＮ型領域であるソース／ドレイン領域１０２ａおよび１０２ｂとゲート領域とを有する。アクセストランジスタＡＴＲのゲート領域は、集積度を高める観点からワード線ＷＬと同一の配線層（第１の金属配線層）にポリシリコンゲート１０６として形成される。ソース／ドレイン領域１０２ａは、コンタクトホール１０３を介してトンネル磁気抵抗素子ＴＭＲと結合され、トンネル磁気抵抗素子ＴＭＲは、第３の金属配線層１０５において形成されるビット線ＢＬと電気的に結合される。ソース／ドレイン領域１０２ｂは、コンタクトホール１０７を介して別のトンネル磁気抵抗素子ＴＭＲと結合され、そしてソース線ＳＬを形成する第２の金属配線層１０８と電気的に結合される。なお、ビット線ＢＬと接続されるトンネル磁気抵抗素子の上部電極は、ソース線を形成する第２の金属配線層を介して第３の金属配線層に設けられたビット線ＢＬと接続される。

図８は、本発明の実施の形態のメモリアレイのメモリセルの回路構成図である。
図８を参照して、上述したようにトンネル磁気抵抗素子ＴＭＲの行に対応してワード線ＷＬが設けられ、ここではワード線ＷＬ１〜ＷＬ８が示されている。また、トンネル磁気抵抗素子の列に対応してビット線ＢＬ１，ＢＬ２とが一例として示されている。また２つのトンネル磁気抵抗素子ＴＭＲの行に対応してソース線ＳＬが設けられ、ここではソース線ＳＬ１〜ＳＬ４が示されている。そして、列において、互いに隣接する２つのトンネル磁気抵抗素子ＴＭＲにそれぞれ対応してアクセストランジスタＡＴＲが設けられ、ワード線の活性化に応じてビット線ＢＬとソース線ＳＬとの間の電流経路が形成される。

本発明の実施の形態のメモリアレイに示されるトンネル磁気抵抗素子ＴＭＲの各々には、１ビットのデータ記憶が可能であるためそれぞれのトンネル磁気抵抗素子ＴＭＲをメモリセルＭＣとして標記することとする。ここでは、ビット線ＢＬ１の１列目のメモリセルとしてメモリセルＭＣ（１，１），ＭＣ（１，２），ＭＣ（１，３），ＭＣ（１，４），が一例として示されている。なお、メモリセルＭＣ（ｐ，ｑ）は、ｐ列目およびｑ行目のメモリセルすなわちトンネル磁気抵抗素子ＴＭＲであることを指し示している。以下においても同様である。なお、行列状に配置された複数のメモリセルＭＣの行および列を、メモリセル行およびメモリセル列ともそれぞれ称する。

図９は、本発明の実施の形態に従うメモリアレイに対応した２ビットのデータ書込およびデータ読出を実行可能な周辺回路について説明する図である。

図９を参照して、ここでは２つのメモリアレイＭＡと，ＭＢとが示されている。メモリアレイＭＡ，ＭＢは共に同じ構成であり、各々のメモリアレイのメモリセルについては、図８で説明したのと同様であるのでその詳細な説明は繰返さない。なお、ここでは、メモリアレイＭＡのビット線をビット線ＢＬＡとし、メモリアレイＭＢのビット線をビット線ＢＬＢとして標記している。

ここでは、行系の選択動作を実行する図１で説明した行デコーダ２０は、メモリアレイＭＡ，ＭＢにそれぞれ対応して、ワード線を駆動するワード線ドライバ帯ＷＤＶＡ，ＷＤＶＢと、ソース線を駆動するソース線ドライバ帯ＳＬＤＶＡ，ＳＬＤＶＢとを含む。また、ソース線の電位レベルを設定するソース線電位設定回路８０をさらに含む。

入出力制御回路３０は、メモリアレイＭＡに対応して設けられた入出力線ＬＩＯＡ１，ＬＩＯＡ２と、メモリアレイＭＢに対応して設けられた入出力線ＬＩＯＢ１，ＬＩＯＢ２と、入出力線ＬＩＯＡ１，ＬＩＯＡ２に対応して設けられたドライバ帯ＬＩＤＶＡと、入出力線ＬＩＯＢ１，ＬＩＯＢ２に対応して設けられた入出力線ドライバ帯ＬＩＤＶＢとを含む。また、入出力制御回路３０は、入出力線ＬＩＯＡ１，ＬＩＯＢ１の組に対応して設けられたスイッチ回路ＳＷ１と、入出力線ＬＩＯＡ２，ＬＩＯＢ２の組に対して設けられたスイッチ回路ＳＷ２とを含む。また、入出力制御回路３０は、スイッチ回路ＳＷ１を介して入出力線ＬＩＯＡ１，ＬＩＯＢ１の組と接続されてデータ読出を実行するアンプＡＰ１と、スイッチ回路ＳＷ１を介して入出力線ＬＩＯＡ２，ＬＩＯＢ２の組と接続されてデータ読出を実行するアンプＡＰ２とを含む。

列デコーダ２５は、複数のビット線ＢＬＡにそれぞれ対応して設けられた列選択ゲートＹＧＡと、複数のビット線ＢＬＢにそれぞれ対応して設けられた列選択ゲートＹＧＢとを含む。具体的には、奇数列のビット線ＢＬＡに対応して設けられた列選択ゲートは、入出力線ＬＩＯＡ１と接続される。一方、偶数列のビット線ＢＬＡに対応して設けられた列選択ゲートは、入出力線ＬＩＯＡ２と接続される。ここでは、ビット線ＢＬＡ１，ＢＬＡ３と入出力線ＬＩＯＡ１との間に列選択ゲートＹＧＡ１，ＹＧＡ３がそれぞれ設けられている場合が示されている。また、ビット線ＢＬＡ２と入出力線ＬＩＯＡ２との間に列選択ゲートＹＧＡ２が設けられている場合が示されている。

同様に奇数列のビット線ＢＬＢに対応して設けられた列選択ゲートは、入出力線ＬＩＯＢ１と接続される。一方、偶数列のビット線ＢＬＢに対応して設けられた列選択ゲートは、入出力線ＬＩＯＢ２と接続される。ここでは、ビット線ＢＬＢ１，ＢＬＢ３と入出力線ＬＩＯＢ１との間に列選択ゲートＹＧＢ１，ＹＧＢ３がそれぞれ設けられている場合が示されている。また、ビット線ＢＬＢ２と入出力線ＬＩＯＢ２との間に列選択ゲートＹＧＢ２が設けられている場合が示されている。他のビット線等についても同様である。

さらに、２列ずつのビット線ＢＬＡ，ＢＬＢに対応して列選択指示を伝達する列選択線ＣＳＬが設けられる。列選択線ＣＳＬは、列デコーダ２５に含まれる図示しないデコーダ回路により駆動され、コラムアドレスＣＡに従って選択される。具体的には、ここでは、列選択線ＣＳＬ１は、列選択ゲートＹＧＡ１，ＹＧＡ２および列選択ゲートＹＧＢ１，ＹＧＢ２のゲート電極とそれぞれ電気的に結合されている。また、他の列選択線についても同様である。例えば、列選択線ＣＳＬ１が活性化された（「Ｈ」レベル）場合、列選択ゲートＹＧＡ１，ＹＧＡ２が導通して、ビット線ＢＬＡ１，ＢＬＡ２と入出力線ＬＩＯＡ１，ＬＩＯＡ２とがそれぞれ電気的に結合される。また、列選択ゲートＹＧＢ１，ＹＧＢ２が導通して、ビット線ＢＬＢ１，ＢＬＢ２と入出力線ＬＩＯＢ１，ＬＩＯＢ２とがそれぞれ電気的に結合される。すなわち、メモリアレイＭＡとＭＢの同一列のビット線が選択され、奇数列のビット線が入出力線ＬＩＯＡ１，ＬＩＯＢ１と接続され、偶数列のビット線が入出力線ＬＩＯＢ１，ＬＩＯＢ２と接続される。後述するが、本例においては２ビットのデータ書込およびデータ読出が実行される。

ソース線ドライバ帯ＳＬＤＶＡは、複数のソース線ＳＬにそれぞれ対応して設けられ、ソース線駆動信号ＳＱＡあるいはＲＳＱＡの入力に応答して対応するソース線ＳＬを駆動する複数のインバータ４０を含む。例えばソース線駆動信号ＳＱＡが「Ｌ」レベルである場合には、対応するソース線ＳＬは、インバータ４０を介して「Ｈ」レベルに設定される。なお、ソース線駆動信号ＳＱＡあるいはＲＳＱＡは、図示しないが、データ書込時において、ロウアドレスＲＡおよび内部書込データＤＴＡに基づいて行デコーダ２０に含まれるデコード回路により生成されるものとする。なお、後述するがソース線駆動信号は、偶数行の場合には１つのソース線駆動信号が出力されるが奇数行の場合には２つのソース線駆動信号が出力される。

また、ワード線ドライバ帯ＷＤＶＡは、ワード線ＷＬの一端側にそれぞれ対応して設けられる複数のインバータ５０と、ＮＯＲ回路５１とを含む。ＮＯＲ回路２１には、２つのワード線駆動信号が入力され、１つのワード線駆動信号が例えば「Ｈ」レベルに設定されれば、偶数行および奇数行の互いに隣接する２本のワード線ＷＬが活性化されることになる。例えば、ワード線駆動信号ＷＬＤ２ｘ−１が「Ｈ」レベルに設定された場合、対応するワード線ＷＬ２ｘ−１とともにワード線ＷＬ２ｘも活性化される。また、同様にワード線駆動信号ＷＬＤ２ｘが「Ｈ」レベルに設定された場合、対応するワード線ＷＬ２ｘとともにワード線ＷＬ２ｘ＋１も活性化される。なお、ワード線駆動信号ＷＬＤあるいはＲＷＬＡ，ＲＷＬＢは、図示しないが、ロウアドレスＲＡに基づいて行デコーダ２０に含まれるデコード回路により生成されるものとする。

ソース線電位設定回路８０は、ノードＮ０の電位を調整する電位調整回路９０を含む。また、ソース線電位設定回路８０は、ノードＮ０と複数のソース線ＳＬとの間の接続を制御する複数のトランジスタ（本例においては一例としてＮチャネルＭＯＳトランジスタ）を含む。また、ソース線電位設定回路８０は、複数のトランジスタにそれぞれ対応して設けられ、ゲート電極と接続されて対応するトランジスタの導通／非導通を制御するＡＮＤ回路４１と、隣接する偶数行および奇数行の２本ずつのワード線ＷＬの他端側と接続されて、ＮＯＲ論理演算結果を出力する複数のＮＯＲ回路４２とを含む。

なお、上述したようにワード線ＷＬの一端側は、ワード線ドライバ帯ＷＤＶＡと接続されている。また、ソース線ＳＬは、隣接する偶数行および奇数行の２本ずつのメモリセル行に対応して設けられているため、ＮＯＲ回路４２と、ソース線ＳＬとノードＮ０との間の接続を制御するトランジスタのゲート電極を制御するＡＮＤ回路４１とは対応付けられている。ＡＮＤ回路４１は、対応するＮＯＲ回路４２の出力結果の反転信号と、制御信号ＳＡＥの反転信号との入力を受けて、そのＡＮＤ論理演算結果を対応するトランジスタのゲート電極に出力する。本例においては、一例として、ソース線ＳＬｘに対応して、ノードＮ０との間に設けられたトランジスタＱＮ２と、ソース線ＳＬｘ＋１に対応して、ノードＮ０との間に設けられたトランジスタＱＮ３とが一例として示されている。

例えば、ここで、ロウアドレスＲＡに基づいてワード線ＷＬ２ｘ−１およびワード線ＷＬ２ｘが活性化されるワード線駆動信号ＷＬＤ２ｘ−１（「Ｈ」レベル）が供給された場合、ワード線ＷＬ２ｘ−１およびワード線ＷＬ２ｘが活性化されて、ＮＯＲ回路４２は、「Ｌ」レベルを出力する。制御信号／ＳＡＥは、データ読出時にコントロール回路５により「Ｌ」レベルに活性化される制御信号であり、制御信号／ＳＡＥが「Ｌ」レベルでありＮＯＲ回路４２の出力が「Ｌ」レベルである場合には、対応するＡＮＤ回路４１の出力は、「Ｈ」レベルに設定される。これに伴ない、ＡＮＤ回路４１に対応するトランジスタＱＮ２は、導通し、ソース線ＳＬｘとノードＮ０とが電気的に結合される。

また、別の例として、ロウアドレスＲＡに基づいてワード線ＷＬ２ｘおよびワード線ＷＬ２ｘ＋１が活性化されるワード線駆動信号ＷＬＤ２ｘ（「Ｈ」レベル）が供給された場合、ワード線ＷＬ２ｘおよびワード線ＷＬ２ｘ＋１が活性化されて、それぞれ対応するＮＯＲ回路４２は、「Ｌ」レベルを出力する。制御信号／ＳＡＥが「Ｌ」レベルである場合には、それぞれの対応するＡＮＤ回路４１の出力が「Ｈ」レベルに設定されるためトランジスタＱＮ２，ＱＮ３がともに導通する。すなわち、ソース線ＳＬｘとノードＮ０とが電気的に結合されるとともに、ソース線ＳＬｘ＋１とノードＮ０とが電気的に結合される。

一方、制御信号／ＳＡＥが「Ｈ」レベルである場合には、全てのＡＮＤ回路４１の出力は、「Ｌ」レベルに設定されるためソース線ＳＬとノードＮ０とが電気的に結合されることはない。

電位調整回路９０は、ノードＮ０の電位を調整する回路であり、トランジスタＱＰ１，ＱＰ２，ＱＮ１を含む。なお、トランジスタＱＰ１，ＱＰ２は、一例としてＰチャネルＭＯＳトランジスタ、トランジスタＱＮ１は、一例としてＮチャネルＭＯＳトランジスタとする。トランジスタＱＰ１は、電源電圧ＶｄｄとノードＮ０との間に設けられ、そのゲートはロウアドレス／ＲＡ０の入力を受ける。トランジスタＱＰ２，ＱＮ１は、ノードＮ０と接地電圧ＧＮＤとの間に設けられ、それぞれ制御信号ＶＳＡおよびロウアドレス／ＲＡ０の入力を受ける。

ここで、ロウアドレス／ＲＡ０は、後述するが選択されたメモリセル行として偶数行および奇数行を指し示すアドレスに対応している。本例においては、偶数行が選択される場合には、ロウアドレス／ＲＡ０は「Ｈ」レベルに設定され、奇数行が選択される場合には、ロウアドレス／ＲＡ０は「Ｌ」レベルに設定されるものとする。

例えば、ロウアドレス／ＲＡ０が「Ｌ」レベルである場合には、トランジスタＱＰ１が導通して、ノードＮ０は電源電圧Ｖｄｄと電気的に結合される。一方、ロウアドレス／ＲＡ０が「Ｈ」レベルである場合には、トランジスタＱＮ１が導通して、ノードＮ０はトランジスタＱＰ２を介して接地電圧ＧＮＤと電気的に結合される。トランジスタＱＰ２は、制御信号ＶＳＡの電圧レベルに従ってその導通度合が調整され、完全導通とすることにより接地電圧ＧＮＤレベルにまでノードＮ０の電位レベルを下げることができるが、半導通とすることによりノードＮ０の電位レベルを所定電位浮かせることができノードＮ０の電位の調整が可能である。

なお、上記においては、メモリアレイＭＡに対応して設けられたワード線ドライバ帯ＷＤＶＡ、ソース線ドライバ帯ＳＬＤＶＡ、ソース線電位設定回路８０および電位調整回路９０について説明したが、メモリアレイＭＢに対応して設けられたワード線ドライバ帯ＷＤＶＢ、ソース線ドライバ帯ＳＬＤＶＡ、ソース線電位設定回路８１および電位調整回路９１等についても同様でありその詳細な説明は繰り返さない。

また、入出力線ドライバ帯ＬＩＤＶＡは、入出力線ＬＩＯＡ１，ＬＩＯＡ２にそれぞれ対応して設けられた複数のトライステートバッファ６０と、複数のＮＡＮＤ回路６１とを含む。ＮＡＮＤ回路６１は、内部書込データＤＴＡ１と制御信号ＷＥとのＮＡＮＤ論理演算結果をトライステートバッファ６０に出力する。トライステートバッファ６０は、制御信号ＷＥの論理レベルに従って活性化され、ＮＡＮＤ回路６１の出力信号を反転して入出力線ＬＩＯＡ１に伝達する。なお、データ書込時にコントロール回路５により制御信号ＷＥは「Ｈ」レベルに設定されるものとする。

ＮＡＮＤ回路６１は、制御信号ＷＥが「Ｈ」レベル、内部書込データＤＴＡが「Ｈ」レベルの場合に「Ｌ」レベルの信号を出力する。トライステートバッファ６０は、ＮＡＮＤ回路６１の出力が「Ｌ」レベルの場合には、入出力線ＬＩＯＡ１に「Ｈ」レベルの信号を伝達する。一方、内部書込データＤＴＡが「Ｌ」レベルの場合には、ＮＡＮＤ回路６１の出力は「Ｈ」レベルであるため入出力線ＬＩＯＡ１に「Ｌ」レベルの信号を伝達する。なお、制御信号ＷＥが「Ｌ」レベルの場合には、トライステートバッファ６０は非活性化状態である。すなわち、トライステートバッファ６０は、出力ハイインピーダンス状態に設定される。入出力線ドライバ帯ＬＩＤＶＢについても同様である。

図１０は、本発明の実施の形態に従うアンプＡＰ１の回路構成図である。
図１０を参照して、アンプＡＰ１は、トランジスタＱＰ５〜ＱＰ８とトランジスタＱＮ７，ＱＮ８と、ＡＮＤ回路７０と、ＮＡＮＤ回路７１と、サブアンプＤＡａ，ＤＡｂと、スイッチ回路ＳＷとを含む。トランジスタＱＰ５〜ＱＰ８は、一例としてＰチャネルＭＯＳトランジスタとする。また、トランジスタＱＮ７，ＱＮ８は、一例としてＮチャネルＭＯＳトランジスタとする。

トランジスタＱＰ５は、電源電圧ＶｄｄとノードＮ１との間に配置され、そのゲートはＮＡＮＤ回路７１の出力ノードと電気的に結合される。トランジスタＱＰ６は、電源電圧ＶｄｄとノードＮ２との間に接続され、そのゲートはＮＡＮＤ回路７１の出力ノードと電気的に結合される。

サブアンプＤＡａの入力ノードは、ノードＮ１とノードＮ２とそれぞれ電気的に結合され、ノードＮ１，ノードＮ２の電位レベルの差を増幅してスイッチ回路ＳＷを介して読出データＤＱ０として出力する。トランジスタＱＰ７は、ノードＮ１とノードＮ３との間に配置され、そのゲートは制御信号ＶＳＡの入力を受ける。トランジスタＱＰ８は、ノードＮ２とノードＮ４との間に配置され、そのゲートは制御信号ＶＳＡの入力を受ける。

サブアンプＤＡｂの入力ノードは、ノードＮ３，ノードＮ４とそれぞれ電気的に結合され、ノードＮ３，ノードＮ４の電位レベルの差を増幅してスイッチ回路ＳＷを介して読出データＤＱ１として出力する。トランジスタＱＮ７は、ノードＮ３と接地電圧ＧＮＤとの間に配置され、そのゲートはＮＡＮＤ回路７１の出力ノードと電気的に結合される。トランジスタＱＮ８は、ノードＮ４と接地電圧ＧＮＤとの間に配置され、そのゲートはＡＮＤ回路７０の出力ノードと電気的に結合される。

ＡＮＤ回路７０は、制御信号ＳＡＥとロウアドレス／ＲＡ０の反転信号の入力を受けてそのＡＮＤ論理演算結果をトランジスタＱＮ７，ＱＮ８のゲートに出力する。ＮＡＮＤ回路７１は、制御信号ＳＡＥとロウアドレス／ＲＡ０の入力を受けてそのＮＡＮＤ論理演算結果をトランジスタＱＰ５，ＱＰ６のゲートに出力する。

スイッチ回路ＳＷは、ロウアドレス／ＲＡ０の論理レベルに従ってサブアンプＤＡａ，ＤＡｂの出力を切換える回路であり、ロウアドレス／ＲＡ０が「Ｈ」レベルである場合には、サブアンプＤＡａからの出力を読出データＤＱ１として出力し、ロウアドレス／ＲＡ０が「Ｌ」レベルである場合にはサブアンプＤＡｂの出力を読出データＤＱ１として出力するものとする。上述したようにロウアドレス／ＲＡ０は、選択されたメモリセル行として偶数行および奇数行を指し示すアドレスに対応しており、偶数行を選択する場合には、サブアンプＤＡａを用いて読出データＤＱ１を出力し、奇数行を選択する場合には、サブアンプＤＡｂを用いることとする。

なお、上述したように制御信号ＳＡＥは、データ読出時に「Ｈ」レベルに設定され、それ以外の場合には、「Ｌ」レベルである。したがって、データ読出時以外の場合には、アンプＡＰ１は非活性化状態である。

ここで、データ読出時において、サブアンプＤＡａを用いる場合について説明する。すなわち、ロウアドレス／ＲＡ０および制御信号ＳＡＥが「Ｈ」レベルである場合には、トランジスタＱＰ５，ＱＰ６が導通する。一方、トランジスタＱＮ７，ＱＮ８は非導通状態である。

したがって、スイッチ回路ＳＷ１を介してノードＮ１，Ｎ２と接続される入出力線側が高電位となる。一方、ソース線電位設定回路８０の電位調整回路９０において、ロウアドレス／ＲＡ０が「Ｈ」レベルであるためトランジスタＱＮ１が導通して、ノードＮ０は、トランジスタＱＰ２を介して接地電圧ＧＮＤと結合されるため低電位となる。それゆえ、後述するが、行選択および列選択に従って、入出力線と接続されるビット線からソース線に対してメモリセルの抵抗値に応じたデータ読出電流が流れることになる。

次に、データ読出時において、サブアンプＤＡｂを用いる場合について説明する。
ソース線電位設定回路８０の電位調整回路９０において、ロウアドレス／ＲＡ０が「Ｌ」レベルであるためトランジスタＱＰ１が導通して、ノードＮ０は高電位となる。一方、トランジスタＱＮ１は非導通である。一方、アンプＡＰ１側において、トランジスタＱＰ５，ＱＰ６は非導通であり、トランジスタＱＮ７，ＱＮ８は導通状態である。したがって、スイッチ回路ＳＷ１を介してノードＮ１，Ｎ２と接続される入出力線側は低電位となる。それゆえ、後述するが、行選択および列選択に従って、ソース線から入出力線と接続されるビット線に対してメモリセルの抵抗値に応じたデータ読出電流が流れることになる。なお、トランジスタＱＰ７，ＱＰ８は、電位調整回路９０で説明したように制御電圧ＶＳＡをゲート電極に受けてノードＮ１，Ｎ２の電位を調整する回路であり、サブアンプＤＡａを用いる場合と、サブアンプＤＡｂを用いる場合とで、流れる方向は入れ替わるがデータ読出電流経路としては同じである。

サブアンプＤＡａを用いる場合は、トランジスタＱＰ５，ＱＰ６の負荷とデータ読出電流との積に基づく電圧差に従って読出データが出力される。また、サブアンプＤＡｂを用いる場合は、トランジスタＱＮ５，ＱＮ６の負荷とデータ読出電流との積に基づく電圧差に従って読出データが出力される。

図１１は、スイッチ回路ＳＷ１，ＳＷ２の内部回路を説明する図である。
図１１を参照して、スイッチＳＷ１は、トランジスタＮＴ５〜ＮＴ８を含む。スイッチ回路ＳＷ２は、トランジスタＮＴ１〜ＮＴ４を含む。

トランジスタＮＴ１は、入出力線ＬＩＯＢ２とセンスノードＳＩ０との間に設けられ、そのゲートは制御信号ＢＳの入力を受ける。トランジスタＮＴ２は、入出力線ＬＩＯＢ２とセンスノード／ＳＩ０との間に設けられ、そのゲートは制御信号／ＢＳの入力を受ける。トランジスタＮＴ３は、入出力線ＬＩＯＡ２とセンスノードＳＩ０との間に設けられ、そのゲートは制御信号／ＢＳの入力を受ける。トランジスタＮＴ４は、入出力線ＬＩＯＡ２とセンスノード／ＳＩ０との間に設けられ、そのゲートは制御信号ＢＳの入力を受ける。トランジスタＮＴ５は、入出力線ＬＩＯＢ１とセンスノードＳＩ１との間に設けられ、そのゲートは制御信号ＢＳの入力を受ける。トランジスタＮＴ６は、入出力線ＬＩＯＢ１とセンスノード／ＳＩ１との間に設けられ、そのゲートは制御信号／ＢＳの入力を受ける。トランジスタＮＴ７は、入出力線ＬＩＯＡ１とセンスノードＳＩ１との間に設けられ、そのゲートは制御信号／ＢＳの入力を受ける。トランジスタＮＴ８は、入出力線ＬＩＯＡ１とセンスノード／ＳＩ１との間に設けられ、そのゲートは制御信号ＢＳの入力を受ける。

センスノード／ＳＩ０とセンスノード／ＳＩ１とは短絡され、アンプＡＰ１，ＡＰ２において、「−」側のノードと電気的に結合される。

また、センスノードＳＩ０，ＳＩ１は、アンプＡＰ２，ＡＰ１において、「＋」側のノードと電気的に結合される。

ここで、図１１に示されるスイッチ回路ＳＷ１，ＳＷ２は制御信号ＢＳ，／ＢＳの入力に応答して入出力線とセンスノードとの接続関係が切り替わる。

たとえば、制御信号ＢＳ，／ＢＳが「Ｈ」レベルおよび「Ｌ」レベルである場合には入出力線ＬＩＯＡ１，ＬＩＯＡ２は、センスノード／ＳＩ０，／ＳＩ１とそれぞれ電気的に結合される。また、入出力線ＬＩＯＢ１，ＬＩＯＢ２は、センスノードＳＩ１，ＳＩ０とそれぞれ電気的に結合される。

一方、制御信号ＢＳ，／ＢＳが「Ｌ」レベルおよび「Ｈ」レベルである場合には入出力線ＬＩＯＡ１，ＬＩＯＡ２は、センスノードＳＩ１，ＳＩ０とそれぞれ電気的に結合される。また、入出力線ＬＩＯＢ１，ＬＩＯＢ２は、センスノード／ＳＩ１，／ＳＩ０とそれぞれ電気的に結合される。なお、センスノード／ＳＩ０，／ＳＩ１は短絡されている。

本実施の形態に従うデータ読出においては、当該スイッチ回路ＳＷ１，ＳＷ２を用いて制御信号ＢＳ，／ＢＳに応答してアンプＡＰ１，ＡＰ２と接続されるセンスノードと入出力線との接続関係の切り替えを実行する。具体的には、メモリアレイＭＡが選択されてメモリアレイＭＡの選択メモリセルのデータ読出の場合には、制御信号ＢＳ，／ＢＳは「Ｌ」レベル，「Ｈ」レベルに設定される。一方、メモリアレイＭＢが選択されてメモリアレイＭＢの選択メモリセルのデータ読出の場合には、制御信号ＢＳ，／ＢＳは「Ｈ」レベル，「Ｌ」レベルに設定される。

本実施の形態に従うデータ読出においては、選択されたメモリアレイの選択メモリセルとセンスノードＳＩ０，ＳＩ１とが接続され、非選択のメモリアレイのダミーメモリセルと他方のセンスノード／ＳＩ０，／ＳＩ１とが接続される。

図１２は、偶数行のメモリセルを選択した場合のデータ読出を説明するメモリアレイ側を説明する図である。

本例においては、一例として、メモリアレイＭＡにおいて、偶数行のメモリセルＭＣ（１，２ｘ），ＭＣ（２，２ｘ）が選択されて、２ビットのデータ読出を実行する場合について説明する。偶数行を選択するためロウアドレス／ＲＡ０は「Ｈ」レベルに設定されているものとする。

まず、メモリアレイＭＡ側について考える。
ワード線ドライバ帯ＷＤＶＡは、ワード線駆動信号ＷＬＤ２ｘ−１（「Ｈ」レベル）を受けてワード線ＷＬ２ｘ−１，ＷＬ２ｘを駆動する。すなわち、ワード線ＷＬ２ｘ−１，ＷＬ２ｘを「Ｈ」レベルに設定する。これに伴ない、ワード線ＷＬ２ｘ−１，ＷＬ２ｘと接続された２ｘ−１，２ｘ行目の２つのアクセストランジスタＡＴＲがオン（ＯＮ）する。１列目であるビット線ＢＬＡ１と接続されたメモリセルＭＣ（１，２ｘ−１），ＭＣ（１，２ｘ），（１，２ｘ＋１）に着目すると、２つのアクセストランジスタＡＴＲがオンすることにより、ソース線ＳＬｘとビット線ＢＬＡ１との間において、メモリセルＭＣ（１，２ｘ）と、互いに並列に接続されたメモリセルＭＣ（１，２ｘ−１），ＭＣ（１，２ｘ＋１）とが直列に接続される。２列目であるビット線ＢＬＡ２と接続されたメモリセルＭＣ（２，２ｘ−１），ＭＣ（２，２ｘ），（２，２ｘ＋１）に着目すると、２つのアクセストランジスタＡＴＲがオンすることにより、ソース線ＳＬｘとビット線ＢＬＡ２との間において、メモリセルＭＣ（２，２ｘ）と、互いに並列に接続されたメモリセルＭＣ（２，２ｘ−１），ＭＣ（２，２ｘ＋１）とが直列に接続される。

また、本例においては、列選択線ＣＳＬ１が活性化され、列選択ゲートＹＧＡ１，ＹＧＡ２がオンする。これに伴ない、ビット線ＢＬＡ１，ＢＬＡ２と入出力線ＬＩＯＡ１，ＬＩＯＡ２とがそれぞれ電気的に結合される。

次に、ソース線電位設定回路８０について説明する。
ロウアドレス／ＲＡ０が「Ｈ」レベルに設定されるためソース線電位設定回路８０の電位調整回路９０のトランジスタＱＮ１がオンする。したがって、上述したようにノードＮ０は、トランジスタＱＰ２のゲートに与えられる制御信号ＶＳＡの電圧レベルに従って所定電位に設定される。

また、ワード線ＷＬ２ｘ−１，ＷＬ２ｘが「Ｈ」レベルに設定されることにより、ソース線ＳＬｘに対応するＮＯＲ回路４２が「Ｌ」レベルに設定される。データ読出時においては、制御信号／ＳＡＥは「Ｌ」レベルに設定されるためソース線ＳＬｘに対応するＮＡＮＤ回路４１は「Ｈ」レベルとなる。したがって、ソース線ＳＬｘに対応するトランジスタＱＮ２はオンし、ノードＮ０とソース線ＳＬｘとが電気的に結合される。なお、他のトランジスタは、オフである。

次に、メモリアレイＭＢ側について考える。
メモリアレイＭＢ側は、選択されたメモリセルのリファレンスとしてダミーメモリセルが選択される。

なお、メモリアレイＭＢ側において、ダミーメモリセルＤＭＣ（１，１），ＤＭＣ（２，１）について１行目のダミーメモリセル、ダミーメモリセルＤＭＣ（１，２），ＤＭＣ（２，２）について２行目のダミーメモリセルとして説明する。また、ダミーメモリセルＤＭＣ（１，３），ＤＭＣ（２，３）について３行目のダミーメモリセル、ダミーメモリセルＤＭＣ（１，４），ＤＭＣ（２，４）について４行目のダミーメモリセルとして説明する。

ワード線ドライバ帯ＷＤＶＢは、ワード線駆動信号ＲＷＬＢｅ（「Ｈ」レベル）を受けてワード線ＲＷＬＢ２，ＲＷＬＢ３を駆動する。すなわち、ワード線ＲＷＬＢ２，ＲＷＬＢ３を「Ｈ」レベルに設定する。これに伴ない、ダミーメモリセルに関して、ワード線ＲＷＬＢ２，ＲＷＬＢ３と接続された２，３行目の２つのアクセストランジスタＡＴＲがオン（ＯＮ）する。

１列目であるビット線ＢＬＢ１と接続されたダミーメモリセルＤＭＣ（１，２），ＤＭＣ（１，３），ＤＭＣ（１，４）に着目すると、２つのアクセストランジスタＡＴＲがオンすることにより、ソース線ＤＳＬ２とビット線ＢＬＢ１との間において、ダミーメモリセルＤＭＣ（１，３）と、互いに並列に接続されたダミーメモリセルＤＭＣ（１，２），ＤＭＣ（１，４）とが直列に接続される。

２列目であるビット線ＢＬＢ２と接続されたダミーメモリセルＤＭＣ（２，２），ＤＭＣ（２，３），ＤＭＣ（２，４）に着目すると、２つのアクセストランジスタＡＴＲがオンすることにより、ソース線ＤＳＬ１とビット線ＢＬＢ２との間において、ダミーメモリセルＤＭＣ（２，３）と、互いに並列に接続されたダミーメモリセルＤＭＣ（２，２），ＤＭＣ（２，４）とが直列に接続される。

また、本例においては、上述したように列選択線ＣＳＬ１が活性化され、列選択ゲートＹＧＢ１，ＹＧＢ２がオンする。これに伴ない、ビット線ＢＬＢ１，ＢＬＢ２と入出力線ＬＩＯＢ１，ＬＩＯＢ２とがそれぞれ電気的に結合される。

次に、ソース線電位設定回路８１について説明する。
ロウアドレス／ＲＡ０が「Ｈ」レベルに設定されるためソース線電位設定回路８１の電位調整回路９１のトランジスタＱＮ４がオンする。したがって、ノードＮ０と同様にノードＮ０＃は、トランジスタＱＰ４のゲートに与えられる制御信号ＶＳＡの電圧レベルに従って所定電位に設定される。

また、ワード線ＲＷＬＢ２，ＲＷＬＢ３が「Ｈ」レベルに設定されることにより、ソース線ＤＳＬ２に対応するＮＯＲ回路４２が「Ｌ」レベルに設定される。データ読出時においては、制御信号／ＳＡＥは「Ｌ」レベルに設定されるためソース線ＤＳＬ２に対応するＮＡＮＤ回路４１は「Ｈ」レベルとなる。したがって、ソース線ＤＳＬ２に対応するトランジスタＱＮ６はオンし、ノードＮ０＃とソース線ＤＳＬ２とが電気的に結合される。なお、他のトランジスタは、オフである。

次に、スイッチ回路ＳＷ１，ＳＷ２について説明する。メモリアレイＭＡが選択されているため制御信号ＢＳ，／ＢＳが「Ｌ」レベルおよび「Ｈ」レベルに設定される。したがって、入出力線ＬＩＯＡ１，ＬＩＯＡ２は、センスノードＳＩ１，ＳＩ０とそれぞれ電気的に結合される。また、入出力線ＬＩＯＢ１，ＬＩＯＢ２は、センスノード／ＳＩ１，／ＳＩ０とそれぞれ電気的に結合される。なお、センスノード／ＳＩ１，／ＳＩ０は短絡されている。

図１３は、偶数行のメモリセルを選択した場合のデータ読出を説明するアンプ側を説明する図である。

図１３を参照して、本例においては、上述したように偶数行を選択するためロウアドレス／ＲＡ０は「Ｈ」レベルに設定されているものとする。また、データ読出時において制御信号ＳＡＥは、「Ｈ」レベルに設定される。

したがって、ＮＡＮＤ回路７１が「Ｌ」レベルを出力する。これに応答してトランジスタＱＰ５，ＱＰ６がオンする。すなわち、ノードＮ１，Ｎ２側が高電位に設定される。なお、ＡＮＤ回路７０は「Ｌ」レベルを出力するためトランジスタＱＮ７，ＱＮ８はオフしている。また、スイッチ回路ＳＷは、ロウアドレス／ＲＡ０（「Ｈ」レベル）に応答してサブアンプＤＡａ側を読出データＤＱ１として出力する。

次に、本例のデータ読出電流について説明する。
上述したようにＮＡＮＤ回路７１が「Ｌ」レベルを出力するためトランジスタＱＰ５，ＱＰ６がオンして、アンプＡＰ１側からデータ読出電流が流れることになる。

再び、図１２を参照して、メモリアレイＭＡ側のメモリセルＭＣ（１，２ｘ）に着目する。そうすると、アンプＡＰ１側からスイッチ回路ＳＷ１、入出力線ＬＩＯＡ１、列選択ゲートＹＧＡ１、ビット線ＢＬＡ１、メモリセルＭＣ（１，２ｘ−１）およびＭＣ（１，２ｘ＋１）、２つのアクセストランジスタＡＴＲ、選択されたメモリセルＭＣ（１，２ｘ）、ソース線ＳＬｘ、トランジスタＱＮ２、ノードＮ０への電流経路に対してデータ読出電流が供給される。

同様に、メモリアレイＭＡ側のメモリセルＭＣ（２，２ｘ）に着目する。そうすると、アンプＡＰ２側からスイッチ回路ＳＷ２、入出力線ＬＩＯＡ２、列選択ゲートＹＧＡ２、ビット線ＢＬＡ２、メモリセルＭＣ（２，２ｘ−１）およびＭＣ（２，２ｘ＋１）、２つのアクセストランジスタＡＴＲ、選択されたメモリセルＭＣ（２，２ｘ）、ソース線ＳＬｘ、トランジスタＱＮ２、ノードＮ０への電流経路に対してデータ読出電流が供給される。

メモリアレイＭＢ側のダミーメモリセルＤＭＣに着目すると、アンプＡＰ１側からスイッチＳＷ１、入出力線ＬＩＯＢ１、列選択ゲートＹＧＢ１、ビット線ＢＬＢ１、ダミーメモリセルＤＭＣ（１，２）およびＤＭＣ（１，４）、２つのアクセストランジスタＡＴＲ、ダミーメモリセルＤＭＣ（１，３）、ソース線ＤＳＬ２、トランジスタＱＮ６、ノードＮ０＃への電流経路に対してデータ読出電流が供給される。また、アンプＡＰ２側からスイッチＳＷ２、入出力線ＬＩＯＢ２、列選択ゲートＹＧＢ２、ビット線ＢＬＢ２、ダミーメモリセルＤＭＣ（２，２）およびＤＭＣ（２，４）、２つのアクセストランジスタＡＴＲ、ダミーメモリセルＤＭＣ（２，３）、ソース線ＤＳＬ２、トランジスタＱＮ６、ノードＮ０＃への電流経路に対してデータ読出電流が供給される。

ここで、選択されたメモリセルＭＣ（１，２ｘ）に流れるデータ読出電流量について説明する。

上述したように２つのワード線ＷＬ２ｘ−１，ＷＬ２ｘが活性化されることにより２つのアクセストランジスタＡＴＲがオンするため、選択されたメモリセルＭＣ（１，２ｘ）は、ビット線ＢＬＡ１とソース線ＳＬｘとの間において、２つのそれぞれ並列のメモリセルＭＣ（１，２ｘ−１）とＭＣ（１，２ｘ＋１）と接続されることになる。

ここで、例えば、選択されたメモリセルＭＣ（１，２ｘ）の抵抗値を抵抗値Ｒｘ、メモリセルＭＣ（１，２ｘ−１）とＭＣ（１，２ｘ＋１）との抵抗値をそれぞれ抵抗値Ｒｘ１，Ｒｘ２とする。

そうすると、これらメモリセルの合成抵抗値Ｒｃｅｌｌは、次式となる。

次に、これらメモリセルに印加される電圧Ｖｂｉａｓは次式となる。

図１４は、メモリセルの合成抵抗値Ｒｃｅｌｌの取り得る範囲について説明する図である。

図１４を参照して、合成抵抗値Ｒｃｅｌｌ（Ｒｍｉｎ）の取り得る範囲は、図１４に示されるように次式となる

また、合成抵抗値Ｒｃｅｌｌ（Ｒｍａｘ）の取り得る範囲は、図１４に示されるように次式となる。

したがって、データ読出時において、合成抵抗値Ｒｃｅｌｌ（Ｒｍｉｎ）の最大値と、合成抵抗値Ｒｃｅｌｌ（Ｒｍａｘ）の最小値との間の中間抵抗値をリファレンスの抵抗値Ｒｒｅｆとして抵抗値Ｒｒｅｆに従うデータ読出電流を供給することにより、選択されたメモリセルの記憶データ（「０」，「１」）の読出が可能となる。

本例においては、メモリアレイＭＢ側において、ダミーメモリセルＤＭＣに着目すると、ダミーメモリセルＤＭＣ（１，１），ＤＭＣ（１，３），ＤＭＣ（２，２），ＤＭＣ（２，４）を一例として抵抗値Ｒｍｉｎ、ダミーメモリセルＤＭＣ（１，２），ＤＭＣ（１，４），ＤＭＣ（２，１），ＤＭＣ（２，３）を一例として抵抗値Ｒｍａｘに設定している。具体的には、行および列に対して隣接するダミーメモリセルＤＭＣの抵抗値をそれぞれ反転させた状態に設定する。すなわち、抵抗値ＲｍａｘとＲｍｉｎとが互いに隣接するようにダミーメモリセルＤＭＣを設定する。

当該方式により、ダミーメモリセルＤＭＣ（１，２），ＤＭＣ（１，３），ＤＭＣ（１，４）およびアクセストランジスタＡＴＲの合成抵抗値（第１のダミーメモリセル群）は、合成抵抗値Ｒｃｅｌｌ（Ｒｍｉｎ）の最大値と同じ値に設定される。また、ダミーメモリセルＤＭＣ（２，２），ＤＭＣ（２，３），ＤＭＣ（２，４）およびアクセストランジスタＡＴＲの合成抵抗値（第２のダミーメモリセル群）は、合成抵抗値Ｒｃｅｌｌ（Ｒｍａｘ）の最小値と同じ値に設定される。

これらの第１および第２のダミーメモリセル群のそれぞれは、図１１で説明したセンスノード／ＳＩ０とセンスノード／ＳＩ１とが短絡されることにより互いに並列接続された構成となる。

したがって、ダミーメモリセル群全体の合成抵抗値は、合成抵抗値Ｒｃｅｌｌ（Ｒｍｉｎ）の最大値と、合成抵抗値Ｒｃｅｌｌ（Ｒｍａｘ）の最小値との間の中間値である上述した抵抗値Ｒｒｅｆと同じ値に設定される。

入出力線ＬＩＯＢ１，ＬＩＯＢ２は、スイッチ回路ＳＷ１，ＳＷ２を介して短絡され、上述したように、第１および第２のダミーメモリセル群のそれぞれと接続される。すなわち、アンプＡＰ１およびＡＰ２からの電流が、合成抵抗値Ｒｃｅｌｌ（Ｒｍｉｎ）の最大値である第１のダミーメモリセル群と、合成抵抗値Ｒｃｅｌｌ（Ｒｍａｘ）の最小値である第２のダミーメモリセル群に共通に与えられる。したがって、これらのアンプＡＰ１およびＡＰ２の基準電流（リファレンス電流）Ｉｒｅｆは、この合成抵抗値Ｒｃｅｌｌ（Ｒｍｉｎ）の最大値と合成抵抗値Ｒｃｅｌｌ（Ｒｍａｘ）の最小値を流れる電流の平均値となる。

したがって、このダミーメモリセル群全体の合成抵抗値である抵抗値Ｒｒｅｆに流れるデータ読出電流Ｉｒｅｆ（Ｖｂｉａｓ／Ｒｒｅｆ）と、選択されたメモリセルに流れるデータ読出電流Ｉｃｅｌｌ（Ｖｂｉａｓ／Ｒｃｅｌｌ）と電流差に基づく電圧差をアンプにて増幅して読出データとして出力する。

具体的には、図１３に示されるサブアンプＤＡａあるいはＤＡｂで増幅されて読出データＤＱ１として出力される。

サブアンプＤＡａに入力される電圧Ｖｉｎは、次式で表される。

この電圧Ｖｉｎ（＋）と電圧Ｖｉｎ（−）との電圧差が増幅されて読出データＤＱ１として出力される。

一方、サブアンプＤＡｂについては、奇数行の際のデータ読出に用いられ、サブアンプＤＡａを用いたデータ読出の場合とデータ読出電流の流れる方向は逆となる。すなわち、上述したようにソース線ＳＬ側が高電位となり、アンプＡＰ１側が低電位となる。当該場合には、上述したようにデータ読出電流経路としては同じであり、サブアンプＤＡａと同様の方式の増幅動作が実行される。

上述したように、本実施の形態においては、列選択線ＣＳＬ１が活性化されることにより２列のビット線ＢＬＡ１，ＢＬＡ２が並列に選択される構成であるためアンプＡＰ１，ＡＰ２それぞれにおいて選択された偶数行のメモリセルＭＣ（１，２ｘ）およびＭＣ（２，２ｘ）の記憶データを読み出すことが可能である。なお、読出データＤＱ１あるいはＤＱ２は、図示しない出力バッファ回路を介して出力データＤＯＵＴとして出力される。

次に、奇数行のメモリセルを選択した場合のデータ読出を説明する。
図１５は、奇数行のメモリセルを選択した場合のデータ読出を説明するメモリアレイ側を説明する図である。

本例においては、一例として、メモリアレイＭＡにおいて、奇数行のメモリセルＭＣ（１，２ｘ＋１），ＭＣ（２，２ｘ＋１）が選択されて、２ビットのデータ読出を実行する場合について説明する。奇数行を選択するためロウアドレス／ＲＡ０は「Ｌ」レベルに設定されているものとする。

まず、メモリアレイＭＡ側について考える。
ワード線ドライバ帯ＷＤＶＡは、ワード線駆動信号ＷＬＤ２ｘ（「Ｈ」レベル）を受けてワード線ＷＬ２ｘ，ＷＬ２ｘ＋１を駆動する。すなわち、ワード線ＷＬ２ｘ，ＷＬ２ｘ＋１を「Ｈ」レベルに設定する。これに伴ない、ワード線ＷＬ２ｘ，ＷＬ２ｘ＋１と接続された２ｘ，２ｘ＋１行目の２つのアクセストランジスタＡＴＲがオン（ＯＮ）する。１列目であるビット線ＢＬＡ１と接続されたメモリセルＭＣ（１，２ｘ），ＭＣ（１，２ｘ＋１），（１，２ｘ＋２）に着目すると、２つのアクセストランジスタＡＴＲがオンすることにより、ソース線ＳＬｘ，ＳＬｘ＋１とビット線ＢＬＡ１との間において、メモリセルＭＣ（１，２ｘ），メモリセルＭＣ（１，２ｘ＋２）とが互いに並列に接続され、メモリセルＭＣ（１，２ｘ＋１）とが直列に接続される。２列目であるビット線ＢＬＡ２と接続されたメモリセルＭＣ（２，２ｘ），ＭＣ（２，２ｘ＋１），（２，２ｘ＋２）に着目すると、２つのアクセストランジスタＡＴＲがオンすることにより、ソース線ＳＬｘ，ＳＬｘ＋１とビット線ＢＬＡ２との間において、メモリセルＭＣ（２，２ｘ），メモリセルＭＣ（２，２ｘ＋２）とが互いに並列に接続され、メモリセルＭＣ（２，２ｘ＋１）とが直列に接続される。

また、本例においては、列選択線ＣＳＬ１が活性化され、列選択ゲートＹＧＡ１，ＹＧＡ２がオンする。これに伴ない、ビット線ＢＬＡ１，ＢＬＡ２と入出力線ＬＩＯＡ１，ＬＩＯＡ２とがそれぞれ電気的に結合される。

次に、ソース線電位設定回路８０について説明する。
ロウアドレス／ＲＡ０が「Ｌ」レベルに設定されるためソース線電位設定回路８０の電位調整回路９０のトランジスタＱＰ１がオンする。したがって、上述したようにノードＮ０は、電源電圧Ｖｄｄと電気的に結合され、高電位に設定される。

また、ワード線ＷＬ２ｘ，ＷＬ２ｘ＋１が「Ｈ」レベルに設定されることにより、ソース線ＳＬｘに対応するＮＯＲ回路４２が「Ｌ」レベルに設定される。また、ソース線ＳＬｘ＋１に対応するＮＯＲ回路４２が「Ｌ」レベルに設定される。データ読出時においては、制御信号／ＳＡＥは「Ｌ」レベルに設定されるためソース線ＳＬｘ，ＳＬｘ＋１に対応するＮＡＮＤ回路４１は「Ｈ」レベルとなる。したがって、ソース線ＳＬｘ，ＳＬｘ＋１に対応するトランジスタＱＮ２，ＱＮ３はオンし、ノードＮ０とソース線ＳＬｘ，ＳＬｘ＋１とが電気的に結合される。なお、他のトランジスタは、オフである。

次に、メモリアレイＭＢ側について考える。
メモリアレイＭＢ側は、選択されたメモリセルのリファレンスとしてダミーメモリセルが選択される。

なお、メモリアレイＭＢ側において、ダミーメモリセルＤＭＣ（１，１），ＤＭＣ（２，１）について１行目のダミーメモリセル、ダミーメモリセルＤＭＣ（１，２），ＤＭＣ（２，２）について２行目のダミーメモリセルとして説明する。また、ダミーメモリセルＤＭＣ（１，３），ＤＭＣ（２，３）について３行目のダミーメモリセル、ダミーメモリセルＤＭＣ（１，４），ＤＭＣ（２，４）について４行目のダミーメモリセルとして説明する。

ワード線ドライバ帯ＷＤＶＢは、ワード線駆動信号ＲＷＬＢｏ（「Ｈ」レベル）を受けてワード線ＲＷＬＢ１，ＲＷＬＢ２を駆動する。すなわち、ワード線ＲＷＬＢ１，ＲＷＬＢ２を「Ｈ」レベルに設定する。これに伴ない、ダミーメモリセルに関して、ワード線ＲＷＬＢ１，ＲＷＬＢ２と接続された１，２行目の２つのアクセストランジスタＡＴＲがオン（ＯＮ）する。

１列目であるビット線ＢＬＢ１と接続されたダミーメモリセルＤＭＣ（１，２），ＤＭＣ（１，２），ＤＭＣ（１，３）に着目すると、２つのアクセストランジスタＡＴＲがオンすることにより、ソース線ＤＳＬ１，ＤＳＬ２とビット線ＢＬＢ１との間において、ダミーメモリセルＤＭＣ（１，１），ＤＭＣ（１，３）とが互いに並列に接続され、ダミーメモリセルＤＭＣ（１，２）とが直列に接続される。

２列目であるビット線ＢＬＢ２と接続されたダミーメモリセルＤＭＣ（２，１），ＤＭＣ（２，２），ＤＭＣ（２，３）に着目すると、２つのアクセストランジスタＡＴＲがオンすることにより、ソース線ＤＳＬ１，ＤＳＬ２とビット線ＢＬＢ２との間において、ダミーメモリセルＤＭＣ（２，１），ＤＭＣ（２，３）とが互いに並列に接続され、ダミーメモリセルＤＭＣ（２，２）とが直列に接続される。

また、本例においては、上述したように列選択線ＣＳＬ１が活性化され、列選択ゲートＹＧＢ１，ＹＧＢ２がオンする。これに伴ない、ビット線ＢＬＢ１，ＢＬＢ２と入出力線ＬＩＯＢ１，ＬＩＯＢ２とがそれぞれ電気的に結合される。

また、ワード線ＲＷＬＢ１，ＲＷＬＢ２が「Ｈ」レベルに設定されることにより、ソース線ＤＳＬ１，ＤＳＬ２に対応するＮＯＲ回路４２が「Ｌ」レベルに設定される。データ読出時においては、制御信号／ＳＡＥは「Ｌ」レベルに設定されるためソース線ＤＳＬ１，ＤＳＬ２に対応するＮＡＮＤ回路４１は「Ｈ」レベルとなる。したがって、ソース線ＤＳＬ１，ＤＳＬ２に対応するトランジスタＱＮ５，ＱＮ６はオンし、ノードＮ０＃とソース線ＤＳＬ１，ＤＳＬ２とが電気的に結合される。なお、他のトランジスタは、オフである。

次に、スイッチ回路ＳＷ１，ＳＷ２について説明する。メモリアレイＭＡが選択されているため制御信号ＢＳ，／ＢＳが「Ｌ」レベルおよび「Ｈ」レベルに設定される。したがって、入出力線ＬＩＯＡ１，ＬＩＯＡ２は、センスノードＳＩ１，ＳＩ０とそれぞれ電気的に結合される。また、入出力線ＬＩＯＢ１，ＬＩＯＢ２は、センスノード／ＳＩ１，／ＳＩ０とそれぞれ電気的に結合される。なお、センスノード／ＳＩ１，／ＳＩ０は短絡されている。

図１６は、奇数行のメモリセルを選択した場合のデータ読出を説明するアンプ側を説明する図である。

図１６を参照して、本例においては、上述したように奇数行を選択するためロウアドレス／ＲＡ０は「Ｌ」レベルに設定されているものとする。また、データ読出時において制御信号ＳＡＥは、「Ｈ」レベルに設定される。

したがって、ＡＮＤ回路７０が「Ｈ」レベルを出力する。これに応答してトランジスタＱＮ７，ＱＮ８がオンする。すなわち、ノードＮ１，Ｎ２側が低電位に設定される。なお、ＮＡＮＤ回路７１は「Ｈ」レベルを出力するためトランジスタＱＰ５，ＱＰ６はオフしている。また、スイッチ回路ＳＷは、ロウアドレス／ＲＡ０（「Ｌ」レベル）に応答してサブアンプＤＡｂ側を読出データＤＱ１として出力する。

次に、本例のデータ読出電流について説明する。
上述したようにＡＮＤ回路７０が「Ｈ」レベルを出力するためトランジスタＱＮ７，ＱＮ８がオンして、ソース線側からアンプＡＰ１に対してデータ読出電流が流れることになる。

再び、図１５を参照して、メモリアレイＭＡ側のメモリセルＭＣ（１，２ｘ＋１）に着目する。そうすると、ノードＮ０からトランジスタＱＮ２，ＱＮ３、ソース線ＳＬｘ，ＳＬｘ＋１、メモリセルＭＣ（１，２ｘ），ＭＣ（１，２ｘ＋２）、２つのアクセストランジスタＡＴＲ、選択されたメモリセルＭＣ（１，２ｘ＋１）、ビット線ＢＬＡ１、列選択ゲートＹＧＡ１、入出力線ＬＩＯＡ１、スイッチ回路ＳＷ１、アンプＡＰ１への電流経路に対してデータ読出電流が供給される。

同様に、メモリアレイＭＡ側のメモリセルＭＣ（２，２ｘ＋１）に着目すると、ノードＮ０からソース線ＳＬｘ，ＳＬｘ＋１、メモリセルＭＣ（２，２ｘ），ＭＣ（２，２ｘ＋２）、２つのアクセストランジスタＡＴＲ、選択されたメモリセルＭＣ（２，２ｘ＋１）、ビット線ＢＬＡ２、列選択ゲートＹＧＡ２、入出力線ＬＩＯＡ２、スイッチ回路ＳＷ２、アンプＡＰ２への電流経路に対してデータ読出電流が供給される。

メモリアレイＭＢ側のダミーメモリセルＤＭＣに着目すると、ノードＮ０＃からトランジスタＱＮ５，ＱＮ６、ソース線ＤＳＬ１，ＤＳＬ２、ダミーメモリセルＤＭＣ（１，１），ＤＭＣ（１，３）、２つのアクセストランジスタＡＴＲ、ダミーメモリセルＤＭＣ（１，２）、ビット線ＢＬＢ１、列選択ゲートＹＧＢ１、入出力線ＬＩＯＢ１、スイッチ回路ＳＷ１、アンプＡＰ１への電流経路に対してデータ読出電流が供給される。また、ノードＮ０＃からトランジスタＱＮ５，ＱＮ６、ソース線ＤＳＬ１，ＤＳＬ２、ダミーメモリセルＤＭＣ（２，１），ＤＭＣ（２，３）、２つのアクセストランジスタＡＴＲ、ダミーメモリセルＤＭＣ（２，２）、ビット線ＢＬＢ２、列選択ゲートＹＧＢ２、入出力線ＬＩＯＢ２、スイッチ回路ＳＷ２、アンプＡＰ２への電流経路に対してデータ読出電流が供給される。

ここで、選択されたメモリセルＭＣ（１，２ｘ＋１）に流れるデータ読出電流量について説明する。

上述したように２つのワード線ＷＬ２ｘ，ＷＬ２ｘ＋１が活性化されることにより２つのアクセストランジスタＡＴＲがオンするため、選択されたメモリセルＭＣ（１，２ｘ＋１）は、ビット線ＢＬＡ１とソース線ＳＬｘとの間において、２つのそれぞれ並列のメモリセルＭＣ（１，２ｘ）とＭＣ（１，２ｘ＋２）と接続されることになる。

メモリセルの合成抵抗値Ｒｃｅｌｌ、メモリセルに印加される電圧Ｖｂｉａｓ、メモリセルの合成抵抗値Ｒｃｅｌｌの取り得る範囲等については、偶数行の場合において説明したのと同様であるのでその詳細な説明は繰り返さない。

また、上述したようにダミーメモリセル群全体の合成抵抗値は、合成抵抗値Ｒｃｅｌｌ（Ｒｍｉｎ）の最大値と、合成抵抗値Ｒｃｅｌｌ（Ｒｍａｘ）の最小値との間の中間値である上述した抵抗値Ｒｒｅｆと同じ値に設定される。

そして、このダミーメモリセル群全体の合成抵抗値である抵抗値Ｒｒｅｆに流れるデータ読出電流Ｉｒｅｆ（Ｖｂｉａｓ／Ｒｒｅｆ）と、選択されたメモリセルに流れるデータ読出電流Ｉｃｅｌｌ（Ｖｂｉａｓ／Ｒｃｅｌｌ）と電流差に基づく電圧差をアンプにて増幅して読出データとして出力する。

具体的には、図１６に示されるサブアンプＤＡｂで増幅されて読出データＤＱ１として出力される。

サブアンプＤＡｂに入力される電圧Ｖｉｎは、次式で表される。

この電圧Ｖｉｎ（＋）と電圧Ｖｉｎ（−）との電圧差が増幅されて読出データＤＱ１として出力される。

上述したように、本実施の形態においては、列選択線ＣＳＬ１が活性化されることにより２列のビット線ＢＬＡ１，ＢＬＡ２が並列に選択される構成であるためアンプＡＰ１，ＡＰ２それぞれにおいて選択された奇数行のメモリセルＭＣ（１，２ｘ＋１）およびＭＣ（２，２ｘ＋１）の記憶データを読み出すことが可能である。

したがって、上記の方式に従って、本願発明のメモリアレイに対して、複数ビット、本例においては２ビットの並列なデータ読出を実行することが可能である。

なお、本例においては、メモリアレイＭＡ側に含まれる選択されたメモリセルと、メモリアレイＭＢ側のダミーメモリセルとのデータ読出について説明したが、メモリアレイＭＢ側に含まれる選択されたメモリセルと、メモリアレイＭＡ側のダミーメモリセルとのデータ読出についても同様の方式に従って実行される。メモリアレイＭＢ側に含まれる選択されたメモリセルのデータ読出の場合には、制御信号ＢＳ，／ＢＳがそれぞれ「Ｈ」レベル，「Ｌ」レベルに設定される。

なお、本例においては、データ読出時において、偶数行のメモリセルを選択した場合においても、奇数行のメモリセルを選択した場合においても高電位側から２つの並列なメモリセルおよび２つのアクセストランジスタＡＴＲを介して低電位側と接続された選択されたメモリセルに対してデータ読出電流が供給されるように設計している。

仮に逆方向にデータ読出電流を流すとすると、高電位側と接続された選択されたメモリセルから２つの並列なアクセストランジスタＡＴＲおよび低電位側と接続された２つの並列なメモリセルを介してデータ読出電流が供給されることになる。この場合、２つの並列なアクセストランジスタＡＴＲは、ソース−ゲート間電圧により定電流源として動作することになり精度の高いデータ読出電流が供給されない可能性がある。

それゆえ、本願においては、２つの並列なアクセストランジスタＡＴＲが定電流源として動作しないように、高電位側から２つの並列なメモリセルおよび２つのアクセストランジスタＡＴＲを介して低電位側と接続された選択されたメモリセルに対してデータ読出電流が供給されるように設計している。

次にデータ書込について説明する。
図１７は、偶数行のメモリセルＭＣ（１，２ｘ），ＭＣ（２，２ｘ）を選択した場合のデータ書込を説明する図である。

本例においては、メモリアレイＭＡ側において、偶数行のメモリセルＭＣ（１，２ｘ），ＭＣ（２，２ｘ）のデータ書込について説明する。

図１７を参照して、ワード線ドライバ帯ＷＤＶＡは、ロウアドレスＲＡに基づくワード線駆動信号ＷＬＤ２ｘ−１（「Ｈ」レベル）を受けてワード線ＷＬ２ｘ−１，ＷＬ２ｘを駆動する。すなわち、ワード線ＷＬ２ｘ−１，ＷＬ２ｘを「Ｈ」レベルに設定する。これに伴ない、ワード線ＷＬ２ｘ−１，ＷＬ２ｘと接続された２ｘ−１，２ｘ行目の２つのアクセストランジスタＡＴＲがオン（ＯＮ）する。１列目であるビット線ＢＬＡ１と接続されたメモリセルＭＣ（１，２ｘ−１），ＭＣ（１，２ｘ），（１，２ｘ＋１）に着目すると、２つのアクセストランジスタＡＴＲがオンすることにより、ソース線ＳＬｘとビット線ＢＬＡ１との間において、メモリセルＭＣ（１，２ｘ）と、互いに並列に接続されたメモリセルＭＣ（１，２ｘ−１），ＭＣ（１，２ｘ＋１）とが直列に接続される。２列目であるビット線ＢＬＡ２と接続されたメモリセルＭＣ（２，２ｘ−１），ＭＣ（２，２ｘ），（２，２ｘ＋１）に着目すると、２つのアクセストランジスタＡＴＲがオンすることにより、ソース線ＳＬｘとビット線ＢＬＡ２との間において、メモリセルＭＣ（２，２ｘ）と、互いに並列に接続されたメモリセルＭＣ（２，２ｘ−１），ＭＣ（２，２ｘ＋１）とが直列に接続される。

また、本例においては、列選択線ＣＳＬ１が活性化され、列選択ゲートＹＧＡ１，ＹＧＡ２がオンする。これに伴ない、ビット線ＢＬＡ１，ＢＬＡ２と入出力線ＬＩＯＡ１，ＬＩＯＡ２とがそれぞれ電気的に結合される。

入出力線ドライバ帯ＬＩＤＶＡにおいて、データ書込時において制御信号ＷＥは、「Ｈ」レベルに設定される。この制御信号ＷＥが「Ｈ」レベルに設定されるに伴ない、内部書込データＤＴＡ１，ＤＴＡ２の入力に基づいて入出力線ＬＩＯＡ１，ＬＩＯＡ２が駆動される。例えば、本例においては、内部書込データＤＴＡ１，ＤＴＡ２がそれぞれ「Ｈ」レベルおよび「Ｌ」レベルに設定された場合が一例として示されている。なお、後述するが、奇数行のデータ書込と偶数行のデータ書込とで、内部書込データＤＴＡ１，ＤＴＡ２の論理レベルは反転されるものとする。

なお、内部書込データＤＴＡ１，ＤＴＡ２は、入出力制御回路３０に含まれる図示しない内部書込データ生成回路において、入力データＤＩＮの入力を受けて生成されるものとし、内部書込データ生成回路は、入力データＤＩＮおよびロウアドレスＲＡ０の論理レベルに基づいて上述した内部書込データＤＴＡ１，ＤＴＡ２の論理レベルの反転等を実行するものとする。

これに伴ない、ビット線ＢＬＡ１，ＢＬＡ２の電位が内部書込データＤＴＡ１，ＤＴＡ２に応じた電圧レベルに設定される。一例として、ビット線ＢＬＡ１が「Ｈ」レベルに設定され、ビット線ＢＬＡ２が「Ｌ」レベルに設定される。

また、ソース線ＳＬｘは、ロウアドレスＲＡに基づくソース線駆動信号ＳＱＤｘ（「Ｈ」レベル）が入力されて、「Ｌ」レベルに設定される。

したがって、ビット線ＢＬＡ１から並列に接続されたメモリセルＭＣ（１，２ｘ−１），ＭＣ（１，２ｘ＋１）、２つのアクセストランジスタＡＴＲ、選択されたメモリセルＭＣ（１，２ｘ）、ソース線ＳＬｘへの電流経路でデータ書込電流が供給される。

ここで、偶数行のメモリセルＭＣ（１，２ｘ）へのデータ書込電流の流れについて考える。偶数行のメモリセルＭＣ（１，２ｘ）は、ソース線とトンネル磁気抵抗素子ＴＭＲとが接続される。したがって、図７で説明した断面図に示されるようにビット線からソース線に対してデータ書込電流が流れる場合、ソース線と接続されているトンネル磁気抵抗素子ＴＭＲに対してはアクセストランジスタＡＴＲを介して下方から上方に対して電流経路が形成されることになる。すなわち、図４で説明したようにトンネル磁気抵抗素子ＴＭＲのピン層ＰＬからフリー層ＦＬに電流が流れるためメモリセルＭＣ（１，２ｘ）は、高抵抗状態に設定され、「Ｈ」レベル（例えば記憶データ「１」）のデータ書込が実行される。

一方、ビット線ＢＬＡ２は、ソース線ＳＬｘと同じ「Ｌ」レベルに設定されているためメモリセルＭＣ（２，２ｘ）を介する電流経路は形成されない。

次に、ワード線ＷＬ２ｘ−１，ＷＬ２ｘおよび列選択線ＣＳＬ１を選択状態に維持した状態で、ソース線駆動信号ＳＱＤｘを「Ｌ」レベルに設定する。これに伴ない、ソース線ＳＬｘは、「Ｈ」レベルに設定される。このソース線ＳＬｘの電圧レベルは、ビット線ＢＬＡ１の電圧レベルと同じであるためメモリセルＭＣ（１，２ｘ）を介する経路には電流経路は形成されない。

一方、メモリセルＭＣ（２，２ｘ）においては、ワード線ＷＬ２ｘ−１，ＷＬ２ｘが選択状態であるため２つのアクセストランジスタＡＴＲがオン状態である。したがって、ソース線ＳＬｘからメモリセルＭＣ（２，２ｘ）、２つのアクセストランジスタＡＴＲ、並列に接続されたメモリセルＭＣ（２，２ｘ−１），ＭＣ（２，２ｘ＋１）、ビット線ＢＬＡ２の電流経路でデータ書込電流が供給される。

この場合、偶数行のメモリセルＭＣ（１，２ｘ）は、ソース線とトンネル磁気抵抗素子ＴＭＲとが接続される。したがって、上述したように図７で説明した断面図に示されるようにソース線からビット線に対してデータ書込電流が流れる場合、ソース線と接続されているトンネル磁気抵抗素子ＴＭＲに対しては、上方から下方に対して電流経路が形成されることになる。すなわち、図４で説明したようにトンネル磁気抵抗素子ＴＭＲのフリー層ＦＬからピン層ＰＬに電流が流れるためメモリセルＭＣ（２，２ｘ）は、低抵抗状態に設定され、「Ｌ」レベル（例えば記憶データ「０」）のデータ書込が実行される。

すなわち、上述のように、データ書込において、ワード線およびビット線を選択状態に維持した状態で、ソース線駆動信号に従ってソース線の電位を切り換えることにより、２値のデータ書込を実行することができる。したがって、ワード線と並行にソース線が配列される構成においても、複数ビットのデータを並行して書込ことが可能である。これにより、高密度のセル構造を利用して高速なデータ書込を実行することができる。

なお、本実施の形態に従う構成においては、２ビットのデータ書込を実行可能な構成であるが、さらに複数のビットのデータ書込も実行可能である。例えば、入出力線を４ビット、あるいは８ビット幅に拡張し、列選択線ＣＳＬにより４列、あるいは８列のメモリセルを並行して選択する構成を利用することにより４ビット、あるいは８ビットのデータ書込を実行することが可能である。

図１８は、奇数行のメモリセルＭＣ（１，２ｘ＋１），ＭＣ（２，２ｘ＋１）を選択した場合のデータ書込を説明する図である。

本例においては、メモリアレイＭＡ側において、奇数行のメモリセルＭＣ（１，２ｘ＋１），ＭＣ（２，２ｘ＋１）のデータ書込について説明する。

図１８を参照して、ワード線ドライバ帯ＷＤＶＡは、ロウアドレスＲＡに基づくワード線駆動信号ＷＬＤ２ｘ（「Ｈ」レベル）を受けてワード線ＷＬ２ｘ，ＷＬ２ｘ＋１を駆動する。すなわち、ワード線ＷＬ２ｘ，ＷＬ２ｘ＋１を「Ｈ」レベルに設定する。これに伴ない、ワード線ＷＬ２ｘ，ＷＬ２ｘ＋１と接続された２ｘ，２ｘ＋１行目の２つのアクセストランジスタＡＴＲがオン（ＯＮ）する。１列目であるビット線ＢＬＡ１と接続されたメモリセルＭＣ（１，２ｘ），ＭＣ（１，２ｘ＋１），（１，２ｘ＋２）に着目すると、２つのアクセストランジスタＡＴＲがオンすることにより、ソース線ＳＬｘ，ＳＬｘ＋１とビット線ＢＬＡ１との間において、互いに並列に接続されたメモリセルＭＣ（１，２ｘ），ＭＣ（１，２ｘ＋２）と、メモリセルＭＣ（１，２ｘ＋１）とが直列に接続される。２列目であるビット線ＢＬＡ２と接続されたメモリセルＭＣ（２，２ｘ），ＭＣ（２，２ｘ＋１），（２，２ｘ＋２）に着目すると、２つのアクセストランジスタＡＴＲがオンすることにより、ソース線ＳＬｘ，ＳＬｘ＋１とビット線ＢＬＡ２との間において、互いに並列に接続されたメモリセルＭＣ（２，２ｘ），ＭＣ（２，２ｘ＋２）と、メモリセルＭＣ（２，２ｘ＋１）とが直列に接続される。

また、本例においては、列選択線ＣＳＬ１が活性化され、列選択ゲートＹＧＡ１，ＹＧＡ２がオンする。これに伴ない、ビット線ＢＬＡ１，ＢＬＡ２と入出力線ＬＩＯＡ１，ＬＩＯＡ２とがそれぞれ電気的に結合される。

入出力線ドライバ帯ＬＩＤＶＡにおいて、データ書込時において制御信号ＷＥは、「Ｈ」レベルに設定される。この制御信号ＷＥが「Ｈ」レベルに設定されるに伴ない、内部書込データＤＴＡ１，ＤＴＡ２の入力に基づいて入出力線ＬＩＯＡ１，ＬＩＯＡ２が駆動される。例えば、本例においては、内部書込データＤＴＡ１，ＤＴＡ２がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルに設定された場合が一例として示されている。なお、上述したように奇数行と偶数行とで内部書込データＤＴＡ１，ＤＴＡ２の論理レベルを反転しており、本例においては、ＭＣ（１，２ｘ＋１），ＭＣ（２，２ｘ＋１）に記憶データ「１」，「０」を書込むものとする。

これに伴ない、ビット線ＢＬＡ１，ＢＬＡ２の電位が内部書込データＤＴＡ１，ＤＴＡ２に応じた電圧レベルに設定される。一例として、ビット線ＢＬＡ１が「Ｌ」レベルに設定され、ビット線ＢＬＡ２が「Ｈ」レベルに設定される。

また、ソース線ＳＬｘは、ロウアドレスＲＡに基づくソース線駆動信号ＳＱＤｘ（「Ｈ」レベル）が入力されて、「Ｌ」レベルに設定される。

また、ソース線ＳＬｘ＋１は、ロウアドレスＲＡに基づくソース線駆動信号ＳＱＤｘ＋１（「Ｈ」レベル）が入力されて、「Ｌ」レベルに設定される。

したがって、ビット線ＢＬＡ２からメモリセルＭＣ（２，２ｘ＋１）、アクセストランジスタＡＴＲ、並列に接続されたメモリセルＭＣ（２，２ｘ），ＭＣ（２，２ｘ＋２）、ソース線ＳＬｘ，ＳＬｘ＋１への電流経路でデータ書込電流が供給される。

ここで、奇数行のメモリセルＭＣ（２，２ｘ＋１）へのデータ書込電流の流れについて考える。奇数行のメモリセルＭＣ（２，２ｘ＋１）は、ビット線とトンネル磁気抵抗素子ＴＭＲとが接続される。したがって、図７で説明した断面図に示されるようにビット線からソース線に対してデータ書込電流が流れる場合、ビット線と接続されているトンネル磁気抵抗素子ＴＭＲに対しては上方から下方に対して電流経路が形成されることになる。すなわち、図４で説明したようにトンネル磁気抵抗素子ＴＭＲのフリー層ＦＬからピン層ＰＬに電流が流れるためメモリセルＭＣ（２，２ｘ＋１）は、低抵抗状態に設定され、「Ｌ」レベルのデータ書込（記憶データ「０」）が実行される。

一方、ビット線ＢＬＡ１は、ソース線ＳＬｘ，ＳＬｘ＋１と同じ「Ｌ」レベルに設定されているためメモリセルＭＣ（１，２ｘ＋１）を介する電流経路は形成されない。

次に、ワード線ＷＬ２ｘ−１，ＷＬ２ｘおよび列選択線ＣＳＬ１を選択状態に維持した状態で、ソース線駆動信号ＳＱＤｘ，ＳＱＤｘ＋１を「Ｌ」レベルに設定する。これに伴ない、ソース線ＳＬｘ，ＳＬｘ＋１は、「Ｈ」レベルに設定される。このソース線ＳＬｘの電圧レベルは、ビット線ＢＬＡ２の電圧レベルと同じであるためメモリセルＭＣ（２，２ｘ＋１）を介する経路には電流経路は形成されない。

一方、メモリセルＭＣ（１，２ｘ＋１）においては、ワード線ＷＬ２ｘ，ＷＬ２ｘ＋１が選択状態であるため２つのアクセストランジスタＡＴＲがオン状態である。したがって、ソース線ＳＬｘ，ＳＬｘ＋１から、並列に接続されたメモリセルＭＣ（１，２ｘ），ＭＣ（１，２ｘ＋２）、２つのアクセストランジスタＡＴＲ、選択されたメモリセルＭＣ（１，２ｘ＋１）、ビット線ＢＬＡ１の電流経路でデータ書込電流が供給される。

この場合、偶数行のメモリセルＭＣ（１，２ｘ＋１）は、ビット線とトンネル磁気抵抗素子ＴＭＲとが接続される。したがって、上述したように図７で説明した断面図に示されるようにソース線からビット線に対してデータ書込電流が流れる場合、ビット線と接続されているトンネル磁気抵抗素子ＴＭＲに対しては、下方から上方に対して電流経路が形成されることになる。すなわち、図４で説明したようにトンネル磁気抵抗素子ＴＭＲのピン層からフリー層ＦＬに電流が流れるためメモリセルＭＣ（１，２ｘ＋１）は、高抵抗状態に設定され、「Ｈ」レベルのデータ書込（記憶データ「１」）が実行される。

上記においては、一例としてメモリアレイＭＡ側において、偶数行および奇数行のメモリセルのデータ書込について説明したが、メモリアレイＭＢ側についても同様の方式に従ってデータ書込を実行することが可能である。

図１９は、本発明の実施の形態に従うデータ書込およびデータ読出時の動作を示す信号波形図である。

本例においては、一例として偶数行のメモリセルＭＣ（１，２ｘ），ＭＣ（２，２ｘ）のデータ書込およびデータ読出について説明する。

図１９を参照して、時刻ｔ１以前のスタンバイ状態においては、ワード線ＷＬ２ｘ−１，ＷＬ２ｘは、非選択状態の「Ｌ」レベルに設定されている。また、ソース線ＳＬｘも日選択状態の「Ｌ」レベルに設定されている。また、列選択線ＣＳＬ１も非選択状態である。

時刻ｔ１において、データ書込が指示され、制御信号ＺＷＥが活性状態の「Ｌ」レベルに設定される。これに伴ない、制御信号ＺＷＥの反転信号である制御信号ＷＥが「Ｈ」レベルに設定される。そして、内部書込データＤＴＡ１，ＤＴＡ２が確定状態となり、入出力線ドライバ帯ＬＩＤＶＡが活性化される。本例においては、内部書込データＤＴＡ１，ＤＴＡ２が「Ｈ」レベル，「Ｌ」レベルに設定されている場合が示されている。したがって、入出力線ＬＩＯＡ１，ＬＩＯＡ２は、それぞれ「Ｈ」レベル，「Ｌ」レベルに設定される。

時刻ｔ２において、与えられたアドレス信号に従って行および列の選択動作が実行される。ワード線駆動信号ＷＬＤ２ｘ−１（「Ｈ」レベル）が入力される。これに応答して、ワード線ドライバ帯ＷＤＶＡは、ワード線駆動信号ＷＬＤ２ｘ−１（「Ｈ」レベル）を受けてワード線ＷＬ２ｘ−１，ＷＬ２ｘを駆動する。すなわち、ワード線ＷＬ２ｘ−１，ＷＬ２ｘを「Ｈ」レベルに設定する。これに伴ない、ワード線ＷＬ２ｘ−１，ＷＬ２ｘと接続された２ｘ−１，２ｘ行目の２つのアクセストランジスタＡＴＲがオン（ＯＮ）する。

また、列選択線ＣＳＬ１が活性化され、列選択ゲートＹＧＡ１，ＹＧＡ２がオンする。これに伴ない、ビット線ＢＬＡ１，ＢＬＡ２と入出力線ＬＩＯＡ１，ＬＩＯＡ２とがそれぞれ電気的に結合される。

また、ロウアドレスＲＡに基づくソース線駆動信号ＳＱＤｘが「Ｈ」レベルに設定されているためソース線ＳＬｘは「Ｌ」レベルに設定されている。

したがって、ビット線ＢＬＡ１から並列に接続されたメモリセルＭＣ（１，２ｘ−１），ＭＣ（１，２ｘ＋１）、２つのアクセストランジスタＡＴＲ、選択されたメモリセルＭＣ（１，２ｘ）、ソース線ＳＬｘへの電流経路でデータ書込電流が供給される。

それゆえ、上述したようにメモリセルＭＣ（１，２ｘ）に対して「Ｈ」レベル（例えば記憶データ「１」）のデータ書込が実行される。

一方、ビット線ＢＬＡ２は、ソース線ＳＬｘと同じ「Ｌ」レベルに設定されているためメモリセルＭＣ（２，２ｘ）を介する電流経路は形成されない。

この「Ｈ」レベルのデータ書込が完了した後の時刻ｔ３において、ワード線ＷＬ２ｘ−１，ＷＬ２ｘおよび列選択線ＣＳＬ１を選択状態に維持した状態で、ソース線駆動信号ＳＱＤｘを「Ｌ」レベルに設定する。これに伴ない、ソース線ＳＬｘは、「Ｈ」レベルに設定される。このソース線ＳＬｘの電圧レベルは、ビット線ＢＬＡ１の電圧レベルと同じであるためメモリセルＭＣ（１，２ｘ）を介する経路には電流経路は形成されない。

一方、メモリセルＭＣ（２，２ｘ）においては、ワード線ＷＬ２ｘ−１，ＷＬ２ｘが選択状態であるため２つのアクセストランジスタＡＴＲがオン状態である。したがって、ソース線ＳＬｘから選択されたメモリセルＭＣ（２，２ｘ）、２つのアクセストランジスタＡＴＲ、並列に接続されたメモリセルＭＣ（２，２ｘ−１），ＭＣ（２，２ｘ＋１）、ビット線ＢＬＡ２の電流経路でデータ書込電流が供給される。

それゆえ、上述したようにメモリセルＭＣ（２，２ｘ）は、低抵抗状態に設定され、「Ｌ」レベル（例えば記憶データ「０」）のデータ書込が実行される。

この「Ｌ」レベルのデータ書込が完了すると、時刻ｔ４において、ワード線ＷＬ２ｘ−１，ＷＬ２ｘ、列選択線ＣＳＬ１は、非選択状態へと駆動され、並行して、ソース線駆動信号ＳＱＤｘを「Ｈ」レベルに設定する。これに伴ない、アクセストランジスタＡＴＲがオフする。また、列選択ゲートＹＧＡ１，ＹＧＡ２も非導通状態となる。そして、制御信号ＺＷＥが「Ｈ」レベルとなり、書込サイクルが終了する。

次に、データ読出時について説明する。本例においては、上述した偶数行のメモリセルＭＣ（１，２ｘ），ＭＣ（２，２ｘ）のデータ読出について説明する。

時刻ｔ５において、与えられたアドレス信号に従って行および列の選択動作が行なわれ、ワード線ＷＬ２ｘ−１，ＷＬ２ｘが選択状態へと駆動される。また、列選択信号ＣＳＬ１が選択状態へと駆動されるものとする。

データ読出時、制御信号ＺＷＥは、「Ｈ」レベルに設定される。すなわち、制御信号ＺＷＥの反転信号である制御信号ＷＥは、「Ｌ」レベルに設定される。したがって、入出力線ドライバ帯ＬＩＤＶＡのトライステートバッファ６０は、全て出力ハイインピーダンス状態である。

メモリアレイＭＡ側において、ワード線駆動信号ＷＬＤ２ｘ−１（「Ｈ」レベル）の入力に従って、ワード線ＷＬ２ｘ−１，ＷＬ２ｘが選択状態へと駆動される。また、列選択ゲートＹＧＡ１，ＹＧＡ２がオンされ、ビット線ＢＬＡ１，ＢＬＡ２と入出力線ＬＩＯＡ１，ＬＩＯＡ２とがそれぞれ接続される。

メモリアレイＭＢ側において、ワード線駆動信号ＲＷＬＢｅ（「Ｈ」レベル）の入力に従って、ワード線ＲＷＬＢ２，ＲＷＬＢ３が選択状態へと駆動される。また、列選択ゲートＹＧＢ１，ＹＧＢ２がオンされ、ビット線ＢＬＢ１，ＢＬＢ２と入出力線ＬＩＯＢ１，ＬＩＯＢ２とがそれぞれ接続される。

また、スイッチ回路ＳＷ１，ＳＷ２は、制御信号ＢＳ，／ＢＳに基づいて入出力線ＬＩＯＡ１，ＬＩＯＡ２は、それぞれセンスノードＳＩ０，ＳＩ１と接続される。また、入出力線ＬＩＯＢ１，ＬＩＯＢ２は、それぞれセンスノード／ＳＩ０，／ＳＩ１と接続される。

そして、制御信号ＳＡＥの入力に応答してアンプＡＰ１およびＡＰ２から電流が供給され、入出力線ＬＩＯＡ１，ＬＩＯＡ２，ＬＩＯＢ１，ＬＩＯＢ２を介してそれぞれビット線ＢＬＡ１，ＢＬＡ２，ＢＬＢ１，ＢＬＢ２に電流が流れる。

入出力線ＬＩＯＢ１，ＬＩＯＢ２は、スイッチ回路ＳＷ１，ＳＷ２を介して短絡され、上述したように、第１および第２のダミーメモリセル群のそれぞれと接続される。すなわち、アンプＡＰ１およびＡＰ２からの電流が、合成抵抗値Ｒｃｅｌｌ（Ｒｍｉｎ）の最大値である第１のダミーメモリセル群と、合成抵抗値Ｒｃｅｌｌ（Ｒｍａｘ）の最小値である第２のダミーメモリセル群に共通に与えられる。したがって、これらのアンプＡＰ１およびＡＰ２のリファレンス電流Ｉｒｅｆは、この合成抵抗値Ｒｃｅｌｌ（Ｒｍｉｎ）の最大値と合成抵抗値Ｒｃｅｌｌ（Ｒｍａｘ）の最小値を流れる電流の平均値となる。

一方、入出力線ＬＩＯＡ１およびＬＩＯＡ２は、ビット線ＢＬＡ１，ＢＬＡ２を介してこのメモリセルＭＣ（１，２ｘ），ＭＣ（２，２ｘ）の抵抗状態に応じた電流が流れる。

入出力線ＬＩＯＡ１，ＬＩＯＡ２を介してそれぞれ流れる電流が、アンプＡＰ１およびＡＰ２により入出力線ＬＩＯＢ１，ＬＩＯＢ２を介して流れるリファレンス電流Ｉｒｅｆと比較される。そして、その電流差の応じた電圧差がサブアンプＤＡａにて増幅され、内部読出データＤＱ１およびＤＱ２のデータ読出が行なわれる。

すなわち、時刻ｔ６において、このメモリセルＭＣ（１，２ｘ），ＭＣ（２，２ｘ）の抵抗値に応じて、電流が変化し、応じてビット線ＢＬＡ１，ＢＬＡ２の電位も上昇し、その供給電流およびビット線電位も定常状態となったとき、これらのビット線および入出力線を流れる電流をアンプＡＰ１およびＡＰ２で検出して電圧に変換して内部読出データＤＱ１およびＤＱ２を生成する。

したがって、上記で説明したように本願構成とすることにより、偶数行のメモリセルＭＣ（１，２ｘ），ＭＣ（２，２ｘ）のデータ書込およびデータ読出を実行することが可能である。本例においては、偶数行のメモリセルについて説明したが、奇数行のメモリセルにおいても上記で説明した方式したがって同様にデータ書込およびデータ読出を実行することが可能である。

ここで、本発明の実施の形態に従うメモリアレイの単体のメモリセルＭＣを形成するレイアウト面積について考える。

図６を再び参照して、上述したのと同様にＸ軸方向の長さはたとえばビット線ＢＬのＸ軸方向の幅をＭＭｘ、そして、Ｘ軸方向の隣接するビット線ＢＬ同士のレイアウト間隔をＭＳｘとする。そして、ワード線ＷＬを配置するためのＹ軸方向の幅をＭＳｙとし、トンネル磁気抵抗素子ＴＭＲを配置するためのＹ軸方向の幅をＭＬｙとする。

上述したようにこの実施例によれば、互いに隣接する２つのトンネル磁気抵抗素子に対応してアクセストランジスタＡＴＲが設けられる構成であり、この図に示されているように互いに隣接する２つのトンネル磁気抵抗素子の間にアクセストランジスタＡＴＲのゲート電極と接続されるワード線が配置された構成である。

そうすると、Ｙ軸方向に見た場合、トンネル磁気抵抗素子ＴＭＲを配置するための幅ＭＬｙとワード線ＷＬを配置するための幅ＭＳｙが交互に設けられた構成となる。

したがって、１つのメモリセルＭＣのＸ軸方向の長さはＭＭｘ＋ＭＳｘとなる。また、１つのメモリセルＭＣのＹ軸方向の長さはＭＬｙ＋ＭＳｙとなる。すなわち、１つのメモリセルは、当該Ｘ軸およびＹ軸の長さの積に相当するレイアウト面積が必要となる。従来の図２０のメモリセルのレイアウト面積すなわち１つのトンネル磁気抵抗素子に対して１つのアクセストランジスタＡＴＲが設けられていた従来の構成と比較すれば、Ｘ軸方向の長さは変わらない。しかしながら、Ｙ軸方向について考えれば２つずつのメモリセルＭＣの面積で考えると１つのアクセストランジスタＡＴＲの幅ＭＬｙを削減することができる。また、隣接するメモリセル間でアクセストランジスタＡＴＲを互いに共有することにより隣接メモリセル列間のスペースの幅ＭＳｘを削減することができる。すなわち、１つのメモリセルの面積で考えれば０．５ＭＬｙ＋０．５ＭＳｙ分程度小さくなる。それゆえ、メモリセルＭＣの面積が縮小され、高密度のセル構造により全体としてメモリアレイのレイアウト面積を大幅に縮小することが可能となる。

なお、上記の実施の形態においては、主に抵抗体記憶素子を有するメモリセルとして、スピン注入方式のトンネル磁気抵抗素子ＴＭＲを有するＭＲＡＭメモリセルの構成について説明してきたが、スピン注入方式に限られず通常のＭＲＡＭメモリセルについても同様に適用可能である。また、抵抗体記憶素子として、トンネル磁気抵抗素子に限られず、他の素子を用いることも当然に可能である。たとえば、カルコゲナイド層を有するＯＵＭセルを用いることも可能である。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本発明の実施の形態に従う不揮発性記憶装置の代表例として示されるＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。 一般的なスピン注入方式のメモリセルについて説明する図である。 スピン注入方式のメモリセルのデータ書込を説明する図である。 スピン注入方式のメモリセルの磁化方向の反転を説明する図である。 スピン注入方式のメモリセルのデータ読出を説明する場合の概念図である。 本発明の実施の形態に従うメモリセルのレイアウト構成を説明する図である。 図６のメモリアレイのレイアウト構成によってＴＰ−ＴＰ♯のメモリセルの断面構造を説明する図である。 本発明の実施の形態のメモリアレイのメモリセルの回路構成図である。 本発明の実施の形態に従うメモリアレイに対応した２ビットのデータ書込およびデータ読出を実行可能な周辺回路について説明する図である。 本発明の実施の形態に従うアンプＡＰ１の回路構成図である。 スイッチ回路ＳＷ１，ＳＷ２の内部回路を説明する図である。 偶数行のメモリセルを選択した場合のデータ読出を説明するメモリアレイ側を説明する図である。 偶数行のメモリセルを選択した場合のデータ読出を説明するアンプ側を説明する図である。 メモリセルの合成抵抗値Ｒｃｅｌｌの取り得る範囲について説明する図である。 奇数行のメモリセルを選択した場合のデータ読出を説明するメモリアレイ側を説明する図である。 奇数行のメモリセルを選択した場合のデータ読出を説明するアンプ側を説明する図である。 偶数行のメモリセルＭＣ（１，２ｘ），ＭＣ（２，２ｘ）を選択した場合のデータ書込を説明する図である。 奇数行のメモリセルＭＣ（１，２ｘ＋１），ＭＣ（２，２ｘ＋１）を選択した場合のデータ書込を説明する図である。 本発明の実施の形態に従うデータ書込およびデータ読出時の動作を示す信号波形図である。 メモリセルのソース線ＳＬおよびビット線ＢＬが交差する従来のメモリアレイのレイアウトを説明する図である。 図２０に示される従来のメモリアレイの回路構成図である。

符号の説明

１ ＭＲＡＭデバイス、５ コントロール回路、１０，ＭＡ，ＭＢ メモリアレイ、２０ 行デコーダ、２５ 列デコーダ、３０ 入出力制御回路、８０，８１ ソース線電位設定回路、９０，９１ 電位調整回路、ＡＰ１，ＡＰ２ アンプ、ＬＩＤＶＡ，ＬＩＤＶＢ 入出力線ドライバ帯、ＳＬＤＶＡ，ＳＬＤＶＢ ソース線ドライバ帯、ＳＷ，ＳＷ１，ＳＷ２ スイッチ回路、ＷＤＶＡ，ＷＤＶＢ ワード線ドライバ帯。

Claims (7)

1. 行列状に集積配置され、各々が素子を通過する通過電流に応じて不揮発的なデータ記憶を実行する、複数の抵抗体記憶素子と、
   行に対応してそれぞれ設けられる複数のワード線と、
   列に対応してそれぞれ設けられる複数の第１の電流線と、
   ２行ずつに対応してそれぞれ設けられる複数の第２の電流線とを備え、
   各列において、前記複数の抵抗体記憶素子の各々は、偶数行および奇数行にそれぞれ対応して、対応する第１の電流線と各前記第２の電流線のうちの一方および他方の電流線とそれぞれ交互に接続され、
   各列において、互いに隣接する２つの抵抗体記憶素子にそれぞれ対応して設けられ、各々が、対応するワード線の活性化に応じて互いに隣接する２つの抵抗体記憶素子を介して、前記一方および他方の電流線との間で電流経路を形成するための複数のスイッチ素子とをさらに備える、不揮発性記憶装置。
2. 前記第１の電流線は、前記複数のワード線および前記複数の第２の電流線と略直交方向に設けられる、請求項１記載の不揮発性記憶装置。
3. 各列において、前記複数のワード線および前記複数のスイッチ素子は、前記互いに隣接する２つの抵抗体記憶素子の間にそれぞれ設けられ、
   各前記スイッチ素子は、ＭＯＳトランジスタで形成され、
   各列において、前記互いに隣接する２つの抵抗体記憶素子の上部電極は、前記一方および他方の電流線とそれぞれ電気的に接続され、下部電極は、対応するワード線とゲート領域とが電気的に結合され前記互いに隣接する２つの抵抗体記憶素子の間に設けられたＭＯＳトランジスタのソース／ドレイン領域とそれぞれ電気的に結合される、請求項１記載の不揮発性記憶装置。
4. 前記抵抗体記憶素子は、磁化方向に応じた抵抗値を有する磁気抵抗記憶素子を形成する、請求項１記載の不揮発性記憶装置。
5. 前記磁気抵抗記憶素子は、
   第１の磁化方向に磁化した固定磁化層と、
   データ書込時に流れる通過電流の流入方向に応じたスピン偏極電子に基づいて前記第１の磁化方向あるいは前記第１の磁化方向と反対の方向である第２の磁化方向のいずれか一方に磁化する自由磁化層と、
   前記固定磁化層と前記自由磁化層との間に設けられ、非磁性体であるバリア層とを有する、請求項４記載の不揮発性記憶装置。
6. 各前記第２の電流線は、第１の金属配線層に形成され、
   各前記第１の電流線は、前記第１の金属配線層よりも上層の第２の金属配線層に形成される、請求項１記載の不揮発性記憶装置。
7. 前記複数の抵抗体記憶素子のうち、前記第２の金属配線層に形成された第１の電流線と接続される抵抗記憶素子の上部電極は、第１の金属配線層を介して接続される、請求項６記載の不揮発性記憶装置。

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