JP5473959B2

JP5473959B2 - Semiconductor device

Info

Publication number: JP5473959B2
Application number: JP2011024128A
Authority: JP
Inventors: 純一疋田; 正樹葛西; 修宮田
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2004-11-16
Filing date: 2011-02-07
Publication date: 2014-04-16
Anticipated expiration: 2025-01-14
Also published as: CN101057324A; JP2011091453A; CN101057324B

Description

この発明は、半導体装置に関し、とくに、ＷＬ−ＣＳＰ（ウエハレベルチップスケールパッケージ：Wafer Level-Chip Scale Package）の半導体装置に関する。 This invention relates to semiconductor equipment, in particular, WL-CSP: relates to semiconductor equipment of (wafer level chip scale package Wafer Level-Chip Scale Package).

最近、半導体装置の小型化、高機能化および高性能化を可能にするＷＬ−ＣＳＰの実用化が進んでいる。ＷＬ−ＣＳＰは、ウエハ状態でパッケージング工程が完了され、ダイシングによって切り出された個々のチップサイズがパッケージサイズとなる。
ＷＬ−ＣＳＰの半導体装置は、図１０に示すように、半導体チップ１０１の表面全域がパッシベーション膜１０２で覆われている。このパッシベーション膜１０２には、半導体チップ１０１の表面に形成された内部配線の一部を電極パッド１０３として露出させるためのパッド開口１０４が形成されている。また、パッシベーション膜１０２上には、ポリイミド層１０５が積層されている。さらに、ポリイミド層１０５上には、再配線１０６が形成されており、この再配線１０６は、ポリイミド層１０５に貫通して形成された貫通孔１０７を介して電極パッド１０３に接続されている。そして、ポリイミド層１０５および再配線１０６上には、エポキシ樹脂からなる封止樹脂層１０８が積層され、再配線１０６は、その封止樹脂層１０８を貫通するポスト１０９を介して、封止樹脂層１０８の表面に配設された半田ボール１１０に接続されている。 Recently, practical application of WL-CSP that enables miniaturization, high functionality, and high performance of semiconductor devices has been advanced. In the WL-CSP, a packaging process is completed in a wafer state, and an individual chip size cut out by dicing becomes a package size.
In the WL-CSP semiconductor device, as shown in FIG. 10, the entire surface of the semiconductor chip 101 is covered with a passivation film 102. In the passivation film 102, a pad opening 104 is formed for exposing a part of the internal wiring formed on the surface of the semiconductor chip 101 as the electrode pad 103. Further, a polyimide layer 105 is laminated on the passivation film 102. Further, a rewiring 106 is formed on the polyimide layer 105, and the rewiring 106 is connected to the electrode pad 103 through a through hole 107 formed so as to penetrate the polyimide layer 105. A sealing resin layer 108 made of an epoxy resin is laminated on the polyimide layer 105 and the rewiring 106, and the rewiring 106 is connected to the sealing resin layer via a post 109 penetrating the sealing resin layer 108. The solder ball 110 is connected to the surface 108.

この半導体装置は、次のようにして製造される。まず、複数の半導体チップが作り込まれたウエハが用意される。ウエハの表面は、その全域がパッシベーション膜１０２によって被覆されている。次いで、パッシベーション膜１０２上にポリイミド層１０５および再配線１０６が形成された後、それらの上に封止樹脂層１０８が積層され、さらにポスト１０９および半田ボール１１０が形成される。その後、ウエハ内の各半導体チップ間に設定されたダイシングラインに沿って、パッシベーション膜１０２および封止樹脂層１０８とともにウエハが切断（ダイシング）されることにより、図１０に示すＷＬ−ＣＳＰの半導体装置が得られる。 This semiconductor device is manufactured as follows. First, a wafer in which a plurality of semiconductor chips are fabricated is prepared. The entire surface of the wafer is covered with a passivation film 102. Next, after the polyimide layer 105 and the rewiring 106 are formed on the passivation film 102, the sealing resin layer 108 is laminated thereon, and the post 109 and the solder ball 110 are further formed. Thereafter, the wafer is cut (diced) together with the passivation film 102 and the sealing resin layer 108 along a dicing line set between the respective semiconductor chips in the wafer, whereby the WL-CSP semiconductor device shown in FIG. Is obtained.

特開２００１−２９８１２０号公報JP 2001-298120 A

ところが、このようにして製造される半導体装置は、半導体チップ１０１、パッシベーション膜１０２および封止樹脂層１０８の各側面が面一となって露出する。半導体チップ１０１および封止樹脂層１０８はある程度の厚みを有しているが、パッシベーション膜１０２は薄い膜状であるため、半導体装置の側面に応力が加わったときに、その薄いパッシベーション膜１０２が、半導体チップ１０１の表面から剥がれたり、ひび割れたりするおそれがあった。 However, in the semiconductor device manufactured in this way, the side surfaces of the semiconductor chip 101, the passivation film 102, and the sealing resin layer 108 are exposed to be flush with each other. Although the semiconductor chip 101 and the sealing resin layer 108 have a certain thickness, since the passivation film 102 is thin, when the stress is applied to the side surface of the semiconductor device, the thin passivation film 102 There was a risk of peeling from the surface of the semiconductor chip 101 or cracking.

そこで、この発明の目的は、パッシベーション膜の剥がれやひび割れを防止することができる半導体装置を提供することである。 Accordingly, an object of the present invention is to provide a semiconductor equipment which can prevent peeling and cracking of the passivation film.

前記の目的を達成するための請求項１記載の発明は、表面に層間膜（１２）が形成された半導体基板を有する半導体チップ（１）と、この半導体チップの表面を被覆するパッシベーション膜（２）と、このパッシベーション膜上に設けられ、外部から加わる応力を吸収して緩和するための応力緩和層（３）であって、前記パッシベーション膜および前記層間膜の各側面へ回り込み、前記パッシベーション膜および前記層間膜の各側面を被覆している応力緩和層と、前記応力緩和層上に設けられ、前記半導体チップの表面側を封止するための封止樹脂層（５）と、前記封止樹脂層に埋め込まれた外部接続用のポスト（８）であって、上記封止樹脂層の表面と面一な表面を有するポストとを含み、ＷＬ−ＣＳＰであるか、または実装基板に対して、前記半導体チップの表面を対向させて、前記半導体チップの裏面が露出した状態で実装される半導体装置である。 In order to achieve the above object, a semiconductor chip (1) having a semiconductor substrate having an interlayer film (12) formed on the surface, and a passivation film (2) covering the surface of the semiconductor chip. ) And a stress relaxation layer (3) provided on the passivation film for absorbing and relaxing stress applied from the outside , and wraps around each side of the passivation film and the interlayer film, and the passivation film and A stress relaxation layer covering each side surface of the interlayer film; a sealing resin layer (5) provided on the stress relaxation layer for sealing the surface side of the semiconductor chip; and the sealing resin A post (8) for external connection embedded in a layer, including a post having a surface flush with the surface of the sealing resin layer, and is a WL-CSP or to a mounting substrate , Said surface of the semiconductor chip is opposed to a semiconductor device in which the rear surface is Ru is mounted in a state exposed the semiconductor chip.

なお、括弧内の英数字は、後述の実施形態における対応構成要素等を表す。以下、この項において同じ。
この構成によれば、応力緩和層がパッシベーション膜の側面に回り込んで形成されており、パッシベーション膜の側面が応力緩和層によって被覆されている。そのため、パッシベーション膜の剥がれやひび割れを防止することができる。 In addition, the alphanumeric characters in parentheses represent corresponding components in the embodiments described later. The same applies hereinafter.
According to this configuration, the stress relaxation layer is formed so as to wrap around the side surface of the passivation film, and the side surface of the passivation film is covered with the stress relaxation layer. Therefore, peeling and cracking of the passivation film can be prevented.

また、この構成によれば、パッシベーション膜および層間膜の各側面が応力緩和層で被覆されるので、パッシベーション膜および層間膜の剥がれやひび割れを防止することができる。 Further , according to this configuration, since the side surfaces of the passivation film and the interlayer film are covered with the stress relaxation layer, peeling and cracking of the passivation film and the interlayer film can be prevented.

請求項２記載の発明は、前記パッシベーション膜の側面と前記層間膜の側面とがほぼ面一に形成されていることを特徴とする請求項１記載の半導体装置である。
請求項３記載の発明は、前記半導体チップには、その最表面の周縁部に段差が形成されており、前記応力緩和層は、前記段差に入り込んでいることを特徴とする請求項１または２に記載の半導体装置である。 According to a second aspect of the invention, a semiconductor device according to claim 1, wherein the a side surface of the passivation film and the side surface of the interlayer film is formed substantially flush.
Third aspect of the present invention, the semiconductor chip, the which a step is formed on the peripheral portion of the outermost surface, the stress relieving layer, according to claim 1 or 2, characterized in that enters into the step It is a semiconductor device as described in above.

この構成によれば、半導体チップの最表面の周縁部に段差が形成され、この段差に応力緩和層が入り込んでいる。そのため、応力緩和層の段差に入り込んだ部分においても、この半導体装置の側面に加わる応力を吸収することができ、パッシベーション膜の剥がれやひび割れをより確実に防止することができる。
請求項４記載の発明は、前記封止樹脂層は、前記応力緩和層の外側から前記パッシベーション膜の表面および側面を被覆していることを特徴とする請求項１ないし３のいずれかに記載の半導体装置である。 According to this configuration, a step is formed at the peripheral portion of the outermost surface of the semiconductor chip, and the stress relaxation layer enters the step. Therefore, even in a portion where the step of the stress relaxation layer enters, the stress applied to the side surface of the semiconductor device can be absorbed, and the passivation film can be more reliably prevented from being peeled off or cracked.
Fourth aspect of the present invention, before Kifutome resin layer according to any one of claims 1 to 3, characterized in that from the outside of the stress relaxation layer covering the surface and side surfaces of the passivation film This is a semiconductor device.

この構成によれば、パッシベーション膜の側面が応力緩和層によって被覆され、さらにその外側から封止樹脂層によって被覆されているので、パッシベーション膜の剥がれやひび割れをより確実に防止することができる。 According to this configuration, since the side surface of the passivation film is covered with the stress relaxation layer and further covered with the sealing resin layer from the outside, peeling and cracking of the passivation film can be more reliably prevented .

この発明の第１の参考例に係る半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on the 1st reference example of this invention. 図１に示す半導体装置の製造工程を工程順に示す断面図である。FIG. 2 is a cross-sectional view showing a manufacturing process of the semiconductor device shown in FIG. この発明の第２の参考例に係る半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the semiconductor device which concerns on the 2nd reference example of this invention. 図３に示す半導体装置の製造工程を工程順に示す断面図である。FIG. 4 is a cross-sectional view showing a manufacturing process of the semiconductor device shown in FIG. この発明の第３の参考例に係る半導体装置の構成を説明するための断面図である。It is sectional drawing for demonstrating the structure of the semiconductor device which concerns on the 3rd reference example of this invention. この発明の第４の参考例に係る半導体装置の構成を説明するための断面図である。It is sectional drawing for demonstrating the structure of the semiconductor device based on the 4th reference example of this invention. 図６に示す半導体装置の製造工程を工程順に示す断面図である。FIG. 7 is a cross-sectional view showing a manufacturing step of the semiconductor device shown in FIG. 6 in order of steps. この発明の第５の参考例に係る半導体装置の構成を説明するための断面図である。It is sectional drawing for demonstrating the structure of the semiconductor device based on the 5th reference example of this invention. この発明の一実施形態に係る半導体装置の構成を説明するための断面図である。It is sectional drawing for demonstrating the structure of the semiconductor device which concerns on one Embodiment of this invention. 従来のＷＬ−ＣＳＰの半導体装置の構成を示す断面図である。It is sectional drawing which shows the structure of the conventional WL-CSP semiconductor device.

以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１の参考例に係る半導体装置の構成を示す断面図である。この半導体装置は、ＷＬ−ＣＳＰの半導体装置であり、半導体チップ１と、この半導体チップ１の表面（機能素子が形成されている側の面）を被覆するパッシベーション膜（表面保護膜）２と、このパッシベーション膜２上に積層された応力緩和層３と、この応力緩和層３上に形成された再配線４と、この再配線４上に積層された封止樹脂層５と、この封止樹脂層５上に配置された金属ボール６とを備えている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a cross-sectional view showing a configuration of a semiconductor device according to a first reference example of the present invention. This semiconductor device is a WL-CSP semiconductor device, and includes a semiconductor chip 1 and a passivation film (surface protective film) 2 covering the surface of the semiconductor chip 1 (the surface on which the functional elements are formed), The stress relaxation layer 3 laminated on the passivation film 2, the rewiring 4 formed on the stress relaxation layer 3, the sealing resin layer 5 laminated on the rewiring 4, and the sealing resin And a metal ball 6 disposed on the layer 5.

半導体チップ１は、平面視略矩形状に形成され、その最表面の周縁部に溝１１を有している。この溝１１は、半導体チップ１の最表面の周縁部が、たとえば、幅１０〜２０μｍおよび深さ１０〜１００μｍの断面略正方形状に切除されることによって形成された段差である。具体的には、後述する製造工程で形成される凹部９に沿って、ウエハＷがダイシングブレードで切断されることにより生じる段差であり、この第１の参考例では、溝１１として説明する。 The semiconductor chip 1 is formed in a substantially rectangular shape in plan view, and has a groove 11 at the peripheral edge of the outermost surface. The groove 11 is a step formed by cutting the outermost peripheral portion of the semiconductor chip 1 into, for example, a substantially square cross section having a width of 10 to 20 μm and a depth of 10 to 100 μm. Specifically, it is a level difference caused by the wafer W being cut by a dicing blade along a concave portion 9 formed in a manufacturing process to be described later. In the first reference example , the step is described as a groove 11.

パッシベーション膜２は、酸化シリコンまたは窒化シリコンからなり、溝１１を除いて、半導体チップ１の表面全域を被覆するように形成されている。このパッシベーション膜２には、半導体チップ１の表面に形成されたアルミニウムなどの金属からなる内部配線の一部を、電極パッド７として露出させるためのパッド開口２１が形成されている。
応力緩和層３は、たとえば、ポリイミドからなり、この半導体装置に応力が加わったときに、その応力を吸収して緩和するために設けられており、平面視において、パッシベーション膜２よりも少し小さい矩形状に形成されている。この応力緩和層３には、電極パッド７と対向する位置に貫通孔３１が貫通して形成されている。 The passivation film 2 is made of silicon oxide or silicon nitride, and is formed so as to cover the entire surface of the semiconductor chip 1 except for the grooves 11. In the passivation film 2, a pad opening 21 is formed for exposing a part of the internal wiring made of a metal such as aluminum formed on the surface of the semiconductor chip 1 as the electrode pad 7.
The stress relaxation layer 3 is made of, for example, polyimide, and is provided to absorb and relax the stress applied to the semiconductor device. The stress relaxation layer 3 has a rectangular shape slightly smaller than the passivation film 2 in plan view. It is formed into a shape. A through hole 31 is formed through the stress relaxation layer 3 at a position facing the electrode pad 7.

再配線４は、たとえば、銅などの金属材料を用いて形成され、応力緩和層３の表面に沿って、封止樹脂層５を挟んで金属ボール６と対向する位置まで延びている。
封止樹脂層５は、たとえば、エポキシ樹脂からなり、半導体チップ１の表面側を封止している。この封止樹脂層５は、パッシベーション膜２、応力緩和層３および再配線４の表面を覆い尽くし、さらに、これらの表面から側面に回り込み、半導体チップ１の溝１１を埋め尽くしている。また、封止樹脂層５は、表面が平坦面に形成されるとともに、その側面が半導体チップ１の側面と面一に形成されている。これによって、この半導体装置は、平面視におけるサイズが半導体チップ１のサイズと等しい略直方体形状を有している。 The rewiring 4 is formed using, for example, a metal material such as copper, and extends along the surface of the stress relaxation layer 3 to a position facing the metal ball 6 with the sealing resin layer 5 interposed therebetween.
The sealing resin layer 5 is made of, for example, an epoxy resin and seals the surface side of the semiconductor chip 1. The sealing resin layer 5 covers the surface of the passivation film 2, the stress relaxation layer 3 and the rewiring 4, and further wraps around the side surface from these surfaces to fill the grooves 11 of the semiconductor chip 1. The sealing resin layer 5 has a flat surface and a side surface that is flush with the side surface of the semiconductor chip 1. Thus, the semiconductor device has a substantially rectangular parallelepiped shape whose size in plan view is equal to the size of the semiconductor chip 1.

また、封止樹脂層５には、再配線４と金属ボール６との間に、たとえば、銅などの金属からなる扁平な円柱状のポスト８が貫通して設けられており、このポスト８によって、再配線４と金属ボール６とが接続されている。
金属ボール６は、図示しない配線基板などとの接続（外部接続）のための外部接続端子であり、たとえば、半田などの金属材料を用いてボール状に形成されている。 The sealing resin layer 5 is provided with a flat columnar post 8 made of a metal such as copper penetrating between the rewiring 4 and the metal ball 6. The rewiring 4 and the metal ball 6 are connected.
The metal ball 6 is an external connection terminal for connection (external connection) to a wiring board (not shown), and is formed into a ball shape using a metal material such as solder.

以上のような構成によれば、パッシベーション膜２の側面は、封止樹脂層５によって被覆されており、この半導体装置の側面において露出していない。そのため、この半導体装置の側面に加わる応力によるパッシベーション膜２の剥がれやひび割れを防止することができる。
また、半導体チップ１の最表面の周縁部に溝１１が形成され、この溝１１に封止樹脂層５が入り込んでいる。そのため、封止樹脂層５の溝１１に入り込んだ部分においても、この半導体装置の側面に加わる応力を吸収することができ、パッシベーション膜２の剥がれやひび割れをより確実に防止することができる。 According to the above configuration, the side surface of the passivation film 2 is covered with the sealing resin layer 5 and is not exposed on the side surface of the semiconductor device. Therefore, peeling and cracking of the passivation film 2 due to stress applied to the side surface of the semiconductor device can be prevented.
Further, a groove 11 is formed in the peripheral portion of the outermost surface of the semiconductor chip 1, and the sealing resin layer 5 enters the groove 11. Therefore, even in the portion of the sealing resin layer 5 that has entered the groove 11, the stress applied to the side surface of the semiconductor device can be absorbed, and peeling and cracking of the passivation film 2 can be more reliably prevented.

図２は、図１に示す半導体装置の製造工程を工程順に示す断面図である。まず、複数の半導体チップ１が作り込まれ、その表面全域がパッシベーション膜２で覆われたウエハＷが用意される。そして、図２（ａ）に示すように、パッシベーション膜２に、電極パッド７を露出させるためのパッド開口２１が形成された後、そのパッシベーション膜２上に、応力緩和層３および再配線４が順に形成される。 FIG. 2 is a cross-sectional view showing the manufacturing process of the semiconductor device shown in FIG. First, a wafer W in which a plurality of semiconductor chips 1 are fabricated and the entire surface thereof is covered with a passivation film 2 is prepared. Then, as shown in FIG. 2A, after the pad opening 21 for exposing the electrode pad 7 is formed in the passivation film 2, the stress relaxation layer 3 and the rewiring 4 are formed on the passivation film 2. It is formed in order.

なお、応力緩和層３は、各半導体チップ１の間に設定されたダイシングラインＬ上には形成されない。そのため、ダイシングラインＬを挟んで隣接する各半導体チップ１上の応力緩和層３の間には所定幅の間隔が生じ、ダイシングラインＬ上には、この応力緩和層３の間においてパッシベーション膜２が露出している。
次いで、図２（ｂ）に示すように、ダイシングラインＬに沿って、パッシベーション膜２の表面からパッシベーション膜２の下方まで凹状に窪む凹部９が形成される。この凹部９は、たとえば、ウエハＷを各半導体チップ１に切り分けるためのダイシングのためのダイシングブレードよりも厚み（幅）の大きなブレード（図示せず）を用いて、パッシベーション膜２の表面側からハーフカットの手法によって形成してもよいし、レーザ加工によって形成してもよい。ブレードを用いる場合、そのブレードの厚みおよびカット量（切り込み量）によって、凹部９（溝１１）の幅および深さを制御することができる。 The stress relaxation layer 3 is not formed on the dicing line L set between the semiconductor chips 1. Therefore, a space having a predetermined width is generated between the stress relaxation layers 3 on the adjacent semiconductor chips 1 across the dicing line L, and the passivation film 2 is formed between the stress relaxation layers 3 on the dicing line L. Exposed.
Next, as shown in FIG. 2B, along the dicing line L, a recess 9 is formed that is recessed from the surface of the passivation film 2 to below the passivation film 2. For example, the recess 9 is half-cut from the surface side of the passivation film 2 by using a blade (not shown) having a thickness (width) larger than a dicing blade for dicing for dividing the wafer W into each semiconductor chip 1. It may be formed by a cutting method or may be formed by laser processing. When a blade is used, the width and depth of the recess 9 (groove 11) can be controlled by the thickness and the cut amount (cut amount) of the blade.

その後、図２（ｃ）に示すように、ウエハＷの表面全域上に封止樹脂層５が形成される。この封止樹脂層５は、ウエハＷの表面全域に液状（未硬化）のエポキシ樹脂を塗布し、これを硬化させることによって形成することができる。そして、封止樹脂層５の所定位置にポスト８が形成された後、そのポスト８上に金属ボール６が形成される。ポスト８は、封止樹脂層５に孔を貫通形成した後、電解めっきによって、その孔内を埋めるように金属材料を供給することにより形成することができる。 Thereafter, as shown in FIG. 2C, the sealing resin layer 5 is formed over the entire surface of the wafer W. The sealing resin layer 5 can be formed by applying a liquid (uncured) epoxy resin to the entire surface of the wafer W and curing it. Then, after the post 8 is formed at a predetermined position of the sealing resin layer 5, the metal ball 6 is formed on the post 8. The post 8 can be formed by forming a hole through the sealing resin layer 5 and then supplying a metal material so as to fill the hole by electrolytic plating.

そして、図２（ｄ）に示すように、図示しないダイシングブレードを用いて、ダイシングラインＬに沿って、封止樹脂層５とともにウエハＷが切断（ダイシング）すると、図１に示すＷＬ−ＣＳＰの半導体装置が得られる。
図３は、この発明の第２の参考例に係る半導体装置の構成を示す断面図である。この図３において、上述の図１に示された各部に対応する部分には、図１の場合と同一の参照符号を付して示す。 Then, as shown in FIG. 2D, when the wafer W is cut (diced) together with the sealing resin layer 5 along the dicing line L using a dicing blade (not shown), the WL-CSP shown in FIG. A semiconductor device is obtained.
FIG. 3 is a sectional view showing a configuration of a semiconductor device according to a second reference example of the present invention. 3, portions corresponding to the respective portions shown in FIG. 1 are denoted by the same reference numerals as those in FIG.

図３に示す半導体装置では、半導体チップ１に溝１１が形成されていない。また、パッシベーション膜２の側面と応力緩和層３の側面とが面一に形成されている。
このような構成の半導体装置の製造工程では、たとえば、図４（ａ）に示すように、パッシベーション膜２で覆われたウエハＷが用意され、このパッシベーション膜２上に応力緩和層３および再配線４が順に形成された後、図４（ｂ）に示すように、応力緩和層３をマスクとして、パッシベーション膜２の応力緩和層３から露出している部分がエッチング除去される。すなわち、ダイシングラインＬに沿った所定幅の領域では、ダイシングラインＬを挟んで隣接する各半導体チップ１上の応力緩和層３の間からパッシベーション膜２が露出しており、このダイシングラインＬ上のパッシベーション膜２が応力緩和層３をマスクとするエッチングによって除去される。 In the semiconductor device shown in FIG. 3, the groove 11 is not formed in the semiconductor chip 1. Further, the side surface of the passivation film 2 and the side surface of the stress relaxation layer 3 are formed flush with each other.
In the manufacturing process of the semiconductor device having such a configuration, for example, as shown in FIG. 4A, a wafer W covered with the passivation film 2 is prepared, and the stress relaxation layer 3 and the rewiring are formed on the passivation film 2. 4 are sequentially formed, the portion of the passivation film 2 exposed from the stress relaxation layer 3 is etched away using the stress relaxation layer 3 as a mask, as shown in FIG. 4B. That is, in a region having a predetermined width along the dicing line L, the passivation film 2 is exposed from between the stress relaxation layers 3 on the adjacent semiconductor chips 1 across the dicing line L. The passivation film 2 is removed by etching using the stress relaxation layer 3 as a mask.

この応力緩和層３をマスクとするパッシベーション膜２のエッチングは、応力緩和層３を溶解させず、パッシベーション膜２を溶解させるようなエッチング液を用いて達成することができる。たとえば、パッシベーション膜２が酸化シリコンからなる場合、硝酸をエッチング液として用いることによって、応力緩和層３をマスクとするパッシベーション膜２のエッチングが達成されてもよい。また、このようなウエットエッチングに限らず、ＲＩＥ（反応性イオンエッチング）などのドライエッチングによって、パッシベーション膜２の応力緩和層３から露出した部分が除去されてもよい。 Etching of the passivation film 2 using the stress relaxation layer 3 as a mask can be achieved using an etching solution that does not dissolve the stress relaxation layer 3 but dissolves the passivation film 2. For example, when the passivation film 2 is made of silicon oxide, the etching of the passivation film 2 using the stress relaxation layer 3 as a mask may be achieved by using nitric acid as an etchant. In addition to such wet etching, the exposed portion of the passivation film 2 from the stress relaxation layer 3 may be removed by dry etching such as RIE (reactive ion etching).

パッシベーション膜２のエッチング除去後は、図４（ｃ）に示すように、ウエハＷの表面全域上に封止樹脂層５が形成され、さらにポスト８および金属ボール６が形成された後、図４（ｄ）に示すように、図示しないダイシングブレードを用いて、ダイシングラインＬに沿って、封止樹脂層５とともにウエハＷが切断（ダイシング）されることによって、図３に示すＷＬ−ＣＳＰの半導体装置が得られる。 After removing the passivation film 2 by etching, as shown in FIG. 4C, the sealing resin layer 5 is formed on the entire surface of the wafer W, and the posts 8 and the metal balls 6 are further formed. As shown in FIG. 3D, the wafer W is cut (diced) together with the sealing resin layer 5 along the dicing line L using a dicing blade (not shown), so that the WL-CSP semiconductor shown in FIG. A device is obtained.

図５は、この発明の第３の参考例に係る半導体装置の構成を説明するための断面図である。この図５において、上述の図１に示された各部に対応する部分には、図１の場合と同一の参照符号を付して示す。
図５に示す半導体装置では、半導体チップ１は、半導体チップ１の表面に形成された電極パッド７（内部配線）と半導体チップ１の基体をなす半導体基板との間に、たとえば、酸化シリコンまたは窒化シリコンからなる層間膜１２を備えている。そして、溝１１が層間膜１２の下方（半導体基板側）まで掘り下げて形成されており、この溝１１内に封止樹脂層５が入り込むことによって、パッシベーション膜２および層間膜１２の各側面が封止樹脂層５によって被覆されている。 FIG. 5 is a cross-sectional view for explaining the configuration of a semiconductor device according to a third reference example of the present invention. 5, parts corresponding to the respective parts shown in FIG. 1 are denoted by the same reference numerals as those in FIG.
In the semiconductor device shown in FIG. 5, the semiconductor chip 1 includes, for example, silicon oxide or nitridation between an electrode pad 7 (internal wiring) formed on the surface of the semiconductor chip 1 and a semiconductor substrate that forms the base of the semiconductor chip 1. An interlayer film 12 made of silicon is provided. The groove 11 is formed by digging down below the interlayer film 12 (on the semiconductor substrate side), and the sealing resin layer 5 enters the groove 11 so that the side surfaces of the passivation film 2 and the interlayer film 12 are sealed. It is covered with a stop resin layer 5.

この構成により、この半導体装置の側面に加わる応力によるパッシベーション膜２および層間膜１２の剥がれやひび割れを防止することができる。
図６は、この発明の第４の参考例に係る半導体装置の構成を説明するための断面図である。この図６において、上述の図１に示された各部に対応する部分には、図１の場合と同一の参照符号を付して示す。 With this configuration, it is possible to prevent peeling and cracking of the passivation film 2 and the interlayer film 12 due to stress applied to the side surface of the semiconductor device.
FIG. 6 is a cross-sectional view for explaining the configuration of a semiconductor device according to a fourth reference example of the present invention. In FIG. 6, portions corresponding to the respective portions shown in FIG. 1 are denoted by the same reference numerals as in FIG.

図６に示す半導体装置では、パッシベーション膜２上に積層された応力緩和層３が、パッシベーション膜２の表面から側面に回り込み、半導体チップ１の最表面の周縁部に形成されている溝１１を埋め尽くしている。そして、封止樹脂層５は、応力緩和層３の表面を覆い尽くすように形成されている。
このような構成によれば、パッシベーション膜２の側面は、応力緩和層３によって被覆されており、この半導体装置の側面において露出していない。そのため、この半導体装置の側面に加わる応力によるパッシベーション膜２の剥がれやひび割れを防止することができる。 In the semiconductor device shown in FIG. 6, the stress relaxation layer 3 laminated on the passivation film 2 wraps around the side surface from the surface of the passivation film 2 and fills the groove 11 formed in the peripheral portion of the outermost surface of the semiconductor chip 1. I'm doing it. The sealing resin layer 5 is formed so as to cover the surface of the stress relaxation layer 3.
According to such a configuration, the side surface of the passivation film 2 is covered with the stress relaxation layer 3 and is not exposed on the side surface of the semiconductor device. Therefore, peeling and cracking of the passivation film 2 due to stress applied to the side surface of the semiconductor device can be prevented.

そのうえ、半導体チップ１の最表面の周縁部に溝１１が形成され、この溝１１に応力緩和層３が入り込んでいるので、その応力緩和層３の溝１１に入り込んだ部分においても、この半導体装置の側面に加わる応力を吸収することができ、パッシベーション膜２の剥がれやひび割れをより確実に防止することができる。
図７は、図６に示す半導体装置の製造工程を工程順に示す断面図である。図６に示す半導体装置の製造工程では、まず、複数の半導体チップ１が作り込まれ、その表面全域がパッシベーション膜２で覆われたウエハＷが用意される。そして、図７（ａ）に示すように、パッシベーション膜２に、電極パッド７を露出させるためのパッド開口２１が形成された後、ダイシングラインＬに沿って、パッシベーション膜２の表面からパッシベーション膜２の下方まで凹状に窪む所定幅の凹部９が形成される。 In addition, the groove 11 is formed in the peripheral portion of the outermost surface of the semiconductor chip 1, and the stress relaxation layer 3 enters the groove 11. It is possible to absorb the stress applied to the side surfaces, and to more reliably prevent the passivation film 2 from peeling off or cracking.
FIG. 7 is a cross-sectional view showing the manufacturing steps of the semiconductor device shown in FIG. In the manufacturing process of the semiconductor device shown in FIG. 6, first, a wafer W is prepared in which a plurality of semiconductor chips 1 are fabricated and the entire surface is covered with a passivation film 2. Then, as shown in FIG. 7A, after the pad opening 21 for exposing the electrode pad 7 is formed in the passivation film 2, along the dicing line L, the surface of the passivation film 2 starts from the surface of the passivation film 2. A recess 9 having a predetermined width that is recessed in a concave shape is formed.

この凹部９の形成後、図７（ｂ）に示すように、パッシベーション膜２上に、貫通孔３１を有する応力緩和層３が形成される。この応力緩和層３は、各半導体チップ１の間に設定されたダイシングラインＬ上の領域であって、凹部９よりも幅狭な領域上には形成されない。そのため、ダイシングラインＬを挟んで隣接する各半導体チップ１上の応力緩和層３の間には間隔が生じ、ダイシングラインＬ上には、この応力緩和層３の間において半導体チップ１（ウエハＷ）が露出している。 After the formation of the recess 9, as shown in FIG. 7B, the stress relaxation layer 3 having the through hole 31 is formed on the passivation film 2. The stress relaxation layer 3 is a region on the dicing line L set between the semiconductor chips 1 and is not formed on a region narrower than the recess 9. Therefore, a space is generated between the stress relaxation layers 3 on the semiconductor chips 1 adjacent to each other across the dicing line L, and the semiconductor chip 1 (wafer W) is interposed between the stress relaxation layers 3 on the dicing line L. Is exposed.

つづいて、図７（ｃ）に示すように、再配線４および封止樹脂層５が形成された後、その封止樹脂層５の所定位置にポスト８が形成される。さらに、そのポスト８上に金属ボール６が形成される。
そして、図７（ｄ）に示すように、凹部９内において応力緩和層３が形成されていない部分の幅とほぼ同じ厚み（幅）を有するダイシングブレード（図示せず）を用いて、ダイシングラインＬに沿って、封止樹脂層５とともにウエハＷが切断（ダイシング）すると、図６に示すＷＬ−ＣＳＰの半導体装置が得られる。 Subsequently, as shown in FIG. 7C, after the rewiring 4 and the sealing resin layer 5 are formed, the post 8 is formed at a predetermined position of the sealing resin layer 5. Further, metal balls 6 are formed on the posts 8.
Then, as shown in FIG. 7D, a dicing line (not shown) having a thickness (width) substantially the same as the width of the portion in which the stress relaxation layer 3 is not formed in the recess 9 is used. When the wafer W is cut (diced) along with the sealing resin layer 5 along L, a WL-CSP semiconductor device shown in FIG. 6 is obtained.

図８は、この発明の第５の参考例に係る半導体装置の構成を説明するための断面図である。この図８において、上述の図１に示された各部に対応する部分には、図１の場合と同一の参照符号を付して示す。
図８に示す半導体装置では、パッシベーション膜２上に積層された応力緩和層３が、パッシベーション膜２の表面から側面に回り込み、半導体チップ１の最表面の周縁部に形成されている溝１１に入り込んでいる。また、その応力緩和層３上に積層されている封止樹脂層５が、応力緩和層３の表面から側面に回り込み、応力緩和層３の外側からパッシベーション膜２の表面および側面を被覆している。そして、半導体チップ１の最表面の周縁部に形成されている溝１１は、応力緩和層３および封止樹脂層５によって埋め尽くされている。 FIG. 8 is a cross-sectional view for explaining the structure of a semiconductor device according to a fifth reference example of the present invention. 8, portions corresponding to the respective portions shown in FIG. 1 are denoted by the same reference numerals as those in FIG.
In the semiconductor device shown in FIG. 8, the stress relaxation layer 3 laminated on the passivation film 2 wraps around the side surface from the surface of the passivation film 2 and enters the groove 11 formed at the peripheral edge of the outermost surface of the semiconductor chip 1. It is out. Further, the sealing resin layer 5 laminated on the stress relaxation layer 3 goes from the surface of the stress relaxation layer 3 to the side surface and covers the surface and side surface of the passivation film 2 from the outside of the stress relaxation layer 3. . Then, the groove 11 formed in the peripheral portion of the outermost surface of the semiconductor chip 1 is filled with the stress relaxation layer 3 and the sealing resin layer 5.

このような構成によれば、パッシベーション膜２の側面が応力緩和層３によって被覆され、さらにその外側から封止樹脂層５によって被覆されているので、パッシベーション膜２の剥がれやひび割れをより確実に防止することができる。
なお、図８に示す半導体装置は、上述の図７（ａ）〜（ｃ）の各工程が順次に行われた後、図７（ｄ）に示す工程において、凹部９内において応力緩和層３が形成されていない部分の幅よりも小さな厚み（幅）を有するダイシングブレード（図示せず）を用いて、ダイシングラインＬに沿って、封止樹脂層５とともにウエハＷが切断（ダイシング）することにより得ることができる。 According to such a configuration, since the side surface of the passivation film 2 is covered with the stress relaxation layer 3 and further covered with the sealing resin layer 5 from the outside, the peeling and cracking of the passivation film 2 can be more reliably prevented. can do.
In the semiconductor device shown in FIG. 8, the stress relaxation layer 3 is formed in the recess 9 in the step shown in FIG. 7D after the steps shown in FIGS. 7A to 7C are sequentially performed. The wafer W is cut (diced) along with the sealing resin layer 5 along the dicing line L by using a dicing blade (not shown) having a thickness (width) smaller than the width of the portion where the film is not formed. Can be obtained.

図９は、この発明の一実施形態に係る半導体装置の構成を説明するための断面図である。この図９において、上述の図５に示された各部に対応する部分には、図５の場合と同一の参照符号を付して示す。
図９に示す半導体装置では、半導体チップ１は、半導体チップ１の表面に形成された電極パッド７（内部配線）と半導体チップ１の基体をなす半導体基板との間に、たとえば、酸化シリコンまたは窒化シリコンからなる層間膜１２を備えている。そして、溝１１が層間膜１２の下方（半導体基板側）まで掘り下げて形成されており、この溝１１内に応力緩和層３および封止樹脂層５が入り込むことによって、パッシベーション膜２および層間膜１２の各側面が応力緩和層３および封止樹脂層５によって被覆されている。 FIG. 9 is a cross-sectional view for explaining the configuration of the semiconductor device according to one embodiment of the present invention. In FIG. 9, parts corresponding to the parts shown in FIG. 5 are given the same reference numerals as those in FIG.
In the semiconductor device shown in FIG. 9, the semiconductor chip 1 includes, for example, silicon oxide or nitridation between an electrode pad 7 (internal wiring) formed on the surface of the semiconductor chip 1 and a semiconductor substrate that forms the base of the semiconductor chip 1. An interlayer film 12 made of silicon is provided. Then, the groove 11 is formed by digging down below the interlayer film 12 (on the semiconductor substrate side), and the stress relaxation layer 3 and the sealing resin layer 5 enter the groove 11 to thereby passivate the passivation film 2 and the interlayer film 12. These side surfaces are covered with the stress relaxation layer 3 and the sealing resin layer 5.

この構成により、この半導体装置の側面に加わる応力によるパッシベーション膜２および層間膜１２の剥がれやひび割れを防止することができる。
なお、この図９に示す構成では、パッシベーション膜２および層間膜１２の各側面が応力緩和層３および封止樹脂層５によって被覆されているとしたが、応力緩和層３のみが溝１１に入り込み、応力緩和層３のみによって、パッシベーション膜２および層間膜１２の各側面が被覆されていてもよい。 With this configuration, it is possible to prevent peeling and cracking of the passivation film 2 and the interlayer film 12 due to stress applied to the side surface of the semiconductor device.
In the configuration shown in FIG. 9, the side surfaces of the passivation film 2 and the interlayer film 12 are covered with the stress relaxation layer 3 and the sealing resin layer 5, but only the stress relaxation layer 3 enters the groove 11. The side surfaces of the passivation film 2 and the interlayer film 12 may be covered only by the stress relaxation layer 3.

以上、この発明のいくつかの実施形態および参考例について説明したが、この発明は他の形態で実施することもできる。たとえば、図２に示す製造方法によって、溝１１を有しない構成の半導体装置が製造されてもよい。すなわち、図２（ｂ）に示す工程において、ブレードを用いたハーフカットのカット量またはレーザビームの照射強度および照射時間を調節して、パッシベーション膜２のみを除去するようにすれば、溝１１を有さず、パッシベーション膜２の側面が封止樹脂層５によって被覆された構成の半導体装置を得ることができる。 Although several embodiments and reference examples of the present invention have been described above, the present invention can be implemented in other forms. For example, a semiconductor device having a configuration without the groove 11 may be manufactured by the manufacturing method shown in FIG. That is, in the step shown in FIG. 2B, if only the passivation film 2 is removed by adjusting the cut amount of the half cut using the blade or the irradiation intensity and irradiation time of the laser beam, the groove 11 is formed. A semiconductor device having a configuration in which the side surface of the passivation film 2 is covered with the sealing resin layer 5 can be obtained.

また、上述の実施形態および参考例では、ＷＬ−ＣＳＰの半導体装置を例に取り上げたが、この発明は、ＷＬ−ＣＳＰの半導体装置以外にも、実装基板に対して、半導体チップの表面を対向させて、半導体チップの裏面が露出した状態で実装（ベアチップ実装）される、半導体装置に適用することもできる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。 In the above-described embodiments and reference examples , the WL-CSP semiconductor device is taken as an example. However, in addition to the WL-CSP semiconductor device, the present invention is such that the surface of the semiconductor chip faces the mounting substrate. Thus, the present invention can be applied to a semiconductor device that is mounted (bare chip mounting) with the back surface of the semiconductor chip exposed.
In addition, various design changes can be made within the scope of matters described in the claims.

１半導体チップ
２パッシベーション膜
３応力緩和層
５封止樹脂層
９凹部
１１溝
１２層間膜
Ｌダイシングライン
Ｗウエハ DESCRIPTION OF SYMBOLS 1 Semiconductor chip 2 Passivation film 3 Stress relaxation layer 5 Sealing resin layer 9 Recess 11 Groove 12 Interlayer film L Dicing line W Wafer

Claims

A semiconductor chip having a semiconductor substrate with an interlayer film formed on the surface ;
A passivation film covering the surface of the semiconductor chip;
A stress relaxation layer provided on the passivation film for absorbing and relaxing stress applied from the outside , wrapping around each side surface of the passivation film and the interlayer film, and each side surface of the passivation film and the interlayer film A stress relieving layer covering
A sealing resin layer provided on the stress relaxation layer for sealing the surface side of the semiconductor chip;
A post for external connection embedded in the sealing resin layer, the post having a surface flush with the surface of the sealing resin layer ,
Whether the WL-CSP, or with respect to the mounting board, wherein the surface of the semiconductor chip are opposed, the semiconductor device back surface of said semiconductor chip and said Rukoto is mounted in a state exposed.

The passivation layer side of the semiconductor device according to claim 1, wherein the side surface of the interlayer film is characterized in that it is formed substantially flush.

In the semiconductor chip, a step is formed on the peripheral edge of the outermost surface,
It said stress relaxing layer, the semiconductor device according to claim 1 or 2, characterized in that enters into the step.

Before Kifutome resin layer, the semiconductor device according to any one of claims 1 to 3, characterized in that from the outside of the stress relaxation layer covering the surface and side surfaces of the passivation film.