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JP5865860B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
半導体装置の一例として、整流機能を有する素子であるダイオードが挙げられる。例えば、電力用のトランジスタであるＩＧＢＴ（Insulated Gate Bipolar Transistor）には、還流用としてＩＧＢＴと逆並列にダイオードが接続される。ダイオード等の整流機能を有する半導体装置においては、スイッチング時間（ターンオフ時のリカバリー電流の消滅時間）の低減や破壊耐量の向上が求められる。
特開平７−８６６２１号公報
本発明の実施形態は、スイッチング時間の低減などの特性を向上させることができる半導体装置を提供する。
実施形態に係る半導体装置は、第１電極と、第１半導体領域と、第２半導体領域と、第３半導体領域と、第２電極と、第１中間金属膜と、を含む。
前記第１半導体領域は、前記第１電極の上に設けられる。前記第１半導体領域は、第１導電形の領域である。
前記第２半導体領域は、前記第１半導体領域の上に設けられる。前記第２半導体領域は、第１不純物濃度を有する第２導電形の領域である。
前記第３半導体領域は、前記第１半導体領域の上に設けられる。前記第３半導体領域は、前記第１不純物濃度よりも低い第２不純物濃度を有する第２導電形の領域である。前記第３半導体領域は、前記第１半導体領域と前記第２半導体領域との間に位置する部分を有する。前記部分は、前記第１半導体領域に向けて凸になるよう湾曲している。
前記第２電極は、前記第２半導体領域及び前記第３半導体領域の上に設けられる。前記第２電極は、前記第２半導体領域とオーミック接触する。
前記第１中間金属膜は、前記第２電極と前記第３半導体領域との間に設けられる。前記第１中間金属膜は、前記第３半導体領域とショットキー接合する。
図１は、第１の実施形態に係る半導体装置を例示する模式的断面図である。 図２（ａ）及び（ｂ）は、半導体装置の動作を説明する模式的断面図である。 図３（ａ）〜（ｃ）は、半導体装置の製造方法を例示する模式的断面図である。 図４は、第２の実施形態に係る半導体装置を例示する模式的断面図である。 図５（ａ）及び（ｂ）は、半導体装置の動作を説明する模式的断面図である。 図６（ａ）〜（ｃ）は、半導体装置の製造方法を例示する模式的断面図である。 図７は、第３の実施形態に係る半導体装置を例示する模式的断面図である。 図８（ａ）〜（ｃ）は、半導体装置の製造方法を例示する模式的断面図である。 図９は、第４の実施形態に係る半導体装置を例示する模式的断面図である。 図１０（ａ）〜（ｃ）は、半導体装置の製造方法を例示する模式的断面図である。 図１１は、第５の実施形態に係る半導体装置を例示する模式的断面図である。 図１２は、第６の実施形態に係る半導体装置を例示する模式的断面図である。 図１３は、キャリア濃度を例示する模式図である。 図１４（ａ）〜（ｃ）は、キャリア濃度のバランスについて例示する模式図である。
以下、本発明の実施形態を図に基づき説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。
なお、以下の説明において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、ｎ＋はｎよりもｎ形の不純物濃度が相対的に高く、ｎ−はｎよりもｎ形の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ形の不純物濃度が相対的に高く、ｐ−はｐよりもｐ形の不純物濃度が相対的に低いことを示す。
また、以下の説明では、一例として、第１導電形をｎ形、第２導電形をｐ形とした具体例を挙げる。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置を例示する模式的断面図である。
図１に表したように、第１の実施形態に係る半導体装置１１０は、第１電極であるカソード電極８１と、第４半導体領域であるｎ＋形カソード層１０と、第１半導体領域であるｎ−形ベース層２０と、第２半導体領域であるｐ＋形アノード層３０と、第３半導体領域であるｐ−形アノード層４０と、第２電極であるアノード電極８２と、第１中間金属膜である第１バリアメタル５１と、を備える。半導体装置１１０は、例えばダイオードである。
カソード電極８１には、例えばアルミニウム（Ａｌ）が用いられる。ｎ＋形カソード層１０は、カソード電極８１の上に設けられる。ここで、カソード電極８１とｎ＋形カソード層１０とを結ぶ方向をＺ方向、Ｚ方向と直交する方向の１つをＸ方向、Ｚ方向及びＸ方向と直交する方向をＹ方向ということにする。
ｎ＋形カソード層１０は、半導体（例えば、Ｓｉ）にｎ形の不純物（例えば、燐（Ｐ）、砒素（Ａｓ））が添加された層である。ｎ＋形カソード層１０の厚さ（Ｚ方向の長さ）は、例えば０．０５マイクロメートル（μｍ）以上５μｍ以下である。ｎ＋形カソード層１０は、第３不純物濃度を有する。第３不純物濃度は、例えばその表面濃度が３×１０１７ｃｍ−３よりも高く、例えば１×１０１９ｃｍ−３以下である。ｎ＋形カソード層１０は、カソード電極８１とオーミック接触している。ここで、オーミック接触とは、２つの物質間の接触で、その接触面の電位差がそこを通る電流に比例する特性をもつ接触のことを言う。
ｎ−形ベース層２０は、ｎ＋形カソード層１０の上に設けられる。ｎ−形ベース層２０の厚さ（Ｚ方向の長さ）は、素子の耐圧に応じて設計され、例えば１０μｍ以上５００μｍ以下である。ｎ−形ベース層２０は、第３不純物濃度よりも低い第４不純物濃度を有する。例えば、１２００Ｖ系の素子の場合、ｎ−形ベース層２０の厚さは、１００μｍ以上２００μｍ以下、ｎ−形ベース層２０のｎ−形不純物の濃度は、例えば２×１０１３ｃｍ−３以上１×１０１４ｃｍ−３以下である。
本実施形態では、ｎ＋形カソード層１０とｎ−形ベース層２０との間に、第５半導体領域であるｎ形バッファ層１１が設けられる。ｎ−形ベース層２０は、ｎ形バッファ層１１を介してｎ＋形カソード層１０の上に設けられる。ｎ形バッファ層１１の厚さ（Ｚ方向の長さ）は、例えば０．１μｍ以上３０μｍ以下である。ｎ形バッファ層１１は、第３不純物濃度よりも低く第４不純物濃度よりも高い第５不純物濃度を有する。第５不純物濃度は、例えば１×１０１２ｃｍ−２以上５×１０１２ｃｍ−２以下である。
ｐ＋形アノード層３０は、ｎ−形ベース層２０の上に設けられる。ｐ＋形アノード層３０は、ｎ−形ベース層２０の上の一部に設けられる。ｐ＋形アノード層３０は、例えばＹ方向に延在したライン状に設けられる。ｐ＋形アノード層３０は、複数設けられていてもよい。また、ｐ＋形アノード層３０は、島状に設けられていてもよい。
ｐ＋形アノード層３０は、ｐ形の不純物（例えば、ホウ素（Ｂ）、Ａｌ）を含む。ｐ＋形アノード層３０は、第１不純物濃度を有する。第１不純物濃度は、その表面濃度が例えば３×１０１７ｃｍ−３以上２×１０２０ｃｍ−３以下である。
ｐ−形アノード層４０は、ｎ−形ベース層２０の上に設けられる。ｐ−形アノード層４０は、ｐ形の不純物（例えば、Ｂ、Ａｌ）を含む。ｐ−形アノード層４０は、第１不純物濃度よりも低い第２不純物濃度を有する。第２不純物濃度は、その表面濃度が例えば３×１０１７ｃｍ−３以下である。
ｐ−形アノード層４０は、第１部分４１と、第２部分４２と、を有する。第１部分４１は、ｎ−形ベース層２０とｐ＋形アノード層３０との間に設けられる。アノード電極８２とｎ−形ベース層２０との間に設けられる。第２部分４２のアノード電極８２側の一部は、ｐ＋形アノード層３０と並置される。
アノード電極８２は、ｐ＋形アノード層３０及びｐ−形アノード層４０の上に設けられる。アノード電極８２には、例えばＡｌが用いられる。アノード電極８２は、ｐ＋形アノード層３０とオーミック接触する。
第１バリアメタル５１は、アノード電極８２とｐ−形アノード層４０との間に設けられる。第１バリアメタル５１は、ｐ−形アノード層４０とショットキー接合する。ここで、ショットキー接合とは、金属と半導体との間でショットキー障壁が形成された接合である。本実施形態において、ショットキー接合には、オーミック接触していない状態を含む。
第１バリアメタル５１は、アノード電極８２と電気的に接続される。第１バリアメタル５１には、例えばチタン（Ｔｉ）やタングステン（Ｗ）が用いられる。第１バリアメタル５１は、金属材料の単層膜でも、複数の金属材料を積層した多層膜であってもよい。第１バリアメタル５１の材料の仕事関数は、アノード電極８２の材料の仕事関数よりも大きい。
半導体装置１１０では、アノード電極８２とｐ−形アノード層４０との間に第１バリアメタル５１を設けることによって、アノード電極８２の材料にかかわらずｐ−形アノード層４０とアノード電極８２と電気的に接続された金属（第１バリアメタル５１）との間で確実なショットキー接合が得られる。
一方、ｐ＋形アノード層３０とアノード電極８２との間には第１バリアメタル５１が介在しないため、アノード電極８２とｐ＋形アノード層３０との間で確実なオーミック接触が得られる。すなわち、半導体装置１１０では、ｐ＋形アノード層３０の不純物濃度（第１不純物濃度）を低くしても、ｐ＋形アノード層３０とアノード電極８２との間で十分なオーミック接触が得られる。
次に、半導体装置１１０の動作について説明する。
図２（ａ）及び（ｂ）は、半導体装置の動作を説明する模式的断面図である。
図２（ａ）はオン状態を説明する模式的断面図、図２（ｂ）はオフ状態を説明する模式的断面図である。
先ず、図２（ａ）に表したように、カソード電極８１の電位よりもアノード電極８２の電位のほうが高くなるようにアノード・カソード間に電圧（順バイアス）を印加すると、半導体装置１１０はオン状態になる。
半導体装置１１０において、ｎ＋形カソード層１０はカソード電極８１にオーミック接触している。したがって、電子（ｅ）は、ｎ＋形カソード層１０からｎ−形ベース層２０を経由してｐ−形アノード層４０に到達する。
ｐ−形アノード層４０は、アノード電極８２とショットキー接合している。したがって、ｐ−形アノード層４０とアノード電極８２との間は、正孔（ｈ）にとってはエネルギー障壁となるが、電子（ｅ）にとってはエネルギー障壁とはならない。これにより、電子（ｅ）は、ｎ＋形カソード層１０からｎ−形ベース層２０及びｐ−形アノード層４０を経由してアノード電極８２に流れ込む。これにより、カソード・アノード間には、電子電流ｅｉが形成される。
一方、ｐ＋形アノード層３０とｐ−形アノード層４０との間は、電子（ｅ）にとってはエネルギー障壁となる。したがって、ｐ−形アノード層４０に流れた電子（ｅ）は、ｐ＋形アノード層３０には流れ込み難くなる。ｐ＋形アノード層３０に向かう電子（ｅ）は、ｐ＋形アノード層３０付近で横方向（ＸＹ平面に沿った方向）に移動する。この電子（ｅ）の移動により、ｐ＋形アノード層３０の下方の部分がアノード電極８２に対して、負極になるようにバイアスされる。
このバイアスによって、ｐ＋形アノード層３０の下方においては、ｐ−形アノード層４０とｐ＋形アノード層３０との間の正孔（ｈ）に対するエネルギー障壁が低くなる。これにより、ｐ＋形アノード層３０からｐ−形アノード層４０に正孔（ｈ）が注入される。この注入された正孔（ｈ）により正孔電流ｈｉが形成される。
正孔電流ｈｉは、ｐ＋形アノード層３０の幅（Ｘ方向の長さ）、またはｐ＋形アノード層３０とアノード電極８２との接触面積が大きくなるほど増大する。すなわち、その幅もしくはその接触面積によって、アノード側からの正孔（ｈ）の注入量が調整される。
このように、オン状態では、アノード側からカソード側に正孔（ｈ）が流れ、カソード側からアノード側に電子（ｅ）が流れる。ここで、アノード側では、ｐ＋形アノード層３０は正孔（ｈ）の注入に寄与するのに対して、ｐ−形アノード層４０は電子（ｅ）の排出のみに寄与する。そのため、ｐ−形アノード層４０を設けない半導体装置に比べて正孔（ｈ）の注入量が抑制される。また、半導体装置１２０では、ｐ＋形アノード層３０の不純物濃度（第１不純物濃度）を低くできるため、正孔（ｈ）の注入量がさらに抑制される。
これにより、半導体装置１１０では、スイッチング速度が高速化する。
次に、図２（ｂ）に表したように、カソード電極８１の電位よりもアノード電極８２の電位のほうが低くなるようにアノード・カソード間に電圧（逆バイアス）を印加すると、半導体装置１１０はオフ状態になる。ここで、オン状態からオフ状態に移行することをターンオフと言うことにする。
アノード・カソード間に順バイアスを印加していた状態から逆バイアスを印加すると、ｎ−形ベース層２０に存在する正孔（ｈ）は、アノード電極８２側に移動する。また、ｎ−形ベース層２０に存在する電子（ｅ）はカソード電極８１側に移動する。
逆バイアス印加時には、電子（ｅ）は、ｎ＋形カソード層１０を経由してカソード電極８１に流れ込む。一方、正孔（ｈ）は、ｐ＋形アノード層３０を経由してアノード電極８２に流れ込む。
ターンオフ時に、電子（ｅ）がカソード電極８１に流れ、正孔（ｈ）がアノード電極８２に流れている状態では、ｐ−形アノード層４０とｎ−形ベース層２０との境界部分を起点にして、空乏層がｐ−形アノード層４０及びｎ−形ベース層２０に拡がる。これにより、半導体装置１１０におけるアノード電極８２とカソード電極８１との間の導通はしだいに遮断され、オフ状態になる。
このように、半導体装置１１０では、オン状態において正孔（ｈ）の注入量が抑制されてターンオフ時のリカバリー電流の消滅時間が低減され、スイッチング速度が高速化することになる。
次に、半導体装置１１０の製造方法について説明する。
図３（ａ）〜（ｃ）は、半導体装置の製造方法を例示する模式的断面図である。
先ず、図３（ａ）に表したように、ｎ＋形カソード層１０と、ｎ形バッファ層１１と、ｎ−形ベース層２０と、ｐ−形アノード層４０と、を含む構造体１００を準備する。次に、構造体１００のｐ−形アノード層４０側の第１面１００ａに、選択的にｐ＋形アノード層３０を形成する。
ｐ＋形アノード層３０を形成するには、構造体１００の第１面１００ａにマスク（図示せず）を形成し、マスクの開口を介してｐ形の不純物をイオン注入する。イオン注入後、加熱処理によってｐ形の不純物を拡散させてｐ＋形アノード層３０を形成する。
次に、図３（ｂ）に表したように、構造体１００の第１面１００ａに露出するｐ−形アノード層４０の上に、第１バリアメタル５１を形成する。第１バリアメタル５１には、例えばＴｉやＷが用いられる。第１バリアメタル５１を形成するには、例えば第１面１００ａの全面に第１バリアメタル５１の材料（バリアメタル材料）を成膜した後、フォトリソグラフィ及びエッチングによってｐ＋形アノード層３０の上のバリアメタル材料を除去する。これにより、ｐ−形アノード層４０の上のみにバリアメタル材料が残り、第１バリアメタル５１が形成される。
次に、図３（ｃ）に表したように、ｐ＋形アノード層３０の上及び第１バリアメタル５１の上を覆うようにアノード電極８２を形成する。また、構造体１００の第１面１００ａとは反対側の第２面１００ｂにカソード電極８１を形成する。これにより、半導体装置１１０が完成する。
第１の実施形態に係る半導体装置１１０によれば、第１バリアメタル５１を設けない場合に比べてｐ＋形アノード層３０の不純物濃度が低濃度化される。これにより、半導体装置１１０では、スイッチング速度の高速化が達成される。
（第２の実施形態）
次に、第２の実施形態について説明する。
図４は、第２の実施形態に係る半導体装置を例示する模式的断面図である。
図４に表したように、第２の実施形態に係る半導体装置１２０は、カソード電極８１と、ｎ＋形カソード層１０と、ｎ−形ベース層２０と、ｐ＋形アノード層３０と、ｐ−形アノード層４０と、アノード電極８２と、第１バリアメタル５１と、絶縁体６０と、を備える。半導体装置１２０は、例えばダイオードである。
絶縁体６０は、ｐ＋形アノード層３０とｐ−形アノード層４０との間に設けられる。絶縁体６０は、ｐ＋形アノード層３０の深さ及びｐ−形アノード層４０の深さのそれぞれよりも深い。絶縁体６０は、構造体１００の第１面１００ａからＺ方向にｎ−形ベース層２０の途中まで形成されたトレンチ１００ｔ内に埋め込まれている。絶縁体６０の上面６０ａのＺ方向の位置は、第１面１００ａ以上である。絶縁体６０の下面６０ｂのＺ方向の位置はｐ＋形アノード層３０及びｐ−形アノード層４０よりも下である。絶縁体６０には、例えば酸化シリコン（ＳｉＯ２）が用いられる。絶縁体６０は、ｐ＋形アノード層３０をｐ−形アノード層４０から分離する役目を果たす。絶縁体６０は、無駄な領域を削除する役目も果たす。さらに、絶縁体６０が設けられた半導体装置１２０では、破壊耐量が向上する。
次に、半導体装置１２０の動作について説明する。
図５（ａ）及び（ｂ）は、半導体装置の動作を説明する模式的断面図である。
図５（ａ）はオン状態を説明する模式的断面図、図５（ｂ）はオフ状態を説明する模式的断面図である。
先ず、図５（ａ）に表したように、カソード電極８１の電位よりもアノード電極８２の電位のほうが高くなるようにアノード・カソード間に電圧（順バイアス）を印加すると、半導体装置１２０はオン状態になる。
半導体装置１２０において、ｎ＋形カソード層１０はカソード電極８１にオーミック接触している。したがって、電子（ｅ）は、ｎ＋形カソード層１０からｎ−形ベース層２０を経由してｐ−形アノード層４０に到達する。
ｐ−形アノード層４０は、アノード電極８２とショットキー接合している。したがって、ｐ−形アノード層４０とアノード電極８２との間は、正孔（ｈ）にとってはエネルギー障壁となるが、電子（ｅ）にとってはエネルギー障壁とはならない。これにより、電子（ｅ）は、ｎ＋形カソード層１０からｎ−形ベース層２０及びｐ−形アノード層４０を経由してアノード電極８２に流れ込む。これにより、カソード・アノード間には、電子電流ｅｉが形成される。
一方、ｐ＋形アノード層３０とｐ−形アノード層４０との間は、電子（ｅ）にとってはエネルギー障壁となる。したがって、ｐ−形アノード層４０に流れた電子（ｅ）は、ｐ＋形アノード層３０には流れ込み難くなる。ｐ＋形アノード層３０に向かう電子（ｅ）は、ｐ＋形アノード層３０の付近及び絶縁体６０の付近で横方向（ＸＹ平面に沿った方向）に移動する。この電子（ｅ）の移動により、ｐ＋形アノード層３０の下方及び絶縁体６０の下方の部分がアノード電極８２に対して、負極になるようにバイアスされる。
このバイアスによって、ｐ＋形アノード層３０の下方においては、ｐ−形アノード層４０とｐ＋形アノード層３０との間の正孔（ｈ）に対するエネルギー障壁が低くなる。これにより、ｐ＋形アノード層３０からｐ−形アノード層４０に正孔（ｈ）が注入される。この注入された正孔（ｈ）により正孔電流ｈｉが形成される。
正孔電流ｈｉは、ｐ＋形アノード層３０の幅（Ｘ方向の長さ）、またはｐ＋形アノード層３０とアノード電極８２との接触面積が大きくなるほど増大する。すなわち、その幅もしくはその接触面積によって、アノード側からの正孔（ｈ）の注入量が調整される。
このように、オン状態では、アノード側からカソード側に正孔（ｈ）が流れ、カソード側からアノード側に電子（ｅ）が流れる。ここで、アノード側では、ｐ＋形アノード層３０は正孔（ｈ）の注入に寄与するのに対して、ｐ−形アノード層４０は電子（ｅ）の排出のみに寄与する。そのため、ｐ−形アノード層４０を設けない半導体装置に比べて正孔（ｈ）の注入量が抑制される。また、半導体装置１１０では、ｐ＋形アノード層３０の不純物濃度（第１不純物濃度）を低くできるため、正孔（ｈ）の注入量がさらに抑制される。
これにより、半導体装置１２０では、スイッチング速度が高速化する。
次に、図５（ｂ）に表したように、カソード電極８１の電位よりもアノード電極８２の電位のほうが低くなるようにアノード・カソード間に電圧（逆バイアス）を印加すると、半導体装置１２０はオフ状態になる。
アノード・カソード間に順バイアスを印加していた状態から逆バイアスを印加すると、ｎ−形ベース層２０に存在する正孔（ｈ）は、アノード電極８２側に移動する。また、ｎ−形ベース層２０に存在する電子（ｅ）はカソード電極８１側に移動する。
逆バイアス印加時には、電子（ｅ）は、ｎ＋形カソード層１０を経由してカソード電極８１に流れ込む。一方、正孔（ｈ）は、ｐ＋形アノード層３０を経由してアノード電極８２に流れ込む。
ターンオフ時に、電子（ｅ）がカソード電極８１に流れ、正孔（ｈ）がアノード電極８２に流れている状態では、トレンチ１００ｔ内に設けられた絶縁体６０とｎ−形ベース層２０との界面からｎ−形ベース層２０に空乏層が拡がる。
半導体装置１２０では、オン状態において正孔（ｈ）の注入量が抑制されてターンオフ時のリカバリー電流の消滅時間が低減され、スイッチング速度が高速化することになる。また、隣り合う２つのトレンチ１００ｔの間隔を狭くすると、この２つのトレンチ１００ｔの間でピンチオフする。このため、ｐ−形アノード層４０の不純物濃度を低くして、スイッチング速度のさらなる高速化が達成される。
ここで、ｐｉｎダイオードにおいては、ターンオフ時にｐｎ接合部のいずれかの箇所で電界集中が起こり、アバランシェが引き起こされる場合がある。半導体装置１２０のように、絶縁体６０が構造体１００の第１面１００ａからｎ−形ベース層２０の途中まで設けられていることで、ターンオフ時に絶縁体６０の先端部分に電界が集中しやすくなる。これにより、絶縁体６０の先端部分でアバランシェが起き易くなる。
半導体装置１２０では、絶縁体６０を設ける位置によってアバランシェが起きる箇所を分散化させる。これにより、ターンオフ時の半導体装置１２０の破壊耐量は増加する。
次に、半導体装置１２０の製造方法について説明する。
図６（ａ）〜（ｃ）は、半導体装置の製造方法を例示する模式的断面図である。
先ず、図６（ａ）に表したように、ｎ＋形カソード層１０と、ｎ形バッファ層１１と、ｎ−形ベース層２０と、ｐ−形アノード層４０と、を含む構造体１００を準備する。次に、構造体１００のｐ−形アノード層４０側の第１面１００ａに、選択的にｐ＋形アノード層３０を形成する。
ｐ＋形アノード層３０を形成するには、構造体１００の第１面１００ａにマスク（図示せず）を形成し、マスクの開口を介してｐ形の不純物をイオン注入する。イオン注入後、加熱処理によってｐ形の不純物を拡散させてｐ＋形アノード層３０を形成する。
次に、図６（ｂ）に表したように、構造体１００の第１面１００ａからＺ方向にｎ−形ベース層２０の途中までトレンチ１００ｔを形成する。トレンチ１００ｔは、ｐ−形アノード層４０とｐ＋形アノード層３０との間に形成される。次に、トレンチ１００ｔ内に絶縁体６０を埋め込む。絶縁体６０には、例えばＳｉＯ２が用いられる。
次に、構造体１００の第１面１００ａに露出するｐ−形アノード層４０の上に、第１バリアメタル５１を形成する。第１バリアメタル５１には、例えばＴｉやＷが用いられる。第１バリアメタル５１を形成するには、例えば第１面１００ａの全面に第１バリアメタル５１の材料（バリアメタル材料）を成膜した後、フォトリソグラフィ及びエッチングによってｐ＋形アノード層３０の上のバリアメタル材料を除去する。これにより、ｐ−形アノード層４０の上のみにバリアメタル材料が残り、第１バリアメタル５１が形成される。
次に、図６（ｃ）に表したように、絶縁体６０の上、ｐ＋形アノード層３０の上及び第１バリアメタル５１の上を覆うようにアノード電極８２を形成する。また、構造体１００の第１面１００ａとは反対側の第２面１００ｂにカソード電極８１を形成する。これにより、半導体装置１２０が完成する。
第２の実施形態に係る半導体装置１２０によれば、半導体装置１１０と同様にスイッチング速度の高速化が達成される。さらに、半導体装置１２０では、絶縁体６０を設けない場合に比べてターンオフ時の破壊耐量が増加する。
（第３の実施形態）
次に、第３の実施形態について説明する。
図７は、第３の実施形態に係る半導体装置を例示する模式的断面図である。
図７に表したように、第３の実施形態に係る半導体装置１３０は、カソード電極８１と、ｎ＋形カソード層１０と、ｎ−形ベース層２０と、ｐ＋形アノード層３０と、ｐ−形アノード層４０と、アノード電極８２と、第１バリアメタル５１と、導電体７０と、絶縁膜６１と、を備える。半導体装置１３０は、例えばダイオードである。
導電体７０は、ｐ＋形アノード層３０とｐ−形アノード層４０との間に設けられる。導電体７０は、アノード電極８２と電気的に接続される。導電体７０は、ｐ＋形アノード層３０の深さ及びｐ−形アノード層４０の深さのそれぞれよりも深い。導電体７０には、例えばポリシリコンが用いられる。
絶縁膜６１は、導電体７０とｐ＋形アノード層３０との間、導電体７０とｐ−形アノード層４０との間、及び導電体７０とｎ−形ベース層２０との間に設けられる。絶縁膜６１には、例えばＳｉＯ２が用いられる。
導電体７０及び絶縁膜６１は、構造体１００の第１面１００ａからＺ方向にｎ−形ベース層２０の途中まで形成されたトレンチ１００ｔ内に設けられる。絶縁膜６１は、トレンチ１００ｔの内壁に沿って設けられる。導電体７０は、絶縁膜６１を介してトレンチ１００ｔ内に埋め込まれる。導電体７０の上面７０ａのＺ方向の位置は、第１面１００ａ以上である。導電体７０の下面７０ｂのＺ方向の位置はｐ＋形アノード層３０及びｐ−形アノード層４０よりも下である。
半導体装置１３０の動作は、半導体装置１２０と同様である。半導体装置１３０において、導電体７０の電位は、アノード電極８２の電位と同じである。このため、半導体装置１３０に逆バイアスが印加された場合、トレンチ１００ｔ内に設けられた絶縁膜６１とｎ−形ベース層２０との界面からｎ−形ベース層２０に空乏層が拡がる。ターンオフ時には、トレンチ１００ｔの下端部分（特に隅部）に電界が集中しやすくなる。これにより、トレンチ１００ｔの下端部分でアバランシェが起き易くなる。
半導体装置１３０では、内部に導電体７０及び絶縁膜６１を有するトレンチ１００ｔの位置によってアバランシェが起きる箇所を分散化させる。これにより、ターンオフ時の半導体装置１３０の破壊耐量は増加する。また、隣り合う２つのトレンチ１００ｔの間隔を狭くすると、この２つのトレンチ１００ｔの間でピンチオフする。このため、ｐ−形アノード層４０の不純物濃度を低くして、スイッチング速度の高速化が達成される。
次に、半導体装置１３０の製造方法について説明する。
図８（ａ）〜（ｃ）は、半導体装置の製造方法を例示する模式的断面図である。
先ず、図８（ａ）に表したように、ｎ＋形カソード層１０と、ｎ形バッファ層１１と、ｎ−形ベース層２０と、ｐ−形アノード層４０と、を含む構造体１００を準備する。次に、構造体１００のｐ−形アノード層４０側の第１面１００ａに、選択的にｐ＋形アノード層３０を形成する。
ｐ＋形アノード層３０を形成するには、構造体１００の第１面１００ａにマスク（図示せず）を形成し、マスクの開口を介してｐ形の不純物をイオン注入する。イオン注入後、加熱処理によってｐ形の不純物を拡散させてｐ＋形アノード層３０を形成する。
次に、構造体１００の第１面１００ａからＺ方向にｎ−形ベース層２０の途中までトレンチ１００ｔを形成する。トレンチ１００ｔは、ｐ−形アノード層４０とｐ＋形アノード層３０との間に形成される。次に、トレンチ１００ｔの内壁に絶縁膜６１を形成する。絶縁膜６１には、例えばＳｉＯ２が用いられる。絶縁膜６１は、トレンチ１００ｔの内壁にＣＶＤ（Chemical Vapor Deposition）等によって例えばＳｉＯ２を堆積させることによって形成される。また、熱処理によってトレンチ１００ｔの内壁に絶縁膜６１として熱酸化膜を形成してもよい。
次に、図８（ｂ）に表したように、トレンチ１００ｔ内に絶縁膜６１を介して導電体７０を埋め込む。導電体７０には、例えばポリシリコンが用いられる。半導体装置１３０がＩＧＢＴのＦＷＤ（Free Wheeling Diode)としてＩＧＢＴの製造とともに形成される場合、トレンチ１００ｔ、絶縁膜及び導電体７０の形成は、ＩＧＢＴのトレンチゲートを形成する工程と同じ製造工程で形成してもよい。
次に、図８（ｃ）に表したように、構造体１００の第１面１００ａに露出するｐ−形アノード層４０の上に、第１バリアメタル５１を形成する。第１バリアメタル５１には、例えばＴｉやＷが用いられる。第１バリアメタル５１を形成するには、例えば第１面１００ａの全面に第１バリアメタル５１の材料（バリアメタル材料）を成膜した後、フォトリソグラフィ及びエッチングによってｐ＋形アノード層３０の上のバリアメタル材料を除去する。これにより、ｐ−形アノード層４０の上のみにバリアメタル材料が残り、第１バリアメタル５１が形成される。
次に、絶縁膜６１の上、導電体７０の上、ｐ＋形アノード層３０の上及び第１バリアメタル５１の上を覆うようにアノード電極８２を形成する。また、構造体１００の第１面１００ａとは反対側の第２面１００ｂにカソード電極８１を形成する。これにより、半導体装置１３０が完成する。
第３の実施形態に係る半導体装置１３０によれば、半導体装置１１０と同様にスイッチング速度の高速化が達成される。さらに、半導体装置１３０では、導電体７０及び絶縁膜６１を設けない場合に比べてターンオフ時の破壊耐量が増加する。
（第４の実施形態）
次に、第４の実施形態について説明する。
図９は、第４の実施形態に係る半導体装置を例示する模式的断面図である。
図９に表したように、第４の実施形態に係る半導体装置１４０は、カソード電極８１と、ｎ＋形カソード層１０と、ｎ−形ベース層２０と、ｐ＋形アノード層３０と、ｐ−形アノード層４０と、アノード電極８２と、第１バリアメタル５１と、を備える。半導体装置１４０は、例えばダイオードである。
半導体装置１４０において、ｐ−形アノード層４０は、ｎ−形ベース層２０とｐ＋形アノード層３０との間に設けられた第１部分４１を有する。第１部分４１のｎ−形ベース層２０との境界部分は、ｎ−形ベース層２０に向けて凸になるよう湾曲している。
半導体装置１４０の動作は、半導体装置１１０と同様である。半導体装置１４０において、第１部分４１の湾曲した形状によって、第１部分４１にはターンオフ時に電界が集中しやすくなる。これにより、第１部分４１の付近でアバランシェが起きやすくなる。半導体装置１４０では、第１部分４１の位置によってアバランシェが起きる箇所を分散化させる。これにより、ターンオフ時の半導体装置１４０の破壊耐量は増加する。
また、アバランシェが発生しやすい第１部分４１がｐ＋形アノード層３０の下側の近傍に設けられているため、アバランシェを起こした箇所の近くから効果的にキャリアが引き抜かれる。これによって、さらなる破壊耐量の増加が達成される。
次に、半導体装置１４０の製造方法について説明する。
図１０（ａ）〜（ｃ）は、半導体装置の製造方法を例示する模式的断面図である。
先ず、図１０（ａ）に表したように、ｎ＋形カソード層１０と、ｎ形バッファ層１１と、ｎ−形ベース層２０と、を含む構造体１０１を準備する。次に、構造体１０１のｎ−形ベース層２０側の第１面１０１ａに、選択的にｐ−形領域４０Ｒを形成する。ｐ−形領域４０Ｒを形成するには、構造体１０１の第１面１０１ａにマスク（図示せず）を形成し、マスクの開口を介してｐ形の不純物をイオン注入する。
次に、図１０（ｂ）に表したように、加熱処理によってｐ−形領域４０Ｒの不純物を拡散させてｐ−形アノード層４０を形成する。ｐ−形領域４０Ｒの不純物濃度、位置、大きさ及び加熱処理の条件によって、ｐ−形アノード層４０に第１部分４１を形成する。第１部分４１は、ｐ−形領域４０Ｒの熱拡散によってｎ−形ベース層２０側に凸となるよう湾曲する。
次に、図１０（ｃ）に表したように、構造体１０１の第１面１０１ａに露出するｐ−形アノード層４０の上に、第１バリアメタル５１を形成する。第１バリアメタル５１には、例えばＴｉやＷが用いられる。第１バリアメタル５１を形成するには、例えば第１面１００ａの全面に第１バリアメタル５１の材料（バリアメタル材料）を成膜した後、フォトリソグラフィ及びエッチングによってｐ＋形アノード層３０の上のバリアメタル材料を除去する。これにより、ｐ−形アノード層４０の上のみにバリアメタル材料が残り、第１バリアメタル５１が形成される。
次に、ｐ＋形アノード層３０の上及び第１バリアメタル５１の上を覆うようにアノード電極８２を形成する。また、構造体１０１の第１面１０１ａとは反対側の第２面１０１ｂにカソード電極８１を形成する。これにより、半導体装置１４０が完成する。
第４の実施形態に係る半導体装置１４０によれば、半導体装置１１０と同様にスイッチング速度の高速化が達成される。さらに、半導体装置１４０では、第１部分４１を設けない場合に比べてターンオフ時の破壊耐量が増加する。
（第５の実施形態）
図１１は、第５の実施形態に係る半導体装置を例示する模式的断面図である。
図１１に表したように、第５の実施形態に係る半導体装置１５０は、カソード電極８１と、ｎ＋形カソード層１０と、ｎ−形ベース層２０と、ｐ＋形アノード層３０と、ｐ−形アノード層４０と、アノード電極８２と、ｎ形バッファ層１１と、第２中間金属膜である第２バリアメタル５２と、を備える。半導体装置１５０は、例えばダイオードである。
半導体装置１５０において、ｎ形バッファ層１１は、カソード電極８１の上に設けられる。第２バリアメタル５２は、カソード電極８１とｎ形バッファ層１１との間に設けられる。第２バリアメタル５２は、ｎ形バッファ層１１とショットキー接合する。
第２バリアメタル５２は、カソード電極８１と電気的に接続される。第２バリアメタル５２には、例えばチタン（Ｔｉ）やタングステン（Ｗ）が用いられる。第２バリアメタル５２は、金属材料の単層膜でも、複数の金属材料を積層した多層膜であってもよい。第２バリアメタル５２の材料の仕事関数は、カソード電極８１の材料の仕事関数よりも大きい。
半導体装置１５０では、カソード電極８１とｎ形バッファ層１１との間に第２バリアメタル５２を設けることによって、カソード電極８１の材料にかかわらずｎ形バッファ層１１とカソード電極８１と電気的に接続された金属（第２バリアメタル５２）との間で確実なショットキー接合が得られる。
一方、ｎ＋形カソード層１０とカソード電極８１との間には第２バリアメタル５２が介在しないため、カソード電極８１とｎ＋形カソード層１０との間で確実なオーミック接触が得られる。すなわち、半導体装置１５０では、ｎ＋形カソード層１０の不純物濃度（第３不純物濃度）を低くしても、ｎ＋形カソード層１０とカソード電極８１との間で十分なオーミック接触が得られる。
次に、半導体装置１５０の動作について説明する。
カソード電極８１の電位よりもアノード電極８２の電位のほうが高くなるようにアノード・カソード間に電圧（順バイアス）を印加すると、半導体装置１５０はオン状態になる。
半導体装置１５０では、ｎ形バッファ層１１は、カソード電極８１とショットキー接合している。したがって、ｎ形バッファ層１１とカソード電極８１間は、電子によってはエネルギー障壁となるが、正孔にとってはエネルギー障壁とはならない。これにより、正孔はｐ＋形アノード層３０からｎ−形ベース層２０及びｎ形バッファ層１１を経由してカソード電極８１に流れ込む。これにより、カソード・アノード間には、正孔電流が形成される。
一方、ｎ＋形カソード層１０とｎ形バッファ層１１との間は、正孔にとってはエネルギー障壁となる。したがって、ｎ形バッファ層１１に流れた正孔は、ｎ＋形カソード層１０には流れ込み難くなる。ｎ＋形カソード層１０に向かう正孔は、ｎ＋形カソード層１０の付近で横方向（ＸＹ平面に沿った方向）に移動する。この正孔の移動により、ｎ＋形カソード層１０の上方の部分がカソード電極８１に対して正極になるようにバイアスされる。
このバイアスによって、ｎ＋形カソード層１０の上方においては、ｎ形バッファ層１１とｎ＋形カソード層１０との間の電子に対するエネルギー障壁が低くなる。これにより、ｎ＋形カソード層１０からｎ形バッファ層１１に電子が注入される。この注入された電子によって電子電流が形成される。
電子電流は、ｎ＋形カソード層１０の幅（Ｘ方向の長さ）、またはｎ＋形カソード層１０とカソード電極８１との接触面積が大きくなるほど増大する。すなわち、その幅もしくはその接触面積によって、カソード側からの電子の注入量が調整される。
ここで、カソード側では、ｎ＋形カソード層１０は電子の注入に寄与するのに対して、ｎ形バッファ層１１は正孔の排出のみに寄与する。そのため、ｎ形バッファ層１１を設けない半導体装置に比べて電子の注入量が抑制される。また、半導体装置１５０では、ｎ＋形カソード層１０の不純物濃度（第３不純物濃度）を低くできるため、電子の注入量がさらに抑制される。これにより、半導体装置１５０では、スイッチング速度が高速化する。
次に、カソード電極８１の電位よりもアノード電極８２の電位のほうが低くなるようにアノード・カソード間に電圧（逆バイアス）を印加すると、半導体装置１５０はオフ状態になる。
アノード・カソード間に順バイアスを印加していた状態から逆バイアスを印加すると、ｎ−形ベース層２０に存在する正孔は、アノード電極８２側に移動する。また、ｎ−形ベース層２０に存在する電子はカソード電極８１側に移動する。
逆バイアス印加時には、電子は、ｎ＋形カソード層１０を経由してカソード電極８１に流れ込む。一方、正孔は、ｐ＋形アノード層３０を経由してアノード電極８２に流れ込む。
ターンオフ時に、電子がカソード電極８１に流れ、正孔がアノード電極８２に流れている状態では、ｐ−形アノード層４０とｎ−形ベース層２０との境界部分、及びｐ＋形アノード層３０とｎ−形ベース層２０との境界部分を起点にして、空乏層がｐ−形アノード層４０、ｐ＋形アノード層３０及びｎ−形ベース層２０に拡がる。これにより、半導体装置１５０におけるアノード電極８２とカソード電極８１との間の導通はしだいに遮断され、オフ状態になる。
第５の実施形態に係る半導体装置１５０によれば、オン状態において電子の注入量が抑制されてターンオフ時のリカバリー電流の消滅時間が低減される。したがって、スイッチング速度の高速化が達成される。
（第６の実施形態）
図１２は、第６の実施形態に係る半導体装置を例示する模式的断面図である。
図１２に表したように、第６の実施形態に係る半導体装置１６０は、図１１に表した半導体装置１５０の構成に加え、第１バリアメタル５１を備えている。すなわち、半導体装置１６０は、アノード電極８２とｐ−形アノード層４０との間に設けられた第１バリアメタル５１を備えるとともに、カソード電極８１とｎ形バッファ層１１との間に設けられた第２バリアメタル５２を備える。
半導体装置１６０の動作は、半導体装置１１０及び１５０と同様である。半導体装置１６０においては、ｎ−形ベース層２０のアノード側及びカソード側でのキャリア濃度及び濃度のバランスが設定される。半導体装置１６０では、スイッチング速度の高速化とともに、低電流発振の低減及びリカバリ損失の低減が達成される。
図１３は、キャリア濃度を例示する模式図である。
図１３には、ｎ−形ベース層２０のアノード側及びカソード側でのキャリア濃度分布が表されている。図１３の分布Ｃ１は半導体装置１６０におけるキャリア濃度分布を模式的に表している。図１３の分布Ｃ２は第１バリアメタル５１及び第２バリアメタル５２を備えない半導体装置におけるキャリア濃度分布を模式的に表している。
分布Ｃ１に表したように、半導体装置１６０では、第１バリアメタル５１を備えることでｐ＋形アノード層３０の不純物濃度が低濃度化される。これにより、半導体装置１６０のアノード側のキャリア濃度は、分布Ｃ２のカソード側のキャリア濃度よりも低くなる。
また、半導体装置１６０では、第２バリアメタル５２を備えることでｎ＋形カソード層１０の不純物濃度が低濃度化される。これにより、半導体装置１６０のカソード側のキャリア濃度は、分布Ｃ２のカソード側のキャリア濃度よりも低くなる。
ここで、キャリアのライフタイムを短くするライフタイムコントロールを行うことなく、半導体装置１６０のスイッチング速度の高速化、低電流発振の低減及びリカバリ損失の低減を達成するには、ｎ−形ベース層２０のキャリア濃度の低減とともに、アノード側及びカソード側のキャリア濃度のバランスが重要である。
図１４（ａ）〜（ｃ）は、キャリア濃度のバランスについて例示する模式図である。
半導体装置１６０において、キャリア濃度のバランスは、ｐ＋形アノード層３０の不純物濃度及びｎ＋形カソード層１０の不純物濃度を調整することにより行われる。
図１４（ａ）に表した分布Ｃ１１では、アノード側のキャリア濃度よりもカソード側のキャリア濃度のほうが低くなっている。このような分布Ｃ１１では、リカバリ時にｎ−形ベース層２０のカソード側から空乏化しやすくなり、低電流発振を発生させる可能性がある。
図１４（ｂ）に表した分布Ｃ１２では、アノード側のキャリア濃度よりもカソード側のキャリア濃度のほうが高くなっている。このような分布Ｃ１２では、リカバリ損失の増加につながる。
図１４（ｃ）に表した分布Ｃ１３では、アノード側からカソード側にかけてキャリア濃度がほぼ一定か、わずかにカソード側がアノード側よりも高くなっている。このような分布Ｃ１３では、低電流発振の発生が抑制されるとともに、リカバリ損失の増加も抑制される。
半導体装置１６０では、図１３に表したようなキャリア濃度の低減とともに、図１４（ｃ）に表した分布Ｃ１３のようなキャリア濃度分布に設定される。したがって、半導体装置１６０では、ライフタイムコントロールを行うことなく、スイッチング速度の高速化、低電流発振の低減及びリカバリ損失の低減が達成される。
以上説明したように、実施形態に係る半導体装置によれば、スイッチング時間の低減などの特性を向上させることができる
上記に本実施の形態を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施の形態に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
例えば、前述の各実施の形態においては、第１導電形をｎ形、第２導電形をｐ形として説明したが、本発明は第１導電形をｐ形、第２導電形をｎ形としても実施可能である。
また、前述の各実施の形態においては、半導体としてＳｉを用いた例を説明したが、半導体としては、例えばシリコンカーバイト（ＳｉＣ）若しくは窒化ガリウム（ＧａＮ）等の化合物半導体、又は、ダイアモンド等のワイドバンドギャップ半導体を用いることもできる。また、前述の各実施の形態においては、半導体装置としてダイオードを例に説明したが、ＩＧＢＴとダイオードとを組み合わせた半導体装置であってもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…ｎ＋形カソード層、１１…ｎ形バッファ層、２０…ｎ−形ベース層、３０…ｐ＋形アノード層、４０…ｐ−形アノード層、４１…第１部分、４２…第２部分、５１…第１バリアメタル、５２…第２バリアメタル、６０…絶縁体、６１…絶縁膜、７０…導電体、８１…カソード電極、８２…アノード電極、１００，１０１…構造体、１１０，１２０，１３０，１４０，１５０，１６０…半導体装置

Claims (5)

  1. 第１電極と、
    前記第１電極の上に設けられた第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられ第１不純物濃度を有する第２導電形の第２半導体領域と、
    前記第１半導体領域と前記第２半導体領域との間に位置し、且つ前記第１半導体領域に向けて凸になるよう湾曲した部分を有し、前記第１半導体領域の上に設けられ前記第１不純物濃度よりも低い第２不純物濃度を有する第２導電形の第３半導体領域と、
    前記第２半導体領域及び前記第３半導体領域の上に設けられ前記第２半導体領域とオーミック接触した第２電極と、
    前記第２電極と前記第３半導体領域との間に設けられ前記第３半導体領域とショットキー接合した第１中間金属膜と、
    を備えた半導体装置。
  2. 前記第１中間金属膜の材料における仕事関数は、前記第２電極の材料における仕事関数よりも大きい請求項１記載の半導体装置。
  3. 前記第１電極と前記第１半導体領域との間に設けられ第３不純物濃度を有する第１導電形の第４半導体領域と、
    前記第１電極と前記第１半導体領域との間に設けられ、前記第３不純物濃度よりも低く前記第１半導体領域が有する第４不純物濃度よりも高い第５不純物濃度を有する第１導電形の第５半導体領域と、
    前記第１電極と前記第５半導体領域との間に設けられ前記第５半導体領域とショットキー接合した第２中間金属膜と、
    をさらに備えた請求項１または２に記載の半導体装置。
  4. 前記第１電極は、アルミニウムを含み、
    前記第２中間金属膜は、チタン及びタングステンのいずれかを含む請求項３記載の半導体装置。
  5. 前記第２電極はアルミニウムを含み、
    前記第１中間金属膜は、チタン及びタングステンのいずれかを含む請求項１〜４のいずれか１つに記載の半導体装置。
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