[go: up one dir, main page]

JP6216180B2 - 封止用シート、及び、当該封止用シートを用いた半導体装置の製造方法 - Google Patents

封止用シート、及び、当該封止用シートを用いた半導体装置の製造方法 Download PDF

Info

Publication number
JP6216180B2
JP6216180B2 JP2013160535A JP2013160535A JP6216180B2 JP 6216180 B2 JP6216180 B2 JP 6216180B2 JP 2013160535 A JP2013160535 A JP 2013160535A JP 2013160535 A JP2013160535 A JP 2013160535A JP 6216180 B2 JP6216180 B2 JP 6216180B2
Authority
JP
Japan
Prior art keywords
sealing
sealing sheet
sheet
less
surface roughness
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
JP2013160535A
Other languages
English (en)
Other versions
JP2015032660A (ja
Inventor
智絵 飯野
智絵 飯野
松村　健
健 松村
豪士 志賀
豪士 志賀
浩介 盛田
浩介 盛田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nitto Denko Corp
Original Assignee
Nitto Denko Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=52431523&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP6216180(B2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Nitto Denko Corp filed Critical Nitto Denko Corp
Priority to JP2013160535A priority Critical patent/JP6216180B2/ja
Priority to US14/908,687 priority patent/US9754894B2/en
Priority to KR1020167003670A priority patent/KR20160037935A/ko
Priority to PCT/JP2014/067396 priority patent/WO2015015982A1/ja
Priority to SG11201600747VA priority patent/SG11201600747VA/en
Priority to CN201480043139.2A priority patent/CN105431937B/zh
Priority to TW103125382A priority patent/TWI631669B/zh
Publication of JP2015032660A publication Critical patent/JP2015032660A/ja
Publication of JP6216180B2 publication Critical patent/JP6216180B2/ja
Application granted granted Critical
Ceased legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, the devices being individual devices of subclass H10D or integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02311—Additive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02313—Subtractive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/9202—Forming additional connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06593—Mounting aids permanently on device; arrangements for alignment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/295—Organic, e.g. plastic containing a filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

本発明は、封止用シート、及び、当該封止用シートを用いた半導体装置の製造方法に関する。
従来、半導体装置の製造方法としては、基板などに固定された１又は複数の半導体チップを封止樹脂にて封止した後、封止体を半導体装置単位のパッケージとなるようにダイシングするという方法が知られている。このような封止樹脂としては、例えば、熱硬化性樹脂シートが知られている（例えば、特許文献１参照）。
特開２００６−１９７１４号公報
上述したような半導体装置の製造方法において半導体装置を製造する場合、封止樹脂にレーザーマーキングを行い、封止体や半導体装置を互いに識別できるようにしておくことが好ましい。しかしながら、封止樹脂は、封止を行なうためのものであるため、レーザーマーキング性に乏しい場合がある。
本発明は上述した課題に鑑みてなされたものであり、その目的は、レーザーマーキング性に優れた封止用シート、及び、当該封止用シートを用いた半導体装置の製造方法を提供することにある。
本願発明者等は、下記の構成を採用することにより、前記の課題を解決できることを見出して本発明を完成させるに至った。
すなわち、本発明は、電子デバイスの封止に使用する熱硬化性の封止用シートであって、
一方の面の表面粗さ（Ｒａ）が、３μｍ以下であることを特徴とする。
本発明に係る封止用シートによれば、一方の面の表面粗さ（Ｒａ）が、３μｍ以下である。前記一方の面の表面粗さ（Ｒａ）が３μｍ以下と平坦であるため、当該一方の面のレーザーマーキング性に優れる。また、前記一方の面の表面粗さ（Ｒａ）が３μｍ以下と平坦であるため、外観性に優れる。また、前記一方の面の表面粗さ（Ｒａ）が３μｍ以下と平坦であるため、研削等の処理が行なわれない場合には、吸着コレットによる吸着が行い易い。その結果、搬送ミスを抑制することができる。
本発明において、前記表面粗さ（Ｒａ）は、硬化前に３μｍ以下であってもよく、硬化後に３μｍ以下であってもよく、硬化前及び硬化後に３μｍ以下であってよい。
すなわち、本発明は、
（１）前記表面粗さ（Ｒａ）が、硬化前に３μｍ以下であり且つ硬化後は３μｍ以下ではない場合、
（２）前記表面粗さ（Ｒａ）が、硬化後に３μｍ以下であり且つ硬化前は３μｍ以下ではない場合、及び、
（３）前記表面粗さ（Ｒａ）が、硬化前に３μｍ以下であり且つ硬化後に３μｍ以下である場合を含む。
前記構成において、前記一方の面側に、着色剤が添加されていることが好ましい。前記一方の面側に着色剤が添加されていると、レーザーマーキングされた部分の視認性をより向上させることができる。
また、本発明は、半導体装置の製造方法であって、
電子デバイスを半導体ウエハの回路形成面にフリップチップボンディングする工程Ａと、
前記半導体ウエハにフリップチップボンディングされた前記電子デバイスを封止用シートに埋め込んで封止体を形成する工程Ｂとを有し、
前記封止用シートにおける前記半導体ウエハと対向する面とは反対の面の表面粗さ（Ｒａ）が、３μｍ以下であることを特徴とする。
本発明に係る半導体装置の製造方法によれば、電子デバイスが封止用シートに埋め込まれた封止体の表面（半導体ウエハと対向する面とは反対の面）の表面粗さ（Ｒａ）が、３μｍ以下である。前記封止体の表面の表面粗さ（Ｒａ）が３μｍ以下と平坦であるため、レーザーマーキング性に優れる。また、前記封止体の表面の前記表面粗さ（Ｒａ）が３μｍ以下と平坦であるため、外観性に優れる。また、前記封止体の表面の表面粗さ（Ｒａ）が３μｍ以下と平坦であるため、研削等の処理が行なわれない場合には、吸着コレットによる吸着が行い易い。その結果、搬送ミスを抑制することができる。
前記構成において、前記封止用シートにおける前記半導体ウエハと対向する面とは反対の面側には、着色剤が添加されていることが好ましい。前記封止用シートにおける前記半導体ウエハと対向する面とは反対の面側に着色剤が添加されていると、レーザーマーキングされた部分の視認性をより向上させることができる。
本発明によれば、レーザーマーキング性に優れた封止用シート、及び、当該封止用シートを用いた半導体装置の製造方法を提供することができる。
本発明の一実施形態に係る半導体装置の製造方法を説明するための断面模式図である。 本発明の一実施形態に係る半導体装置の製造方法を説明するための断面模式図である。 本発明の一実施形態に係る半導体装置の製造方法を説明するための断面模式図である。 本発明の一実施形態に係る半導体装置の製造方法を説明するための断面模式図である。 本発明の一実施形態に係る半導体装置の製造方法を説明するための断面模式図である。 本発明の一実施形態に係る半導体装置の製造方法を説明するための断面模式図である。 本発明の一実施形態に係る半導体装置の製造方法を説明するための断面模式図である。 本発明の一実施形態に係る半導体装置の製造方法を説明するための断面模式図である。 本発明の一実施形態に係る半導体装置の製造方法を説明するための断面模式図である。 本発明の一実施形態に係る半導体装置の製造方法を説明するための断面模式図である。 本発明の一実施形態に係る半導体装置の製造方法を説明するための断面模式図である。
以下、本発明の実施形態について、図面を参照しつつ説明する。ただし、本発明はこれらの実施形態のみに限定されるものではない。以下の実施形態では、本発明の電子デバイスが半導体チップである場合について説明する。
本実施形態に係る半導体装置の製造方法は、
半導体チップを半導体ウエハの回路形成面にフリップチップボンディングする工程Ａと、
前記半導体ウエハにフリップチップボンディングされた前記半導体チップを封止用シートに埋め込んで封止体を形成する工程Ｂとを少なくとも有する。
そして、前記封止用シートにおける前記半導体ウエハと対向する面とは反対の面の表面粗さ（Ｒａ）が、３μｍ以下である。
図１〜図１１は、本発明の一実施形態に係る半導体装置の製造方法を説明するための断面模式図である。
［準備工程］
図１に示すように、本実施形態に係る半導体装置の製造方法では、まず、回路形成面２３ａを有する１又は複数の半導体チップ２３と、回路形成面２２ａを有する半導体ウエハ２２とを準備する。なお、以下では、複数の半導体チップを半導体ウエハにフリップチップボンディングする場合について説明する。
［半導体チップをフリップチップボンディングする工程］
次に、図２に示すように、半導体チップ２３を半導体ウエハ２２の回路形成面２２ａにフリップチップボンディングする（工程Ａ）。半導体チップ２３の半導体ウエハ２２への搭載には、フリップチップボンダーやダイボンダーなどの公知の装置を用いることができる。具体的には、半導体チップ２３の回路形成面２３ａに形成されたバンプ２３ｂと、半導体ウエハ２２の回路形成面２２ａに形成された電極２２ｂとを電気的に接続する。これにより、複数の半導体チップ２３が半導体ウエハ２２に実装された積層体２０が得られる。この際、半導体チップ２３の回路形成面２３ａにアンダーフィル用の樹脂シート２４が貼り付けられていてもよい。この場合、半導体チップ２３を半導体ウエハ２２にフリップチップボンディングすると、半導体チップ２３と半導体ウエハ２２との間の間隙を樹脂封止することができる。なお、アンダーフィル用の樹脂シート２４が貼り付けられた半導体チップ２３を半導体ウエハ２２にフリップチップボンディングする方法については、例えば、特開２０１３−１１５１８６号公報等に開示されているため、ここでの詳細な説明は省略する。
［封止用シートを準備する工程］
また、本実施形態に係る半導体装置の製造方法では、図３に示すように、封止用シート１０を準備する。封止用シート１０は、ポリエチレンテレフタレート（ＰＥＴ）フィルムなどの剥離ライナー１１上に積層された状態で準備してもよい。この場合、剥離ライナー１１には封止用シート１０の剥離を容易に行うために離型処理が施されていてもよい。
（封止用シート）
封止用シート１０は、一方の面の表面粗さ（Ｒａ）が、３μｍ以下である。なお、当該一方の面は、半導体チップ２３を封止する際に、半導体ウエハ２２と対向する面とは反対側の面となる。前記表面粗さ（Ｒａ）は、１ｎｍ〜２μｍであることが好ましく、２０ｎｍ〜１μｍであることがより好ましい。前記表面粗さ（Ｒａ）が、３μｍ以下と平坦であるため、当該一方の面のレーザーマーキング性に優れる。また、前記一方の面の表面粗さ（Ｒａ）が３μｍ以下と平坦であるため、外観性に優れる。また、前記一方の面の表面粗さ（Ｒａ）が３μｍ以下と平坦であるため、研削等の処理が行なわれない場合には、吸着コレットによる吸着が行い易い。その結果、搬送ミスを抑制することができる。表面粗さの測定方法は、実施例に記載の方法による。
封止用シート１０の構成材料は、エポキシ樹脂、及び、硬化剤としてのフェノール樹脂を含むことが好ましい。これにより、良好な熱硬化性が得られる。
前記エポキシ樹脂としては、特に限定されるものではない。例えば、トリフェニルメタン型エポキシ樹脂、クレゾールノボラック型エポキシ樹脂、ビフェニル型エポキシ樹脂、変性ビスフェノールＡ型エポキシ樹脂、ビスフェノールＡ型エポキシ樹脂、ビスフェノールＦ型エポキシ樹脂、変性ビスフェノールＦ型エポキシ樹脂、ジシクロペンタジエン型エポキシ樹脂、フェノールノボラック型エポキシ樹脂、フェノキシ樹脂などの各種のエポキシ樹脂を用いることができる。これらエポキシ樹脂は単独で用いてもよいし２種以上併用してもよい。
エポキシ樹脂の硬化後の靭性及びエポキシ樹脂の反応性を確保する観点からは、エポキシ当量１５０〜２５０、軟化点もしくは融点が５０〜１３０℃の常温で固形のものが好ましく、なかでも、信頼性の観点から、トリフェニルメタン型エポキシ樹脂、クレゾールノボラック型エポキシ樹脂、ビフェニル型エポキシ樹脂がより好ましい。
前記フェノール樹脂は、エポキシ樹脂との間で硬化反応を生起するものであれば特に限定されるものではない。例えば、フェノールノボラック樹脂、フェノールアラルキル樹脂、ビフェニルアラルキル樹脂、ジシクロペンタジエン型フェノール樹脂、クレゾールノボラック樹脂、レゾール樹脂などが用いられる。これらフェノール樹脂は単独で用いてもよいし、２種以上併用してもよい。
前記フェノール樹脂としては、エポキシ樹脂との反応性の観点から、水酸基当量が７０〜２５０、軟化点が５０〜１１０℃のものを用いることが好ましく、なかでも硬化反応性が高いという観点から、フェノールノボラック樹脂を好適に用いることができる。また、信頼性の観点から、フェノールアラルキル樹脂やビフェニルアラルキル樹脂のような低吸湿性のものも好適に用いることができる。
エポキシ樹脂とフェノール樹脂の配合割合は、硬化反応性という観点から、エポキシ樹脂中のエポキシ基１当量に対して、フェノール樹脂中の水酸基の合計が０．７〜１．５当量となるように配合することが好ましく、より好ましくは０．９〜１．２当量である。
封止用シート１０中のエポキシ樹脂及びフェノール樹脂の合計含有量は、２．５重量％以上が好ましく、３．０重量％以上がより好ましい。２．５重量％以上であると、半導体チップ２３、半導体ウエハ２２などに対する接着力が良好に得られる。封止用シート１０中のエポキシ樹脂及びフェノール樹脂の合計含有量は、２０重量％以下が好ましく、１０重量％以下がより好ましい。２０重量％以下であると、吸湿性を低減できる。
封止用シート１０は、熱可塑性樹脂を含むことが好ましい。これにより、未硬化時のハンドリング性や、硬化物の低応力性が得られる。
前記熱可塑性樹脂としては、天然ゴム、ブチルゴム、イソプレンゴム、クロロプレンゴム、エチレン−酢酸ビニル共重合体、エチレン−アクリル酸共重合体、エチレン−アクリル酸エステル共重合体、ポリブタジエン樹脂、ポリカーボネート樹脂、熱可塑性ポリイミド樹脂、６−ナイロンや６，６−ナイロンなどのポリアミド樹脂、フェノキシ樹脂、アクリル樹脂、ＰＥＴやＰＢＴなどの飽和ポリエステル樹脂、ポリアミドイミド樹脂、フッ素樹脂、スチレン−イソブチレン−スチレンブロック共重合体などが挙げられる。これらの熱可塑性樹脂は単独で、又は２種以上を併用して用いることができる。なかでも、低応力性、低吸水性という観点から、スチレン−イソブチレン−スチレンブロック共重合体が好ましい。
封止用シート１０中の熱可塑性樹脂の含有量は、１．５重量％以上が好ましく、２．０重量％以上がより好ましい。１．５重量％以上であると、柔軟性、可撓性が得られる。封止用シート１０中の熱可塑性樹脂の含有量は、６重量％以下が好ましく、４重量％以下がより好ましい。４重量％以下であると、半導体チップ２３や半導体ウエハ２２との接着性が良好である。
封止用シート１０は、無機充填剤を含むことが好ましい。
前記無機充填剤は、特に限定されるものではなく、従来公知の各種充填剤を用いることができ、例えば、石英ガラス、タルク、シリカ（溶融シリカや結晶性シリカなど）、アルミナ、窒化アルミニウム、窒化珪素、窒化ホウ素の粉末が挙げられる。これらは単独で用いてもよいし、２種以上併用してもよい。なかでも、線膨張係数を良好に低減できるという理由から、シリカ、アルミナが好ましく、シリカがより好ましい。
シリカとしては、シリカ粉末が好ましく、溶融シリカ粉末がより好ましい。溶融シリカ粉末としては、球状溶融シリカ粉末、破砕溶融シリカ粉末が挙げられるが、流動性という観点から、球状溶融シリカ粉末が好ましい。
上述の通り、封止用シート１０は、一方の面の表面粗さ（Ｒａ）が、３μｍ以下である。封止用シート１０の表面粗さ（Ｒａ）は、前記無機充填剤の粒子経（平均粒子径、最大粒子経など）や配合量によって調整することができる。このような無機充填剤の粒子径としては、平均粒子径又は最大粒子径が５０ｎｍ〜３μｍのものを選択することが好ましいが、３μｍを超えていても、封止用シート１０の厚さや無機充填剤の配合量によっては、封止用シート１０の表面粗さ（Ｒａ）を、３μｍ以下とすることができる。具体的には、無機充填剤の平均粒子径としては、１００ｎｍ〜２μｍであることが好ましく、更に好ましくは３００ｎｍ〜１μｍである。また無機充填剤の最大粒子径としては、５μｍ以下であることが好ましく、更に好ましくは４μｍ以下（特に好ましくは３μｍ以下）である。以上により、封止用シート１０を得ることができる。また、封止用シート１０中の前記無機充填剤の含有量は、封止用シート１０全体に対して、７５〜９５重量％であることが好ましく、より好ましくは７８〜９１重量％である。
なお、封止用シート１０の表面粗さ（Ｒａ）を、硬化前に３μｍ以下とする場合には、硬化前に３μｍ以下となるように無機充填剤を調整すればよい。また、封止用シート１０の表面粗さ（Ｒａ）を、硬化後に３μｍ以下とする場合には、硬化後に３μｍ以下となるように無機充填剤を調整すればよい。また、封止用シート１０の表面粗さ（Ｒａ）を、硬化前及び硬化後に３μｍ以下とする場合には、硬化前及び硬化後に３μｍ以下となるように無機充填剤を調整すればよい。
封止用シート１０は、硬化促進剤を含むことが好ましい。
硬化促進剤としては、エポキシ樹脂とフェノール樹脂の硬化を進行させるものであれば特に限定されず、例えば、トリフェニルホスフィン、テトラフェニルホスホニウムテトラフェニルボレートなどの有機リン系化合物；２−フェニル−４，５−ジヒドロキシメチルイミダゾール、２−フェニル−４−メチル−５−ヒドロキシメチルイミダゾールなどのイミダゾール系化合物；などが挙げられる。なかでも、混練時の温度上昇によっても硬化反応が急激に進まず、封止用シート１０を良好に作製できるという理由から、２−フェニル−４，５−ジヒドロキシメチルイミダゾールが好ましい。
硬化促進剤の含有量は、エポキシ樹脂及びフェノール樹脂の合計１００重量部に対して０．１〜５重量部が好ましい。
封止用シート１０は、難燃剤成分を含むことが好ましい。これにより、部品ショートや発熱などにより発火した際の、燃焼拡大を低減できる。難燃剤組成分としては、例えば水酸化アルミニウム、水酸化マグネシウム、水酸化鉄、水酸化カルシウム、水酸化スズ、複合化金属水酸化物などの各種金属水酸化物；ホスファゼン系難燃剤などを用いることができる。
少量でも難燃効果を発揮するという観点から、ホスファゼン系難燃剤に含まれるリン元素の含有率は、１２重量％以上であることが好ましい。
封止用シート１０中の難燃剤成分の含有量は、全有機成分（無機フィラーを除く）中、１０重量％以上が好ましく、１５重量％以上がより好ましい。１０重量％以上であると、難燃性が良好に得られる。封止用シート１０中の熱可塑性樹脂の含有量は、３０重量％以下が好ましく、２５重量％以下がより好ましい。３０重量％以下であると、硬化物の物性低下（具体的には、ガラス転移温度や高温樹脂強度などの物性の低下）が少ない傾向がある。
封止用シート１０は、シランカップリング剤を含むことが好ましい。シランカップリング剤としては特に限定されず、３−グリシドキシプロピルトリメトキシシランなどが挙げられる。
封止用シート１０中のシランカップリング剤の含有量は、０．１〜３重量％が好ましい。０．１重量％以上であると、硬化物の強度が十分得られ吸水率を低くできる。３重量％以下であると、アウトガス量を低くできる。
封止用シート１０は、着色されていることが好ましい。これにより、優れたマーキング性及び外観性を発揮させることができ、付加価値のある外観の半導体装置とすることが可能になる。着色された封止用シート１０は、優れたマーキング性を有しているので、マーキングを施し、文字情報や図形情報などの各種情報を付与させることができる。特に、着色の色をコントロールすることにより、マーキングにより付与された情報（文字情報、図形情報など）を、優れた視認性で視認することが可能になる。更に、封止用シート１０は、製品別に色分けすることも可能である。封止用シート１０を有色にする場合（無色・透明ではない場合）、着色により呈している色としては特に制限されないが、例えば、黒色、青色、赤色などの濃色であることが好ましく、特に黒色であることが好適である。
本実施形態において、濃色とは、基本的には、Ｌ*ａ*ｂ*表色系で規定されるＬ*が、６０以下（０〜６０）［好ましくは５０以下（０〜５０）、さらに好ましくは４０以下（０〜４０）］となる濃い色のことを意味している。
また、黒色とは、基本的には、Ｌ*ａ*ｂ*表色系で規定されるＬ*が、３５以下（０〜３５）［好ましくは３０以下（０〜３０）、さらに好ましくは２５以下（０〜２５）］となる黒色系色のことを意味している。なお、黒色において、Ｌ*ａ*ｂ*表色系で規定されるａ*やｂ*は、それぞれ、Ｌ*の値に応じて適宜選択することができる。ａ*やｂ*としては、例えば、両方とも、−１０〜１０であることが好ましく、より好ましくは−５〜５であり、特に−３〜３の範囲（中でも０又はほぼ０）であることが好適である。
なお、本実施形態において、Ｌ*ａ*ｂ*表色系で規定されるＬ*、ａ*、ｂ*は、色彩色差計（商品名「ＣＲ−２００」ミノルタ社製；色彩色差計）を用いて測定することにより求められる。なお、Ｌ*ａ*ｂ*表色系は、国際照明委員会（ＣＩＥ）が１９７６年に推奨した色空間であり、ＣＩＥ１９７６（Ｌ*ａ*ｂ*）表色系と称される色空間のことを意味している。また、Ｌ*ａ*ｂ*表色系は、日本工業規格では、ＪＩＳＺ ８７２９に規定されている。
封止用シート１０を着色する際には、目的とする色に応じて、色材（着色剤）を用いることができる。本発明の封止用シートは、一層構成であってもよく、複数の層から構成されていてもよいが、少なくとも、半導体ウエハと対向する面とは反対の面側に、着色剤が添加されていることが好ましい。具体的に、封止用シートが１層構成の場合、封止用シート全体に均一に着色剤が含有されていてもよく、半導体ウエハと対向する面とは反対の面側に、着色剤が偏在する態様で着色剤が含有されていてもよい。また、複数の層から構成する場合、半導体ウエハ２２と対向する面とは反対の面側の層に着色剤を添加するとともに、それ以外の層には着色剤を添加しないこととしてもよい。本実施形態では、本発明の封止用シートが１層構成の封止用シートが１０である場合について説明する。封止用シートにおける半導体ウエハと対向する面とは反対の面側に着色剤が添加されていると、レーザーマーキングされた部分の視認性を向上させることができるからである。このような色材としては、黒系色材、青系色材、赤系色材などの各種濃色系色材を好適に用いることができ、特に黒系色材が好適である。色材としては、顔料、染料などいずれであってもよい。色材は単独で又は２種以上を組み合わせて用いることができる。なお、染料としては、酸性染料、反応染料、直接染料、分散染料、カチオン染料等のいずれの形態の染料であっても用いることが可能である。また、顔料も、その形態は特に制限されず、公知の顔料から適宜選択して用いることができる。
特に、色材として染料を用いると、封止用シート１０中には、染料が溶解により均一又はほぼ均一に分散した状態となるため、着色濃度が均一又はほぼ均一な封止用シート１０を容易に製造することができ、マーキング性や外観性を向上させることができる。
黒系色材としては、特に制限されないが、例えば、無機の黒系顔料、黒系染料から適宜選択することができる。また、黒系色材としては、シアン系色材（青緑系色材）、マゼンダ系色材（赤紫系色材）およびイエロー系色材（黄系色材）が混合された色材混合物であってもよい。黒系色材は単独で又は２種以上を組み合わせて用いることができる。もちろん、黒系色材は、黒以外の色の色材と併用することもできる。
具体的には、黒系色材としては、例えば、カーボンブラック（ファーネスブラック、チャンネルブラック、アセチレンブラック、サーマルブラック、ランプブラックなど）、グラファイト（黒鉛）、酸化銅、二酸化マンガン、アゾ系顔料（アゾメチンアゾブラックなど）、アニリンブラック、ペリレンブラック、チタンブラック、シアニンブラック、活性炭、フェライト（非磁性フェライト、磁性フェライトなど）、マグネタイト、酸化クロム、酸化鉄、二硫化モリブデン、クロム錯体、複合酸化物系黒色色素、アントラキノン系有機黒色色素などが挙げられる。
本発明では、黒系色材としては、Ｃ．Ｉ．ソルベントブラック３、同７、同２２、同２７、同２９、同３４、同４３、同７０、Ｃ．Ｉ．ダイレクトブラック１７、同１９、同２２、同３２、同３８、同５１、同７１、Ｃ．Ｉ．アシッドブラック１、同２、同２４、同２６、同３１、同４８、同５２、同１０７、同１０９、同１１０、同１１９、同１５４Ｃ．Ｉ．ディスパーズブラック１、同３、同１０、同２４等のブラック系染料；Ｃ．Ｉ．ピグメントブラック１、同７等のブラック系顔料なども利用することができる。
このような黒系色材としては、例えば、商品名「Ｏｉｌ Ｂｌａｃｋ ＢＹ」、商品名「ＯｉｌＢｌａｃｋ ＢＳ」、商品名「ＯｉｌＢｌａｃｋＨＢＢ」、商品名「Ｏｉｌ Ｂｌａｃｋ８０３」、商品名「Ｏｉｌ Ｂｌａｃｋ８６０」、商品名「Ｏｉｌ Ｂｌａｃｋ５９７０」、商品名「Ｏｉｌ Ｂｌａｃｋ５９０６」、商品名「Ｏｉｌ Ｂｌａｃｋ５９０５」（オリエント化学工業株式会社製）などが市販されている。
黒系色材以外の色材としては、例えば、シアン系色材、マゼンダ系色材、イエロー系色材などが挙げられる。シアン系色材としては、例えば、Ｃ．Ｉ．ソルベントブルー２５、同３６、同６０、同７０、同９３、同９５；Ｃ．Ｉ．アシッドブルー６、同４５等のシアン系染料；Ｃ．Ｉ．ピグメントブルー１、同２、同３、同１５、同１５：１、同１５：２、同１５：３、同１５：４、同１５：５、同１５：６、同１６、同１７、同１７：１、同１８、同２２、同２５、同５６、同６０、同６３、同６５、同６６；Ｃ．Ｉ．バットブルー４；同６０、Ｃ．Ｉ．ピグメントグリーン７等のシアン系顔料などが挙げられる。
また、マゼンダ系色材において、マゼンダ系染料としては、例えば、Ｃ．Ｉ．ソルベントレッド１、同３、同８、同２３、同２４、同２５、同２７、同３０、同４９、同５２、同５８、同６３、同８１、同８２、同８３、同８４、同１００、同１０９、同１１１、同１２１、同１２２；Ｃ．Ｉ．ディスパースレッド９；Ｃ．Ｉ．ソルベントバイオレット８、同１３、同１４、同２１、同２７；Ｃ．Ｉ．ディスパースバイオレット１；Ｃ．Ｉ．ベーシックレッド１、同２、同９、同１２、同１３、同１４、同１５、同１７、同１８、同２２、同２３、同２４、同２７、同２９、同３２、同３４、同３５、同３６、同３７、同３８、同３９、同４０；Ｃ．Ｉ．ベーシックバイオレット１、同３、同７、同１０、同１４、同１５、同２１、同２５、同２６、同２７、２８などが挙げられる。
マゼンダ系色材において、マゼンダ系顔料としては、例えば、Ｃ．Ｉ．ピグメントレッド１、同２、同３、同４、同５、同６、同７、同８、同９、同１０、同１１、同１２、同１３、同１４、同１５、同１６、同１７、同１８、同１９、同２１、同２２、同２３、同３０、同３１、同３２、同３７、同３８、同３９、同４０、同４１、同４２、同４８：１、同４８：２、同４８：３、同４８：４、同４９、同４９：１、同５０、同５１、同５２、同５２：２、同５３：１、同５４、同５５、同５６、同５７：１、同５８、同６０、同６０：１、同６３、同６３：１、同６３：２、同６４、同６４：１、同６７、同６８、同８１、同８３、同８７、同８８、同８９、同９０、同９２、同１０１、同１０４、同１０５、同１０６、同１０８、同１１２、同１１４、同１２２、同１２３、同１３９、同１４４、同１４６、同１４７、同１４９、同１５０、同１５１、同１６３、同１６６、同１６８、同１７０、同１７１、同１７２、同１７５、同１７６、同１７７、同１７８、同１７９、同１８４、同１８５、同１８７、同１９０、同１９３、同２０２、同２０６、同２０７、同２０９、同２１９、同２２２、同２２４、同２３８、同２４５；Ｃ．Ｉ．ピグメントバイオレット３、同９、同１９、同２３、同３１、同３２、同３３、同３６、同３８、同４３、同５０；Ｃ．Ｉ．バットレッド１、同２、同１０、同１３、同１５、同２３、同２９、同３５などが挙げられる。
また、イエロー系色材としては、例えば、Ｃ．Ｉ．ソルベントイエロー１９、同４４、同７７、同７９、同８１、同８２、同９３、同９８、同１０３、同１０４、同１１２、同１６２等のイエロー系染料；Ｃ．Ｉ．ピグメントオレンジ３１、同４３；Ｃ．Ｉ．ピグメントイエロー１、同２、同３、同４、同５、同６、同７、同１０、同１１、同１２、同１３、同１４、同１５、同１６、同１７、同２３、同２４、同３４、同３５、同３７、同４２、同５３、同５５、同６５、同７３、同７４、同７５、同８１、同８３、同９３、同９４、同９５、同９７、同９８、同１００、同１０１、同１０４、同１０８、同１０９、同１１０、同１１３、同１１４、同１１６、同１１７、同１２０、同１２８、同１２９、同１３３、同１３８、同１３９、同１４７、同１５０、同１５１、同１５３、同１５４、同１５５、同１５６、同１６７、同１７２、同１７３、同１８０、同１８５、同１９５；Ｃ．Ｉ．バットイエロー１、同３、同２０等のイエロー系顔料などが挙げられる。
シアン系色材、マゼンダ系色材、イエロー系色材などの各種色材は、それぞれ、単独で又は２種以上を組み合わせて用いることができる。なお、シアン系色材、マゼンダ系色材、イエロー系色材などの各種色材を２種以上用いる場合、これらの色材の混合割合（または配合割合）としては、特に制限されず、各色材の種類や目的とする色などに応じて適宜選択することができる。
封止用シート１０における可視光（波長：３８０ｎｍ〜８００ｎｍ）による光線透過率（可視光透過率）としては、特に制限されないが、例えば、２０％〜０％の範囲であることが好ましく、さらに好ましくは１０％〜０％、特に好ましくは５％〜０％である。封止用シート１０の可視光透過率を、２０％以下とすることにより、印字視認性を良好とすることができる。また光線通過による半導体素子へ悪影響を防止することができる。
封止用シート１０の可視光線透過率（％）は、厚さ（平均厚さ）：１０μｍの封止用シート１０を作製し、該封止用シート１０（厚さ：１０μｍ）に、商品名「ＵＶ−２５５０」（島津製作所製）を用いて、波長：３８０ｎｍ〜８００ｎｍの可視光線を所定の強度で照射する。この照射により封止用シート１０を透過した可視光線の光強度を測定し、次式により算出することができる。
可視光線透過率（％）＝（（封止用シート１０の透過後の可視光線の光強度）／（可視光線の初期の光強度））×１００
なお、光線透過率（％）の前記算出方法は、厚さが１０μｍでない封止用シート１０の光線透過率（％）の算出にも適用することができる。具体的には、ランベルトベールの法則により、１０μｍでの吸光度Ａ１０を下記の通り算出することができる。
Ａ１０＝α×Ｌ１０×Ｃ （１）
（式中、Ｌ１０は光路長、αは吸光係数、Ｃは試料濃度を表す）
また、厚さＸ（μｍ）での吸光度ＡＸは下記式（２）により表すことができる。
ＡＸ＝α×ＬＸ×Ｃ （２）
更に、厚さ２０μｍでの吸光度Ａ２０は下記式（３）により表すことができる。
Ａ１０＝−ｌｏｇ１０Ｔ１０ （３）
（式中、Ｔ１０は厚さ１０μｍでの光線透過率を表す）
前記式（１）〜（３）より、吸光度ＡＸは、
ＡＸ＝Ａ１０×（ＬＸ／Ｌ１０）
＝−［ｌｏｇ１０（Ｔ１０）］×（ＬＸ／Ｌ１０）
と表すことができる。これにより、厚さＸ（μｍ）での光線透過率ＴＸ（％）は、下記により算出することができる。
ＴＸ＝１０−ＡＸ
但し、ＡＸ＝−［ｌｏｇ１０（Ｔ１０）］×（ＬＸ／Ｌ１０）
本実施形態では、封止用シートの光線透過率（％）を求める際の封止用シートの厚さ（平均厚さ）は１０μｍであるが、この封止用シートの厚さは、あくまでも封止用シートの光線透過率（％）を求める際の厚さであり、本発明における封止用シートが１０μｍであることを意味するものではない。
封止用シート１０の光線透過率（％）は、樹脂成分の種類やその含有量、着色剤（顔料や染料など）の種類やその含有量、充填材の種類やその含有量などによりコントロールすることができる。
なお、封止用シート１０には、上記の各成分以外に必要に応じて、他の添加剤を適宜配合できる。
封止用シート１０の厚さは、特に限定されないが、封止用シートとして使用する観点から、例えば、５０μｍ〜２０００μｍである。
封止用シート１０の製造方法は特に限定されないが、封止用シート１０を形成するための樹脂組成物の混練物を調製し、得られた混練物を塗工する方法や、得られた混練物をシート状に塑性加工する方法が好ましい。これにより、溶剤を使用せずに封止用シート１０を作製できるので、半導体チップ２３が揮発した溶剤により影響を受けることを抑制することができる。
具体的には、後述の各成分をミキシングロール、加圧式ニーダー、押出機などの公知の混練機で溶融混練することにより混練物を調製し、得られた混練物を塗工又は塑性加工によりシート状にする。混練条件として、温度は、上述の各成分の軟化点以上であることが好ましく、例えば３０〜１５０℃、エポキシ樹脂の熱硬化性を考慮すると、好ましくは４０〜１４０℃、さらに好ましくは６０〜１２０℃である。時間は、例えば１〜３０分間、好ましくは５〜１５分間である。
混練は、減圧条件下（減圧雰囲気下）で行うことが好ましい。これにより、脱気できるとともに、混練物への気体の侵入を防止できる。減圧条件下の圧力は、好ましくは０．１ｋｇ／ｃｍ２以下、より好ましくは０．０５ｋｇ／ｃｍ２以下である。減圧下の圧力の下限は特に限定されないが、例えば、１×１０−４ｋｇ／ｃｍ２以上である。
混練物を塗工して封止用シート１０を形成する場合、溶融混練後の混練物は、冷却することなく高温状態のままで塗工することが好ましい。塗工方法としては特に制限されず、バーコート法、ナイフコート法，スロットダイ法等を挙げることができる。塗工時の温度としては、上述の各成分の軟化点以上が好ましく、エポキシ樹脂の熱硬化性および成形性を考慮すると、例えば４０〜１５０℃、好ましくは５０〜１４０℃、さらに好ましくは７０〜１２０℃である。混練物を塗工して封止用シート１０を形成する場合、無機充填剤の含有量や粒径をコントロールすることにより、表面粗さを所望のものとすることができる。
混練物を塑性加工して封止用シート１０を形成する場合、溶融混練後の混練物は、冷却することなく高温状態のままで塑性加工することが好ましい。塑性加工方法としては特に制限されず、平板プレス法、Ｔダイ押出法、スクリューダイ押出法、ロール圧延法、ロール混練法、インフレーション押出法、共押出法、カレンダー成形法などなどが挙げられる。塑性加工温度としては上述の各成分の軟化点以上が好ましく、エポキシ樹脂の熱硬化性および成形性を考慮すると、例えば４０〜１５０℃、好ましくは５０〜１４０℃、さらに好ましくは７０〜１２０℃である。混練物を塑性加工して封止用シート１０を形成する場合、無機充填剤の含有量や粒径をコントロールすることにより、表面粗さを所望のものとすることができる。
なお、封止用シート１０は、適当な溶剤に封止用シート１０を形成するための樹脂等を溶解、分散させてワニスを調整し、このワニスを剥離シートに塗工して得ることもできる。ワニスを塗工して封止用シート１０を形成する場合、無機充填剤の含有量や粒径をコントロールすることにより、表面粗さを所望のものとすることができる。また、剥離シートの表面粗さ（Ｒａ）を、３μｍ以下の範囲内とすることにより、剥離シート面側の塗布層（封止用シート１０）の表面粗さを所望のものとすることもできる。
なお、封止用シート１０を形成する為の形成材料を第１の剥離シート上に塗布した後、第２の離型シートを重ね、その後、乾燥させて封止用シート１０を形成してもよい。この場合、第１の離型シート、又は、第２の離型シートとして、封止用シート１０の表面粗さを平滑とすることができるものを選択し、他方として、封止用シート１０の表面粗さ（Ｒａ）を、３μｍ以下の範囲内とすることができるものを選択すればよい。
［封止用シートと積層体とを配置する工程］
封止用シートを準備する工程の後、図３に示すように、下側加熱板３２上に積層体２０を半導体チップ２３が実装された面を上にして配置するとともに、積層体２０の半導体チップ２３が実装された面上に封止用シート１０を配置する。この工程においては、下側加熱板３２上にまず積層体２０を配置し、その後、積層体２０上に封止用シート１０を配置してもよく、積層体２０上に封止用シート１０を先に積層し、その後、積層体２０と封止用シート１０とが積層された積層物を下側加熱板３２上に配置してもよい。
［封止体を形成する工程］
次に、図４に示すように、下側加熱板３２と上側加熱板３４とにより熱プレスして、半導体チップ２３を封止用シート１０に埋め込む（工程Ｂ）。封止用シート１０は、半導体チップ２３及びそれに付随する要素を外部環境から保護するための封止樹脂として機能することとなる。これにより、半導体ウエハ２２上に実装されている半導体チップ２３が封止用シート１０に埋め込まれた封止体２８が得られる。
半導体チップ２３を封止用シート１０に埋め込む際の熱プレス条件としては、温度が、例えば、４０〜１００℃、好ましくは５０〜９０℃であり、圧力が、例えば、０．１〜１０ＭＰａ、好ましくは０．５〜８ＭＰａであり、時間が、例えば０．３〜１０分間、好ましくは０．５〜５分間である。これにより、半導体チップ２３が封止用シート１０に埋め込まれた半導体装置を得ることができる。また、封止用シート１０の半導体チップ２３及び半導体ウエハ２２への密着性および追従性の向上を考慮すると、減圧条件下においてプレスすることが好ましい。
前記減圧条件としては、圧力が、例えば、０．１〜５ｋＰａ、好ましくは、０．１〜１００Ｐａであり、減圧保持時間（減圧開始からプレス開始までの時間）が、例えば、５〜６００秒であり、好ましくは、１０〜３００秒である。
［剥離ライナー剥離工程］
次に、剥離ライナー１１を剥離する（図５参照）。
［熱硬化工程］
次に、封止用シート１０を熱硬化する。具体的には、例えば、半導体ウエハ２２上に実装されている半導体チップ２３が封止用シート１０に埋め込まれた封止体２８全体を加熱する。
熱硬化処理の条件として、加熱温度が好ましくは１００℃以上、より好ましくは１２０℃以上である。一方、加熱温度の上限が、好ましくは２００℃以下、より好ましくは１８０℃以下である。加熱時間が、好ましくは１０分以上、より好ましくは３０分以上である。一方、加熱時間の上限が、好ましくは１８０分以下、より好ましくは１２０分以下である。また、必要に応じて加圧してもよく、好ましくは０．１ＭＰａ以上、より好ましくは０．５ＭＰａ以上である。一方、上限は好ましくは１０ＭＰａ以下、より好ましくは５ＭＰａ以下である。
［レーザーマーキング工程１（封止用シート研削前のレーザーマーキング工程）］
次に、図６に示すように、レーザーマーキング用のレーザー３６を用いて、封止用シート１０にレーザーマーキングを行なう（以下、「工程Ｅ−１」ともいう）。レーザーマーキングの条件としては、特に限定されないが、封止用シート１０に、レーザー［波長：５３２ｎｍ］を、強度：０．３Ｗ〜２．０Ｗの条件で照射することが好ましい。また、この際の加工深さ（深度）が２μｍ以上となるように照射することが好ましい。前記加工深さの上限は特に制限されないが、例えば、２μｍ〜２５μｍの範囲から選択することができ、好ましくは３μｍ以上（３μｍ〜２０μｍ）であり、より好ましくは５μｍ以上（５μｍ〜１５μｍ）である。レーザーマーキングの条件を前記数値範囲内とすることにより、優れたレーザーマーキング性が発揮される。
なお、封止用シート１０のレーザー加工性は、構成樹脂成分の種類やその含有量、着色剤の種類やその含有量、架橋剤の種類やその含有量、充填材の種類やその含有量などによりコントロールすることができる。
前記工程Ｅ−１において、封止用シート１０におけるレーザーマーキングを行なう箇所としては、特に限定されず、半導体チップ２３の直上であってもよく、半導体チップ２３が配置されていない箇所の上側（例えば、封止用シート１０の外周部分）であってもよい。また、レーザーマーキングによってマーキングされる情報としては、封止体単位での区別を可能とするための文字情報や図形情報等であってもよく、同一の封止体２８内において互いの半導体装置を区別可能とするための文字情報や図形情報等であってもよい。これにより、次の工程、すなわち、封止用シート１０が研削されるまでの間における、封止体２８や封止体２８内の複数の半導体チップ２３（半導体装置）の相互識別性を持たせることができる。
［封止用シートを研削する工程］
次に、図７に示すように、封止体２８の封止用シート１０を研削して半導体チップ２３の裏面２３ｃを表出させる（工程Ｃ）。封止用シート１０を研削する方法としては、特に限定されず、例えば、高速回転する砥石を用いるグラインディング法を挙げることができる。
なお、工程Ｅ−１により付されたマーキングは、工程Ｃにおいて研削した厚さがマーキング深さ（加工深さ）よりも厚い場合は、マーキングは消失する。一方、工程Ｃにおいて研削した厚さがマーキング深さ（加工深さ）よりも薄い場合は、マーキングは残される。
［レーザーマーキング工程２（封止用シート研削後のレーザーマーキング工程）］
次に、図８に示すように、レーザーマーキング用のレーザー３８を用いて、封止用シート１０にレーザーマーキングを行なう（以下、「工程Ｅ−２」ともいう）。レーザーマーキングの条件としては、特に限定されないが、封止用シート１０に、レーザー［波長：５３２ｎｍ］を、強度：０．３Ｗ〜２．０Ｗの条件で照射することが好ましい。また、この際の加工深さ（深度）が２μｍ以上となるように照射することが好ましい。前記加工深さの上限は特に制限されないが、例えば、２μｍ〜２５μｍの範囲から選択することができ、好ましくは３μｍ以上（３μｍ〜２０μｍ）であり、より好ましくは５μｍ以上（５μｍ〜１５μｍ）である。レーザーマーキングの条件を前記数値範囲内とすることにより、優れたレーザーマーキング性が発揮される。
前記工程Ｅ−２において、封止用シート１０におけるレーザーマーキングを行なう箇所としては、特に限定されないが、半導体チップ２３が配置されていない箇所の上側とすることができる。また、レーザーマーキングによってマーキングされる情報としては、封止体単位での区別を可能とするための文字情報や図形情報等であってもよく、同一の封止体２８内において互いの半導体装置を区別可能とするための文字情報や図形情報等であってもよい。これにより、封止用シート１０が研削された後における、封止体２８や半導体装置の相互識別性を持たせることができる。特に、前記工程Ｂ以降前記工程Ｃまでの間に、前記封止用シート１０にレーザーマーキングが行なわれていたとしても、前記工程Ｃにおける研削により、マーキングは消えてしまう場合がある。しかしながら、前記工程Ｅ−２において、封止用シート１０にレーザーマーキングを行なうと、封止用シート１０が研削された後においても、再び、封止体２８や半導体装置の相互識別性を持たせることが可能となる。また、レーザーマーキングによってマーキングされる情報としては、後述するダイシング工程において使用可能な位置合わせ用の図形情報（アライメントマーク）であってもよい。
［配線層を形成する工程］
次に、半導体ウエハ２２における、半導体チップ２３が搭載されている側とは反対側の面を研削して、ビア（Ｖｉａ）２２ｃを形成した後（図９参照）、配線２７ａを有する配線層２７を形成する（図１０参照）。半導体ウエハ２２を研削する方法としては、特に限定されず、例えば、高速回転する砥石を用いるグラインディング法を挙げることができる。配線層２７には、配線２７ａから突出したバンプ２７ｂを形成してもよい。配線層２７を形成する方法には、セミアディティブ法や、サブトラクティブ法など、従来公知の回路基板やインターポーザの製造技術を適用することができるから、ここでの詳細な説明は省略する。
［ダイシング工程］
続いて、図１１に示すように、半導体チップ２３の裏面２３ｃが表出している封止体２８をダイシングする（工程Ｄ）。これにより、半導体チップ２３単位での半導体装置２９を得ることができる。
［基板実装工程］
必要に応じて、半導体装置２９を別途の基板（図示せず）に実装する基板実装工程を行うことができる。半導体装置２９の前記別途の基板への実装には、フリップチップボンダーやダイボンダーなどの公知の装置を用いることができる。
以上、本実施形態に係る半導体装置の製造方法によれば、封止体２８の表面（半導体ウエハ２２と対向する面とは反対の面）の表面粗さ（Ｒａ）が硬化後において３μｍ以下と平坦であるため、レーザーマーキング性（レーザーマーキング工程１におけるレーザーマーキング性）に優れる。
また、封止体２８の表面の前記表面粗さ（Ｒａ）が３μｍ以下と平坦であるため、外観性に優れる。具体的に、（１）封止体２８の表面の前記表面粗さ（Ｒａ）が、硬化前に３μｍ以下であり且つ硬化後は３μｍ以下ではない場合、硬化前の外観性に優れる。（２）封止体２８の表面の前記表面粗さ（Ｒａ）が、硬化後に３μｍ以下であり且つ硬化前は３μｍ以下ではない場合、硬化後の外観性に優れる。（３）封止体２８の表面の前記表面粗さ（Ｒａ）が、硬化前に３μｍ以下であり且つ硬化後に３μｍ以下である場合、硬化前及び硬化後の外観性に優れる。
上述した実施形態では、工程Ｃ（封止用シートを研削する工程）を行なう場合について説明した。しかしながら、本発明においては、前記工程Ｃを行なわなくてもよい。この場合、封止体２８の表面の表面粗さ（Ｒａ）が３μｍ以下と平坦であるため、吸着コレットによる吸着が行い易い。その結果、搬送ミスを抑制することができる。
上述した実施形態では、工程Ｅ−１（封止用シート研削前のレーザーマーキング工程）を、熱硬化工程（封止体の封止用シートを熱硬化させる工程）の後に行なう場合について説明した。しかしながら、本発明における工程Ｅ−１（封止用シート研削前のレーザーマーキング工程）を行なうタイミングはこの例に限定されない。工程Ｅ−１を行なうタイミングとしては、封止体を形成する工程の後、剥離ライナー剥離工程前であってもよい。また、剥離ライナー剥離工程の後、熱硬化工程の前であってもよい。
上述した実施形態では、封止体の封止用シートを熱硬化させる熱硬化工程を、工程Ｂ（封止体形成工程）の後、工程Ｃ（封止用シート研削工程）の前に行なう場合について説明した。しかしながら、本発明において、前記熱硬化工程を行なうタイミングはこの例に限定されず、工程Ａ（封止体を形成する工程）と同時に行なってもよい。また、前記熱硬化工程を、工程Ｅ−１（封止用シート研削前のレーザーマーキング工程）の後に行なってもよい。前記熱硬化工程を、工程Ｅ−１（封止用シート研削前のレーザーマーキング工程）の後に行なう場合、封止体２８の表面の表面粗さ（Ｒａ）は、熱硬化前において３μｍ以下であることが好ましい。前記表面粗さ（Ｒａ）が、熱硬化前において３μｍ以下であると、レーザーマーキング性（レーザーマーキング工程１におけるレーザーマーキング性）に優れる。
また、上述した実施形態では、剥離ライナー１１を熱硬化工程の前に剥離する場合について説明したが、熱硬化工程の後に剥離してもよい。
また、上述した実施形態では、工程Ｅ−１（封止用シート研削前のレーザーマーキング工程）と、工程Ｅ−２（封止用シート研削後のレーザーマーキング工程）との両方を行なう場合について説明したが、本発明では、いずれか一方のみ行なうこととしてもよい。また、工程Ｅ−１及び工程Ｅ−２のいずれも行なわないこととしてもよい。
その他、本発明は、上述した実施形態に限定されず、前記工程Ａと前記工程Ｂとさえ行なわれればよく、それ以外の工程は任意であり、行なってもよく行なわなくてもよい。また、前記工程Ａと前記工程Ｂとさえ行なわれればよく、それ以外の工程は、どのような順番で行なわれてもよい。
本発明において、（１）前記表面粗さ（Ｒａ）を、硬化前に３μｍ以下であり且つ硬化後は３μｍ以下とするのか、（２）前記表面粗さ（Ｒａ）が、硬化後に３μｍ以下であり且つ硬化前は３μｍ以下ではないとするのか、（３）前記表面粗さ（Ｒａ）が、硬化前に３μｍ以下であり且つ硬化後に３μｍ以下とするのかは、採用する工程の順番に応じて決定することができる。
上述した実施形態では、本発明の電子デバイスが半導体チップである場合について説明した。しかしながら、本発明における電子デバイスはこれに限定されない。本発明における電子デバイスとしては、センサー、ＭＥＭＳ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）、ＳＡＷ（Ｓｕｒｆａｃｅ Ａｃｏｕｓｔｉｃ Ｗａｖｅ）フィルタなどの中空構造を有する電子デバイス（中空型電子デバイス）；半導体チップ、ＩＣ（集積回路）、トランジスタなどの半導体素子；コンデンサ；抵抗などが挙げられる。なお、中空構造とは、電子デバイスと電子デバイスを搭載した基板との間が中空なっている構造をいう。
以下、本発明に関し実施例を用いて詳細に説明するが、本発明はその要旨を超えない限り、以下の実施例に限定されるものではない。また、各例中、部は特記がない限りいずれも重量基準である。
実施例１〜３、比較例１
実施例、比較例で使用した成分について説明する。
＜成分＞
エポキシ樹脂：新日鐵化学（株）製のＹＳＬＶ−８０ＸＹ（ビスフェノールＦ型エポキシ樹脂、エポキン当量２００ｇ／ｅｑ．軟化点８０℃）
フェノール樹脂：明和化成社製のＭＥＨ−７８５１−ＳＳ（ビフェニルアラルキル骨格を有するフェノール樹脂、水酸基当量２０３ｇ／ｅｑ．軟化点６７℃）
シランカップリング剤：信越化学社製のＫＢＭ−４０３（３−グリシドキシプロピルトリメトキシシラン）
難燃剤：伏見製薬所製のＦＰ−１００（フェノキシシクロホスファゼンオリゴマー）
カーボンブラック：三菱化学社製の＃２０（粒子径５０ｎｍ）
硬化促進剤：四国化成工業社製の２ＰＨＺ−ＰＷ（２−フェニル−４，５−ジヒドロキシメチルイミダゾール）
熱可塑性樹脂：カネカ社製のＳＩＢＳＴＡＲ ０７２Ｔ（ポリスチレン−ポリイソブチレン−ポリスチレン共重合体）
フィラーＡ：電気化学工業社製のＦＢ−９５０（溶融球状シリカ粉末、平均粒子径２３．８μｍ）
フィラーＢ：電気化学工業社製のＦＢ−９４５４（溶融球状シリカ粉末、平均粒子径１９．９μｍ）
フィラーＣ：電気化学工業社製のＦＢ−７ＳＤＣ（親水性フュームドシリカ、平均粒子径５．８ｎｍ）
フィラーＤ：電気化学工業社製のＦＢ−５６０（溶融球状シリカ粉末、平均粒子径３０μｍ）
＜封止用シートの作製＞
上記各成分を下記表１に従って配合し、ロール混練機により６０〜１２０℃、減圧条件下（０．０１ｋｇ／ｃｍ２）で溶融混練し、混練物を調製した。次いで、得られた混練物を、瞬時真空積層装置（ミカドテクノス社製のＶＳ００８−１５１５）の１００μｍのスペーサ―を設置したプレス板上に、セパレータ（三菱化学社製、製品名「ＭＲＦ３８」、表面粗さ０．０３８μｍ）に挟んだ状態で載置し、これを真空プレスした（プレス条件：真空保持時間３０秒、加圧時間６０秒、圧力２０３．９ｇ／ｃｍ２、プレス温度９０℃）。このようにして本実施例１〜３及び比較例１に係る封止用シートを作製した。
（表面粗さの測定）
実施例、比較例にて作成した封止用シートからセパレータを剥離し、露出面の表面粗さ（Ｒａ）を、ＪＩＳ Ｂ ０６０１に基づき、ＷＹＫＯ社製の非接触三次元粗さ測定装置（ＮＴ３３００）を用いて測定した。測定条件は、５０倍とし、測定値は、測定データにＭｅｄｉａｎ ｆｉｌｔｅｒをかけて求めた。測定は、各封止用シートについて、測定箇所を変更しながら５回行い、その平均値を表面粗さ（Ｒａ）とした。これを硬化前の表面粗さとした。結果を下記表１に示す。
また、実施例、比較例にて作成した封止用シートからセパレータを剥離した後、１５０℃、１時間の条件で封止用シートを硬化させた。その後、硬化前の表面粗さの測定と同様にして、封止用シートの硬化後の表面粗さを測定した。結果を下記表１に示す。
（レーザーマーキング性評価）
実施例、比較例にて作成した封止用シートからセパレータを剥離し、露出面が上面となるように置き、レーザー印字装置（商品名「ＭＤ−Ｓ９９００」、ＫＥＹＥＮＣＥ社製）を用いて、下記の照射条件にて、レーザー印字した。
＜レーザー印字の照射条件＞
レーザー波長：５３２ｎｍ
レーザーパワー：１．２Ｗ
周波数：３２ｋＨｚ
レーザー印字された接着シートに、ＫＥＹＥＮＣＥ社の装置名：ＣＡ−ＤＤＷ８を用いて、封止用シート面に対し全方位方向から斜光照明を照射し、ＣＣＤカメラ（装置名：ＣＶ−０３５０）（ＫＥＹＥＮＣＥ社製）で反射光を取り込んだ。取り込んだ反射光の明度をＫＥＹＥＮＣＥ社の装置名：ＣＶ−５０００を用いて測定した。明度測定は、レーザー印字部と非印字部との両方に対して行なった。なお、明度とは、白色を１００％と黒色を０％とした値であり、本明細書においては、上述したＫＥＹＥＮＣＥ社の装置名、ＣＶ−５０００を用いて測定した値とする。レーザー印字部の明度と非印字部の明度の差をコントラスト［％］とし、４０％以上の場合を○、４０％未満の場合を×として評価した。これを硬化前のコントラストとして評価した。結果を表１に示す。
また、実施例、比較例にて作成した封止用シートからセパレータを剥離した後、１５０℃、１時間の条件で封止用シートを硬化させた。その後、硬化前のコントラスト評価と同様にして、レーザー印字し、コントラストを評価した。これを硬化後のコントラスト評価とした。結果を下記表１に示す。
Figure 0006216180
１０ 封止用シート
２０ 積層体
２２ 半導体ウエハ
２３ 半導体チップ
２８ 封止体
２９ 半導体装置

Claims (2)

  1. 電子デバイスの封止に使用する熱硬化性の封止用シートであって、
    熱可塑性樹脂と、無機充填剤とを含み、
    前記無機充填剤の含有量が、封止用シート全体に対して７８〜９１重量％であり、
    一方の面の表面粗さ（Ｒａ）が、３μｍ以下であることを特徴とする封止用シート。
  2. 前記一方の面側に、着色剤が添加されていることを特徴とする請求項１に記載の封止用シート。
JP2013160535A 2013-08-01 2013-08-01 封止用シート、及び、当該封止用シートを用いた半導体装置の製造方法 Ceased JP6216180B2 (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2013160535A JP6216180B2 (ja) 2013-08-01 2013-08-01 封止用シート、及び、当該封止用シートを用いた半導体装置の製造方法
SG11201600747VA SG11201600747VA (en) 2013-08-01 2014-06-30 Sheet for sealing and method for manufacturing semiconductor device using said sheet for sealing
KR1020167003670A KR20160037935A (ko) 2013-08-01 2014-06-30 봉지용 시트 및 당해 봉지용 시트를 사용한 반도체 장치의 제조 방법
PCT/JP2014/067396 WO2015015982A1 (ja) 2013-08-01 2014-06-30 封止用シート、及び、当該封止用シートを用いた半導体装置の製造方法
US14/908,687 US9754894B2 (en) 2013-08-01 2014-06-30 Sheet for sealing and method for manufacturing semiconductor device using said sheet for sealing
CN201480043139.2A CN105431937B (zh) 2013-08-01 2014-06-30 密封用片、以及使用了该密封用片的半导体装置的制造方法
TW103125382A TWI631669B (zh) 2013-08-01 2014-07-24 密封用片材及使用該密封用片材之半導體裝置之製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013160535A JP6216180B2 (ja) 2013-08-01 2013-08-01 封止用シート、及び、当該封止用シートを用いた半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2015032660A JP2015032660A (ja) 2015-02-16
JP6216180B2 true JP6216180B2 (ja) 2017-10-18

Family

ID=52431523

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013160535A Ceased JP6216180B2 (ja) 2013-08-01 2013-08-01 封止用シート、及び、当該封止用シートを用いた半導体装置の製造方法

Country Status (7)

Country Link
US (1) US9754894B2 (ja)
JP (1) JP6216180B2 (ja)
KR (1) KR20160037935A (ja)
CN (1) CN105431937B (ja)
SG (1) SG11201600747VA (ja)
TW (1) TWI631669B (ja)
WO (1) WO2015015982A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016139763A (ja) * 2015-01-29 2016-08-04 ソニー株式会社 撮像装置、電子機器
WO2017038110A1 (ja) * 2015-08-28 2017-03-09 日立化成株式会社 半導体装置及びその製造方法
JP2017085412A (ja) * 2015-10-29 2017-05-18 日本電波工業株式会社 水晶デバイス
US9741617B2 (en) * 2015-11-16 2017-08-22 Amkor Technology, Inc. Encapsulated semiconductor package and method of manufacturing thereof
JP6754183B2 (ja) * 2015-11-20 2020-09-09 日東電工株式会社 電子デバイス封止用シート、及び、電子デバイスパッケージの製造方法
TWI675074B (zh) * 2016-12-09 2019-10-21 南韓商Ｌｇ化學股份有限公司 封裝組成物
US10522526B2 (en) 2017-07-28 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. LTHC as charging barrier in InFO package formation
JP2020035820A (ja) * 2018-08-28 2020-03-05 太陽誘電株式会社 モジュールおよびその製造方法
JP6795673B2 (ja) * 2019-12-19 2020-12-02 日東電工株式会社 電子デバイス封止用シート、及び、電子デバイスパッケージの製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5641997A (en) 1993-09-14 1997-06-24 Kabushiki Kaisha Toshiba Plastic-encapsulated semiconductor device
JP3378374B2 (ja) * 1993-09-14 2003-02-17 株式会社東芝 樹脂封止型半導体装置の製造方法、樹脂封止型半導体装置及び封止用樹脂シート
US6365968B1 (en) * 1998-08-07 2002-04-02 Corning Lasertron, Inc. Polyimide/silicon oxide bi-layer for bond pad parasitic capacitance control in semiconductor electro-optical device
TW465123B (en) * 2000-02-02 2001-11-21 Ind Tech Res Inst High power white light LED
JP2002229200A (ja) * 2001-02-02 2002-08-14 Hitachi Chem Co Ltd 感光性フィルム
DE602004002623T2 (de) * 2003-07-17 2007-01-18 Nitto Denko Corporation, Ibaraki Verfahren zur Herstellung eines Harzverkapselungsscheibchens für Halbleiter
TWI263403B (en) * 2004-01-22 2006-10-01 Murata Manufacturing Co Electronic component manufacturing method
JP4730652B2 (ja) 2004-06-02 2011-07-20 ナガセケムテックス株式会社 電子部品の製造方法
JP4682796B2 (ja) * 2005-04-19 2011-05-11 日立化成工業株式会社 封止用シート
US7422707B2 (en) * 2007-01-10 2008-09-09 National Starch And Chemical Investment Holding Corporation Highly conductive composition for wafer coating
JP4430085B2 (ja) * 2007-03-01 2010-03-10 日東電工株式会社 ダイシング・ダイボンドフィルム
JP5101931B2 (ja) * 2007-06-13 2012-12-19 日東電工株式会社 熱硬化型接着シート
JP5144433B2 (ja) * 2008-08-28 2013-02-13 古河電気工業株式会社 チップ保護用フィルム
JP5135246B2 (ja) * 2009-01-30 2013-02-06 三洋電機株式会社 半導体モジュールおよびその製造方法、ならびに携帯機器
TW201213441A (en) * 2010-05-10 2012-04-01 Ajinomoto Kk Resin composition
JP5048815B2 (ja) 2010-07-20 2012-10-17 日東電工株式会社 フリップチップ型半導体裏面用フィルム、及び、ダイシングテープ一体型半導体裏面用フィルム
JP5367656B2 (ja) * 2010-07-29 2013-12-11 日東電工株式会社 フリップチップ型半導体裏面用フィルム及びその用途
JP5385247B2 (ja) * 2010-12-03 2014-01-08 信越化学工業株式会社 ウエハモールド材及び半導体装置の製造方法
US8823186B2 (en) * 2010-12-27 2014-09-02 Shin-Etsu Chemical Co., Ltd. Fiber-containing resin substrate, sealed substrate having semiconductor device mounted thereon, sealed wafer having semiconductor device formed thereon, a semiconductor apparatus, and method for manufacturing semiconductor apparatus
JP2013007028A (ja) * 2011-05-20 2013-01-10 Nitto Denko Corp 封止用シートおよび電子部品装置
JP5884477B2 (ja) * 2011-12-27 2016-03-15 日立化成株式会社 半導体装置の製造方法、それにより得られる半導体装置及びそれに用いる熱硬化性樹脂組成物

Also Published As

Publication number Publication date
CN105431937A (zh) 2016-03-23
TWI631669B (zh) 2018-08-01
CN105431937B (zh) 2021-06-25
US20160211217A1 (en) 2016-07-21
KR20160037935A (ko) 2016-04-06
JP2015032660A (ja) 2015-02-16
WO2015015982A1 (ja) 2015-02-05
TW201515158A (zh) 2015-04-16
SG11201600747VA (en) 2016-03-30
US9754894B2 (en) 2017-09-05

Similar Documents

Publication Publication Date Title
JP6216180B2 (ja) 封止用シート、及び、当該封止用シートを用いた半導体装置の製造方法
JP6272690B2 (ja) 両面セパレータ付き封止用シート、及び、半導体装置の製造方法
TW201729309A (zh) 半導體封裝之製造方法
WO2015029642A1 (ja) 電子デバイス封止用樹脂シート及び電子デバイスパッケージの製造方法
JP6066856B2 (ja) 半導体装置の製造方法、及び、封止用シート
WO2015098852A1 (ja) 電子部品装置の製造方法、及び、電子部品封止用シート
WO2015002048A1 (ja) 半導体装置の製造方法
WO2016117268A1 (ja) 封止用シート
WO2015015980A1 (ja) 半導体装置の製造方法
WO2015037458A1 (ja) 半導体装置の製造方法
TW201626517A (zh) 密封用片材、及半導體裝置
JP2016096308A (ja) 半導体装置の製造方法
JP6302801B2 (ja) 封止用シート
JP2015220350A (ja) 半導体装置の製造方法
JP2016115741A (ja) 電子デバイスパッケージ、及び、封止用シート
JP2015126060A (ja) 半導体装置の製造方法
JP2019083342A (ja) セパレータ付き封止用シート、及び、半導体装置の製造方法
WO2016080164A1 (ja) 封止用シート、及び、半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160523

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170330

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170523

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170713

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170905

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170922

R150 Certificate of patent or registration of utility model

Ref document number: 6216180

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

RVOP Cancellation by post-grant opposition