JP6222346B2 - 設計支援方法、および設計支援プログラム - Google Patents

Description

本発明は、設計支援方法、設計支援プログラム、および半導体集積回路に関する。

従来、半導体集積回路のレイアウト設計において、電源配線に流れる電流値を算出して電源の配線幅を決定し、決定した電源の配線幅にて機能ブロックの信号線の配線を行う技術が公知である（例えば、以下特許文献１参照。）。

また、従来、半導体集積回路のレイアウト設計において、各セルの端子に流れる電流値および各端子の必要線幅を算出して配線の必要線幅を決定し、決定した配線の必要線幅を用いて配線を行う技術が公知である（例えば、以下特許文献２参照。）。

また、従来、半導体集積回路のレイアウト設計において、各ブロックについて、ブロックの電源降下が規格値を超えないようにセル列の長さに比例する定数を定めて、電源配線の線幅を定数に対応して決定する技術が公知である（例えば、以下特許文献３参照。）。

特開２０００−５８６５３号公報 特開平５−２０６２７６号公報 特開昭６３−９６９３９号公報

しかしながら、アナログ回路に電源を供給するためには、例えばアナログ回路専用に電源の入出力回路を設けることになるため、アナログ回路の数に応じて入出力回路が増加するという問題点がある。

１つの側面では、本発明は、電源用の入出力回路の数の低減が可能となる設計支援方法、設計支援プログラム、および半導体集積回路を提供することを目的とする。

本発明の一の側面によれば、設計の対象回路に含まれる第１部分回路の動作時の第１消費電流値を示す第１情報と、前記対象回路に含まれ前記第１部分回路と異なる第２部分回路の電源端子であって、前記第１部分回路と同一の電源が供給される電源端子の許容電流値および前記第２部分回路の動作時の第２消費電流値に基づく余剰電流値を示す第２情報と、を記憶する記憶部を有するコンピュータが、前記記憶部に記憶された前記第１情報が示す前記第１消費電流値と、前記記憶部に記憶された前記第２情報が示す前記余剰電流値と、を比較し、前記第１消費電流値と前記余剰電流値との比較結果に応じて、前記対象回路において、前記第２部分回路の電源端子に供給される電源を他の回路に供給可能な前記第２部分回路の電源供給端子と、電源が供給される前記第１部分回路の電源端子と、を接続した回路を示す回路情報をレイアウト装置に生成させる制御を行う設計支援方法、および設計支援プログラムが提案される。

本発明の他の側面によれば、第１部分回路と、前記第１部分回路と異なる第２部分回路と、を有する半導体集積回路であって、前記第２部分回路の電源端子に供給される電源を他の回路に供給する前記第２部分回路の電源供給端子と、電源が供給される前記第１部分回路の電源端子と、が接続され、前記第１部分回路は、前記第１部分回路の電源端子の各々に設けられる電源フィルタと、前記電源フィルタの各々の有効と無効とを切り替え可能なアナログスイッチと、を有する半導体集積回路が提案される。

本発明の一態様によれば、電源用の入出力回路の数の低減が可能となる。

図１は、本発明にかかる設計支援方法例を示す説明図である。 図２は、専用のアナログ電源用のＩＯ回路を有するＰＬＬ例を示す説明図である。 図３は、ＰＬＬとＨＤＭＩとの接続例を示す説明図である。 図４は、設計支援装置１００のハードウェア構成例を示すブロック図である。 図５は、設計支援装置１００の機能的構成例を示すブロック図である。 図６は、ライブラリ化例を示す説明図である。 図７は、電源フィルタを設けたアナログＩＰ例を示す説明図である。 図８は、ＩＯ搭載ＩＰライブラリＬｅｆ２例を示す説明図である。 図９は、寄生ＩＰライブラリＬｅｆ１例を示す説明図である。 図１０は、ライブラリＣＬｉｂ例を示す説明図である。 図１１は、ＩＯ搭載ＩＰライブラリＬｉｂ２例を示す説明図である。 図１２は、寄生ＩＰライブラリＬｉｂ１例を示す説明図である。 図１３は、接続例１を示す説明図である。 図１４は、接続例２を示す説明図である。 図１５は、接続例３を示す説明図である。 図１６は、接続例４を示す説明図である。 図１７は、電源フィルタ制御設定例１を示す説明図である。 図１８は、電源フィルタ制御設定例２を示す説明図である。 図１９は、複数の寄生ＩＰマクロ１０１とＩＯ搭載ＩＰマクロ１０２との接続例を示す説明図である。 図２０は、設計支援処理手順例を示すフローチャート（その１）である。 図２１は、設計支援処理手順例を示すフローチャート（その２）である。 図２２は、設計支援処理手順例を示すフローチャート（その３）である。

以下に添付図面を参照して、本発明にかかる設計支援方法、設計支援プログラム、および半導体集積回路の実施の形態を詳細に説明する。

図１は、本発明にかかる設計支援方法例を示す説明図である。設計支援装置１００は、半導体集積回路のレイアウト設計を支援するコンピュータである。設計支援方法は、例えば設計支援装置１００が各処理を行うことである。設計の対象回路は、第１部分回路１０１と第２部分回路１０２とを有する。第１部分回路１０１と第２部分回路１０２とは、例えば、アナログＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ）マクロである。図１の例では、第１部分回路１０１はＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）であり、第２部分回路１０２はＨＤＭＩ（Ｈｉｇｈ−Ｄｅｆｉｎｉｔｉｏｎ Ｍｕｌｔｉｍｅｄｉａ Ｉｎｔｅｒｆａｃｅ：登録商標）である。

従来、例えばＰＬＬなどのアナログ回路は、設計の対象回路に含まれるコア回路部分の電源ノイズの影響によってジッタが悪化することを抑止するために、専用の電源を有する。そのため、ＰＬＬには、ＰＬＬ専用の電源の入出力回路が設けられる。近年、例えば、半導体集積回路には複数のクロック系統を構築するために複数のＰＬＬが設けられる場合があり、ＰＬＬ専用の電源の入出力回路の数が増大するという問題点がある。入出力回路の数が増大すると、入出力回路による面積の増大が問題となる。また、半導体集積回路をパッケージングする際などの制約によって外部の入出力端子の数に制限がある場合、入出力回路の数が増大すると、外部の入出力端子の数の制限を超えてしまう恐れがある。

そこで、設計支援装置１００は、第２部分回路１０２の電源の余剰電流値Ｉｒｅｍが第１部分回路１０１の動作時の最大の消費電流値以上である場合に、第１部分回路１０１の電源被供給端子と第２部分回路１０２の電源供給端子とが接続されるようにされるための支援を行う。電源被供給端子とは電源が供給される端子である。以降の例では、電源被供給端子は電源端子とする。電源供給端子は電源を他の回路に供給可能な端子である。これにより、第１部分回路１０１の電源の入出力回路の数の低減を可能とする。入出力回路の数が低減することによって、入出力回路による面積の増大を抑止することができる。また、外部の入出力端子の使用数の削減を図ることができる。ここでは、入出力回路をＩＯ（Ｉｎｐｕｔ Ｏｕｔｐｕｔ）回路と称する。

まず、設計支援装置１００は記憶部１０３を有する。記憶部１０３は、例えば、設計の対象回路に含まれる第１部分回路１０１の動作時の第１消費電流値Ｉｐｍａｘを示す第１情報１０４を記憶する。ここで、第１消費電流値Ｉｐｍａｘは、例えば、第１部分回路１０１の動作時の最大消費電流値である。第１部分回路１０１の動作時の最大消費電流値は、例えば、設計仕様で定義された値であってもよいし、経験値などによって定まる値であってもよいし、目標値などによって定まる値であってもよい。また、第１部分回路１０１の動作時の最大消費電流値は、例えば、第１部分回路１０１の動作周波数、第１部分回路１０１内のセルの種類やセルの数などによって見積もられた値であってもよい。

また、記憶部１０３は、余剰電流値Ｉｒｅｍを示す第２情報１０５を記憶する。余剰電流値Ｉｒｅｍは、異なる第２部分回路１０２の電源端子であって、第１部分回路１０１と同一の電源が供給される電源端子の許容電流値Ｉｍａｘおよび第２部分回路１０２の動作時の第２消費電流値Ｉｉｐに基づく値である。また、第２消費電流値Ｉｉｐは、例えば、第２部分回路１０２の動作時の最大消費電流値である。第２部分回路１０２の動作時の最大消費電流値は、例えば、設計仕様で定義された値であってもよいし、経験値などによって定まる値であってもよい。また、第２部分回路１０２の動作時の最大消費電流値は、例えば、第２部分回路１０２の動作周波数、第２部分回路１０２内のセルの種類やセルの数などによって見積もられた値であってもよい。また、許容電流値Ｉｍａｘは、例えば、第２部分回路１０２の電源端子を形成するメタル配線が流すことが可能な電流の量であり、対象回路を製造するための半導体プロセス技術によって定まる値である。また、余剰電流値Ｉｒｅｍは、例えば、第２部分回路１０２以外の回路に流すことが可能な電源電流の値であり、許容電流値Ｉｍａｘから第２消費電流値Ｉｉｐを減算した値である。

設計支援装置１００は、記憶部１０３に記憶された第１情報１０４が示す第１消費電流値Ｉｐｍａｘと、記憶部１０３に記憶された第２情報１０５が示す余剰電流値Ｉｒｅｍと、を比較する。比較する処理としては、例えば、設計支援装置１００は、余剰電流値Ｉｒｅｍが第１消費電流値Ｉｐｍａｘよりも所定値以上大きいか否かを判断する。例えば所定値は０以上の値であり、予め設計支援装置１００の利用者などによって定められた値である。図１の例では、所定値が０であるため、設計支援装置１００は、余剰電流値Ｉｒｅｍが第１消費電流値Ｉｐｍａｘ以上であるか否かを判断する。

そして、設計支援装置１００は、第１消費電流値Ｉｐｍａｘと余剰電流値Ｉｒｅｍとの比較結果に応じて、対象回路において、回路１０６を示す回路情報をレイアウト装置に生成させる制御を行う。回路１０６は、第２部分回路１０２の電源供給端子と、第１部分回路１０１の電源端子と、を接続した回路である。第１部分回路１０１と第２部分回路１０２とは、回路１０６に示すように、第２部分回路１０２の電源供給端子と第１部分回路１０１の電源端子とが接続されるように隣接して配置される。図１の例では、回路情報はレイアウトデータ１０７である。レイアウトデータ１０７は、物理データであって、例えば、第１部分回路１０１の位置と第２部分回路１０２の位置とを示す情報を有する。第２部分回路１０２の電源供給端子は、第２部分回路１０２の電源端子に供給される電源を他の回路に供給可能な端子であり、メタル配線などによって形成される。第１部分回路１０１の電源端子は、第１部分回路１０１に電源を供給する端子であり、メタル配線などによって形成される。図１の例では、設計支援装置１００がレイアウト装置を有するが、レイアウト装置は設計支援装置１００と異なる装置であってもよい。また、図１の例では、設計支援装置１００は、余剰電流値Ｉｒｅｍが第１消費電流値Ｉｐｍａｘ以上である場合に、回路情報を生成する。一方、設計支援装置１００は、余剰電流値Ｉｒｅｍが第１消費電流値Ｉｐｍａｘ以上でない場合に、回路情報を生成せずに、第２部分回路１０２の電源供給端子と第１部分回路１０１の電源端子とが接続できないことを示す情報を出力する。例えば、設計支援装置１００は、ディスプレイなどにエラーメッセージを出力してもよいし、記憶部１０３にエラーメッセージを示す情報を記憶させてもよい。

このように、設計支援装置１００は、ＰＬＬなどの第１部分回路１０１の最大の動作消費電流値が第２部分回路１０２の電源の余剰電流値以下の場合に、第１部分回路１０１の電源端子と第２部分回路１０２の電源供給端子とを接続させるように設計する。これにより、ＩＯ回路の数の低減が可能となる。ここで、設計支援装置１００の詳細な説明の前に、従来のように専用のアナログ電源用のＩＯ回路を有するＰＬＬ例について図２を用いて簡単に説明する。

図２は、専用のアナログ電源用のＩＯ回路を有するＰＬＬ例を示す説明図である。従来、例えば、設計の対象回路内に第１部分回路１０１であるＰＬＬを１個設ける場合、対象回路には、ＰＬＬ専用にアナログ回路用の電源ＩＯ回路がＡＶＤ（Ａｎａｌｏｇ ＶＤｄ）とＡＶＳ（Ａｎａｌｏｇ ＶＳｓ）との２つの電源用に２つ設けられる。図２（１）に示すＰＬＬは、ＡＶＤ用の電源ＩＯ回路とＡＶＳ用の電源ＩＯ回路とを有する。また、図２（２）に示すＰＬＬは、ＡＶＤ用の電源ＩＯ回路と、ＡＶＳの代わりにコア電源であるＶＳＳ用の電源ＩＯ回路と、を有する。先端のテクノロジ技術を用いた半導体集積回路においては、例えば、ＰＬＬが４〜８個程度搭載される場合もある。設計の対象回路にＰＬＬを８個設ける場合には、対象回路には、例えば、ＰＬＬ専用にアナログ回路用の電源ＩＯ回路が８〜１６個設けられる。

また、ＰＬＬなどのアナログＩＰマクロに電源としてＶＤＤとＶＳＳなどのコア電源を接続させると、対象回路に含まれるコア回路の電源によるノイズの影響によってアナログＩＰマクロのジッタが増加する可能性がある。これを解決するためにコア電源のノイズ除去のためにアナログＩＰマクロに電源フィルタを接続させるなどの対策が行われなければならないため、電源強化、面積増加などの課題が発生してしまう。

図３は、ＰＬＬとＨＤＭＩとの接続例を示す説明図である。そこで、本実施の形態では、図３（１）に示すように、例えば、第１部分回路１０１であるＰＬＬと、第２部分回路１０２であるＨＤＭＩと、を接続させることによって、ＰＬＬ専用の電源Ｉ／Ｏを削減させることができる。

図３（２）には、ＰＬＬから出力されるクロック信号がＨＤＭＩに供給される例を示す。図３（３）には、ＰＬＬから出力されるクロック信号がＨＤＭＩと異なる対象回路内の部分回路に供給される例を示す。このように、ＰＬＬから出力されるクロック信号の出力先であるか否かに関係なく、図１を用いたような設計支援処理によってＰＬＬとＨＤＭＩとを接続させる。

つぎに、設計支援装置１００のハードウェア構成例、機能ブロック例、設計支援装置１００による処理の詳細例を説明する。

（設計支援装置１００のハードウェア構成例）
図４は、設計支援装置１００のハードウェア構成例を示すブロック図である。図４において、設計支援装置１００は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）４０１と、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）４０２と、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）４０３と、ディスクドライブ４０４と、ディスク４０５と、を有している。設計支援装置１００は、Ｉ／Ｆ（Ｉｎｔｅｒ／Ｆａｃｅ）４０６と、入力装置４０７と、出力装置４０８と、を有している。また、各部はバス４００によってそれぞれ接続されている。

ここで、ＣＰＵ４０１は、設計支援装置１００の全体の制御を司る。ＲＯＭ４０２は、ブートプログラムなどのプログラムを記憶している。ＲＡＭ４０３は、ＣＰＵ４０１のワークエリアとして使用される。ディスクドライブ４０４は、ＣＰＵ４０１の制御にしたがってディスク４０５に対するデータのリード／ライトを制御する。ディスク４０５は、ディスクドライブ４０４の制御で書き込まれたデータを記憶する。ディスク４０５としては、磁気ディスク、光ディスクなどが挙げられる。

Ｉ／Ｆ４０６は、通信回線を通じてＬＡＮ（Ｌｏｃａｌ Ａｒｅａ Ｎｅｔｗｏｒｋ）、ＷＡＮ（Ｗｉｄｅ Ａｒｅａ Ｎｅｔｗｏｒｋ）、インターネットなどのネットワークＮＥＴに接続され、このネットワークＮＥＴを介して他の装置に接続される。そして、Ｉ／Ｆ４０６は、ネットワークＮＥＴと内部のインターフェースを司り、外部装置からのデータの入出力を制御する。Ｉ／Ｆ４０６には、例えばモデムやＬＡＮアダプタなどを採用することができる。

入力装置４０７は、キーボード、マウス、タッチパネルなど利用者の操作により、各種データの入力を行うインターフェースである。また、入力装置４０７は、カメラから画像や動画を取り込むこともできる。また、入力装置４０７は、マイクから音声を取り込むこともできる。出力装置４０８は、ＣＰＵ４０１の指示により、データを出力するインターフェースである。出力装置４０８には、ディスプレイやプリンタが挙げられる。

（設計支援装置１００の機能的構成例）
図５は、設計支援装置１００の機能的構成例を示すブロック図である。設計支援装置１００は、制御部５０１と、レイアウト部５０２と、記憶部１０３と、を有する。制御部５０１とレイアウト部５０２との処理は、例えば、図４に示すＣＰＵ４０１がアクセス可能なＲＯＭ４０２、ＲＡＭ４０３、ディスク４０５などの記憶装置に記憶されたプログラムにコーディングされている。そして、ＣＰＵ４０１が記憶装置から該プログラムを読み出して、プログラムにコーディングされている処理を実行する。これにより、制御部５０１の処理が実現される。また、記憶部１０３は、例えば、ＲＡＭ４０３、ＲＯＭ４０２、ディスク４０５などの記憶装置によって実現される。また、制御部５０１とレイアウト部５０２との処理結果は、例えば、記憶部１０３に記憶される。レイアウト部５０２は、レイアウト装置であり、例えば、Ｐ＆Ｒ（Ｐｌａｃｅ ＆ Ｒｏｕｔｅ）を実行可能なアプリケーションソフトウェアによって実現される。レイアウト部５０２については、他の装置が有していてもよいが、本実施の形態では設計支援装置１００が有することとする。

まず、記憶部１０３に記憶された記憶内容について説明する。記憶部１０３には、図１に示した第１情報１０４が記憶される。第１情報１０４は、設計の対象回路に含まれる第１部分回路１０１の動作時の第１消費電流値Ｉｐｍａｘを示す。図５の例では、第１情報１０４は寄生ＩＰライブラリＬｉｂ１である。第１部分回路１０１はアナログ回路のＩＰマクロである。ここでは、第１部分回路１０１を寄生ＩＰマクロ１０１と称する。記憶部１０３には、図１に示した第２情報１０５が記憶される。第２情報１０５は、電源端子の許容電流値Ｉｍａｘおよび第２部分回路１０２の動作時の第２消費電流値Ｉｉｐに基づく余剰電流値Ｉｒｅｍを示す。許容電流値Ｉｍａｘは、対象回路に含まれ寄生ＩＰマクロ１０１と異なる第２部分回路１０２の電源端子であって、寄生ＩＰマクロ１０１と同一の電源が供給される電源端子が許容する電流値である。第２部分回路１０２は電源用のＩＯ回路が搭載されたアナログ回路のＩＰマクロである。ここで、第２部分回路１０２をＩＯ搭載ＩＰマクロ１０２と称する。第２情報１０５はＩＯ搭載ＩＰライブラリＬｉｂ２である。

また、記憶部１０３には、寄生ＩＰマクロ１０１を示す第１部分回路情報と、ＩＯ搭載ＩＰマクロ１０２を示す第２部分回路情報と、ＩＯ搭載ＩＰマクロ１０２の電源供給端子と寄生ＩＰマクロ１０１の電源端子とを接続させる接続情報と、が記憶されてある。第１部分回路情報は寄生ＩＰライブラリＬｅｆ１と物理データＧＤＳ１であり、第２部分回路情報はＩＯ搭載ＩＰライブラリＬｅｆ２と物理データＧＤＳ２である。また、記憶部１０３にはライブラリＣＬｉｂが記憶される。接続情報は、例えば、ライブラリＣＬｉｂである。各ライブラリの詳細例を説明する前に、ライブラリ化例について簡単に説明する。

図６は、ライブラリ化例を示す説明図である。例えば電源の供給元となるアナログＩＰであるＩＯ搭載ＩＰマクロ１０２には余剰電流値Ｉｒｅｍに基づき端子が設けられ、該ＩＯ搭載ＩＰマクロ１０２は余剰電流値Ｉｒｅｍを他の回路に出力する。図６（１）に示すように、許容電流値Ｉｍａｘは電源端子の電源用の入出力回路が流せる最大の電流値であり、第２消費電流値ＩｉｐはＩＯ搭載ＩＰマクロ１０２の動作時の最大の消費電流値である。図６（１）に示すように、余剰電流値Ｉｒｅｍは、許容電流値Ｉｍａｘから第２消費電流値Ｉｉｐを減算した値である。

図６（２）の例では、１メタルパターン当たり２［ｍＡ］許容可能であると規定する。図６（２）に示すように、ＩＯ搭載ＩＰマクロ１０２に２［ｍＡ］×４のメタルパターンが、ＩＯ搭載ＩＰマクロ１０２に関する物理パターンのライブラリＬｅｆに定義される。これによって、ＩＯ搭載ＩＰマクロ１０２は、他のアナログＩＰに対して８［ｍＡ］供給可能となる。

ライブラリＬｅｆとはマクロの物理形状を示す情報である。物理形状を示す情報は、マクロのサイズと、マクロが有する端子を示す情報と、マクロが有する端子を形成する配線層を示す情報と、を有する。図６（２）に示すライブラリＬｅｆは、図５に示すＩＯ搭載ＩＰライブラリＬｅｆ２であり、詳細な例は図８に示す。

図６（３）に示すように、ＩＯ搭載ＩＰマクロ１０２に関する論理的なライブラリＬｉｂｅｒｔｙ（以下、「Ｌｉｂ」と省略する。）にＩＯ搭載ＩＰマクロ１０２が供給可能な電源について流せる電流値が定義される。これにより、Ｐ＆Ｒにおいて接続可否の判定を行うことが可能となる。ライブラリＬｉｂとは、論理的なライブラリであって、電流源を示す情報などを有する。図６（３）に示すライブラリＬｉｂは、図５に示すＩＯ搭載ＩＰライブラリＬｉｂ２であり、詳細な例は図１１に示す。

図７は、電源フィルタを設けたアナログＩＰ例を示す説明図である。ＩＯ搭載ＩＰマクロ１０２は固有の周波数ノイズを持つため、設計者は、特定の周波数を除去するための電源フィルタを搭載した寄生ＩＰマクロ１０１を予め設計しておいてもよい。搭載される電源フィルタの数は、特に限定しない。例えば、レイアウト設計において、寄生ＩＰマクロ１０１の電源端子とＩＯ搭載ＩＰマクロ１０２の電源供給端子とを接続させる際に、アナログスイッチによって電源フィルタの有効と無効とが切り替えられてもよい。これにより、電源フィルタによってＬＰＦ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）が構築可能となる。図７には、電源フィルタとして容量Ａ〜Ｅ［ｐＦ］が搭載される例を示す。ＩＯ搭載ＩＰマクロ１０２が高周波数のクロック信号で動作する高速ＩＰである場合、使用周波数が確定していれば、設計者は、予め端子を出すパターンを決めておくことにより、高速ＩＰの電源ノイズを除去することが可能となる。

図８は、ＩＯ搭載ＩＰライブラリＬｅｆ２例を示す説明図である。ＩＯ搭載ＩＰライブラリＬｅｆ２は、ＩＯ搭載ＩＰマクロ１０２の物理形状を示す情報である。また、ＩＯ搭載ＩＰライブラリＬｅｆ２には、余剰電流値Ｉｒｅｍ分のＶＤＤＲＥＭ端子が定義される。また、ＩＯ搭載ＩＰライブラリＬｅｆ２には、余剰電流値Ｉｒｅｍ分のＶＳＳＲＥＭ端子が定義される。

図９は、寄生ＩＰライブラリＬｅｆ１例を示す説明図である。寄生ＩＰライブラリＬｅｆ１は、寄生ＩＰマクロ１０１の物理形状を示す情報である。また、寄生ＩＰライブラリＬｅｆ１には、第１消費電流値Ｉｐｍａｘ分のＶＤＤＲＥＭ端子が定義される。また、寄生ＩＰライブラリＬｅｆ１には、第１消費電流値Ｉｐｍａｘ分のＶＳＳＲＥＭ端子が定義される。

図１０は、ライブラリＣＬｉｂ例を示す説明図である。ライブラリＣＬｉｂには、ＩＯ搭載ＩＰマクロ１０２の電源端子と電源との接続関係と、寄生ＩＰマクロ１０１の電源端子と電源との接続関係と、が定義される。

図１１は、ＩＯ搭載ＩＰライブラリＬｉｂ２例を示す説明図である。ＩＯ搭載ＩＰライブラリＬｉｂ２は、ＩＯ搭載ＩＰマクロ１０２に関する電流値などを示す情報である。また、ＩＯ搭載ＩＰライブラリＬｉｂ２には、ＶＤＤＲＥＭ端子に流せる電流値が定義される。

図１２は、寄生ＩＰライブラリＬｉｂ１例を示す説明図である。寄生ＩＰライブラリＬｉｂ１は、寄生ＩＰマクロ１０１に関する電流値などを示す情報である。寄生ＩＰライブラリＬｉｂ１は、ＶＤＤＲＥＭ端子に供給する電流値が定義される。

まず、制御部５０１は、記憶部１０３に記憶された寄生ＩＰライブラリＬｉｂ１が示す第１消費電流値Ｉｐｍａｘと、記憶部１０３に記憶されたＩＯ搭載ＩＰライブラリＬｉｂ２が示す余剰電流値Ｉｒｅｍと、を比較する。そして、制御部５０１は、比較結果に応じて、対象回路において、ＩＯ搭載ＩＰマクロ１０２の電源供給端子と、寄生ＩＰマクロ１０１の電源端子と、を接続した回路を示す回路情報をレイアウト装置に生成させる制御を行う。ＩＯ搭載ＩＰマクロ１０２の電源供給端子は、ＩＯ搭載ＩＰマクロ１０２の電源端子に供給される電源を他の回路に供給可能な端子である。上述したように、本実施の形態では、設計支援装置１００がレイアウト装置を有するが、これに限らず、他の装置であってもよい。ここでは、上述したようにレイアウト部５０２がレイアウト装置である。

例えば、寄生ＩＰライブラリＬｉｂ１に定義されたＶＤＤＲＥＭ端子に流せる電流値が第１消費電流値Ｉｐｍａｘである。例えば、ＩＯ搭載ＩＰライブラリＬｉｂ２に定義されたＶＤＤＲＥＭ端子に供給する電流値が余剰電流値Ｉｒｅｍである。第１消費電流値Ｉｐｍａｘは寄生ＩＰマクロ１０１の動作時の最大消費電流値である。最大消費電流値は、例えば、設計仕様や経験値などによって定められる値である。

また、比較する処理として、例えば、制御部５０１は、余剰電流値Ｉｒｅｍが第１消費電流値Ｉｐｍａｘよりも所定値以上大きいか否かを判断する。例えば所定値は、０以上の値であり、予め設計支援装置１００の利用者などによって定められた値である。例えば、所定値が０であると、制御部５０１は、余剰電流値Ｉｒｅｍが第１消費電流値Ｉｐｍａｘ以上であるか否かを判断することとなる。また、例えば、所定値が１以上の値であると、制御部５０１は、余剰電流値Ｉｒｅｍにマージンを持たせた値が第１消費電流値Ｉｐｍａｘ以上であるか否かを判断することとなる。

また、制御を行う処理として、例えば、制御部５０１は、記憶部１０３に記憶されたＩＯ搭載ＩＰライブラリＬｉｂ２と寄生ＩＰライブラリＬｉｂ１とライブラリＣｌｉｂとに基づく回路情報をレイアウト装置に生成させる制御を行う。ここでの回路情報は、例えば、図１に示したような回路１０６を示すレイアウトデータ１０７である。ここでの回路情報は、レイアウト部５０２によって生成される対象回路を示すレイアウトデータに含まれる。

また、例えば、制御部５０１は、余剰電流値Ｉｒｅｍが第１消費電流値Ｉｐｍａｘよりも所定値大きくないと判断した場合に、回路情報をレイアウト装置に生成させる制御を行わない。そして、例えば、制御部５０１は、ＩＯ搭載ＩＰマクロ１０２の電源供給端子と、寄生ＩＰマクロ１０１の電源端子と、を接続できないことを示す情報を出力する。出力形式としては、出力装置４０８、記憶部１０３、ネットワークＮＥＴを介して他の装置などへの出力が挙げられる。より詳細な例としては、制御部５０１は、エラーメッセージをディスプレイなどに表示させてもよいし、エラーメッセージが記述された情報を記憶部１０３に記憶させてもよい。また、より詳細な例としては、制御部５０１は、ネットワークＮＥＴを介して他の装置の記憶装置に記憶させてもよいし、ネットワークＮＥＴを介してエラーメッセージを他の装置のディスプレイなどに表示させてもよい。

図１３は、接続例１を示す説明図である。図１３（１）に示すように、ＩＯ搭載ＩＰマクロ１０２に電源供給端子を設けることによって余剰消費電流値Ｉｒｅｍ分の電源電流が外部に出力可能となる。図１３（２）に示すように、寄生ＩＰマクロ１０１には、寄生ＩＰマクロ１０１の第１消費電流値Ｉｐｍａｘ分の電源電流を受けることが可能な電源端子が設けられる。例えば、寄生ＩＰマクロ１０１の第１消費電流値Ｉｐｍａｘが５［ｍＡ］であり、端子の許容電流値Ｉｍａｘが１［ｍＡ］であれば、寄生ＩＰマクロ１０１には、ＡＶＤ用の電源端子とＡＶＳ用の電源端子との組合せが５つ設けられる。図１３（３）に示すように、ＩＯ搭載ＩＰマクロ１０２の電源供給端子と寄生ＩＰマクロ１０１の電源端子とが接続される。

図１４は、接続例２を示す説明図である。図１４では、ＩＯ搭載ＩＰマクロ１０２の電源供給端子の配線パターンをルール化しておく例を示す。上述したように、ＩＯ搭載ＩＰマクロ１０２が高速ＩＰマクロであると、ＩＯ搭載ＩＰマクロ１０２は規格化された周波数で動作する。そのため、周波数に応じてＩＯ搭載ＩＰマクロ１０２の電源ノイズ量が定まる。

例えば、ＨＤＭＩの動作周波数は７４．２５［ＭＨｚ］、１４８．５［ＭＨｚ］のクロック信号であり、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）２．０の動作周波数は４８０［ＭＨｚ］である。そこで、例えば、図１４に示すように、設計者は、ＨＤＭＩの電源供給端子をメタルパターン１とし、ＵＳＢ２．０の電源供給端子をメタルパターン２としてルール化しておく。ルール化しておくとは、例えば、設計者が、ＩＯ搭載ＩＰマクロ１０２の種類に応じた電源供給端子のメタルパターンを示す情報を物理データＧＤＳ２として予め用意しておくことである。また、ルール化しておくとは、設計者が、ＩＯ搭載ＩＰマクロ１０２の種類ごとにメタルパターンに従った電源供給端子をＩＯ搭載ＩＰライブラリＬｅｆ２に定義しておくことである。また、図１４に示すように、ＩＯ搭載ＩＰマクロ１０２の電源端子からＩＯ搭載ＩＰマクロ１０２の電源供給端子までの間のメタルパターンは共通のレイアウトパターンとする。共通のレイアウトパターンとするとは、例えば、ＩＯ搭載ＩＰマクロ１０２の電源端子とＩＯ搭載ＩＰマクロ１０２の電源供給端子との間のメタルパターンを示す情報を物理データＧＤＳ２として予め用意しておくことである。これにより、ＩＯ搭載ＩＰマクロ１０２の種類に応じて使用する電源供給端子の数を変更可能である。したがって、レイアウト設計の容易化を図ることができる。

図１５は、接続例３を示す説明図である。上述したように、ＩＯ搭載ＩＰマクロ１０２が高速ＩＰマクロであると、ＩＯ搭載ＩＰマクロ１０２は規格化された周波数で動作する。そのため、周波数に応じてＩＯ搭載ＩＰマクロ１０２の電源ノイズ量が定まる。そこで、図１５（１）に示すように、設計者は、電源フィルタが搭載された寄生ＩＰマクロ１０１を示すレイアウトパターンを示す情報を物理データＧＤＳ１として予め用意しておく。また、図１５（１）に示すように、設計者は、ＩＯ搭載ＩＰマクロ１０２の種類ごとに電源端子のメタルパターンを示す情報を物理データＧＤＳ１として予め用意しておく。これにより、寄生ＩＰマクロ１０１に電源フィルタが搭載されたレイアウトパターンと、ＩＯ搭載ＩＰマクロ１０２の種類に応じて選択されたメタルパターンと、によってＩＯ搭載ＩＰマクロ１０２の種類に応じた電源フィルタが実現可能である。したがって、レイアウト設計の容易化を図ることができる。例えば、図１５（１）に示すように、ＨＤＭＩ用のメタルパターン１が選択されると、電源フィルタＡと電源フィルタＤと電源フィルタＥとが有効となるレイアウトパターンが実現可能である。

図１５（２）には、ＩＯ搭載ＩＰマクロ１０２がＨＤＭＩの場合におけるＩＯ搭載ＩＰマクロ１０２と寄生ＩＰマクロ１０１との接続例を示す。図１５（２）に示すように、例えば、ＩＯ搭載ＩＰマクロ１０２の電源供給端子の数に応じて寄生ＩＰマクロ１０１に搭載される電源フィルタの数が決定されてもよい。

また、図１５（３）に示すように、ＩＯ搭載ＩＰマクロ１０２の電源供給端子のメタルパターンが複数用意され、ＩＯ搭載ＩＰマクロ１０２の電源供給端子のメタルパターンによってＩＯ搭載ＩＰマクロ１０２の種類に応じた電源フィルタが実現されてもよい。

また、図１５（４）に示すように、ＩＯ搭載ＩＰマクロ１０２の電源供給端子のメタルパターンと、寄生ＩＰマクロ１０１の電源端子のメタルパターンと、の各々が複数用意される。ＩＯ搭載ＩＰマクロ１０２の電源供給端子のメタルパターンと各メタルパターンによってＩＯ搭載ＩＰマクロ１０２の種類に応じた電源フィルタが実現されてもよい。

図１６は、接続例４を示す説明図である。図１６に示すように、寄生ＩＰマクロ１０１の電源端子の各々にアナログスイッチｓｗＡ〜ｓｗＥが設けられてもよい。図１６に示すように、各アナログスイッチは、対応する制御端子を有し、制御端子において制御信号を受けることによって、そのオン・オフが制御される。制御信号に基づいてアナログスイッチのオン・オフが制御されることによって、ＩＯ搭載ＩＰマクロ１０２が決定された後に、利用する電源フィルタが決定可能となる。

図１７は、電源フィルタ制御設定例１を示す説明図である。例えば、寄生ＩＰマクロ１０１の物理データＧＤＳ１および寄生ＩＰライブラリＬｅｆ１において、寄生ＩＰマクロ１０１は、電源フィルタを制御するための制御端子を有する。また、例えば、ＩＯ搭載ＩＰマクロ１０２の物理データＧＤＳ２およびＩＯ搭載ＩＰライブラリＬｅｆ２において、ＩＯ搭載ＩＰマクロ１０２は、ＡＶＤまたはＡＶＳのいずれかに接続可能な制御端子を有する。図１７に示すように、寄生ＩＰマクロ１０１とＩＯ搭載ＩＰマクロ１０２とが接続されることによって電源フィルタの有効と無効とが切り替え可能となる。例えば、ＩＯ搭載ＩＰマクロ１０２の制御端子にＡＶＤが接続されることによって当該制御端子に対応する電源フィルタが有効となる。例えば、ＩＯ搭載ＩＰマクロ１０２の制御端子にＡＶＳが接続されることによって当該制御端子に対応する電源フィルタが無効となる。

図１７の例では、寄生ＩＰマクロ１０１の制御端子のうち、電源フィルタＡと電源フィルタＤと電源フィルタＥとの制御端子にＡＶＤが供給される。図１７の例では、寄生ＩＰマクロ１０１の制御端子のうち、電源フィルタＢの制御端子と電源フィルタＣとの制御端子とにＡＶＳが供給される。したがって、図１７の例では、電源フィルタＡと電源フィルタＤと電源フィルタＥとが有効となり、電源フィルタＢと電源フィルタＣとが無効となる。

図１８は、電源フィルタ制御設定例２を示す説明図である。設計者は、例えば、寄生ＩＰマクロ１０１には電源フィルタの設定用のメタルパターンを示す情報として物理データＧＤＳ１を用意しておく。また、設計者は、ＩＯ搭載ＩＰマクロ１０２の種類ごとにビアパターンを示す情報として物理データＧＤＳ１と寄生ＩＰライブラリＬｅｆ１とを用意しておく。図１８に示すように、接続させるＩＯ搭載ＩＰマクロ１０２の種類に応じたビアパターンが選択され、選択されたビアパターンと電源フィルタ設定用のメタルパターンとが重なるように設計される。これにより、寄生ＩＰマクロ１０１の電源フィルタの各々の有効と無効とが設定可能となる。

図１９は、複数の寄生ＩＰマクロ１０１とＩＯ搭載ＩＰマクロ１０２との接続例を示す説明図である。図１９に示すように、ＩＯ搭載ＩＰマクロ１０２の余剰電流値Ｉｍａｘが複数の寄生ＩＰマクロ１０１の第１消費電流値Ｉｐｍａｘの合計値以上である場合、複数の寄生ＩＰマクロ１０１とＩＯ搭載ＩＰマクロ１０２とが接続されるように設計されてもよい。

（本実施の形態にかかる設計処理手順例）
図２０は、設計支援処理手順例を示すフローチャート（その１）である。まず、設計者は、入力装置４０７を介して記憶部１０３の記憶内容に対して追加や変更などの操作を行う。設計者は、ＩＯ搭載ＩＰマクロ１０２の設計が終了すると、ＩＯ搭載ＩＰマクロ１０２の余剰電流値Ｉｒｅｍを抽出する（ステップＳ２００１）。上述したように、余剰電流値Ｉｒｅｍは、許容電流値Ｉｍａｘから第２消費電流値Ｉｉｐを減算した値である。つぎに、設計者は、電源供給端子に流せる余剰電流値ＩｒｅｍをＩＯ搭載ＩＰライブラリＬｉｂ２に定義する（ステップＳ２００２）。そして、設計者は、余剰電流値Ｉｒｅｍ分の電源供給端子をＩＯ搭載ＩＰライブラリＬｅｆ２のＩＰマクロ枠に定義する（ステップＳ２００３）。

また、設計者は、寄生ＩＰマクロ１０１の動作の第１消費電流値Ｉｐｍａｘを抽出する（ステップＳ２００４）。例えば、第１消費電流値Ｉｐｍａｘは、寄生ＩＰマクロ１０１のセルの種類および数や動作時の周波数などによって抽出される。そして、設計者は、電源端子に供給する第１消費電流値Ｉｐｍａｘを寄生ＩＰライブラリＬｉｂ１に定義する（ステップＳ２００５）。設計者は、第１消費電流値Ｉｐｍａｘ分の電源端子を寄生ＩＰライブラリＬｅｆ１のマクロ枠に定義する（ステップＳ２００６）。

また、設計者は、各ＩＰマクロと各ＩＰマクロの電源接続関係とをライブラリＣＬｉｂに定義する（ステップＳ２００７）。

設計支援装置１００は、ライブラリＣＬｉｂを参照することによって、電源接続に問題がないかを確認する（ステップＳ２００８）。電源接続に問題があると判断された場合（ステップＳ２００８：問題あり）、設計支援装置１００は、エラーを出力し（ステップＳ２００９）、ステップＳ２００７へ戻る。電源接続に問題がないと判断された場合（ステップＳ２００８：問題なし）、設計支援装置１００は、「余剰電流値Ｉｒｅｍ−第１消費電流値Ｉｐｍａｘ≧０［ｍＡ］」であるか否かを判断する（ステップＳ２０１０）。

「余剰電流値Ｉｒｅｍ−第１消費電流値Ｉｐｍａｘ≧０［ｍＡ］」でないと判断された場合（ステップＳ２０１０：Ｎｏ）、設計支援装置１００は、エラーを出力し（ステップＳ２０１１）、ステップＳ２００２へ戻る。「余剰電流値Ｉｒｅｍ−第１消費電流値Ｉｐｍａｘ≧０［ｍＡ］」であると判断された場合（ステップＳ２０１０：Ｙｅｓ）、設計支援装置１００は、Ｐ＆Ｒを行い（ステップＳ２０１２）、レイアウト設計の一連の処理を終了する。上述したように、本実施の形態では、設計支援装置１００がレイアウト装置である。

図２１は、設計支援処理手順例を示すフローチャート（その２）である。ここで、設計者が入力装置を介して記憶部１０３の記憶内容を追加や変更などの操作を行う。また、図２１には、寄生ＩＰマクロ１０１がＨＤＭＩに接続される例を示す。設計者は、ＩＯ搭載ＩＰマクロ１０２の設計終了後に、ＩＯ搭載ＩＰマクロ１０２の種類ごとのメタルパターンルールに従い電源供給端子を物理データＧＤＳ２およびＩＯ搭載ＩＰライブラリＬｅｆ２のマクロ枠に定義する（ステップＳ２１０１）。設計者は、寄生ＩＰマクロ１０１の設計終了後に、ＩＯ搭載ＩＰマクロ１０２の種類ごとにメタルパターンを物理データＧＤＳ１および寄生ＩＰライブラリＬｅｆ１のマクロ枠に定義する（ステップＳ２１０２）。設計者は、各ＩＰマクロと各ＩＰマクロの電源接続関係とを定義する（ステップＳ２１０３）。

また、設計支援装置１００は、ライブラリＣＬｉｂとマクロ名とに基づき物理データＧＤＳ１，ＧＤＳ２と寄生ＩＰライブラリＬｅｆ１，Ｌｅｆ２とを選択する（ステップＳ２１０４）。設計支援装置１００は、ライブラリＣＬｉｂとマクロ名とに応じた物理データＧＤＳ１，ＧＤＳ２と寄生ＩＰライブラリＬｅｆ１，Ｌｅｆ２とが記憶部１０３にあるか否かを判断する（ステップＳ２１０５）。物理データＧＤＳ１，ＧＤＳ２と寄生ＩＰライブラリＬｅｆ１，Ｌｅｆ２とが記憶部１０３にないと判断された場合（ステップＳ２１０５：Ｎｏ）、設計支援装置１００は、エラーを出力し（ステップＳ２１０６）、ステップＳ２１０１〜ステップＳ２１０３へ戻る。

物理データＧＤＳ１，ＧＤＳ２と寄生ＩＰライブラリＬｅｆ１，Ｌｅｆ２とが記憶部１０３にあると判断された場合（ステップＳ２１０５：Ｙｅｓ）、設計支援装置１００は、Ｐ＆Ｒを行い（ステップＳ２１０７）、レイアウト設計の一連の処理を終了する。

図２２は、設計支援処理手順例を示すフローチャート（その３）である。ここで、設計者が入力装置を介して記憶部１０３の記憶内容を追加や変更などの操作を行う。また、図２２には、寄生ＩＰマクロ１０１がＨＤＭＩに接続される例を示す。設計者は、ＩＯ搭載マクロの種類ごとに、ビア／メタルパターンを定義する（ステップＳ２２０１）。ビア／メタルパターンが定義される例は、図１８に示した例である。つぎに、設計者は、各ＩＰマクロと電源接続関係とを定義する（ステップＳ２２０２）。

設計支援装置１００は、ライブラリＣＬｉｂに基づいて、寄生ＩＰマクロ１０１の物理データＧＤＳとＩＯ搭載ＩＰマクロ１０２に対応するビアパターン／メタルパターンを示す物理データとライブラリとを選択する（ステップＳ２２０３）。ここで選択されるライブラリは、ＨＤＭＩ用の寄生ＩＰライブラリＬｅｆ１＿ｈｄｍｉであり、選択される物理データは物理データＧＤＳ１＿ｈｄｍｉである。設計支援装置１００は、ライブラリＣＬｉｂと各物理データＧＤＳと各ライブラリＬｅｆとがあるか否かを判断する（ステップＳ２２０４）。

ライブラリＣＬｉｂと物理データＧＤＳとライブラリＬｅｆとがないと判断された場合（ステップＳ２２０４：Ｎｏ）、設計支援装置１００は、エラーを出力し（ステップＳ２２０５）、ステップＳ２２０１、ステップＳ２２０２へ戻る。ライブラリＣＬｉｂと物理データＧＤＳとライブラリＬｅｆとがあると判断された場合（ステップＳ２２０４：Ｙｅｓ）、設計支援装置１００は、Ｐ＆Ｒを行い（ステップＳ２２０６）、レイアウト設計の一連の処理を終了する。

また、図１、図３、図７、図１３〜図１９などに示すレイアウトデータを用いて製造することによって半導体集積回路が得られる。

以上説明したように、設計支援装置１００は、寄生ＩＰマクロの第１消費電流値とＩＯ搭載ＩＰマクロの余剰電流値との比較結果に応じて、寄生ＩＰマクロの電源端子とＩＯ搭載ＩＰマクロの電源供給端子とを接続させるように設計する。これにより、ＩＯ搭載ＩＰマクロから寄生ＩＰマクロに電源を供給可能となる。したがって、寄生ＩＰマクロのＩＯ回路の数の低減を可能とする。

また、比較する処理において、設計支援装置１００は、余剰電流値が第１消費電流値よりも所定値以上大きいと判断した場合に、回路情報をレイアウト装置に生成させる制御を行う。このように、ＩＯ搭載ＩＰマクロから電源を寄生ＩＰマクロに供給した場合にＩＯ搭載ＩＰマクロと寄生ＩＰマクロとの両方が動作可能であると判断された場合にだけ、ＩＯ搭載ＩＰマクロから寄生ＩＰマクロに電源を供給可能となる。これにより、動作の保証を検証しつつ、寄生ＩＰマクロのＩＯ回路の数の低減を可能とする。

また、設計支援装置１００は、余剰電流値が第１消費電流値よりも所定値以上大きくないと判断した場合に、回路情報を生成させる制御を行わずに、エラー情報を出力する。これにより、ＩＯ搭載ＩＰマクロと寄生ＩＰマクロとが接続された場合にいずれも動作しない可能性があることを設計者が容易に判別可能となる。したがって、設計の容易化を図ることができる。

また、回路情報を生成する制御を行う処理において、設計支援装置１００は、寄生ＩＰマクロを示す第１部分回路情報と、ＩＯ搭載ＩＰマクロを示す第２部分回路情報とに基づく回路情報を生成させる制御を行う。

また、ＩＯ搭載ＩＰマクロはＩＯ搭載ＩＰマクロの電源端子に対応するＩＯ回路を有し、寄生ＩＰマクロは寄生ＩＰマクロの電源端子に対応するＩＯ回路を有さない。したがって、寄生ＩＰマクロのＩＯ回路数の低減を図ることができる。

また、寄生ＩＰマクロの電源端子にＩＯ搭載ＩＰマクロに応じた電源フィルタが設けられる。これにより、寄生ＩＰマクロに供給される電源のノイズを抑止することができる。

また、第１部分回路情報が示す寄生ＩＰマクロは、寄生ＩＰマクロの電源端子の各々に電源フィルタを有し、設計支援装置は、電源フィルタの有効と無効とをＩＯ搭載ＩＰマクロの種類に応じて決定した回路情報を生成する。これにより、寄生ＩＰマクロに供給される電源のノイズを抑止することができる。

また、設計支援装置１００は、さらに、ＩＯ搭載ＩＰマクロの種類に応じた電源フィルタが有効となるような配線であって、ＩＯ搭載ＩＰマクロの電源供給端子と寄生ＩＰマクロの電源端子とを接続可能な配線を示す配線情報に基づいて、レイアウトを行う。このように、ＩＯ搭載ＩＰマクロの種類に応じていずれの電源フィルタを有効にするかをライブラリ化しておく。これにより、搭載される電源フィルタの数を変更せずにＩＯ搭載ＩＰマクロの種類に応じた電源フィルタを実現でき、レイアウト設計の容易化を図ることができる。

また、第１部分回路情報が示す寄生ＩＰマクロは、寄生ＩＰマクロに設けられる電源フィルタの各々に電源フィルタの有効と無効とを切り替え可能なアナログスイッチを有する。これにより、搭載される電源フィルタの数を変更せずにＩＯ搭載ＩＰマクロの種類に応じた電源フィルタが実現可能となる。したがって、レイアウト設計の容易化を図ることができる。

また、第２部分回路情報が示すＩＯ搭載ＩＰマクロは、寄生ＩＰマクロに設けられる電源フィルタからＩＯ搭載ＩＰマクロの種類に応じた電源フィルタを有効とできるようにアナログスイッチを制御可能な電源配線を有する。このように、電源配線に応じて制御可能なようにライブラリ化しておくことによって、ＩＯ搭載ＩＰマクロの種類に応じた電源配線を示す配線情報をレイアウト装置に与えるだけでアナログスイッチが切り替え可能となる。これにより、搭載される電源フィルタの数を変更せずにＩＯ搭載ＩＰマクロの種類に応じた電源フィルタが実現可能となる。したがって、レイアウト設計の容易化を図ることができる。

また、寄生ＩＰマクロに設けられる電源フィルタのうちＩＯ搭載ＩＰマクロの種類に応じた電源フィルタを有効とするアナログスイッチを制御可能なビアを示すビア情報を記憶部に格納しておく。設計支援装置１００は、さらに、ビア情報に基づいてレイアウトを行う。これにより、搭載される電源フィルタの数を変更せずにＩＯ搭載ＩＰマクロの種類に応じた電源フィルタが実現可能となる。したがって、レイアウト設計の容易化を図ることができる。

以上説明したように、本実施の形態にかかる半導体集積回路では、第１部分回路の電源端子と第２部分回路の電源供給端子とが接続される。そして、半導体集積回路は、第１部分回路の電源端子の各々に対応する電源フィルタと、電源フィルタの各々の有効と無効とを切り替え可能なアナログスイッチを有する。複数の電源フィルタのうち前記第２部分回路の種類に応じて電源フィルタを有効とするようにアナログスイッチが設定されることによって、電源のＩＯ回路の数が低減でき、電源ノイズ量を抑止可能である。

なお、本実施の形態で説明した設計支援方法は、予め用意された設計支援プログラムをパーソナル・コンピュータやワークステーション等のコンピュータで実行することにより実現することができる。本設計支援プログラムは、磁気ディスク、光ディスク、ＵＳＢフラッシュメモリなどのコンピュータで読み取り可能な記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行される。また、設計支援プログラムは、インターネット等のネットワークを介して配布してもよい。

上述した実施の形態に関し、さらに以下の付記を開示する。

（付記１）設計の対象回路に含まれる第１部分回路の動作時の第１消費電流値を示す第１情報と、前記対象回路に含まれ前記第１部分回路と異なる第２部分回路の電源端子であって、前記第１部分回路と同一の電源が供給される電源端子の許容電流値および前記第２部分回路の動作時の第２消費電流値に基づく余剰電流値を示す第２情報と、を記憶する記憶部を有するコンピュータが、
前記記憶部に記憶された前記第１情報が示す前記第１消費電流値と、前記記憶部に記憶された前記第２情報が示す前記余剰電流値と、を比較し、
前記第１消費電流値と前記余剰電流値との比較結果に応じて、前記対象回路において、前記第２部分回路の電源端子に供給される電源を他の回路に供給可能な前記第２部分回路の電源供給端子と、電源が供給される前記第１部分回路の電源端子と、を接続した回路を示す回路情報をレイアウト装置に生成させる制御を行う、
処理を実行することを特徴とする設計支援方法。

（付記２）前記比較する処理では、前記余剰電流値が前記第１消費電流値よりも所定値以上大きいか否かを判断し、
前記制御を行う処理では、前記余剰電流値が前記第１消費電流値よりも前記所定値以上大きいと判断した場合に、前記回路情報を前記レイアウト装置に生成させる制御を行うことを特徴とする付記１に記載の設計支援方法。

（付記３）前記コンピュータが、
前記余剰電流値が前記第１消費電流値よりも前記所定値以上大きくないと判断した場合に、前記回路情報を前記レイアウト装置に生成させる制御を行う処理を実行せずに、前記第２部分回路の電源供給端子と前記第１部分回路の電源端子とが接続できないことを示す情報を出力する処理を実行することを特徴とする付記２に記載の設計支援方法。

（付記４）前記記憶部には、さらに、前記第１部分回路を示す第１部分回路情報と、前記第２部分回路を示す第２部分回路情報と、が記憶されてあり、
前記制御を行う処理では、前記記憶部に記憶された前記第１部分回路情報と前記第２部分回路情報とに基づく前記回路情報を前記レイアウト装置に生成させる制御を行うことを特徴とする付記１または２に記載の設計支援方法。

（付記５）前記第２部分回路情報が示す前記第２部分回路は、前記第２部分回路の電源端子に対応する入出力回路を有し、前記第１部分回路情報が示す前記第１部分回路は、前記第１部分回路の電源端子に対応する入出力回路を有さないことを特徴とする付記４に記載の設計支援方法。

（付記６）前記第１部分回路情報が示す前記第１部分回路の電源端子が複数設けられ、前記第２部分回路情報が示す前記第２部分回路の電源供給端子が、前記第１部分回路の電源端子に対応して設けられ、
前記第１部分回路情報が示す前記第１部分回路の電源端子の少なくともいずれかに前記第２部分回路の種類に応じた電源フィルタが設けられることを特徴とする付記４に記載の設計支援方法。

（付記７）前記第１部分回路の電源端子の各々に前記電源フィルタが設けられ、
前記記憶部には、さらに、前記第１部分回路に設けられる前記電源フィルタから前記第２部分回路の種類に応じて選択した電源フィルタが有効となる配線であって、前記第１部分回路の電源端子と前記第２部分回路の電源供給端子とを接続可能な配線を示す配線情報を記憶し、
前記レイアウト装置を制御する処理では、さらに、前記記憶部に記憶された前記配線情報に基づいて、前記回路情報を前記レイアウト装置に生成させる制御を行うことを特徴とする付記６に記載の設計支援方法。

（付記８）前記第１部分回路の電源端子の各々に前記電源フィルタが設けられ、
前記第１部分回路情報が示す前記第１部分回路は、前記第１部分回路に設けられる前記電源フィルタの各々に対応するアナログスイッチであって、前記電源フィルタの有効と無効とを切り替え可能なアナログスイッチを有し、
前記第２部分回路情報が示す前記第２部分回路は、前記第１部分回路に設けられる前記電源フィルタから前記第２部分回路の種類に応じて選択した電源フィルタが有効となるように前記アナログスイッチを制御可能な配線を有することを特徴とする付記６に記載の設計支援方法。

（付記９）前記第１部分回路の電源端子の各々に前記電源フィルタが設けられ、
前記第１部分回路情報が示す前記第１部分回路は、前記第１部分回路に設けられる前記電源フィルタの各々に対応するアナログスイッチであって、前記電源フィルタの有効と無効とを切り替え可能なアナログスイッチを有し、
前記記憶部には、さらに、前記第１部分回路に設けられる前記電源フィルタから前記第２部分回路の種類に応じて選択した電源フィルタが有効となるように前記アナログスイッチを制御可能なビアを示すビア情報を記憶し、
前記制御を行う処理では、さらに、前記記憶部に記憶された前記ビア情報に基づいて、前記回路情報を前記レイアウト装置に生成させる制御を行うことを特徴とする付記６に記載の設計支援方法。

（付記１０）前記コンピュータは前記レイアウト装置を有することを特徴とする付記１〜９のいずれか一つに記載の設計支援方法。

（付記１１）設計の対象回路に含まれる第１部分回路の動作時の第１消費電流値を示す第１情報と、前記対象回路に含まれ前記第１部分回路と異なる第２部分回路の電源端子であって、前記第１部分回路と同一の電源が供給される電源端子の許容電流値および前記第２部分回路の動作時の第２消費電流値に基づく余剰電流値を示す第２情報と、を記憶する記憶部を有するコンピュータに、
前記記憶部に記憶された前記第１情報が示す前記第１消費電流値と、前記記憶部に記憶された前記第２情報が示す前記余剰電流値と、を比較し、
前記第１消費電流値と前記余剰電流値との比較結果に応じて、前記対象回路において、前記第２部分回路の電源端子に供給される電源を他の回路に供給可能な前記第２部分回路の電源供給端子と、電源が供給される前記第１部分回路の電源端子と、を接続した回路を示す回路情報をレイアウト装置に生成させる制御を行う、
処理を実行することを特徴とする設計支援プログラム。

（付記１２）第１部分回路と、
前記第１部分回路と異なる第２部分回路と、
を有する半導体集積回路であって、
前記第２部分回路の電源端子に供給される電源を他の回路に供給する前記第２部分回路の電源供給端子と、電源が供給される前記第１部分回路の電源端子と、が接続され、
前記第１部分回路は、
前記第１部分回路の電源端子の各々に設けられる電源フィルタと、
前記電源フィルタの各々の有効と無効とを切り替え可能なアナログスイッチと、
を有することを特徴とする半導体集積回路。

（付記１３）前記アナログスイッチは、
前記電源フィルタの有効と無効との切り替えを制御するための制御信号を受ける制御端子を有し、
前記第２部分回路は、
前記制御信号を生成する配線を有し、
前記第１部分回路は、
前記配線と前記制御端子とを接続する接続配線を有することを特徴とする付記１２に記載の半導体集積回路。

（付記１４）前記アナログスイッチは、
前記電源フィルタの有効と無効との切り替えを制御するための制御信号を受ける制御端子を有し、
前記第１部分回路は、
前記制御信号を生成する配線と、前記配線と前記制御端子とを接続する接続配線を有することを特徴とする付記１２に記載の半導体集積回路。

１００ 設計支援装置
１０１ 第１部分回路
１０２ 第２部分回路
１０３ 記憶部
１０４ 第１情報
１０５ 第２情報
１０６ 回路
１０７ レイアウトデータ
５０１ 制御部
５０２ レイアウト部
ＣＬｉｂ ライブラリ
Ｌｅｆ１，Ｌｉｂ１ 寄生ＩＰライブラリ
Ｌｅｆ２，Ｌｉｂ２ ＩＯ搭載ＩＰライブラリ
ＧＤＳ１，ＧＤＳ２ 物理データ
Ａ〜Ｅ 電源フィルタ
ｓｗＡ〜ｓｗＥ アナログスイッチ

Claims (8)

1. 設計の対象回路に含まれる第１部分回路の動作時の第１消費電流値を示す第１情報と、前記対象回路に含まれ前記第１部分回路と異なる第２部分回路の電源端子であって、前記第１部分回路と同一の電源が供給される電源端子の許容電流値および前記第２部分回路の動作時の第２消費電流値に基づく余剰電流値を示す第２情報と、を記憶する記憶部を有するコンピュータが、
   前記記憶部に記憶された前記第１情報が示す前記第１消費電流値と、前記記憶部に記憶された前記第２情報が示す前記余剰電流値と、を比較し、
   前記第１消費電流値と前記余剰電流値との比較結果に応じて、前記対象回路において、前記第２部分回路の電源端子に供給される電源を他の回路に供給可能な前記第２部分回路の電源供給端子と、電源が供給される前記第１部分回路の電源端子と、を接続した回路を示す回路情報をレイアウト装置に生成させる制御を行う、
   処理を実行することを特徴とする設計支援方法。
2. 前記比較する処理では、前記余剰電流値が前記第１消費電流値よりも所定値以上大きいか否かを判断し、
   前記制御を行う処理では、前記余剰電流値が前記第１消費電流値よりも前記所定値以上大きいと判断した場合に、前記回路情報を前記レイアウト装置に生成させる制御を行うことを特徴とする請求項１に記載の設計支援方法。
3. 前記記憶部には、さらに、前記第１部分回路を示す第１部分回路情報と、前記第２部分回路を示す第２部分回路情報と、が記憶されてあり、
   前記制御を行う処理では、前記記憶部に記憶された前記第１部分回路情報と前記第２部分回路情報とに基づく前記回路情報を前記レイアウト装置に生成させる制御を行うことを特徴とする請求項１または２に記載の設計支援方法。
4. 前記第１部分回路情報が示す前記第１部分回路の電源端子が複数設けられ、前記第２部分回路情報が示す前記第２部分回路の電源供給端子が、前記第１部分回路の電源端子に対応して設けられ、
   前記第１部分回路情報が示す前記第１部分回路の電源端子の少なくともいずれかに前記第２部分回路の種類に応じた電源フィルタが設けられることを特徴とする請求項３に記載の設計支援方法。
5. 前記第１部分回路の電源端子の各々に前記電源フィルタが設けられ、
   前記記憶部には、さらに、前記第１部分回路に設けられる前記電源フィルタから前記第２部分回路の種類に応じて選択した電源フィルタが有効となる配線であって、前記第１部分回路の電源端子と前記第２部分回路の電源供給端子とを接続可能な配線を示す配線情報を記憶し、
   前記レイアウト装置を制御する処理では、さらに、前記記憶部に記憶された前記配線情報に基づいて、前記回路情報を前記レイアウト装置に生成させる制御を行うことを特徴とする請求項４に記載の設計支援方法。
6. 前記第１部分回路の電源端子の各々に前記電源フィルタが設けられ、
   前記第１部分回路情報が示す前記第１部分回路は、前記第１部分回路に設けられる前記電源フィルタの各々に対応するアナログスイッチであって、前記電源フィルタの有効と無効とを切り替え可能なアナログスイッチを有し、
   前記第２部分回路情報が示す前記第２部分回路は、前記第１部分回路に設けられる前記電源フィルタから前記第２部分回路の種類に応じて選択した電源フィルタが有効となるように前記アナログスイッチを制御可能な配線を有することを特徴とする請求項５に記載の設計支援方法。
7. 前記第１部分回路の電源端子の各々に前記電源フィルタが設けられ、
   前記第１部分回路情報が示す前記第１部分回路は、前記第１部分回路に設けられる前記電源フィルタの各々に対応するアナログスイッチであって、前記電源フィルタの有効と無効とを切り替え可能なアナログスイッチを有し、
   前記記憶部には、さらに、前記第１部分回路に設けられる前記電源フィルタから前記第２部分回路の種類に応じて選択した電源フィルタが有効となるように前記アナログスイッチを制御可能なビアを示すビア情報を記憶し、
   前記制御を行う処理では、さらに、前記記憶部に記憶された前記ビア情報に基づいて、前記回路情報を前記レイアウト装置に生成させる制御を行うことを特徴とする請求項４に記載の設計支援方法。
8. 設計の対象回路に含まれる第１部分回路の動作時の第１消費電流値を示す第１情報と、前記対象回路に含まれ前記第１部分回路と異なる第２部分回路の電源端子であって、前記第１部分回路と同一の電源が供給される電源端子の許容電流値および前記第２部分回路の動作時の第２消費電流値に基づく余剰電流値を示す第２情報と、を記憶する記憶部を有するコンピュータに、
   前記記憶部に記憶された前記第１情報が示す前記第１消費電流値と、前記記憶部に記憶された前記第２情報が示す前記余剰電流値と、を比較し、
   前記第１消費電流値と前記余剰電流値との比較結果に応じて、前記対象回路において、前記第２部分回路の電源端子に供給される電源を他の回路に供給可能な前記第２部分回路の電源供給端子と、電源が供給される前記第１部分回路の電源端子と、を接続した回路を示す回路情報をレイアウト装置に生成させる制御を行う、
   処理を実行することを特徴とする設計支援プログラム。

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