JP6317696B2 - 通信装置および通信システム - Google Patents

Description

本発明の実施形態は、通信装置および通信システムに関する。

ＩＥＥＥ８０２．１１ａｃの物理層フレームフォーマットは、ＶＨＴ−ＳＩＧ−Ｂ(Very High Throughput-SIGNAL-B)の後続のフィールドとして、ＭＡＣ層フレームフォーマットが格納されるＤａｔａフィールドを含む。Ｄａｔａフィールドの符号化（変調）方式としては、バイナリ畳み込み符号化（以下、ＢＣＣ符号化ともいう）または低密度パリティ検査符号化（以下、ＬＤＰＣ符号化ともいう）のいずれかを選択できる。Ｄａｔａフィールドの符号化において必要となるパラメータはＭＣＳ番号(Modulation and Coding Scheme)によって規定される。ここで、ＬＤＰＣ符号化を施すためのパラメータをＬＤＰＣ符号化パラメータと定義する。

ここで、ＩＥＥＥ８０２．１１ａｃのMulti User Format（以下、ＭＵフォーマット）であり、かつＬＤＰＣ符号化が施されたフレームを受信した通信装置は、ＶＨＴ−ＳＩＧ−Ｂフィールドを復調してＭＣＳ番号の取得し、ＭＣＳ番号から算出されるＬＤＰＣ符号化パラメータを取得しなければ、ＬＤＰＣ符号化パラメータが解らないためＤａｔａフィールドのデータを復調できない。

そのため、従来の通信装置においては、ＶＨＴ−ＳＩＧ−Ｂのデータの復調に時間がかかることで、Ｄａｔａフィールドの復調処理が遅延してしまうといった問題があった。

特開２０１４−６４１７４号公報

データを迅速に復調できる通信装置および通信システムを提供する。

本実施形態による通信装置は、デインターリーバと、誤り訂正器とを備える。デインターリーバは、終端された第１の誤り訂正符号系列を二つ以上繰り返した第２の誤り訂正符号系列に対して、複数の終端された第１の誤り訂正符号系列をまたいで第１の規則に従ってビットの位置を並び替えた第３の誤り訂正符号系列を入力とする。デインターリーバは、入力された第３の誤り訂正符号系列に対して前記第１の規則とは異なる第２の規則に従ってビットの位置を並び替えることで、一つ以上の前記終端された第１の誤り訂正符号系列を含む第４の誤り訂正符号系列を構成する。誤り訂正器は、第４の誤り訂正符号系列に基づいて誤り訂正を行う。デインターリーバが用いる第２の規則は、第３の誤り訂正符号系列から第４の誤り訂正符号系列を構成し得るビットを、先頭側から順に抽出することである。

本実施形態を示す通信システム１のブロック図である。 ＩＥＥＥ８０２．１１ａｃのフレームフォーマットを示す図である。 図１の通信システム１の動作例を示す図である。 図１の通信システム１の動作例を示すタイミングチャートである。 比較例の通信システムの動作例を示すタイムチャートである。

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。

ＩＥＥＥ８０２．１１ａｃの物理層フレームフォーマットは、ＶＨＴ−ＳＩＧ−Ａ(Very High Throughput-SIGNAL-A)と称されるフィールドと、既述したＶＨＴ−ＳＩＧ−Ｂと称されるフィールドを含む。ＶＨＴ−ＳＩＧ−ＡおよびＶＨＴ−ＳＩＧ−Ｂには、フレームに含まれるＭＡＣ層フレームフォーマット長や通信速度等を規定する既述のＭＣＳ番号などのフレーム構成情報が記述されている。ＶＨＴ−ＳＩＧ−ＡおよびＶＨＴ−ＳＩＧ−Ｂのデータは、ＢＣＣ符号化かつバースト誤りに対応するためにインターリーブと呼ばれる処理が施されている。

また、ＩＥＥＥ８０２．１１ａｃの物理層フレームフォーマットには、Single User Format（以下、ＳＵフォーマット）と、既述のＭＵフォーマットが規定されている。ＳＵフォーマットと、ＭＵフォーマットとで、ＶＨＴ−ＳＩＧ−Ａ、ＶＨＴ−ＳＩＧ−Ｂの各フィールドに含まれるフレーム構成情報が異なっている。もっとも大きな違いとしては、ＭＣＳ番号の記述位置が異なる。ＳＵフォーマットの場合、ＭＣＳ番号はＶＨＴ−ＳＩＧ−Ａに、ＭＵフォーマットの場合、ＭＣＳ番号はＶＨＴ−ＳＩＧ−Ｂに記述される。

例えば、以上のようなＩＥＥＥ８０２．１１ａｃの物理層フレームフォーマットを利用した無線通信を迅速に行うため、本実施形態の通信システムは以下のように構成されている。

図１は、本実施形態を示す通信システム１のブロック図である。通信システム１は、送信装置１１と受信装置１２とを備える。受信装置１２は、通信装置でもある。送信装置１１は、例えば、ＩＥＥＥ８０２．１１ａｃに準拠した通信方式で、受信装置１２にデータを送信する。受信装置１２は、送信装置１１から送信されたデータを受信する。なお、送信装置１１は、受信装置１２の機能を併有してもよい。また、受信装置１２は、送信装置１１の機能を併有してもよい。

図１に示すように、送信装置１１は、受信装置１２に送信すべき送信データの伝送方向における上流側から順に、スクランブラ１１２と、ＢＣＣエンコーダ１１３と、インターリーバ１１５と、セレクタ１１６とを備える。また、送信装置１１は、ＢＣＣエンコーダ１１３にシグナルデータを入力するシグナルジェネレータ１１１を備える。また、送信装置１１は、スクランブラ１１２とセレクタ１１６との間に、ＬＤＰＣエンコーダ１１４を備える。ＬＤＰＣエンコーダ１１４は、送信データの伝送順序においてＢＣＣエンコーダ１１３およびインターリーバ１１５から独立している。

また、送信装置１１は、セレクタ１１６の下流側に、順に、マッパ１１７と、逆高速フーリエ変換器（以下、ＩＦＦＴともいう）１１８と、ＧＩ(Guard Interval)付加部１１９と、ＤＡＣ(Digital to Analog Converter)１１１０と、アンテナ１１１１ａを有する無線送信部１１１１とを備える。

ここで、インターリーバ１１５は、ＶＨＴ−ＳＩＧ−Ｂでは、終端された第１の誤り訂正符号系列を二つ以上繰り返した第２の誤り訂正符号系列に対して、複数の終端された第１の誤り訂正符号系列をまたいでビットの位置を並び替える。ビットの位置の並び替えは、第１の規則に従う。第１の規則に従ってビットの位置を並び替えることで、インターリーバ１１５は、第３の誤り訂正符号系列を構成する。なお、インターリーバ１１５は、ＶＨＴ−ＳＩＧ−Ｂ以外のフィールドについては、一つの終端された誤り訂正符号系列を一つ以上の系列に分割し、分割された系列に閉じてビットの位置を入れ替える。インターリーバ１１５の更なる詳細は、後述の通信システム１の動作例において説明する。

一方、図１に示すように、受信装置１２は、送信装置１１から受信した受信データの伝送方向における上流側から順に、アンテナ１２１ａを有する無線受信部１２１と、ＡＤＣ(Analog to Digital Converter)１２２と、ＧＩ除去部１２３と、高速フーリエ変換器（以下、ＦＦＴともいう）１２４とを備える。

また、受信装置１２は、ＦＦＴ１２４の下流側に、順に、デマッパ１２５と、デインターリーバ１２６と、ビタビデコーダ１２７と、セレクタ１２１２と、デスクランブラ１２８とを備える。ビタビデコーダ１２７は、誤り訂正器の一例である。

また、受信装置１２は、デマッパ１２５とセレクタ１２１２との間に、復号化器の一例としてのＬＤＰＣデコーダ１２１１を備える。ＬＤＰＣデコーダ１２１１は、受信データの伝送順序においてデインターリーバ１２６およびビタビデコーダ１２７から独立している。また、受信装置１２は、ビタビデコーダ１２７とＬＤＰＣデコーダ１２１１との間に、シグナルアナライザ１２９とＬＤＰＣパラメータ算出部１２１０とを備える。

ここで、デインターリーバ１２６は、第３の誤り訂正符号系列を入力とする。デインターリーバ１２６は、入力された第３の誤り訂正符号系列に対して第１の規則とは異なる第２の規則に従ってビットの位置を並び替える。ビットの位置を並び替えることで、デインターリーバ１２６は、一つ以上の終端された第１の誤り訂正符号系列を含む第４の誤り訂正符号系列を構成する。ＶＨＴ−ＳＩＧ−Ｂについて、デインターリーバ１２６が用いる第２の規則は、第３の誤り訂正符号系列から第４の誤り訂正符号系列を構成し得るビットを、先頭側から順に抽出することである。なお、デインターリーバ１２６は、ＶＨＴ−ＳＩＧ−Ｂ以外のフィールドについては、送信側と同じ長さで分割された系列に対して閉じてビット位置を入れ替え、送信側の分割された系列を復元し、復元後の分割された各系列を結合することで、一つの終端された誤り訂正符号系列を構成する。デインターリーバ１２６の更なる詳細は、以下の通信システム１の動作例において説明する。

以上のような構成を有する通信システム１の動作の一例について説明する。図２は、ＩＥＥＥ８０２．１１ａｃのフレームフォーマットを示す図である。図３は、図１の通信システム１の動作例を示す図である。図４は、図１の通信システム１の動作例を示すタイミングチャートである。図５は、比較例の通信システムとして、インターリーブ系列の全ビットを対象としたデインターリーブを実行する通信システムの動作例を示すタイムチャートである。

先ず、送信装置１１の送信処理について説明する。送信装置１１は、図２に示されるフレームフォーマットの送信データを、受信装置１２に送信する。

ここで、図２の送信データは、先頭側から順に、Ｌ-ＳＴＦ(Legacy-Short Training Field)、Ｌ-ＬＴＦ(Legacy-Long Training Field)、Ｌ-ＳＩＧ(Legacy-SIGNAL)、ＶＨＴ−ＳＩＧ−Ａの各フィールドを含む。また、図２のフレームフォーマットは、ＶＨＴ−ＳＩＧ−Ａに続いて、順に、ＶＨＴ-ＳＴＦ、ＶＨＴ-ＬＴＦ、ＶＨＴ−ＳＩＧ−Ｂ、Ｄａｔａの各フィールドを含む。図２のフレームフォーマットにおいて、Ｄａｔａフィールド以外のフィールドは、データ送信の同期を確立するためのプリアンブルである。

Ｌ-ＳＴＦは、例えば、ＡＧＣ(Automatic Gain Control)利得調整、ＯＦＤＭ(Orthogonal Frequency Division Multiplexing)シンボルのタイミング・周波数同期等に用いられる。Ｌ-ＳＴＦは、８μｓの継続時間を有するフィールドである。Ｌ-ＬＴＦは、例えば、高精度の周波数同期やチャンネル推定等に用いられる８μｓのフィールドである。Ｌ-ＳＩＧは、例えば、Ｄａｔａフィールドのデータの伝送速度やデータ量等の情報が格納された４μｓのフィールドである。

ＶＨＴ−ＳＩＧ−Ａは、例えば、帯域幅、ＭＣＳ、時空間ストリーム数等が格納された８μｓのフィールドである。ＶＨＴ-ＳＴＦは、例えば、ＭＩＭＯ(Multiple Input Multiple Output)伝送におけるＡＧＣの推定の改善等に用いられる４μｓのフィールドである。ＶＨＴ-ＬＴＦは、例えば、ＭＩＭＯチャンネルの推定や受信信号の等化等に用いられる４μｓのフィールドである。ＶＨＴ-ＬＴＦは複数（例えば、最大８シンボル）含まれる。ＶＨＴ−ＳＩＧ−Ｂは、プリアンブルの最後のフィールドである。既述したように、上記のＭＵフォーマットにおいては、ＶＨＴ−ＳＩＧ−Ｂにデータ長やＭＣＳ番号が記述されている。

図２のフレームフォーマットを送信するために、先ず、図１のシグナルジェネレータ１１１は、フレーム構成情報系列を生成する。そして、シグナルジェネレータ１１１は、生成されたフレーム構成情報系列をＢＣＣエンコーダ１１３に出力する。

次に、図１のＢＣＣエンコーダ１１３は、シグナルジェネレータ１１１から入力されたフレーム構成情報系列を、ＢＣＣ符号化によって図３に示されるＢＣＣ系列に変換する。ＢＣＣ系列は、第２の誤り訂正符号系列の一例である。ＢＣＣ系列を構成するに辺り、一般に、複数の“０”から構成されるテイルビットが、入力の系列（フレーム構成情報系列）に付与される。このように、テイルビットを含む入力系列から生成されたＢＣＣ系列を本明細書では「終端されたＢＣＣ系列」と呼ぶ。

図３に示すように、ＢＣＣ系列は、繰り返された二以上の送信側ＢＣＣを有する。各送信側ＢＣＣのそれぞれが、終端されたＢＣＣ系列である。具体的には、ＢＣＣ系列は、第１〜第４系列の４つの送信側ＢＣＣを有する。送信側ＢＣＣの個数は、２以上であれば４つに限定されない。送信側ＢＣＣは、第１の誤り訂正符号系列の一例である。第２系列以降の送信側ＢＣＣは、第１系列の送信側ＢＣＣ（すなわち終端されたＢＣＣ系列）をリピートすなわちコピーしたものである。すなわち、図３のＢＣＣ系列は、「終端されたＢＣＣ系列」（送信側ＢＣＣ）を複数コピーしたものである。第１系列の送信側ＢＣＣをリピートすることで、誤り訂正能力を向上させることもできる。

ＢＣＣ系列の具体的な態様は、第１系列の送信側ＢＣＣをリピートした態様であれば特に限定されない。例えば、図３に示すように、ＢＣＣ系列における各系列の送信側ＢＣＣは、６ビットのテイルビットが付加された計２９ビットのフレーム構成情報系列を、符号化率１／２で符号化することで得られる５８ビットのデータであってもよい。

なお、図３において、＃３８＿１は、送信側ＢＣＣの第１系列の第３８ビットを示し、＃３８＿４は、第４系列の第３８ビットを示す。

次に、ＢＣＣエンコーダ１１３は、ＢＣＣ符号化で得られたＢＣＣ系列を、図１のインターリーバ１１５に出力する。インターリーバ１１５は、ＢＣＣエンコーダ１１３から入力されたＢＣＣ系列のバースト誤り耐性を高めるために、ＢＣＣ系列に対してインターリーブを実行する。

インターリーブは、ＢＣＣ系列の各ビットを、予め決められた順序（第１の規則）にしたがって並び替える処理である。図３には、インターリーブの例として、第１系列の第３８ビット＃３８＿１と第４系列の第３８ビット＃３８＿４との並び順がインターリーブによって逆転する例が示されている。インターリーブにおけるビットの並び替えの順序は、所定の数式や関数にしたがってよい。インターリーブの処理においては、上記「終端されたＢＣＣ系列」の区切りは考慮されずに並べ替えが発生する。すなわち、前方に位置する終端されたＢＣＣ系列と、後方に位置する終端されたＢＣＣ系列をまたいで、並べ替えが発生することもある。

インターリーブによって、ＢＣＣ系列のビットの位置が複数の送信側ＢＣＣ（終端されたＢＣＣ系列）をまたいで第１の規則に従って並び替えられることで、インターリーブ系列に変換される。インターリーブ系列は、第３の誤り訂正符号系列の一例である。インターリーバ１１５は、インターリーブ系列を図１のセレクタ１１６に出力する。

次に、セレクタ１１６は、インターリーブ系列をマッパ１１７に出力する。次に、マッパ１１７は、セレクタ１１６から入力されたインターリーブ系列に対してマッピングを実行する。マッピングは、インターリーブ系列のデータの並び（データ系列）を、Ｉ(In-phase)成分およびＱ(Quadrature-phase)成分で規定される変調シンボルの並び（系列）に変換する処理である。マッピングにおける変調方式は、例えば、２５６ＱＡＭ(Quadrature Amplitude Modulation)である。その他の変調方式としては、ＱＰＳＫ(Quadrature Phase Shift Keying)、１６ＱＡＭおよび６４ＱＡＭ等が挙げられる。マッパ１１７は、マッピングで得られた変調シンボルを、ＩＦＦＴ１１８に出力する。

ＩＦＦＴ１１８は、マッパ１１７から入力された変調シンボルを、逆高速フーリエ変換する。逆高速フーリエ変換は、変調シンボルを周波数領域（スペクトル波形）の信号から時間領域（時間軸波形）の信号に変換する処理である。

ここで、ＩＦＦＴ１１８に入力される変調シンボルは、例えば、並列に並んだ個々のサブキャリア（チャンネル）で構成されるマルチキャリアである。マルチキャリアの変調シンボルは、逆高速フーリエ変換によって１つの波へと合波される。そして、ＩＦＦＴ１１８は、逆高速フーリエ変換で得られた時間軸波形の信号を、ＧＩ付加部１１９に出力する。

次に、ＧＩ付加部１１９は、ＩＦＦＴ１１８から入力された信号にガードインターバル信号を付加（挿入）する。ガードインターバル信号は、マルチパス遅延の影響を回避するために付加される一定の時間間隔の信号である。ＧＩ付加部１１９は、ガードインターバル信号が付加された信号を、ＤＡＣ１１１０に出力する。

次に、ＤＡＣ１１１０は、ＧＩ付加部１１９から入力された信号をデジタル信号からアナログ信号へと変換する。そして、ＤＡＣ１１１０は、アナログ信号を無線送信部１１１１に出力する。

次に、無線送信部１１１１は、ＤＡＣ１１１０から入力されたアナログ信号を、設定された送信周波数（ＲＦ）の搬送波に乗せて、受信装置１２に送信する。

以上のようにして、図２のフレームフォーマットのうち、先ず、シグナルフィールド（プリアンブル）が送信される。送信されたシグナルフィールドは、受信装置１２で受信されて復調される。ここで、受信装置１２の受信処理を詳述する前に、シグナルフィールドに続くＤａｔａフィールドの送信処理について説明する。

図１に示すように、スクランブラ１１２には、Ｄａｔａフィールドのデータとして、送信データが入力される。スクランブラ１１２は、入力された送信データに対してスクランブルを実行する。スクランブルは、送信データと、“０”および“１”からなるランダム信号との排他的論理和を演算する処理である。スクランブルを実行することで、例えば、送信データの全ビットが“０”の場合であっても、送信データを“１”を含む信号に変換できる。送信データに“０”および“１”の双方を含ませることができるので、後述するＢＣＣエンコーダ１１３での符号化を適切に行うことができる。

スクランブラ１１２は、送信データがＢＣＣ符号化を指定されたデータである場合には、送信データをＢＣＣエンコーダ１１３に出力する。一方、スクランブラ１１２は、送信データがＬＤＰＣ符号化を指定されたデータである場合には、送信データ信号をＬＤＰＣエンコーダ１１４に出力する。

ＢＣＣエンコーダ１１３およびＢＣＣエンコーダ１１３の後段の構成部１１５〜１１１１は、送信データに対して、既述したシグナルフィールドに対する処理と同様の処理を実行する。一方、ＬＤＰＣエンコーダ１１４は、スクランブラ１１２から入力された送信データをＬＤＰＣ符号化する。そして、ＬＤＰＣエンコーダ１１４は、ＬＤＰＣ符号化された送信データをセレクタ１１６に出力する。すなわち、ＬＤＰＣ符号化された送信データについては、インターリーブが省略される。

次に、受信装置１２の受信処理について説明する。受信装置１２は、先ず、送信装置１１から送信されたシグナルフィールドの信号を受信する。受信装置１２は、シグナルフィールドの信号を復調するために、基本的に送信装置１１とは逆の信号処理を行う。

先ず、無線受信部１２１は、無線送信部１１１１の送信周波数に対応する受信周波数で、信号を受信する。シグナルフィールドの信号は、図２の先頭（Ｌ−ＳＴＦ）側のフィールドから順に受信される。無線受信部１２１は、受信された信号を、ＡＤＣ１２２に出力する。

次に、ＡＤＣ１２２は、無線受信部１２１から入力された信号を、アナログ信号からデジタル信号へと変換する。そして、ＡＤＣ１２２は、デジタル信号をＧＩ除去部１２３に出力する。

次に、ＧＩ除去部１２３は、ＡＤＣ１２２から入力された信号のガードインターバルを除去する。そして、ＧＩ除去部１２３は、ガードインターバルが除去された信号をＦＦＴ１２４に出力する。

次に、ＦＦＴ１２４は、ＧＩ除去部１２３から入力された信号を高速フーリエ変換する。高速フーリエ変換は、入力された信号を時間軸領域の信号から周波数領域の信号に変換する処理である。高速フーリエ変換は、入力された信号をサブキャリア毎に分波する処理ということもできる。そして、ＦＦＴ１２４は、高速フーリエ変換された信号を、デマッパ１２５に出力する。

次に、デマッパ１２５は、ＦＦＴ１２４から入力された信号に対して、マッピングにおける変調方式に対応する復調方式で、デマップを実行する。デマップは、マッピングによって変調された変調シンボルを復調する処理である。デマップを実行することで、インターリーブ系列（図３参照）が取得される。そして、デマッパ１２５は、インターリーブ系列をデインターリーバ１２６に出力する。

次に、デインターリーバ１２６は、デマッパ１２５から入力されたインターリーブ系列に対して、デインターリーブを実行する。すなわち、デインターリーバ１２６は、インターリーブ系列を入力とし、インターリーブ系列のビットを並び替える（図３参照）。デインターリーブ処理を全て終えることで、送信側ＢＣＣと同一内容の受信側ＢＣＣ（終端されたＢＣＣ系列）を一つ以上含むＢＣＣ系列（以下、再構成ＢＣＣ系列ともいう）が構成される。再構成ＢＣＣ系列は、第４の誤り訂正符号系列の一例である。受信側ＢＣＣは、第４の誤り訂正符号系列の一例である。図３の受信側ＢＣＣは、第４の誤り訂正符号系列に含まれる終端された第１の誤り訂正符号系列の一例である。再構成ＢＣＣ系列は、受信側ＢＣＣを１つだけ含んでもよい。受信側ＢＣＣを１つだけ含む場合、１つの受信側ＢＣＣは、再構成ＢＣＣ系列でもある。

受信側ＢＣＣをいちはやく構成するために、デインターリーバ１２６は、第２の規則に従ってインターリーブ系列のビットを並び替える。具体的には、デインターリーバ１２６は、再構成ＢＣＣ系列を構成し得る複数のビット（以下、対象ビットともいう）を、インターリーブ系列の先頭側から順に抽出する。例えば、デインターリーバ１２６は、再構成ＢＣＣ系列としての１つの受信側ＢＣＣを構成し得る複数（図３の例では５８個）の対象ビットを、インターリーブ系列の先頭側から順に抽出する。複数の対象ビットは、１つの受信側ＢＣＣを構成し得るビットであって、インターリーブ系列の先頭から数えて最も少ないビット数のビット列に属するビットである。

デインターリーバ１２６は、送信側ＢＣＣの系列に拘束されずに（系列を無視して）対象ビットを抽出するということもできる。また、デインターリーバ１２６は、ビットの順序を系列の違いに優先させた手法で対象ビットを抽出するということもできる。

そして、デインターリーバ１２６は、抽出された複数の対象ビットを並び替えることで、１つの受信側ＢＣＣを構成する。

ここで、本実施形態と異なる方式のデインターリーブとして、インターリーブ系列の全ビットを対象としたデインターリーブがある。全ビットを対象としたデインターリーブは、送信側ＢＣＣの系列に拘束される。例えば、全ビットを対象としたデインターリーブにおいては、第１系列の受信側ＢＣＣを構成するために、第１系列の送信側ＢＣＣを構成していたビットのみが用いられ、第４系列の送信側ＢＣＣを構成していたビットは用いられない。例えば、図３の＃３８＿４（第４系列の第３８ビット）は、インターリーブ系列において第３８ビットとして先頭に配置されていても、第１系列の受信側ＢＣＣを構成すべきビットとして抽出されない。したがって、全ビットを対象としたデインターリーブにおいて、＃３８＿４は、１つの受信側ＢＣＣの迅速な構成に寄与できない。

これに対して、本実施形態のデインターリーブにおいては、送信側ＢＣＣの系列に拘束されずに対象ビットを抽出するので、第３８ビットとして先頭に配置されている＃３８＿４は、１つの受信側ＢＣＣを構成すべき第３８ビットとして抽出される。逆に、第３８ビットとして末尾に配置されている＃３８＿１は、たとえ送信側ＢＣＣの系列において先頭であっても、１つの受信側ＢＣＣを構成すべき第３８ビットとして抽出されない。

また、インターリーブ系列において先頭側に配置されている他のビットは、＃３８＿４と同様に、送信側ＢＣＣの系列において末尾側の場合であっても、１つの受信側ＢＣＣを構成すべきビットとして抽出される。

インターリーブ系列の先頭側に配置されているビットを対象ビットとして優先的に抽出できるので、１つの受信側ＢＣＣを迅速に構成できる。１つの受信側ＢＣＣを迅速に構成できるので、後述するように、ＬＤＰＣ符号化されたＤａｔａフィールドのデータの復調が遅延することを抑制できる。

なお、本実施形態のデインターリーブは、以下のように表現することもできる。

先ず、前提として、終端されている誤り符号（すなわち第１の誤り訂正符号系列）Ｘｉを、次式で定義する。
Ｘｉ＝｛Ｘｉ（１），Ｘｉ（２）,…，Ｘｉ（ｍ）｝ （Ｉ）
但し、Ｉ式において、ｉは、系列番号（１≦ｉ≦ｎ）である。また、１〜ｍはビット番号である。

また、第２の誤り訂正符号系列Ｙを、次式で定義する。
Ｙ＝｛Ｘ１，Ｘ２,…，Ｘｎ｝ （ＩＩ）
ＩＩ式は、Ｘｉの連結である。

また、インターリーブ系列Ｚを、第２の誤り訂正符号系列Ｙを用いて次式で定義する。
Ｚ＝Ｉｎｔｅｒｌｅａｖｅ（Ｙ） （ＩＩＩ）

ＩＩＩ式は、例えば、次式のように具体的に表現できる。
Ｚ＝｛Ｘ４（３８），Ｘ１（３２），Ｘ２（１１），Ｘ３（５８），…，Ｘ１（３８）｝
（ＩＩＩ−２）
ＩＩＩ−２式において、例えば、Ｚの先頭のビットは、第４系列の第３８ビットである。また、Ｚの第２番目のビットは、第１系列の第３２ビットである。また、Ｚの末尾のビットは、第１系列の第３８ビットである。

以上を前提として、デインターリーブにおいては、Ｚを、Ｚに含まれるビットをすべて０系列のビットとみなしたインターリーブ系列Ｚ（０）に変換する。Ｚ（０）は、例えば、次式のように具体的に表現できる。
Ｚ（０）＝｛Ｘ０（３８），Ｘ０（３２），Ｘ０（１１），Ｘ０（５８），…，Ｘ０（３８）｝
（ＩＶ）
ＩＶ式の例は、ＩＩＩ−２式の例に対応する。

次に、Ｚ（０）の先頭から最短で第４の誤り訂正符号系列Ｘ０を構成し得る複数のビットを抽出する。Ｘ０は、次式で表現できる。
Ｘ０＝｛Ｘ０（１），Ｘ０（２）,…，Ｘ０（ｍ）｝ （Ｖ）

そして、抽出された複数のビットを並び替えることで第４の誤り訂正符号系列Ｘ０を構成する。

デインターリーバ１２６は、第１の規則として、例えば、予めインターリーブにおけるビットの並び替えの順序に関する順序情報（数式等）を取得しておき、順序情報に基づいて複数の対象ビットを抽出（認識）してよい。順序情報に基づくことで、対象ビットを簡便かつ適切に抽出できる。

次に、デインターリーバ１２６は、デインターリーブで得られた１つの受信側ＢＣＣ（再構成ＢＣＣ系列の一例）を、ビタビデコーダ１２７に出力する。

次に、ビタビデコーダ１２７は、デインターリーバ１２６から入力された受信側ＢＣＣを、ビタビ復号化する。ビタビ復号化によって、信号の誤りを訂正することができる。既述したように、ビタビデコーダ１２７に入力される受信側ＢＣＣの個数は例えば１つであるので、受信側ＢＣＣを迅速にビタビ復号化できる。そして、ビタビデコーダ１２７は、ビタビ復号化された信号をシグナルアナライザ１２９に出力する。

次に、シグナルアナライザ１２９は、ビタビデコーダ１２７から入力された信号を解析して、ＬＤＰＣ復調パラメータを算出可能な解析情報を、ＬＤＰＣパラメータ算出部１２１０に出力する。解析情報は、例えば、ＶＨＴ−ＳＩＧ−ＢのＭＣＳであってもよい。

次に、ＬＤＰＣパラメータ算出部１２１０は、シグナルアナライザ１２９から入力された解析情報に基づいて、ＬＤＰＣ復調パラメータを算出する。受信側ＢＣＣが１つでも復調できていれば、ＬＤＰＣパラメータ算出部１２１０は、復調されたデータの解析情報に基づいて、ＬＤＰＣ復調パラメータを算出できる。本実施形態においては、１つの受信側ＢＣＣの復調データの解析情報に基づいて、ＬＤＰＣ復調パラメータを迅速に算出できる。そして、ＬＤＰＣパラメータ算出部１２１０は、算出されたＬＤＰＣ復調パラメータを、ＬＤＰＣデコーダ１２１１に出力する。

次に、受信装置１２は、送信装置１１から送信されたＤａｔａフィールドを受信する。なお、Ｄａｔａフィールドの信号（インターリーブ系列の後続のデータ）は、ＬＤＰＣ符号化されているものとする。Ｄａｔａフィールドの信号は、シグナルフィールドの信号と同様に、無線受信部１２１、ＡＤＣ１２２、ＧＩ除去部１２３、ＦＦＴ１２４およびデマッパ１２５で順次処理される。そして、デマップの後、Ｄａｔａフィールドの信号は、デインターリーブを省略してＬＤＰＣデコーダ１２１１に入力される。Ｄａｔａフィールドの信号は、ＬＤＰＣ符号化された信号であって、ＬＤＰＣ符号化後にインターリーブが省略されている。このため、Ｄａｔａフィールドの信号は、デインターリーブが省略される。

Ｄａｔａフィールドの入力時に、ＬＤＰＣデコーダ１２１１には既にＬＤＰＣ復調パラメータが入力されている。したがって、ＬＤＰＣデコーダ１２１１は、ＬＤＰＣ復調パラメータに基づいてＬＤＰＣデータを確実に復調できる。ＬＤＰＣデコーダ１２１１でデコードされたデータは、デスクランブラ１２８においてスクランブルを解除されることで、受信データに変換される。

以上説明したように、本実施形態においては、デインターリーブの対象を１つの受信側ＢＣＣに絞ることができる。この結果、例えば、図４に示すように、ＶＨＴ−ＳＩＧ−Ｂシンボルのデマップの完了（出力）から、ＬＤＰＣデータシンボル（Ｄａｔａフィールドのデータ）のデマップの完了までの時間ｔ１よりも短い時間ｔ２＋ｔ３＋ｔ４で、ＬＤＰＣ復調パラメータを算出できる。

なお、ｔ２は、対象ビットのデインターリーブの所要時間である。ｔ３は、ビタビ復号化の所要時間である。ｔ４は、ＶＨＴ−ＳＩＧ−Ｂシンボルの解析およびＬＤＰＣ復調パラメータの算出の所要時間である。

図４に示すように、ＬＤＰＣ復調パラメータの算出の完了からＬＤＰＣデータシンボルのデマップの完了までには、十分な余裕時間ｔ１−ｔ２−ｔ３−ｔ４がある。したがって、ＬＤＰＣ復調パラメータに基づくＤａｔａフィールドのデータの復調を十分な余裕をもって実行することができる。

もし、全ビットを対象としたデインターリーブを採用する場合、受信装置は、ＶＨＴ−ＳＩＧ−Ｂシンボルの全ビットのデインターリーブが完了するまで、デインターリーブの後続の処理を待たなければならない。具体的には、図５に示すように、ＶＨＴ−ＳＩＧ−Ｂシンボル全体のデインターリーブの所要時間ｔ０が経過するまで、ビタビ復号化を開始できない。したがって、ｔ０に、ビタビ復号化、解析、ＬＤＰＣ復調パラメータの算出の所要時間ｔ３＋ｔ４を加えた時間が、ＶＨＴ−ＳＩＧ−Ｂシンボルのデマップ完了からＬＤＰＣデータシンボルのデマップ完了までの時間ｔ１より長くなる場合がある。この場合、ＬＤＰＣデータシンボルのデマップが完了した時点でＬＤＰＣ復調パラメータを算出できていないので、ＬＤＰＣデータシンボルを復調できない。ＬＤＰＣデータシンボルのデマップ完了からＬＤＰＣ復調パラメータの算出を待たなければならないことで、図５に示すように、ＬＤＰＣデータシンボルの復調に遅延時間ｔ０＋ｔ３＋ｔ４−ｔ１が生じてしまう。

これに対して、本実施形態のＬＤＰＣデコーダ１２１１は、ＬＤＰＣデータシンボルのデマップ完了よりも十分に前にＬＤＰＣ復調パラメータを入手できるので、ＬＤＰＣデータシンボルをデマップ完了から遅滞なく復調できる。

なお、デインターリーバ１２６は、再構成ＢＣＣ系列を構成するのに要する時間に応じて、再構成ＢＣＣ系列に含ませるべき受信側ＢＣＣの個数を変更してもよい。例えば、図４において、ｔ２＋ｔ３＋ｔ４をｔ１以下に収めることができるのであれば、デインターリーバ１２６は、再構成ＢＣＣ系列を２以上の受信側ＢＣＣで構成してもよい。デインターリーバ１２６は、既述した順序情報に基づいてインターリーブ系列のビットの順序（第１の規則）を解析することで、ｔ２＋ｔ３＋ｔ４がｔ１以下に収まるように、再構成ＢＣＣ系列に含ませるべき受信側ＢＣＣの個数を算出してもよい。再構成ＢＣＣ系列を複数の受信側ＢＣＣで構成することで、ビタビデコーダ１２７は、複数の受信側ＢＣＣに基づいた誤り訂正を行うことができる。これにより、Ｄａｔａフィールドのデータの復調の遅延を抑制しつつ、誤り訂正能力を向上させることができる。

また、通信システム１の無線通信方式として、ＩＥＥＥ８０２．１１ａｃ以外の方式を採用してもよい。

以上説明したように、本実施形態によれば、再構成ＢＣＣ系列（受信側ＢＣＣ）をいちはやく構成し得るビットを優先的に抽出してデインターリーブを実行することで、Ｄａｔａフィールドのデータを、レイテンシーをともなわずに迅速に復調できる。すなわち、本実施形態の通信装置１２および通信システム１は、データを迅速に復調できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１ 通信システム
１２ 受信装置
１２６ デインターリーバ
１２７ ビタビデコーダ

Claims (7)

1. 終端された第１の誤り訂正符号系列を二つ以上繰り返した第２の誤り訂正符号系列に対して、複数の前記終端された第１の誤り訂正符号系列をまたいで第１の規則に従ってビットの位置を並び替えた第３の誤り訂正符号系列を入力とし、入力された第３の誤り訂正符号系列に対して前記第１の規則とは異なる第２の規則に従ってビットの位置を並び替えることで、一つ以上の前記終端された第１の誤り訂正符号系列を含む第４の誤り訂正符号系列を構成するデインターリーバと、
   前記第４の誤り訂正符号系列に基づいて誤り訂正を行う誤り訂正器と、を備え、
   前記デインターリーバが用いる前記第２の規則は、前記第３の誤り訂正符号系列から前記第４の誤り訂正符号系列を構成し得るビットを、先頭側から順に抽出することである、通信装置。
2. 前記第４の誤り訂正符号系列を構成し得るビットは、前記第３の誤り訂正符号系列の先頭から数えて最も少ないビット数のビット列に属するビット群を含む、請求項１に記載の通信装置。
3. 前記第４の誤り訂正符号系列に基づいて前記第３の誤り訂正符号系列の後続のデータを復号化する復号化器を更に備える、請求項１または２に記載の通信装置。
4. 前記デインターリーバは、前記第４の誤り訂正符号系列を構成するのに要する時間に応じて、前記第４の誤り訂正符号系列に含ませるべき前記終端された第１の誤り訂正符号系列の個数を変更する、請求項３に記載の通信装置。
5. 前記復号化器は、前記後続のデータに対して、デインターリーブを省略した復号化を行う、請求項３または４に記載の通信装置。
6. 前記デインターリーバは、前記第１の規則に関する情報を有し、当該情報に基づいて前記第４の誤り訂正符号系列を構成し得るビットを抽出する、請求項１〜５のいずれか１項に記載の通信装置。
7. 送信装置と受信装置とを備え、
   前記送信装置は、終端された第１の誤り訂正符号系列を二つ以上繰り返した第２の誤り訂正符号系列に対して、複数の前記終端された第１の誤り訂正符号系列をまたいで第１の規則に従ってビットの位置を並び替えることで第３の誤り訂正符号系列を構成するインターリーバを備え、
   前記受信装置は、前記第３の誤り訂正符号系列を入力とし、入力された第３の誤り訂正符号系列に対して前記第１の規則とは異なる第２の規則に従ってビットの位置を並び替えることで、一つ以上の前記終端された第１の誤り訂正符号系列を含む第４の誤り訂正符号系列を構成するデインターリーバと、
   前記第４の誤り訂正符号系列に基づいて誤り訂正を行う誤り訂正器と、を備え、
   前記デインターリーバが用いる前記第２の規則は、前記第３の誤り訂正符号系列から前記第４の誤り訂正符号系列を構成し得るビットを、先頭側から順に抽出することである、通信システム。

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