JP6475202B2

JP6475202B2 - Phase comparison circuit and control method thereof

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Publication number: JP6475202B2
Application number: JP2016143479A
Authority: JP
Inventors: 学尾崎
Original assignee: NEC Platforms Ltd
Current assignee: NEC Platforms Ltd
Priority date: 2016-07-21
Filing date: 2016-07-21
Publication date: 2019-02-27
Anticipated expiration: 2036-07-21
Also published as: JP2018014638A

Description

本発明は、位相比較回路に関し、特にＰＬＬ（位相同期ループ）方式のクロック・データ識別再生回路等に好適である位相比較回路に関する。 The present invention relates to a phase comparison circuit, and more particularly to a phase comparison circuit suitable for a PLL (phase locked loop) type clock / data identification / reproduction circuit.

情報機器やデジタル機器の分野では、大容量のデジタルデータを高速に且つ低コストで伝送するため、高速シリアル伝送が広く使われている。高速シリアル伝送の受信器は、クロック・データ識別再生回路（ＣＤＲ：Clock and Data Recovery circuit）により、所定のエンコードを施した受信データ列に同期したクロックやデータを再生する。ＰＬＬ（位相同期ループ）方式のＣＤＲ（クロック・データ識別再生回路）における位相比較回路が用いられる。この位相比較回路はＰＬＬの構成において、データ信号をクロック信号で識別する時に、クロック信号の位相をデータ信号の中央位置である最適位相ポイントに自動調整させるために用いられる。 In the field of information equipment and digital equipment, high-speed serial transmission is widely used to transmit large volumes of digital data at high speed and at low cost. A high-speed serial transmission receiver reproduces a clock and data synchronized with a received data string subjected to predetermined encoding by a clock and data recovery circuit (CDR). A phase comparison circuit in a PLL (phase locked loop) CDR (clock / data identification / reproduction circuit) is used. This phase comparison circuit is used in a PLL configuration to automatically adjust the phase of the clock signal to the optimum phase point that is the center position of the data signal when the data signal is identified by the clock signal.

背景技術の位相比較回路に関して、クロック信号の立ち上がり（位相の識別ポイント）がデータ信号の中央位置（最適位相ポイント）にある時の動作を、図３のブロック図と図４のタイミングチャートを用いて説明する。 Regarding the phase comparison circuit of the background art, the operation when the rising edge of the clock signal (phase identification point) is at the center position (optimum phase point) of the data signal is described with reference to the block diagram of FIG. 3 and the timing chart of FIG. explain.

まず入力端子１０１からデータ信号（ａ）が、Ｄ型フリップフロップ１０４（Ｄ−Ｆ／Ｆ１０４）と遅延回路１０９に入力される。正転クロック信号（ｃ）が入力端子１０２から入力される。このときＤ−Ｆ／Ｆ１０４の正転クロック信号（ｃ）の立ち上がりが最適位相ポイントであるデータ信号の中央位置であるので、Ｄ−Ｆ／Ｆ１０４の出力（ｄ）は最適位相ポイントからＤ−Ｆ／Ｆ１０４の内部遅延だけ遅延されて出力される。このＤ−Ｆ／Ｆ１０４の出力（ｄ）と遅延回路１０９の出力（ｂ）が排他的論理和ゲート１０６（ＥＸＯＲ１０６）の入力となる。遅延回路１０９はＤ−Ｆ／Ｆ１０４と同じ遅延をもつため、この２つの入力は互いにＤ−Ｆ／Ｆ１０４の内部遅延量だけ遅延される。そのためＥＸＯＲ１０６の出力（ｇ）は遅延が相殺されて、データ信号（ａ）の変化のたびにデータ信号（ａ）とクロック信号（ｃ）の位相差分のパルス幅のパルスを出力する。これが比較パルスとなる。反転クロック信号（ｅ）が入力端子１０３から入力される。 First, the data signal (a) is input from the input terminal 101 to the D-type flip-flop 104 (D-F / F 104) and the delay circuit 109. A normal clock signal (c) is input from the input terminal 102. At this time, since the rising edge of the forward clock signal (c) of the DF / F 104 is the center position of the data signal that is the optimum phase point, the output (d) of the DF / F 104 is changed from the optimum phase point to the DF. / F104 is delayed by an internal delay and output. The output (d) of the DF / F 104 and the output (b) of the delay circuit 109 are input to the exclusive OR gate 106 (EXOR 106). Since the delay circuit 109 has the same delay as that of the DF / F 104, these two inputs are delayed from each other by the internal delay amount of the DF / F 104. Therefore, the delay of the output (g) of the EXOR 106 is canceled, and a pulse having a pulse width corresponding to the phase difference between the data signal (a) and the clock signal (c) is output every time the data signal (a) changes. This is a comparison pulse. An inverted clock signal (e) is input from the input terminal 103.

またＤ−Ｆ／Ｆ１０４の出力（ｄ）はクロック信号（ｃ）の立ち上がりに対してＤ−Ｆ／Ｆ１０４の内部遅延だけ遅延した信号となり、Ｄ−Ｆ／Ｆ１０５の出力（ｆ）はクロック信号（ｅ）の立ち上がりに対してＤ−Ｆ／Ｆ１０５の内部遅延量だけ遅延した信号となる。Ｄ−Ｆ／Ｆ１０４とＤ−Ｆ／Ｆ１０５の内部遅延量が同一の場合、Ｄ−Ｆ／Ｆ１０４の出力（ｄ）とＤ−Ｆ／Ｆ１０５の出力（ｆ）が入力となるＥＸＯＲ１０７の出力（ｈ）では遅延が相殺されて、常にデータ信号の変化のたびにクロックの半周期分のパルス幅の信号を出力する。こうして出力される、クロックの半周期分のパルス幅の信号が基準パルスとなる。 The output (d) of the DF / F 104 is a signal delayed by the internal delay of the DF / F 104 with respect to the rising edge of the clock signal (c), and the output (f) of the DF / F 105 is the clock signal ( The signal is delayed by the internal delay amount of the DF / F 105 with respect to the rise of e). When the internal delay amounts of the DF / F 104 and the DF / F 105 are the same, the output (h) of the DF / F 104 and the output (f) of the DF / F 105 are the outputs of the EXOR 107 (h ) Cancels the delay, and always outputs a signal having a pulse width corresponding to a half cycle of the clock whenever the data signal changes. A signal having a pulse width corresponding to a half cycle of the clock output in this way becomes a reference pulse.

そして比較パルスであるＥＸＯＲ１０６の出力（ｇ）と基準パルスであるＥＸＯＲ１０７の反転出力を加算器１０８（ＡＤＤＥＲ１０８）に入力して、加算したものがＡＤＤＥＲ１０８の出力（ｉ）となる。ＡＤＤＥＲ１０８の出力（ｉ）は、出力端子１１２から出力される。このＡＤＤＥＲ１０８の出力の平均値をとると、ゼロ出力となる。 Then, the output (g) of the EXOR 106 that is the comparison pulse and the inverted output of the EXOR 107 that is the reference pulse are input to the adder 108 (ADDER 108), and the sum is the output (i) of the ADDER 108. The output (i) of the ADDER 108 is output from the output terminal 112. When the average value of the outputs of this ADDER 108 is taken, it becomes zero output.

この回路構成で、入力データ信号に対してクロック信号の位相が進んだ場合、図５のＥＸＯＲ１０６の出力（ｇ）のように比較パルスのパルス幅が基準パルスより太くなり、ＡＤＤＥＲ出力の平均値（ＡＤＤＥＲ１０８で加算した平均値）はゼロ出力より高くなる。 In this circuit configuration, when the phase of the clock signal advances with respect to the input data signal, the pulse width of the comparison pulse becomes wider than the reference pulse as in the output (g) of the EXOR 106 in FIG. The average value added by ADDER 108) is higher than zero output.

また入力データ信号に対してクロック信号の位相が遅れた場合、図６のＥＸＯＲ１０６の出力（ｇ）のように比較パルスのパルス幅が基準パルスより細くなり、ＡＤＤＥＲ出力の平均値（ＡＤＤＥＲ１０８の平均値）はゼロ出力より低くなる。このため、図３の位相比較回路からは、データ信号とクロック信号の位相差に応じた電圧が出力される。 When the phase of the clock signal is delayed with respect to the input data signal, the pulse width of the comparison pulse becomes narrower than the reference pulse as in the output (g) of the EXOR 106 in FIG. 6, and the average value of the ADDER output (the average value of the ADDER 108) ) Is lower than zero output. Therefore, a voltage corresponding to the phase difference between the data signal and the clock signal is output from the phase comparison circuit of FIG.

しかしながらこの背景技術が使える条件は、Ｄ−Ｆ／Ｆ回路の内部遅延量がクロック信号の半周期分より短い場合に限る。 However, the condition that this background art can be used is limited to the case where the internal delay amount of the DF / F circuit is shorter than the half cycle of the clock signal.

その理由を、図７のタイミングチャートで示す。この図で比較パルスとなるＥＸＯＲ１０６の出力（ｇ）は、データ信号とクロック信号の位相差に比例したパルス幅をもつパルスであるが、基準パルスとなるＥＸＯＲ１０７の出力（ｈ）は、クロックの半周期分のパルス幅のパルスを出力しなくなってしまう。 The reason is shown in the timing chart of FIG. In this figure, the output (g) of the EXOR 106 serving as the comparison pulse is a pulse having a pulse width proportional to the phase difference between the data signal and the clock signal, but the output (h) of the EXOR 107 serving as the reference pulse is a half of the clock. A pulse with a pulse width corresponding to the period is not output.

本来、Ｄ−Ｆ／Ｆ１０４のクロック信号の立ち上がりとＤ−Ｆ／Ｆ１０５のクロック信号の立ち上がりは、同一のデータビットを識別しなければならない。しかしながら、Ｄ−Ｆ／Ｆ１０４の内部遅延がクロックの半周期分より大きいことで、Ｄ−Ｆ／Ｆ１０５のクロック信号の立ち上がりがＤ−Ｆ／Ｆ１０４のクロック信号の立ち上がりのデータ信号より前のデータビットを識別してしまう。その結果、Ｄ−Ｆ／Ｆ１０４の出力とＤ−Ｆ／Ｆ１０５の出力の位相差が、クロックの半周期分とならないためである。 Originally, the rising edge of the clock signal of the DF / F 104 and the rising edge of the clock signal of the DF / F 105 must identify the same data bit. However, since the internal delay of the DF / F 104 is larger than the half period of the clock, the rising edge of the clock signal of the DF / F 105 is a data bit before the data signal of the rising edge of the clock signal of the DF / F 104. Will be identified. As a result, the phase difference between the output of the DF / F 104 and the output of the DF / F 105 does not become a half cycle of the clock.

この問題点を解決した回路の動作を、図８のブロック図と図９のタイミングチャートを用いて説明する。図８の位相比較回路は、図３の位相比較回路のＤ−Ｆ／Ｆ２０５を、遅延がクロックの半周期分である遅延回路２１０に置き換えた回路である。図８の位相比較回路は、入力端子２０１、２０２、２１３と、Ｄ−Ｆ／Ｆ２０４と、遅延回路２０９、２１０と、ＥＸＯＲ２０６、２０７と、ＡＤＤＥＲ２０８と、出力端子２１２、２１３と、を含む。 The operation of the circuit that solves this problem will be described with reference to the block diagram of FIG. 8 and the timing chart of FIG. The phase comparison circuit of FIG. 8 is a circuit in which the DF / F 205 of the phase comparison circuit of FIG. 3 is replaced with a delay circuit 210 whose delay is a half cycle of the clock. The phase comparison circuit of FIG. 8 includes input terminals 201, 202, and 213, a DF / F 204, delay circuits 209 and 210, EXORs 206 and 207, ADDER 208, and output terminals 212 and 213.

Ｄ−Ｆ／Ｆ２０４の出力（ｄ）と遅延回路２０９の出力（ｂ）は互いにＤ−Ｆ／Ｆ２０４の内部遅延量だけ遅延されているため、ＥＸＯＲ２０６の入力としては遅延が相殺される。その結果、ＥＸＯＲ２０６の出力（ｇ）はデータ信号（ａ）とＤ−Ｆ／Ｆ２０４の正転クロック信号（ｃ）の位相差分のパルス幅をもつ比較パルスを出力する。 Since the output (d) of the DF / F 204 and the output (b) of the delay circuit 209 are delayed from each other by the internal delay amount of the DF / F 204, the delay is canceled as an input of the EXOR 206. As a result, the output (g) of the EXOR 206 outputs a comparison pulse having a pulse width of the phase difference between the data signal (a) and the forward clock signal (c) of the DF / F 204.

また遅延回路２１０の遅延がＤ−Ｆ／Ｆ２０４の正転クロック信号（ｃ）の半周期分であるため、基準パルスとなるＥＸＯＲ２０７の出力は常にデータ信号の変化のたびにクロックの半周期分のパルス幅の信号を出力する。 Further, since the delay of the delay circuit 210 is a half cycle of the forward clock signal (c) of the DF / F 204, the output of the EXOR 207 serving as a reference pulse is always the half cycle of the clock every time the data signal changes. Outputs a pulse width signal.

この図８の回路構成で、入力データ信号とＤ−Ｆ／Ｆ２０４の正転クロック信号の位相差に対する比較パルスのパルス幅の変化は、背景技術と同様な変化となる。 In the circuit configuration of FIG. 8, the change in the pulse width of the comparison pulse with respect to the phase difference between the input data signal and the forward clock signal of the DF / F 204 is the same as in the background art.

しかしながらこの背景技術では入力信号のビットレートが複数に及ぶ、マルチレートでの使用が出来ない。 However, in this background art, the input signal has a plurality of bit rates and cannot be used at a multi-rate.

その理由は、基準パルスのパルス幅τを図８の遅延回路２１０の遅延τ_０[sec]で決定しているため、τ_０＝１／（２＊ｆ_０）で決まる一つのビットレートにしか対応できないことに起因する。ここで、ｆ_０［bps]はデータ信号のビットレートである。 The reason is that since the pulse width τ of the reference pulse is determined by the delay τ ₀ [sec] of the delay circuit 210 in FIG. 8, only one bit rate determined by τ ₀ = 1 / (2 * f ₀ ) is used. This is due to the inability to respond. Here, f ₀ [bps] is the bit rate of the data signal.

この問題点を解決した位相比較回路の動作を、図１０のブロック図と図１１のタイミングチャートを用いて説明する。図１０の位相比較回路は、入力端子３０１、３０２、３１３と、Ｄ−Ｆ／Ｆ３０４、３０５と、遅延回路３０９、３１０、３１１と、ＥＸＯＲ３０６、３０７と、ＡＤＤＥＲ３０８と、出力端子３１２、３１３と、を含む。 The operation of the phase comparison circuit that solves this problem will be described with reference to the block diagram of FIG. 10 and the timing chart of FIG. 10 includes input terminals 301, 302, and 313, DF / Fs 304 and 305, delay circuits 309, 310, and 311, EXORs 306 and 307, ADDER 308, output terminals 312 and 313, including.

まず比較パルス生成部において、データ信号（ａ）が入力端子３０１からＤ−Ｆ／Ｆ３０４に入力される。このときデータ信号（ａ）は入力端子３０２からの正転クロック信号（ｃ）をクロックとして、Ｄ−Ｆ／Ｆ３０４の内部遅延量だけ遅延されて出力される。このＤ−Ｆ／Ｆ３０４の出力（ｄ）を入力する遅延回路３１０の出力（ｅ）は、さらにＤ−Ｆ／Ｆ３０４の出力（ｄ）をＤ−Ｆ／Ｆ３０４の内部遅延量だけ遅延させたものとなる。またデータ信号（ａ）を入力端子３０１から、Ｄ−Ｆ／Ｆ３０４の内部遅延量の２倍の遅延をもった遅延回路３０９に入力する。ＥＸＯＲ３０６の出力（ｉ）では、そのＤ−Ｆ／Ｆ３０４の内部遅延量の２倍の遅延は相殺され、データ信号（ａ）と正転クロック信号（ｃ）の位相差分が現れる。 First, in the comparison pulse generation unit, the data signal (a) is input from the input terminal 301 to the DF / F 304. At this time, the data signal (a) is output after being delayed by the internal delay amount of the DF / F 304 using the normal clock signal (c) from the input terminal 302 as a clock. The output (e) of the delay circuit 310 that receives the output (d) of the DF / F 304 is obtained by further delaying the output (d) of the DF / F 304 by the internal delay amount of the DF / F 304. It becomes. The data signal (a) is input from the input terminal 301 to the delay circuit 309 having a delay twice as long as the internal delay amount of the DF / F 304. In the output (i) of the EXOR 306, the delay twice the internal delay amount of the DF / F 304 is canceled out, and a phase difference between the data signal (a) and the normal rotation clock signal (c) appears.

次に基準パルス生成部において、入力端子３０３の反転クロック信号（ｆ）を遅延回路３１１でＤ−Ｆ／Ｆ３０４の内部遅延量だけ遅延した信号（ｇ）をＤ−Ｆ／Ｆ３０５のクロック信号として用いる。そしてＤ−Ｆ／Ｆ３０４の出力（ｄ）がＤ−Ｆ／Ｆ３０５のデータ入力となるので、Ｄ−Ｆ／Ｆ３０５のクロック入力及びデータ入力はともにＤ−Ｆ／Ｆ３０４の正転クロック信号（ｃ）の立ち上がりからＤ−Ｆ／Ｆ３０４の内部遅延量だけ遅延された信号となる。そのためＤ−Ｆ／Ｆ３０５の反転クロック信号（ｆ）の立ち上がりは、データ信号の最適位相ポイントとなる。 Next, in the reference pulse generation unit, the signal (g) obtained by delaying the inverted clock signal (f) of the input terminal 303 by the internal delay amount of the DF / F 304 by the delay circuit 311 is used as the clock signal of the DF / F 305. . Since the output (d) of the DF / F 304 becomes the data input of the DF / F 305, the clock input and the data input of the DF / F 305 are both forward clock signals (c) of the DF / F 304. The signal is delayed by the internal delay amount of the DF / F 304 from the rising edge. Therefore, the rising edge of the inverted clock signal (f) of the DF / F 305 becomes the optimum phase point of the data signal.

さらにＤ−Ｆ／Ｆ３０５の出力（ｈ）は、Ｄ−Ｆ／Ｆ３０５の内部遅延量だけクロックの立ち上がりから遅れた信号となり、遅延回路３１０にて遅延された信号（ｅ）もＤ−Ｆ／Ｆ３０４の内部遅延量だけＤ−Ｆ／Ｆ３０５の入力（ｄ）から遅延される。これにより、遅延回路３１０の出力（ｅ）とＤ−Ｆ／Ｆ３０５の出力（ｈ）とが入力されるＥＸＯＲ３０７において、ＥＸＯＲ３０７の出力（ｊ）では互いの遅延が相殺され、必ずクロックの半周期分のパルス幅のパルスとなる。 Further, the output (h) of the DF / F 305 becomes a signal delayed from the rising edge of the clock by the internal delay amount of the DF / F 305, and the signal (e) delayed by the delay circuit 310 is also the DF / F 304. Is delayed from the input (d) of the D-F / F 305 by the internal delay amount. As a result, in EXOR 307 to which the output (e) of delay circuit 310 and the output (h) of DF / F 305 are input, the mutual delay is canceled at the output (j) of EXOR 307. It becomes a pulse of the pulse width.

このように基準パルスを生成する過程で、遅延回路はＤ−Ｆ／Ｆの遅延補正にしか使用されないので、入力信号のビットレートが変化（マルチレート）した場合でも基準パルスはクロック毎に応じた半周期分のパルス幅のパルスを出力する。 Since the delay circuit is used only for DF / F delay correction in the process of generating the reference pulse in this way, even when the bit rate of the input signal changes (multi-rate), the reference pulse corresponds to each clock. A pulse with a pulse width for a half cycle is output.

Charles R. Hogge. Jr著「A Self Correcting Clock Recovery Circuit」Journal of Lightwave Technology、Vol.3、No.6、1985年12月、pp.1312-1314Charles R. Hogge. Jr, "A Self Correcting Clock Recovery Circuit" Journal of Lightwave Technology, Vol. 3, No. 6, December 1985, pp. 1312-1314

しかしながら、上述した位相比較回路には以下のような課題がある。 However, the above-described phase comparison circuit has the following problems.

すなわち、位相比較回路のＤ型フリップフロップ（Ｄ−Ｆ／Ｆ）と遅延回路の遅延量を正確に一致させる必要があり、Ｄ−Ｆ／Ｆの遅延量がプロセスや温度条件等で変化し、遅延回路の遅延量とズレが出た場合には、補正できない。 That is, it is necessary to accurately match the delay amount of the D-type flip-flop (DF / F) of the phase comparison circuit and the delay circuit, and the delay amount of the DF / F changes depending on the process, temperature condition, etc. If there is a deviation from the delay amount of the delay circuit, it cannot be corrected.

本発明の目的は、プロセスや温度変動等によってＤ型フリップフロップの遅延量が変化しても、マルチレートで使用可能な位相比較回路、及びその制御方法を提供することにある。 An object of the present invention is to provide a phase comparison circuit that can be used at a multi-rate even when the delay amount of a D-type flip-flop changes due to a process, temperature variation, and the like, and a control method therefor.

前記目的を達成するため、本発明に係る位相比較回路は、クロック信号に同期して、データ入力をラッチして出力する第１のＤ型フリップフロップと、入力される調整信号に応じて遅延量が制御され、上記データ入力を遅延させて出力する第１の遅延回路と、反転クロック信号に同期して、上記第１のＤ型フリップフロップの出力をラッチして出力する第２のＤ型フリップフロップと、入力される調整信号に応じて遅延量が制御され、上記反転クロック信号を遅延させて出力する第２の遅延回路と、入力される調整信号に応じて遅延量が制御され、上記第１のＤ型フリップフロップの出力を遅延させて出力する第３の遅延回路と、上記第１の遅延回路の出力と上記第３の遅延回路の出力とを入力とする第１の排他的論理和ゲートと、上記第３の遅延回路の出力と上記第２のＤ型フリップフロップの出力とを入力とする第２の排他的論理和ゲートと、上記第１の排他的論理和ゲートの出力と第２の排他的論理和ゲートの反転出力とを入力し、位相比較結果として出力する加算器と、を含む。 To achieve the above object, a phase comparison circuit according to the present invention includes a first D-type flip-flop that latches and outputs a data input in synchronization with a clock signal, and a delay amount according to an input adjustment signal. Is controlled, and the first delay circuit that delays and outputs the data input, and the second D-type flip-flop that latches and outputs the output of the first D-type flip-flop in synchronization with the inverted clock signal And a second delay circuit that delays and outputs the inverted clock signal, and a delay amount is controlled according to the input adjustment signal. A third delay circuit that delays and outputs the output of one D-type flip-flop, and a first exclusive OR that receives the output of the first delay circuit and the output of the third delay circuit as inputs The gate and the third A second exclusive OR gate having the output of the delay circuit and the output of the second D-type flip-flop as inputs, and the output of the first exclusive OR gate and the second exclusive OR gate; And an adder that inputs an inverted output of the output and outputs the result as a phase comparison result.

本発明に係る位相比較回路の制御方法は、クロック信号に同期して、データ入力をラッチして出力する第１のＤ型フリップフロップと、入力される調整信号に応じて遅延量が制御され、上記データ入力を遅延させて出力する第１の遅延回路と、反転クロック信号に同期して、上記第１のＤ型フリップフロップの出力をラッチして出力する第２のＤ型フリップフロップと、入力される調整信号に応じて遅延量が制御され、上記反転クロック信号を遅延させて出力する第２の遅延回路と、入力される調整信号に応じて遅延量が制御され、上記第１のＤ型フリップフロップの出力を遅延させて出力する第３の遅延回路と、上記第１の遅延回路の出力と上記第３の遅延回路の出力とを入力とする第１の排他的論理和ゲートと、上記第３の遅延回路の出力と上記第２のＤ型フリップフロップの出力とを入力とする第２の排他的論理和ゲートと、上記第１の排他的論理和ゲートの出力と第２の排他的論理和ゲートの反転出力とを入力し、位相比較結果として出力する加算器と、を含む位相比較回路の制御方法であって、
上記第３の遅延回路の遅延量の検出結果と、上記第２のＤ型フリップフロップの内部遅延量の検出結果を元に、上記第１乃至第３の遅延回路への上記調整信号を生成する。 In the method for controlling the phase comparison circuit according to the present invention, the delay amount is controlled according to the first D-type flip-flop that latches and outputs the data input in synchronization with the clock signal, and the input adjustment signal, A first delay circuit for delaying and outputting the data input; a second D-type flip-flop for latching and outputting the output of the first D-type flip-flop in synchronization with an inverted clock signal; and an input The delay amount is controlled according to the adjustment signal to be output, the second delay circuit that delays and outputs the inverted clock signal, the delay amount is controlled according to the input adjustment signal, and the first D type A third delay circuit that delays and outputs the output of the flip-flop; a first exclusive OR gate that receives the output of the first delay circuit and the output of the third delay circuit; The output of the third delay circuit And the output of the second D-type flip-flop, and the output of the first exclusive-OR gate and the inverted output of the second exclusive-OR gate, And a phase comparison circuit control method including an adder that outputs a phase comparison result,
The adjustment signal to the first to third delay circuits is generated based on the detection result of the delay amount of the third delay circuit and the detection result of the internal delay amount of the second D-type flip-flop. .

本発明は、プロセスや温度変動等によってＤ型フリップフロップの遅延量が変化しても、マルチレートで使用可能な位相比較回路を提供することができる。 The present invention can provide a phase comparison circuit that can be used at multiple rates even when the delay amount of the D-type flip-flop changes due to a process, temperature fluctuation, or the like.

本発明の一実施形態の位相比較回路のブロック図である。It is a block diagram of the phase comparison circuit of one embodiment of the present invention. 図１の位相比較回路の動作を説明するためのタイミングチャートである。3 is a timing chart for explaining the operation of the phase comparison circuit of FIG. 1. 背景技術１の位相比較回路のブロック図である。FIG. 6 is a block diagram of a phase comparison circuit of Background Art 1. 背景技術１の位相比較回路のタイミングチャートである。6 is a timing chart of the phase comparison circuit of Background Art 1. クロック位相が進んだ時の、背景技術１の位相比較回路のタイミングチャートである。12 is a timing chart of the phase comparison circuit of the background art 1 when the clock phase advances. クロック位相が遅れた時の、背景技術１の位相比較回路のタイミングチャートである。10 is a timing chart of the phase comparison circuit of the background art 1 when the clock phase is delayed. 誤動作状態の、背景技術１の位相比較回路のタイミングチャートである。It is a timing chart of the phase comparison circuit of background art 1 in a malfunctioning state. 背景技術２の位相比較回路のブロック図である。FIG. 10 is a block diagram of a phase comparison circuit of Background Art 2. 背景技術２の位相比較回路のタイミングチャートである。10 is a timing chart of the phase comparison circuit of Background Art 2. 背景技術３の位相比較回路のブロック図である。FIG. 10 is a block diagram of a phase comparison circuit according to Background Art 3. 背景技術３の位相比較回路のタイミングチャートである。12 is a timing chart of the phase comparison circuit of Background Art 3.

本発明の好ましい実施形態について、図面を参照しながら詳細に説明する。 Preferred embodiments of the present invention will be described in detail with reference to the drawings.

〔一実施形態〕
初めに、本発明の第一実施形態による位相比較回路について、説明する。図１は、本発明の一実施形態の位相比較回路のブロック図である。 [One Embodiment]
First, the phase comparison circuit according to the first embodiment of the present invention will be described. FIG. 1 is a block diagram of a phase comparison circuit according to an embodiment of the present invention.

［構成の説明］
図１の位相比較回路は、基準パルス生成部と、比較パルス生成部と、遅延調整部と、を含む。 [Description of configuration]
The phase comparison circuit of FIG. 1 includes a reference pulse generation unit, a comparison pulse generation unit, and a delay adjustment unit.

位相比較回路の比較パルス生成部は、データ信号（ａ）が入力される入力端子１と、正転クロック信号（ｃ）が入力される入力端子２と、入力端子１からのデータ信号と入力端子２からの正転クロック信号とが入力されるＤ型フリップフロップ４（Ｄ−Ｆ／Ｆ４）と、を含む。さらに位相比較回路の比較パルス生成部は、遅延調整回路１６からの出力（調整信号）で遅延量が調整され、入力端子１からのデータ信号を遅延させる遅延回路９と、遅延調整回路１６からの出力（調整信号）で遅延量が調整され、Ｄ−Ｆ／Ｆ４の出力信号を遅延させる遅延回路１０と、を含む。さらに位相比較回路の比較パルス生成部は、遅延回路９の出力信号と遅延回路１０の出力信号とを入力する排他的論理和ゲート６（ＥＸＯＲ６）を含む。 The comparison pulse generator of the phase comparison circuit includes an input terminal 1 to which a data signal (a) is input, an input terminal 2 to which a normal rotation clock signal (c) is input, a data signal from the input terminal 1 and an input terminal. 2 and a D flip-flop 4 (DF / F4) to which a normal clock signal from 2 is input. Further, the comparison pulse generator of the phase comparison circuit adjusts the delay amount by the output (adjustment signal) from the delay adjustment circuit 16, and delays the data signal from the input terminal 1. A delay circuit 10 that adjusts a delay amount by an output (adjustment signal) and delays an output signal of DF / F4. Further, the comparison pulse generation unit of the phase comparison circuit includes an exclusive OR gate 6 (EXOR 6) for inputting the output signal of the delay circuit 9 and the output signal of the delay circuit 10.

位相比較回路の基準パルス生成部は、反転クロック信号（ｆ）が入力される入力端子３と、遅延調整回路１６からの出力（調整信号）で遅延量が調整され、入力端子３からの反転クロック信号が入力される遅延回路１１と、を含む。さらに位相比較回路の基準パルス生成部は、遅延回路１１の出力信号（クロック信号）とＤ−Ｆ／Ｆ４の出力信号を入力とするＤ型フリップフロップ５（Ｄ−Ｆ／Ｆ５）と、遅延回路１０の出力信号とＤ−Ｆ／Ｆ５の出力信号を入力とする排他的論理和ゲート７（ＥＸＯＲ７）と、出力端子１３と、を含む。 The reference pulse generation unit of the phase comparison circuit adjusts the delay amount by the input terminal 3 to which the inverted clock signal (f) is input and the output (adjustment signal) from the delay adjustment circuit 16, and the inverted clock from the input terminal 3. And a delay circuit 11 to which a signal is input. Further, the reference pulse generator of the phase comparison circuit includes a D-type flip-flop 5 (DF / F5) that receives the output signal (clock signal) of the delay circuit 11 and the output signal of the DF / F4, and a delay circuit. 10 and an exclusive OR gate 7 (EXOR7) that receives the output signal of DF / F5 and an output terminal 13.

位相比較回路の遅延調整部は、Ｄ−Ｆ／Ｆ４の出力（ｄ）、Ｄ−Ｆ／Ｆ５の出力（ｈ）、及び遅延回路１１の出力（ｇ）を入力とする遅延検出回路１４と、Ｄ−Ｆ／Ｆ４の出力（ｄ）、及び遅延回路１０の出力（ｅ）を入力とする遅延検出回路１５と、を含む。さらに位相比較回路の遅延調整部は、遅延検出回路１４、１５からの出力を入力とする遅延調整回路１６を含む。 The delay adjustment unit of the phase comparison circuit includes a delay detection circuit 14 that receives the output (d) of DF / F4, the output (h) of DF / F5, and the output (g) of the delay circuit 11, and And a delay detection circuit 15 having the output (d) of the DF / F 4 and the output (e) of the delay circuit 10 as inputs. Further, the delay adjustment unit of the phase comparison circuit includes a delay adjustment circuit 16 that receives outputs from the delay detection circuits 14 and 15 as inputs.

また位相比較回路は、比較パルスと基準パルスを加算して、位相比較結果を出力端子１２から出力する加算器８（ＡＤＤＥＲ８）を有する。ＡＤＤＥＲ８は、比較パルスであるＥＸＯＲ６の出力（ｌ）と、基準パルスであるＥＸＯＲ７の反転出力とを入力し、加算して、ＡＤＤＥＲ８の出力（ｎ）を出力する。 The phase comparison circuit also includes an adder 8 (ADDER 8) that adds the comparison pulse and the reference pulse and outputs the phase comparison result from the output terminal 12. The ADDER 8 inputs the output (l) of the EXOR 6 that is the comparison pulse and the inverted output of the EXOR 7 that is the reference pulse, adds them, and outputs the output (n) of the ADDER 8.

［動作の説明］
本実施形態の動作を、図１のブロック図と図２のタイミングチャートを用いて、説明する。 [Description of operation]
The operation of this embodiment will be described with reference to the block diagram of FIG. 1 and the timing chart of FIG.

まずフリップフロップ遅延（ＦＦ遅延）が発生する前までの動作は、図１０と図１１で説明を行った背景技術と同様の動作である。その際の遅延検出回路１４の動作としては、Ｄ−Ｆ／Ｆ５の入力と出力及び、そのクロックタイミング（遅延回路１１の出力）から、Ｄ−Ｆ／Ｆ５の内部遅延量を検出している。検出方法としては、Ｄ−Ｆ／Ｆの入力信号に変化があった場合、出力における変化までの時間を検出し、その時間に合ったパルス信号を発生させる。また遅延検出回路１５の動作としては、遅延回路１０の入力と出力から、遅延回路１０の遅延量を検出している。検出方法としては、遅延回路の入力信号に変化があった場合、出力における変化までの時間を検出し、その時間に合ったパルス信号を発生させる。 First, the operation up to the occurrence of the flip-flop delay (FF delay) is the same as the background art described with reference to FIGS. As an operation of the delay detection circuit 14 at that time, the internal delay amount of the DF / F 5 is detected from the input and output of the DF / F 5 and its clock timing (the output of the delay circuit 11). As a detection method, when there is a change in the input signal of the DF / F, a time until the change in the output is detected, and a pulse signal matching the time is generated. As an operation of the delay detection circuit 15, the delay amount of the delay circuit 10 is detected from the input and output of the delay circuit 10. As a detection method, when there is a change in the input signal of the delay circuit, a time until the change in the output is detected, and a pulse signal matching the time is generated.

遅延調整回路１６の動作としては、遅延検出回路１４と遅延検出回路１５のパルス幅を比較し、パルス幅の差分に応じたＤＣ（Direct Current）信号を出力し、各遅延回路の遅延量調整を行う。図２のＦＦ遅延変化が起こる前までの遅延検出回路１４と遅延検出回路１５のパルス幅は、一致する。 As the operation of the delay adjustment circuit 16, the pulse widths of the delay detection circuit 14 and the delay detection circuit 15 are compared, a DC (Direct Current) signal corresponding to the difference in pulse width is output, and the delay amount of each delay circuit is adjusted. Do. The pulse widths of the delay detection circuit 14 and the delay detection circuit 15 before the FF delay change in FIG.

次に、図１１のＦＦ遅延変化発生から遅延検出・調整までの期間の動作について、説明する。 Next, the operation in the period from the occurrence of the FF delay change to the delay detection / adjustment in FIG. 11 will be described.

まずＦＦ遅延変化発生後のＤ−Ｆ／Ｆ４の出力信号は、元のデータ信号（ａ）に比べ、内部遅延量が増えた分だけ、その期間の信号が延びる。その延びた信号を遅延回路１０に通して、比較パルス用の信号とする。比較パルスを生成するもう一方の信号は、元のデータ信号（ａ）を遅延回路９の遅延分だけ遅延させた信号であるが、この遅延回路の遅延量はＦＦ遅延変化が発生する前のＤ−Ｆ／Ｆ４の遅延量の２倍である。 First, the output signal of the DF / F4 after the occurrence of the FF delay change is extended by the amount of the internal delay amount as compared with the original data signal (a). The extended signal is passed through the delay circuit 10 and used as a comparison pulse signal. The other signal for generating the comparison pulse is a signal obtained by delaying the original data signal (a) by the delay of the delay circuit 9, and the delay amount of this delay circuit is D before the FF delay change occurs. -It is twice the delay amount of F / F4.

上記２つの比較パルス用信号から比較パルスを生成すると、ＥＸＯＲ６の出力（ｌ）のように、Ｄ−Ｆ／Ｆ４の遅延量変化分に応じたパルス幅がこれまでより加算される。 When a comparison pulse is generated from the two comparison pulse signals, a pulse width corresponding to the change in the delay amount of DF / F4 is added more than before, as in the output (l) of EXOR6.

またこの時の基準パルスの生成過程では、ＥＸＯＲ７の入力となるＤ−Ｆ／Ｆ５出力と遅延回路１０出力には、両信号ともにＤ−Ｆ／Ｆの遅延変化分の信号遅延が含まれているため、ＥＸＯＲ７の出力（ｍ）のようにパルス幅変化はない。すなわち、遅延回路１０出力には、Ｄ−Ｆ／Ｆ４の遅延による信号遅延が含まれており、Ｄ−Ｆ／Ｆ５出力には、Ｄ−Ｆ／Ｆ５の遅延による信号遅延が含まれている。 In the process of generating the reference pulse at this time, the output of the DF / F5 and the output of the delay circuit 10 which are the inputs of the EXOR 7 include both signal delays corresponding to the DF / F delay change. Therefore, there is no change in pulse width like the output (m) of EXOR7. That is, the output of the delay circuit 10 includes a signal delay due to the delay of DF / F4, and the output of the DF / F5 includes a signal delay due to the delay of DF / F5.

このとき、遅延検出回路１５の出力は、遅延検出回路１５の出力（ｊ）のように、遅延回路の遅延量検出のため、これまでのパルス幅と違いはない。一方、遅延検出回路１４の出力は、Ｄ−Ｆ／Ｆの遅延量検出のため、遅延検出回路１４の出力（ｉ）のように、ＦＦ遅延変化分に応じたパルス幅となる。 At this time, the output of the delay detection circuit 15 is not different from the conventional pulse width for detecting the delay amount of the delay circuit, like the output (j) of the delay detection circuit 15. On the other hand, the output of the delay detection circuit 14 has a pulse width corresponding to the FF delay change amount, like the output (i) of the delay detection circuit 14, in order to detect the delay amount of the DF / F.

遅延調整回路１６は、遅延検出回路１４の出力のパルス幅と遅延検出回路１５の出力のパルス幅を比較し、両信号のパルス幅ズレ分に応じた信号を出力する。これにより、図２の遅延調整回路１６の出力（ｋ）のように、遅延検出・調整のタイミングにおいて、信号が変化する。 The delay adjustment circuit 16 compares the pulse width of the output of the delay detection circuit 14 with the pulse width of the output of the delay detection circuit 15 and outputs a signal corresponding to the difference between the pulse widths of both signals. As a result, the signal changes at the timing of delay detection / adjustment, like the output (k) of the delay adjustment circuit 16 in FIG.

最後に、図１１の遅延検出・調整タイミング後の期間においての動作について、説明する。 Finally, the operation in the period after the delay detection / adjustment timing of FIG. 11 will be described.

まず遅延調整回路１６の出力変化をうけて、遅延回路９、遅延回路１０、及び遅延回路１１の遅延量が変化する。その結果、図２に示すように、遅延回路９の出力（ｂ）、遅延回路１０の出力（ｅ）、遅延回路１１の出力（ｇ）のように、Ｄ−Ｆ／Ｆの遅延増加分と同じ分だけ遅延量が増加する。 First, the delay amount of the delay circuit 9, the delay circuit 10, and the delay circuit 11 changes in response to the output change of the delay adjustment circuit 16. As a result, as shown in FIG. 2, the increase in the delay of the DF / F, such as the output (b) of the delay circuit 9, the output (e) of the delay circuit 10, and the output (g) of the delay circuit 11, The amount of delay increases by the same amount.

上記のように遅延補正を行うことで、遅延検出回路１４の出力（ｉ）と、遅延検出回路１５の出力（ｊ）のパルス幅は一致し、また、データとクロックの識別ポイントが最適位相であることを示すＥＸＯＲ６の出力（ｌ）のパルス幅＝ＥＸＯＲ７の出力（ｍ）のパルス幅となり、位相比較回路として正常な動作となる。 By performing the delay correction as described above, the pulse widths of the output (i) of the delay detection circuit 14 and the output (j) of the delay detection circuit 15 coincide with each other, and the discrimination point between the data and the clock is the optimum phase. The pulse width of the output (l) of EXOR6 indicating that there is the pulse width of the output (m) of EXOR7, and the phase comparison circuit operates normally.

以上説明したように、本実施形態によれば、プロセスや温度変動等によってＤ型フリップフロップの遅延量が変化しても、マルチレートで使用可能な位相比較回路を実現することができる。 As described above, according to the present embodiment, it is possible to realize a phase comparison circuit that can be used at a multirate even when the delay amount of the D-type flip-flop changes due to a process, temperature variation, or the like.

以上、本発明の好ましい実施形態を説明したが、本発明はこれに限定されるものではない。入力端子に入力される、データ信号、正転クロック信号、反転クロック信号は、適正な論理設計の元で正論理であっても負論理であっても、本発明の位相比較回路に適用することができる。また、上述した実施形態では、比較パルスであるＥＸＯＲ６の出力（ｌ）と基準パルスであるＥＸＯＲ７の反転出力をＡＤＤＥＲ８に入力して、加算したものがＡＤＤＥＲ８の出力（ｎ）になるとして説明したが、これに限られない。適正な論理設計の元で、ＥＸＯＲ６の反転出力とＥＸＯＲ７の出力とをＡＤＤＥＲ８に入力して、加算したものをＡＤＤＥＲ８の出力とすることもできる。特許請求の範囲に記載した発明の範囲内で、種々の変形が可能であり、それらも本発明の範囲に含まれることはいうまでもない。 As mentioned above, although preferable embodiment of this invention was described, this invention is not limited to this. Whether the data signal, normal clock signal, or inverted clock signal input to the input terminal is positive logic or negative logic under the appropriate logic design, apply to the phase comparison circuit of the present invention. Can do. In the above-described embodiment, the output (1) of the EXOR6 that is the comparison pulse and the inverted output of the EXOR7 that is the reference pulse are input to the ADDER8, and the sum is the output (n) of the ADDER8. Not limited to this. Under proper logic design, the inverted output of EXOR6 and the output of EXOR7 can be input to ADDER8, and the sum can be used as the output of ADDER8. It goes without saying that various modifications are possible within the scope of the invention described in the claims, and these are also included in the scope of the present invention.

１、２、３入力端子
４、５Ｄ型フリップフロップ（Ｄ−Ｆ／Ｆ）
６、７排他的論理和ゲート（ＥＸＯＲ）
８加算器（ＡＤＤＥＲ）
９、１０、１１遅延回路
１２、１３出力端子
１４、１５遅延検出回路
１６遅延調整回路 1, 2, 3 Input terminals 4, 5 D-type flip-flop (DF / F)
6, 7 Exclusive OR gate (EXOR)
8 Adder (ADDER)
9, 10, 11 Delay circuit 12, 13 Output terminal 14, 15 Delay detection circuit 16 Delay adjustment circuit

Claims

A first D-type flip-flop that latches and outputs the data input in synchronization with the clock signal, and a delay amount is controlled according to the input adjustment signal, and the data input is delayed and output. The delay amount is controlled in accordance with the delay circuit, the second D-type flip-flop that latches and outputs the output of the first D-type flip-flop in synchronization with the inverted clock signal, and the input adjustment signal A second delay circuit that delays and outputs the inverted clock signal; a delay amount that is controlled according to an input adjustment signal; and a third delay circuit that delays and outputs the output of the first D-type flip-flop. A delay circuit, a first exclusive OR gate that receives the output of the first delay circuit and the output of the third delay circuit, the output of the third delay circuit, and the second delay circuit. D-type flip-flop And an input of the second exclusive OR gate, the output of the first exclusive OR gate and the inverted output of the second exclusive OR gate, and output as a phase comparison result and the vessel, only including,
Based on the detection result of the delay amount of the third delay circuit and the detection result of the internal delay amount of the second D-type flip-flop, the adjustment signal to the first to third delay circuits is generated. the phase comparator circuit that.

The phase comparison circuit according to claim 1, further comprising a delay adjustment circuit that generates the adjustment signal to the first to third delay circuits.

And a first delay detection circuit that outputs a detection result of a delay amount of the third delay circuit based on an output of the first D-type flip-flop and an output of the third delay circuit. Item 3. The phase comparison circuit according to Item 2.

Detection result of internal delay amount of the second D-type flip-flop based on the output of the first D-type flip-flop, the output of the second D-type flip-flop, and the output of the second delay circuit further comprising a second delay detection circuit for outputting a phase comparison circuit according to claim 2 or claim 3.

A first D-type flip-flop that latches and outputs the data input in synchronization with the clock signal, and a delay amount is controlled according to the input adjustment signal, and the data input is delayed and output. The delay amount is controlled in accordance with the delay circuit, the second D-type flip-flop that latches and outputs the output of the first D-type flip-flop in synchronization with the inverted clock signal, and the input adjustment signal A second delay circuit that delays and outputs the inverted clock signal; a delay amount that is controlled according to an input adjustment signal; and a third delay circuit that delays and outputs the output of the first D-type flip-flop. A delay circuit, a first exclusive OR gate that receives the output of the first delay circuit and the output of the third delay circuit, the output of the third delay circuit, and the second delay circuit. D-type flip-flop And an input of the second exclusive OR gate, the output of the first exclusive OR gate and the inverted output of the second exclusive OR gate, and output as a phase comparison result A phase comparison circuit control method including:
Based on the detection result of the delay amount of the third delay circuit and the detection result of the internal delay amount of the second D-type flip-flop, the adjustment signal to the first to third delay circuits is generated. Control method of phase comparison circuit.

6. The phase comparison circuit according to claim 5 , wherein a detection result of a delay amount of the third delay circuit is output based on an output of the first D-type flip-flop and an output of the third delay circuit. Control method.

Detection result of internal delay amount of the second D-type flip-flop based on the output of the first D-type flip-flop, the output of the second D-type flip-flop, and the output of the second delay circuit The method for controlling the phase comparison circuit according to claim 5 or 6 , wherein: