[go: up one dir, main page]

JP7007496B2 - 多層３ｄ集積化のダイスタック - Google Patents

多層３ｄ集積化のダイスタック Download PDF

Info

Publication number
JP7007496B2
JP7007496B2 JP2020554424A JP2020554424A JP7007496B2 JP 7007496 B2 JP7007496 B2 JP 7007496B2 JP 2020554424 A JP2020554424 A JP 2020554424A JP 2020554424 A JP2020554424 A JP 2020554424A JP 7007496 B2 JP7007496 B2 JP 7007496B2
Authority
JP
Japan
Prior art keywords
semiconductor die
die
semiconductor
wafer
stack
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020554424A
Other languages
English (en)
Other versions
JP2021520071A (ja
Inventor
アガルワル ラフール
エス． バガヴァット ミリンド
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JP2021520071A publication Critical patent/JP2021520071A/ja
Application granted granted Critical
Publication of JP7007496B2 publication Critical patent/JP7007496B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/03—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of semiconductor or other solid state devices all the devices being of a type provided for in a single subclass of subclasses H10B, H10D, H10F, H10H, H10K or H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H10D89/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, the devices being individual devices of subclass H10D or integrated devices of class H10
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05669—Platinum [Pt] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/731—Location prior to the connecting process
    • H01L2224/73101—Location prior to the connecting process on the same surface
    • H01L2224/73103—Bump and layer connectors
    • H01L2224/73104—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8389—Bonding techniques using an inorganic non metallic glass type adhesive, e.g. solder glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes
    • H01L2225/04—All the devices being of a type provided for in the same main group of the same subclass of class H10, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same main group of the same subclass of class H10
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10252—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1436—Dynamic random-access memory [DRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1437—Static random-access memory [SRAM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/171—Frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Description

現在の集積回路の多くは、共通のウェハ上に複数のダイとして形成されている。ダイ上に回路を形成するための基本的なプロセスステップが完了した後に、ウェハから個々のダイが単一化される。次に、単一化されたダイは、通常、回路基板等の構造に取り付けられるか、何等かの形のエンクロージャにパッケージングされる。
頻繁に使用されるパッケージの１つは、ダイが取り付けられた基板で構成されている。基板の上面には、電気的相互接続部が含まれている。ダイは、複数のボンドパッドを伴って製造されている。オーミック接触を確立するために、ダイのボンドパッドと基板の相互接続部との間にはんだ接合の集合が設けられている。ダイが基板に取り付けられた後に、ダイを覆うために蓋が基板に取り付けられる。マイクロプロセッサ等の一部の従来の集積回路は、デバイスのシャットダウン又は損傷を避けるために外に伝達する必要のあるかなりの量の熱を生成する。蓋は、保護カバーと伝熱経路との両方として機能する。
スタックされたダイの配置には、１つ以上の半導体ダイをベース半導体チップ上に配置又はスタックすることが含まれる。いくつかの従来の変形例では、ベース半導体ダイは、マイクロプロセッサ等の高放熱デバイスである。スタックされたダイは、メモリデバイスの場合がある。典型的な従来の製造プロセスでは、ダイは、ベースダイ上に、一度に１つずつスタックされる。ダイツーダイの電気接続は、バンプ及びスルーチップビアを介して行われる。
本発明の前述及び他の利点は、以下の詳細な説明を読み、以下の図面を参照することによって明らかになるであろう。
ダイスタックを有する半導体ダイデバイスの例示的な構成の断面図である。 図１の一部の拡大図である。 例示的な半導体ウェハの一部の断面図である。 キャリアウェハ上への半導体ウェハの例示的な取り付けを示す断面図である。 例示的なウェハ薄型化を示す断面図である。 半導体ウェハの半導体ダイ上への半導体ダイの例示的な取り付けを示す断面図である。 単一化されたダイスタックの断面図である。 別の例示的な半導体ウェハの一部の断面図である。 別のキャリアウェハ上への半導体ウェハの例示的な取り付けを示す断面図である。 例示的なウェハ薄型化を示す断面図である。 半導体ウェハの半導体ダイ上へのダイスタックの例示的な取り付けを示す断面図である。 別の単一化されたダイのスタックの断面図である。 半導体ウェハの半導体ダイ上へのダイスタックの例示的な取り付けを示す断面図である。 単一化されたダイのスタックの断面図である。 別の例示的な半導体ウェハの一部の断面図である。 別のキャリアウェハ上への半導体ウェハの例示的な取り付けを示す断面図である。 例示的なウェハ薄型化を示す断面図である。 半導体ウェハの半導体ダイ上へのダイスタックの例示的な取り付けを示す断面図である。 半導体ウェハのダイ上に取り付けられたダイスタック示す断面図である。 例示的なダミーコンポーネントの取り付けを示す断面図である。 例示的な成形材料による成形を示す断面図である。 例示的なＩ／Ｏマウントを示す断面図である。
異なる図面で同じ符号を使用する場合には、類似又は同一の要素を示す。
従来のダイスタック技術は、スタックの上部のダイまで第１のダイの上部に１つのダイを配置する等してダイを順番に積み重ねている。ダイ貫通ビア（ＴＤＶ：through-die-vias）がダイの電気的接続のために使用される場合、次のダイが取り付けられる前に１つのダイのＴＤＶを露出させるための露出プロセスが必要である。これは、通常、予め単一化されたダイの再構成されたウェハを形成し、次に、再構成されたウェハに露出プロセスを実施することによって、１つの従来のプロセスで行われる。多くの場合、スタック内で現在最上部にあるＴＤＶが露出されている間に、スタックの下のダイに悪影響を与えないようにするために、ギャップ充填プロセスが必要になる。しかし、本明細書に開示の技術は、再構成に頼ることなく、ＴＤＶが露出したダイスタックの形成をウェハレベルで行うことを可能にする。スタック形成中のギャップ充填プロセスは不要である。
本発明の一態様によれば、第１の半導体ダイを、第１の半導体ウェハの第２の半導体ダイに取り付けることを含む製造方法が提供される。第２の半導体ダイは、第１の半導体ウェハから単一化されて、第１のダイスタックを生成する。第１のダイスタックの第２の半導体ダイは、第２の半導体ウェハの第３の半導体ダイに取り付けられる。第３の半導体ダイは、第２の半導体ウェハから単一化されて、第２のダイスタックを生成する。第２のダイスタックは、第３の半導体ウェハの第４の半導体ダイに取り付けられる。
方法は、第１のダミーコンポーネントを、第２のダイスタックの第１の側部に隣接する第３の半導体ウェハに取り付け、第２のダミーコンポーネントを、第１の側部とは反対側の第２のダイスタックの第２の側部に隣接する第３の半導体ウェハに取り付けることを含む。
方法は、第４の半導体ダイを第３の半導体ウェハから単一化して、第３のダイスタックを生成することを含む。
方法は、第１の半導体ウェハを第１のキャリアウェハに取り付けることと、第１の半導体ダイを第２の半導体ダイに取り付ける前に、第２の半導体ダイの複数のダイ貫通ビアを露出させることと、を含む。
方法は、第２の半導体ウェハを第２のキャリアウェハに取り付けることと、第２の半導体ダイを第３の半導体ダイに取り付ける前に、第３の半導体ダイの複数のダイ貫通ビアを露出させることと、を含む。
方法は、第１の半導体ダイと第２の半導体ダイとの間に複数の相互接続部を形成することを含む。
方法では、第１の半導体ダイを第２の半導体ダイに取り付けることは、第１の半導体ダイと第２の半導体ダイとの間に、第１のガラス層及び第２のガラス層を有する絶縁ボンディング層を形成することと、第１の半導体ダイと第２の半導体ダイとを接合（bonding）することと、第１のガラス層を第２のガラス層に接合し、第１の半導体ダイの導電体構造と第２の半導体ダイの導電体構造とを冶金学的に接合するためにアニーリングすることと、を含む。
方法は、成形材料を成形して、第２のダイスタックを少なくとも部分的に包むことを含む。
方法は、第４の半導体ダイは、第３の半導体ダイに面する第１の側部と、第１の側部とは反対側の別の側部と、を有しており、複数のＩ／Ｏを別の側部に形成することを含む。
本発明の別の態様によれば、第１の半導体ウェハを第１のキャリアウェハに取り付けることと、第１の半導体ウェハの第１の半導体ダイの複数のダイ貫通ビアを露出させることと、ダイ貫通ビアを露出させた後に第２の半導体ダイを第１の半導体ダイに取り付けることと、第１の半導体ダイを第１の半導体ウェハから単一化して第１のダイスタックを生成することと、第２の半導体ウェハを第２のキャリアウェハに取り付けることと、第２の半導体ウェハの第３の半導体ダイの複数のダイ貫通ビアを露出させることと、第３の半導体ダイのダイ貫通ビアを露出させた後に第１のダイスタックの第１の半導体ダイを第３の半導体ダイに取り付けることと、第３の半導体ダイを第２の半導体ウェハから単一化して第２のダイスタックを生成することと、第２のダイスタックを第３の半導体ウェハの第４の半導体ダイ上に取り付けることと、を含む、製造方法が提供される。
方法は、第１のダミーコンポーネントを、第２のダイスタックの第１の側部に隣接して第３の半導体ウェハに取り付け、第２のダミーコンポーネントを、第１の側部とは反対側の第２のダイスタックの第２の側部に隣接する第３の半導体ウェハに取り付けることを含む。
方法は、第４の半導体ダイを第３の半導体ウェハから単一化して、第３のダイスタックを生成することを含む。
方法は、第２のダイスタックの各ダイ間に複数の相互接続部を形成することを含む。
方法では、第２の半導体ダイを第１の半導体ダイに取り付けることは、第１の半導体ダイと第２の半導体ダイとの間に、第１のガラス層及び第２のガラス層を有する絶縁ボンディング層を形成することと、第１の半導体ダイと第２の半導体ダイとを接合することと、第１のガラス層を第２のガラス層に接合するためにアニーリングすることと、を含む。
方法は、成形材料を成形して、第２のダイスタックを少なくとも部分的に包むことを含む。
方法は、第１の半導体ダイは、第２の半導体ダイに面する第１の側部と、第１の側部とは反対側の別の側部と、を有しており、複数のＩ／Ｏを別の側部に形成することを含む。
本発明の別の態様によれば、第１の半導体ダイと、第１の半導体ダイ上に配置された複数の半導体ダイのスタックであって、複数の半導体ダイのスタックのうち２つの隣接する半導体ダイの各々が複数の相互接続部によって電気的に接続されている、複数の半導体ダイのスタックと、半導体ダイのスタックの第１の側部の反対側に配置された第１のダミーコンポーネントであって、第１のギャップによって複数の半導体ダイのスタックから分離されている第１のダミーコンポーネントと、複数の半導体ダイのスタックの第２の側部の反対側に配置された第２のダミーコンポーネントであって、第２のギャップによって複数の半導体ダイのスタックから分離されている第２のダミーコンポーネントと、第１のギャップ及び第２のギャップに配置され、複数の半導体ダイのスタックを少なくとも部分的に包む成形材料と、を含む、半導体ダイデバイスが提供される。
半導体ダイデバイスでは、複数の半導体ダイのスタックのうち２つの隣接する半導体ダイの各々は、絶縁ボンディング層によって物理的に接続されており、絶縁ボンディング層は、第１の絶縁層と、第１の絶縁層に接合された第２の絶縁層と、を含む。
半導体ダイデバイスでは、相互接続部は、バンプレス相互接続部（bumpless interconnects）を含む。
本半導体ダイデバイスでは、第１の半導体ダイは、複数の半導体ダイのスタックのうち最も下部の半導体ダイに面する第１の側部と、第１の側部とは反対側の別の側部と、を有しており、当該別の側部に複数のＩ／Ｏを有する。
以下に説明する図面では、２つ以上の図面に同一の要素が現れる場合に概して同じ符号が繰り返される。ここで、図面、特に、例示的な半導体ダイデバイス１０の断面図である図１を参照すると、半導体ダイデバイス１０は、別の半導体ダイ２０に取り付けられた複数の半導体ダイのスタック１５を含む。半導体ダイデバイス１０は、パッケージ基板、システムボード、ドーターボード、回路カード等の回路基板（図示省略）上に取り付けることができる。この例示的な構成のスタック１５は、４つの半導体ダイ２５，３０，３５，４０で構成されているが、勿論、他の数も可能である。半導体ダイ２０，２５，３０，３５，４０の各々は、バックエンドオブライン構造（ＢＥＯＬ）４５，５０，５５，６０，６５を含む。ＢＥＯＬ４５，５０，５５，６０，６５は、半導体ダイ２０，２５，３０，３５，４０の機能と、複数のメタライゼーション及び階層間の誘電体層と、を形成するロジック及び他のデバイスの層で構成されている。半導体ダイスタック１５の半導体ダイ２５，３０，３５，４０は、異なる設置面積（footprints）又はほぼ同じ設置面積を有することができる。図示した構成では、半導体ダイスタック１５の半導体ダイ２５，３０，３５，４０は、連続的に小さくなる設置面積を有することができる。すなわち、半導体ダイ４０は半導体ダイ３５よりも小さく、半導体ダイ３５は半導体ダイ３０よりも小さい等である。
半導体ダイ２５と半導体ダイ２０との間の電気的接続は、複数の相互接続部７０を介して行われる。半導体ダイ３０は、複数の相互接続部７５を介して半導体ダイ２５に電気的に接続されている。さらに、相互接続部８０と相互接続部８５とのセットにより、半導体ダイ３５と半導体ダイ３０との間と、半導体ダイ４０と半導体ダイ３５との間の各々の導電性を確立する。絶縁層９０，９５，１００，１０５の各々は、半導体ダイ２５と半導体ダイ２０との間、半導体ダイ３０と半導体ダイ２５との間、半導体ダイ３５と半導体ダイ３０との間、及び、半導体ダイ４０と半導体ダイ３５との間に配置されている。絶縁層９０，９５，１００，１０５は、以下により詳細に説明するように、単一又は複数の層構造とすることができる。相互接続部７０，７５，８０，８５は、ハイブリッド結合（hybrid bonds）、導電性ピラー、はんだバンプ、はんだマイクロバンプ、又は、他のタイプの相互接続部とすることができる。
半導体ダイ２０，２５，３０，３５，４０は、様々な集積回路の何れかとすることができる。実施例の非網羅的なリストには、マイクロプロセッサ、グラフィックス処理ユニット、これらの両方の態様を組み合わせたアクセラレーテッド処理ユニット、メモリデバイス、特定用途向け集積回路等のプロセッサが含まれる。一構成では、半導体ダイ２０はプロセッサとすることができ、半導体ダイ２５，３０，３５，４０は、ＤＲＡＭ、ＳＲＡＭ等のメモリダイとすることができる。
半導体ダイ２０からの熱伝達を促すために、ダミーコンポーネント１１０，１１５を半導体ダイ２０上に取り付け、接着層１２０，１２５を介して半導体ダイ２０に固定することができる。ダミーコンポーネント１１０，１１５は、シリコン、ゲルマニウム、又は、他のタイプの半導体若しくは誘電材料で構成することができ、半導体ダイ２０及び半導体ダイデバイス１０の他の構成要素から熱を伝えるための伝熱手段として機能する。接着層１２０，１２５は、様々なタイプの有機接着剤、無機接着層、ガラス系接着剤、又は、他の構成でははんだ材料であってもよい。非網羅的なリストには、エポキシ、アルミニウム粒子及び酸化亜鉛が混合されたシリコーンラバー（silicone rubber）等の有機ＴＩＭが含まれる。シリコーンラバー以外の適合する基材、及び、アルミニウム以外の熱伝導性粒子が使用される場合がある。熱グリース、金、白金、銀等がその例である。他の構成では、接着層１２０，１２５を、アルミニウム及びニッケルの層で構成されたナノフォイル（nanofoils）とすることができる。
成形材料１３０は、半導体ダイスタック１５を少なくとも横方向に収容し、半導体ダイスタック１５とダミーコンポーネント１１０，１１５との間に配置されている。例示的な構成では、成形材料１３０の材料は、約１６５℃の成形温度を有することができる。２つの市販の変形例は、Ｓｕｍｉｔｏｍｏ ＥＭＥ－Ｇ７５０及びＳｕｍｉｔｏｍｏ ＥＭＥ－Ｇ７６０である。よく知られた圧縮成形技術を使用して成形材料１３０を成形することができる。
ダイ貫通導電性（through die electrical conductivity）は、複数のダイ貫通ビア（ＴＤＶ）によって提供される。例えば、半導体ダイ２０は、相互接続部７０及びＩ／Ｏ１４０に接続された複数のＴＤＶ１３５を含む。ＴＤＶ１３５（及び、ピラー、パッド等の任意の関連する開示の導電体）は、銅、アルミニウム、銀、金、白金、パラジウム等の様々な導電材料で構成することができる。通常、各ＴＤＶ１３５は、ＳｉＯｘ又は他の絶縁体のライナー層（図示省略）、及び、ＴｉＮ又は他のバリア材料のバリア層によって横方向に囲まれている。半導体ダイ２５は、同様に、相互接続部７０と相互接続部７５との間に接続されたＴＤＶ１４５を含む。半導体ダイ３０は、相互接続部７５と相互接続部８０との間を接続するＴＤＶ１５０を含み、半導体ダイ３５は、相互接続部８０と相互接続部８５との間を接続するＴＤＶ１５５を含む。最後に、半導体ダイ４０は、複数のＴＤＶ１６０を含む。このＴＤＶ１６０は、例示的な構成では露出していないが、勿論、本明細書に開示された薄型化／露出プロセスを使用して露出させ、所望であればスタック１５の上部にスタックされたさらに別のダイとの相互接続を促すことができる。Ｉ／Ｏ１４０は、半導体ダイデバイス１０が回路基板又は他のデバイス等の別の構成要素と電気的にインタフェースするのを可能にし、はんだバンプ、ボール又は他のタイプの相互接続構造とすることができる。Ｓｎ－Ａｇ、Ｓｎ－Ａｇ－Ｃｕ等のよく知られた無鉛はんだを、Ｉ／Ｏ１４０、及び、本明細書に開示された他のはんだ構造に使用することができる。
ここで、相互接続部７５及び絶縁層９５の例示的な構成のさらなる詳細を、図２を参照して説明する。図２は、小さな破線の矩形１６５によって囲まれた図１の一部の拡大図であることに留意されたい。以下の詳細な説明は、他の相互接続部７０，８０，８５及び他の絶縁層９０，１００，１０５についても説明するものである。図２に示すように、相互接続部７５の各々は、バンプレス酸化物のハイブリッド結合で構成されている。これに関し、半導体ダイ２５と、半導体ダイ３０のＢＥＯＬ５５と、の間の相互接続部７５は、ＢＥＯＬ５５のボンドパッド１７０と、半導体ダイ２５のボンドパッド１７２と、の間の冶金学的接合で形成されている。ボンドパッド１７０はＴＤＶ１５０に接続されており、ボンドパッド１７２はＴＤＶ１４５に接続されている。さらに、絶縁構造９５は、半導体ダイ２５を半導体ダイ３０に結合し、半導体ダイ３０のＳｉＯｘ等のガラス層１７５と、半導体ダイ２５のシリコン窒酸化物等のガラス層１８０と、で構成されている。ガラス層１７５及びガラス層１８０は、好ましくは、プラズマ化学気相成長（ＰＥＣＶＤ）によって、半導体ダイ２５，３０に堆積されている。ボンドパッド１７０は、ガラス層１７５に配置されており、ボンドパッド１７２は、ガラス層１８０に配置されている。ボンドパッド１７０及びボンドパッド１７２は、アニールプロセスによって冶金学的に接合される。これに関し、半導体ダイ３０は、ガラス層１７５がガラス層１８０上又はそれに非常に近接し、ボンドパッド１７０がボンドパッド１７２上又はそれに非常に近接するように、半導体ダイ２５上に載置されるか他の方法で配置される。その後、アニールプロセスが実施され、ボンドパッド１７０，１７２が一時的に熱膨張し、これらの構造を物理的に接触させ、これらの構造を冶金学的に接合する。この接合は、半導体ダイ２５，３０が冷却され、ボンドパッド１７０，１７２が熱的に収縮した後でさえも存続する。銅は、この金属接合プロセスにおいて良好に機能するが、他の導電体を使用することもできる。ガラス層１７５とガラス層１８０との間には、酸化物／酸窒化物（oxynitride）接合も形成される。例示的なアニールが約３００℃で約３０分～６０分間実施され、必要な酸窒化物－酸化物の接合、及び、金属－金属の接合が形成される。別の代替例では、２つの隣接するスタックされたダイの各々の導電性ピラーを熱圧着することができる。別の代替的な構成では、指向酸化接合（direction oxide bond）及びＴＳＶ最終接続（TSV last connection）を使用することができる。この技術では、隣接する２つのスタックされたダイの各々の対向する側部は、酸化膜を受ける。その後、酸化膜は、化学機械研磨を使用して平滑化され、次いで、プラズマ処理されて親水性になる。次に、酸化物表面は、ともに配置され、アニールされて接合される。
図１に示す半導体ダイデバイス１０を製造するための例示的なプロセスフローを、図３、図４、図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４、図１５、図１６、図１７、図１８、図１９、図２０、図２１及び図２２を参照して説明する。最初に、図３を参照すると、図３は、半導体ウェハ１８５の一部の断面図である。半導体ウェハ１８５は、半導体ダイ３５に加えて、多数又は数百個の個々の半導体ダイを含むことができる。ここで、半導体ダイ３５は、ダイシングストリート１９０，１９５によって画定され、半導体ウェハ１８５からの最終的な単一化が行われる。勿論、半導体ダイ３５に関連しない追加のダイシングストリートが存在するが、これらは図３に示されていない。ウェハ１８５は、半導体ダイ３５のＢＥＯＬ６０がＴＤＶ１５５とともに完成するポイントまで処理される。しかし、ウェハ１８５は、ＴＤＶ１５５を露出させるために、薄型化処理をさらに行う必要がある。
次に、図４に示すように、ウェハ１８５が、図３に示す向きから反転され、ＢＥＯＬ６０が面した状態でキャリアウェハ２００に取り付けられる。キャリアウェハ２００は、シリコン、様々なガラス又は他のタイプの半導体材料で構成することができる。ウェハ１８５は、キャリアウェハ２００に塗布された接着剤２０２によってキャリアウェハ２００に固定することができる。接着剤２０２は、好ましくは、後にキャリアウェハ２００を除去することができるように反転させることができる、光活性化接着剤又は熱活性化接着剤等の周知の可逆性接着剤である。任意に、化学的及び／又は機械的な除去技術を必要とする接着剤を使用することができる。
次に、図５に示すように、ＴＤＶ１５５を露出させるために、ウェハ１８５に薄型化処理がされる。様々な薄型化／露出プロセスを使用することができる。一構成では、露出プロセスは、好ましくは、ソフト露出（soft reveal）であり、ウェハ１８５及び半導体ダイ３５は、ダイ貫通ビア１５５の上部の直上まで研磨処理（grinding process）され、その後、ダイ貫通ビア１５５の上部を露出させるためにエッチバックされる。次に、堆積プロセスを使用して、（視認できないが、図２に示され、上述されたガラス層１８０等のような）薄いガラス層を確立する。薄いガラス層は、好ましくは、ＰＥＣＶＤを使用して堆積され、次いで、ＣＭＰが行われる。キャリアウェハ２００は、これらの様々な研磨、エッチング、堆積及びＣＭＰ処理を促進する。いわゆる「ハード露出（hard reveal）」技術では、研磨処理を用いてＴＤＶ１５５を露出させ、次いで、少量のウェハ１８５（シリコン等）をエッチバックし、次いで、ＣＶＤにより、薄い酸化物を成長させるか、堆積させるか、薄い窒化シリコンが堆積され、次いで、ダイ貫通ビアの露出を完了させるために、化学機械研磨が行われる。第１の技術は、ハード露出の間に解放され得る銅又は他の金属粒子を遊離させるために、基板の半導体ウェハ１８５を露出することを回避する。
次に、図６に示すように、半導体ダイ４０が、ウェハ１８５の半導体ダイ３５上に取り付けられる。半導体ダイ４０は、半導体ダイ４０のＢＥＯＬ６５及びその露出されていないＴＤＶ１６０を確立するために処理された、形式上は別の半導体ウェハ（図示省略）の一部であった単一化されたデバイスである。相互接続部８５及び絶縁層１０５は、本明細書の別の箇所で図２を参照して開示された技術を使用して、相互接続部７５及び絶縁層９５のために、この時点で製造される。勿論、図２を参照して説明した前述のバンプレスハイブリッド結合プロセスが使用される場合、半導体ダイ４０（又は、この半導体ダイ４０が形式的に一部であったウェハ）上へのガラス層（視認不可能であるが、図２に示し、本明細書の別の箇所で説明したガラス層１７５のようなガラス層）の適用が、取り付けプロセスより先に行われることになる。任意に、相互接続部８５がはんだバンプ、はんだマイクロバンプ又は他のタイプの相互接続部である場合、適切な取り付け及びリフロープロセスがこの段階で実施され、相互接続部８５を確立することになる。
次に、図７に示すように、半導体ダイ３５が、図６に示すキャリアウェハ２００の最初の除去の後にウェハ１８５から単一化され、半導体ダイ３５と半導体ダイ４０との組み合せを生成する。キャリアウェハ２００に関する除去プロセスは、接着剤２０２のタイプに依存する。例として、加熱剥離性、化学剥離性、機械剥離性又はレーザー励起剥離性のものが含まれる。半導体ダイ３５と半導体ダイ４０との組み合わせは、以下により詳細に説明するように、半導体ダイ３０上に配置されるスタック可能な要素である。
次に、半導体ダイ３０の製造を、図８、図９及び図１０を参照して説明する。別の半導体ウェハ２０５は、半導体ダイ３０を含む複数の半導体ダイを含み、半導体ダイ３０は、ＢＥＯＬ５５及びそのＴＤＶ１５０を確立するために、よく知られた技術を使用して処理されている。半導体ウェハ１８５と同様に、ウェハ２０５は、この時点では、ＴＤＶ１５０を露出させるための薄型化プロセスを経ていない。半導体ダイ３０は、ダイシングストリート２１０，２１５、及び、図８では見えない少なくとも２つの他のダイシングストリートによって画定されている。次に、図９に示すように、半導体ウェハ２０５は、図８に示す向きから反転され、ＢＥＯＬ５５がキャリアウェハ２２０に向くように別のキャリアウェハ２２０上に取り付けられる。キャリアウェハ２２０は、シリコン、様々なガラス又は他のタイプの半導体材料で構成することができる。半導体ウェハ２０５は、キャリアウェハ２２０に塗布された接着剤によってキャリアウェハ２２０に固定することができる。この接着剤は、上述した接着剤２０２と同様とすることができ、説明の簡略化のために図示されていない。次に、図１０に示すように、半導体ウェハ２０５を薄型化処理して、半導体ダイ３０のＴＤＶ１５０を露出させる。この露出は、図５を参照して上述した薄型化／露出プロセスによって行うことができる。これで、ウェハ２０５は、半導体ダイ３５と半導体ダイ４０との組み合わせを、半導体ダイ３０上に取り付ける準備がされている。次に、図１１に示すように、半導体ダイ３５と半導体ダイ４０との組み合わせが、ウェハ２０５の半導体ダイ３０上に取り付けられる。取り付けプロセスは、半導体ダイ３５上への半導体ダイ４０の取り付けに関して上述した取り付けプロセスと同様とすることができる。これに関し、相互接続部８０及び絶縁層１００は、図１及び図２に示した相互接続部７５及び絶縁構造９５関連して上述した技術を使用して、この時点で確立される。キャリアウェハ２２０は、本明細書の別の箇所で開示したタイプのように、半導体ウェハ２０５に接着された接着剤（見えない）に適切なプロセスを使用して除去される。次いで、半導体ダイ３０は、ウェハ２０５から単一化され、図１２に示すように、半導体ダイ３０，３５，４０の単一化された組み合わせを生成する。単一化は、機械的鋸引き、レーザー切断又は他の技術によって行うことができる。
次に、図１３に示すように、半導体ダイ３０，３５，４０の組み合わせが半導体ダイ２５上に取り付けられる。この段階では、半導体ダイ２５は、依然として、キャリアウェハ２３０上で上述した半導体ウェハ１８５，２０５と同様に処理された半導体ウェハ２２５の一部であり、これにより、ウェハ２２５は、薄型化プロセスを経て、半導体ダイ２５のＴＤＶ１４５を露出させており、ＢＥＯＬ５０がキャリアウェハ２３０に面している。半導体ダイ３０，３５，４０を半導体ダイ２５に取り付けるプロセスは、上述した半導体ダイ３５，４０の組み合わせを半導体ダイ３０に取り付けるプロセスと同様である。取り付けプロセスの後に、キャリアウェハ２３０が除去され、半導体ダイ２５が半導体ウェハ２２５から単一化され、図１４に示す完成した半導体ダイスタック１５が得られる。半導体ダイ２５，３０，３５，４０で構成された半導体ダイスタック１５は、図１に示す半導体ダイ２０上に取り付けられる準備がされている。
図１５を参照すると、半導体ダイ２０は、最初、半導体ウェハ２３５の一部であり、ダイシングストリート２４０，２４５及び他の２つのこのようなストリート（見えない）によって画定されている。ウェハ２３５は、半導体ダイ２０のＢＥＯＬ４５とＴＤＶ１３５とが製造されるように処理されている。しかし、ウェハ２３５は、ＴＤＶ１３５を露出させるための薄型化処理が未だされていない。次に、図１６に示すように、半導体ウェハ２３５は、図１５の向きから反転され、ＢＥＯＬ４５がキャリアウェハ２５０に面した状態でキャリアウェハ２５０上に取り付けられる。半導体ウェハ２３５は、キャリアウェハ２５０に塗布された接着剤を使用して、キャリアウェハ２５０に固定することができる。この接着剤は、上述した接着剤２０２と同様とすることができ、説明を単純化するために、図示されていない。次に、図１７に示すように、キャリアウェハ２５０が配置された状態で、ウェハ２３５に対して薄型化処理を行って、半導体ダイ２０のＴＤＶ１３５を露出させる。この露出は、図５を参照して開示した薄型化／露出プロセスによって行うことができる。次に、図１８に示すように、半導体ダイスタック１５が、ウェハ２３５の半導体ダイ２０上に取り付けられる。この取り付けプロセスにより、相互接続部７０及び絶縁構造９０が確立される。また、この取り付けプロセスは、上述したハイブリッド結合プロセス、又は、相互接続部７０がハイブリッド結合ではない場合、別のプロセスによって行うことができる。取り付けられたスタック１５は、図１９の半導体ダイ２０上に示されている。次に、図２０に示すように、キャリアウェハ２５０が依然として配置された状態で、ダミーコンポーネント１１０，１１５が、半導体ダイスタック１５の何れかの側部の半導体ウェハ２３５に取り付けられている。ダミーコンポーネント１１０，１１５は、半導体ダイスタック１５に取り付けられるように予め形成することができ、特にこの半導体ダイスタック１５専用とすることができる。しかし、ダミーコンポーネント１１０，１１５が、半導体ダイスタック１５用に確保されたダミーコンポーネントと、半導体ウェハ２３５上の隣接する半導体ダイスタック（見えない）によって使用される他のダミーコンポーネント（見えない）とに分割されるのに十分な大きさである場合には、有効性を達成することができる。むしろ、後続の単一化プロセスの間、ダイシングストリート２４０，２４５は、ダミーコンポーネント１１０，１１５の単一化後の横方向の端部を画定することに留意されたい。
次に、図２１に示すように、キャリアウェハ２５０が配置された状態で、半導体ウェハ２３５が、成形プロセスを経て、成形材料１３０を確立する。この成形プロセスは、ダミーコンポーネント１１０，１１５と平坦な上面を有する成形材料１３０を確立することができる。任意に、成形材料１３０は、ダミーコンポーネント１１０，１１５、さらには、半導体ダイスタック１５の最上部の半導体ダイ４０をカバーすることができ、次いで、後の研磨処理を使用して、成形材料１３０及びダミーコンポーネント１１０，１１５を平坦化することができる。次に、図２２に示すように、Ｉ／Ｏ構造１４０が、形成されるか、他の方法で半導体ダイ２０に取り付けられる。これは、Ｉ／Ｏ構造１４０を確立するために、ピックアンドプレース（pick and place）、及び、リフロー若しくははんだステンシル、又は、他のプロセスを伴うことができる。Ｉ／Ｏ構造１４０を取り付けるか別の方法で形成する前に、図２１に示すキャリアウェハ２５０は、本明細書の別の箇所に開示のキャリアウェハ除去技術を使用して除去される。次に、半導体ダイ２０は、本明細書の別の箇所に開示の技術を使用して、ダイシングストリート２４０，２４５において半導体ウェハ２３５から単一化されて、図１に示す完成した半導体ダイデバイス１０を生成する。
本発明は、様々な変更及び代替形態を受け入れることができるが、特定の実施形態が、図面において例として示されており、本明細書において詳細に説明されている。しかし、本発明が、開示した特定の実施形態に限定されることを意図していないことを理解されたい。むしろ、本発明は、添付の特許請求の範囲によって定義される本発明の趣旨及び範囲内にある全て変更、均等物及び代替物をカバーするものである。

Claims (13)

  1. 第１の半導体ダイと第２の半導体ダイとの間にハイブリッド結合を形成することによって、前記第１の半導体ダイを、第１の半導体ウェハの第２の半導体ダイに取り付けることであって、前記ハイブリッド結合を形成することは、前記第１の半導体ダイと前記第２の半導体ダイとの間に、第１のガラス層及び第２のガラス層を有する絶縁ボンディング層を形成することと、前記第１のガラス層を前記第２のガラス層に接合し、前記第１の半導体ダイの導電体構造と前記第２の半導体ダイの導電体構造とを冶金学的に接合するために、アニーリング処理を実行することと、を含む、ことと、
    前記第２の半導体ダイを前記第１の半導体ウェハから単一化して、第１のダイスタックを生成することと、
    前記第１のダイスタックの前記第２の半導体ダイを、第２の半導体ウェハの第３の半導体ダイに取り付けることと、
    前記第３の半導体ダイを前記第２の半導体ウェハから単一化して、第２のダイスタックを生成することと、
    前記第２のダイスタックを、第３の半導体ウェハの第４の半導体ダイに取り付けることと、を含む、
    製造方法。
  2. 第１のダミーコンポーネントを、前記第２のダイスタックの第１の側部に隣接する前記第３の半導体ウェハに取り付け、第２のダミーコンポーネントを、前記第１の側部とは反対側の前記第２のダイスタックの第２の側部に隣接する前記第３の半導体ウェハに取り付けることを含む、
    請求項１の方法。
  3. 前記第４の半導体ダイを前記第３の半導体ウェハから単一化して、第３のダイスタックを生成することを含む、
    請求項１の方法。
  4. 前記第１の半導体ウェハを第１のキャリアウェハに取り付けること、及び、前記第１の半導体ダイを前記第２の半導体ダイ上に取り付ける前に、前記第２の半導体ダイの複数のダイ貫通ビアを露出させることを含む、請求項１に記載の方法。
  5. 前記第２の半導体ウェハを第２のキャリアウェハに取り付けることと、前記第２の半導体ダイを前記第３の半導体ダイに取り付ける前に、前記第３の半導体ダイの複数のダイ貫通ビアを露出させることと、を含む、
    請求項４の方法。
  6. 前記第１の半導体ダイの導電体構造と前記第２の半導体ダイの導電体構造とを接合することは、前記第１の半導体ダイと前記第２の半導体ダイとの間に複数の相互接続部を確立する、
    請求項１の方法。
  7. 前記第１のダイスタックの前記第２の半導体ダイを前記第３の半導体ダイに取り付けることは、前記第２の半導体ダイと前記第３の半導体ダイとの間に、第１のガラス層及び第２のガラス層を有する第２の絶縁ボンディング層を形成することと、前記第２の半導体ダイと前記第３の半導体ダイとを接合することと、前記第１のガラス層を前記第２のガラス層に接合し、前記第１の半導体ダイの導電体構造と前記第３の半導体ダイの導電体構造とを冶金学的に接合するために、アニーリングすることと、を含む、
    請求項１の方法。
  8. 成形材料を成形して、前記第２のダイスタックを少なくとも部分的に包むことを含む、
    請求項１の方法。
  9. 前記第４の半導体ダイは、前記第３の半導体ダイに面する第１の側部と、前記第１の側部とは反対側の別の側部と、を有しており、複数のＩ／Ｏを前記別の側部に形成することを含む、
    請求項１の方法。
  10. 成形材料を成形して、前記第１のダイスタック及び前記第２のダイスタックを少なくとも部分的に包むことを含む、
    請求項１の方法。
  11. 前記第１の半導体ダイ、前記第２の半導体ダイ及び前記第３の半導体ダイのうち１つ以上がメモリダイを含み、前記第４の半導体ダイがプロセッサを含む、
    請求項１の方法。
  12. 前記第１の半導体ダイ、前記第２の半導体ダイ、前記第３の半導体ダイ及び前記第４の半導体ダイは、同じ設置面積（footprint）を有する、
    請求項１の方法。
  13. 前記第１の半導体ダイ、前記第２の半導体ダイ、前記第３の半導体ダイ及び前記第４の半導体ダイは、連続的に小さくなる設置面積を有する、
    請求項１の方法。
JP2020554424A 2018-05-29 2019-03-29 多層３ｄ集積化のダイスタック Active JP7007496B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/991,573 2018-05-29
US15/991,573 US10727204B2 (en) 2018-05-29 2018-05-29 Die stacking for multi-tier 3D integration
PCT/US2019/024835 WO2019231549A1 (en) 2018-05-29 2019-03-29 Die stacking for multi-tier 3d integration

Publications (2)

Publication Number Publication Date
JP2021520071A JP2021520071A (ja) 2021-08-12
JP7007496B2 true JP7007496B2 (ja) 2022-01-24

Family

ID=68692796

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020554424A Active JP7007496B2 (ja) 2018-05-29 2019-03-29 多層３ｄ集積化のダイスタック

Country Status (6)

Country Link
US (2) US10727204B2 (ja)
EP (1) EP3803972B1 (ja)
JP (1) JP7007496B2 (ja)
KR (1) KR102285215B1 (ja)
CN (1) CN112005371A (ja)
WO (1) WO2019231549A1 (ja)

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11069734B2 (en) 2014-12-11 2021-07-20 Invensas Corporation Image sensor device
US9741620B2 (en) 2015-06-24 2017-08-22 Invensas Corporation Structures and methods for reliable packages
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
US10489544B2 (en) 2016-12-14 2019-11-26 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips
US20180182665A1 (en) 2016-12-28 2018-06-28 Invensas Bonding Technologies, Inc. Processed Substrate
US10879212B2 (en) 2017-05-11 2020-12-29 Invensas Bonding Technologies, Inc. Processed stacked dies
US10217720B2 (en) 2017-06-15 2019-02-26 Invensas Corporation Multi-chip modules formed using wafer-level processing of a reconstitute wafer
US10447274B2 (en) 2017-07-11 2019-10-15 iCometrue Company Ltd. Logic drive based on standard commodity FPGA IC chips using non-volatile memory cells
US10957679B2 (en) 2017-08-08 2021-03-23 iCometrue Company Ltd. Logic drive based on standardized commodity programmable logic semiconductor IC chips
US10630296B2 (en) 2017-09-12 2020-04-21 iCometrue Company Ltd. Logic drive with brain-like elasticity and integrality based on standard commodity FPGA IC chips using non-volatile memory cells
US10608642B2 (en) 2018-02-01 2020-03-31 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile radom access memory cells
US11276676B2 (en) 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
US10727204B2 (en) * 2018-05-29 2020-07-28 Advances Micro Devices, Inc. Die stacking for multi-tier 3D integration
WO2020010265A1 (en) 2018-07-06 2020-01-09 Invensas Bonding Technologies, Inc. Microelectronic assemblies
US11158606B2 (en) 2018-07-06 2021-10-26 Invensas Bonding Technologies, Inc. Molded direct bonded and interconnected stack
US12406959B2 (en) 2018-07-26 2025-09-02 Adeia Semiconductor Bonding Technologies Inc. Post CMP processing for hybrid bonding
US20200075533A1 (en) 2018-08-29 2020-03-05 Invensas Bonding Technologies, Inc. Bond enhancement in microelectronics by trapping contaminants and arresting cracks during direct-bonding processes
US11309334B2 (en) 2018-09-11 2022-04-19 iCometrue Company Ltd. Logic drive using standard commodity programmable logic IC chips comprising non-volatile random access memory cells
US10937762B2 (en) 2018-10-04 2021-03-02 iCometrue Company Ltd. Logic drive based on multichip package using interconnection bridge
US11616046B2 (en) 2018-11-02 2023-03-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
US11211334B2 (en) 2018-11-18 2021-12-28 iCometrue Company Ltd. Logic drive based on chip scale package comprising standardized commodity programmable logic IC chip and memory IC chip
WO2020150159A1 (en) 2019-01-14 2020-07-23 Invensas Bonding Technologies, Inc. Bonded structures
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
US11227838B2 (en) 2019-07-02 2022-01-18 iCometrue Company Ltd. Logic drive based on multichip package comprising standard commodity FPGA IC chip with cooperating or supporting circuits
US11887930B2 (en) 2019-08-05 2024-01-30 iCometrue Company Ltd. Vertical interconnect elevator based on through silicon vias
US12080672B2 (en) 2019-09-26 2024-09-03 Adeia Semiconductor Bonding Technologies Inc. Direct gang bonding methods including directly bonding first element to second element to form bonded structure without adhesive
DE102021101251A1 (de) 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Schutz vor antenneneffekten und schutz vor elektrostatischen entladungen für dreidimensionale integrierte schaltkreise
US11437708B2 (en) 2020-03-31 2022-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Antenna effect protection and electrostatic discharge protection for three-dimensional integrated circuit
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11594460B2 (en) * 2021-03-11 2023-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of fabricating the same
KR20220151442A (ko) * 2021-05-06 2022-11-15 삼성전자주식회사 반도체 패키지
US12176278B2 (en) 2021-05-30 2024-12-24 iCometrue Company Ltd. 3D chip package based on vertical-through-via connector
US11935871B2 (en) * 2021-08-30 2024-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and method of fabricating the same
US12424574B2 (en) 2021-09-01 2025-09-23 Micron Technology, Inc. Polymer coated semiconductor devices and hybrid bonding to form semiconductor assemblies
US12268012B2 (en) 2021-09-24 2025-04-01 iCometrue Company Ltd. Multi-output look-up table (LUT) for use in coarse-grained field-programmable-gate-array (FPGA) integrated-circuit (IC) chip
US12191282B2 (en) * 2021-11-30 2025-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Shared pad/bridge layout for a 3D IC
US20230207525A1 (en) * 2021-12-24 2023-06-29 Intel Corporation Ic die stacking with mixed hybrid and solder bonding
KR20240006828A (ko) * 2022-07-07 2024-01-16 에스케이하이닉스 주식회사 반도체 다이들 및 봉지층을 포함한 스택 패키지
US20240113070A1 (en) * 2022-09-30 2024-04-04 Advanced Micro Devices, Inc. Integrating devices into a carrier wafer for three dimensionally stacked semiconductor devices
US20240371818A1 (en) * 2023-05-01 2024-11-07 Taiwan Semiconductor Manufacturing Co., Ltd. Edge fill for stacked structure
WO2025080293A2 (en) * 2023-05-12 2025-04-17 Massachusetts Institute Of Technology 3d processor
KR20250033920A (ko) 2023-09-01 2025-03-10 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US20250157830A1 (en) * 2023-11-09 2025-05-15 Asmpt Singapore Pte. Ltd. Method for manufacturing integrated device packages

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014522115A (ja) 2011-07-27 2014-08-28 マイクロン テクノロジー， インク． 半導体ダイ組立体、半導体ダイ組立体を含む半導体デバイス、半導体ダイ組立体の製作方法
JP2015005748A (ja) 2013-06-21 2015-01-08 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 貫通電極を有する半導体パッケージ及びその製造方法
WO2016209406A1 (en) 2015-06-26 2016-12-29 Advanced Micro Devices, Inc. Computer architecture using rapidly reconfigurable circuits and high-bandwidth memory interfaces
JP2017120913A (ja) 2015-12-29 2017-07-06 台湾積體電路製造股▲ふん▼有限公司Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ． スタック集積回路のシールリング構造
WO2018075204A1 (en) 2016-10-19 2018-04-26 Micron Technology, Inc. Stacked semiconductor die assemblies with high efficiency thermal paths and molded underfill

Family Cites Families (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3065753B2 (ja) 1991-12-04 2000-07-17 イビデン株式会社 半導体集積回路ベアチップの樹脂封止方法、半導体装置
US5901041A (en) 1997-12-02 1999-05-04 Northern Telecom Limited Flexible integrated circuit package
JP2000311905A (ja) 1999-04-28 2000-11-07 Nippon Inter Electronics Corp 複合半導体装置の製造方法
JP2000357768A (ja) 1999-06-17 2000-12-26 Hitachi Ltd 半導体装置及びその製造方法
US6589802B1 (en) 1999-12-24 2003-07-08 Hitachi, Ltd. Packaging structure and method of packaging electronic parts
US6949822B2 (en) 2000-03-17 2005-09-27 International Rectifier Corporation Semiconductor multichip module package with improved thermal performance; reduced size and improved moisture resistance
US6537482B1 (en) 2000-08-08 2003-03-25 Micron Technology, Inc. Underfill and encapsulation of carrier substrate-mounted flip-chip components using stereolithography
JP2002124654A (ja) 2000-10-13 2002-04-26 Mitsubishi Electric Corp 固体撮像装置
US6906415B2 (en) 2002-06-27 2005-06-14 Micron Technology, Inc. Semiconductor device assemblies and packages including multiple semiconductor devices and methods
TW569416B (en) 2002-12-19 2004-01-01 Via Tech Inc High density multi-chip module structure and manufacturing method thereof
US7122906B2 (en) 2004-01-29 2006-10-17 Micron Technology, Inc. Die-wafer package and method of fabricating same
US7208342B2 (en) 2004-05-27 2007-04-24 Intel Corporation Package warpage control
JP2006261566A (ja) 2005-03-18 2006-09-28 Alps Electric Co Ltd 電子部品用ホルダ及び電子部品用保持シート、これらを用いた電子モジュール、電子モジュールの積層体、電子モジュールの製造方法並びに検査方法
KR100621438B1 (ko) * 2005-08-31 2006-09-08 삼성전자주식회사 감광성 폴리머를 이용한 적층 칩 패키지 및 그의 제조 방법
JP2007183164A (ja) 2006-01-06 2007-07-19 Fujitsu Ltd 半導体集積回路装置及びその試験方法
KR100743648B1 (ko) 2006-03-17 2007-07-27 주식회사 하이닉스반도체 웨이퍼 레벨 시스템 인 패키지의 제조방법
JP4391508B2 (ja) 2006-09-29 2009-12-24 Ｏｋｉセミコンダクタ株式会社 半導体装置、及び半導体装置の製造方法
JP2009158623A (ja) 2007-12-26 2009-07-16 Panasonic Corp 半導体装置の製造方法
US7973310B2 (en) * 2008-07-11 2011-07-05 Chipmos Technologies Inc. Semiconductor package structure and method for manufacturing the same
US8691626B2 (en) 2010-09-09 2014-04-08 Advanced Micro Devices, Inc. Semiconductor chip device with underfill
KR20110044963A (ko) 2011-04-20 2011-05-03 앰코 테크놀로지 코리아 주식회사 Ｔｓｖ를 이용한 적층 칩 패키지
US8842945B2 (en) 2011-08-09 2014-09-23 Soitec Methods of forming three dimensionally integrated semiconductor systems including photoactive devices and semiconductor-on-insulator substrates
US8372741B1 (en) 2012-02-24 2013-02-12 Invensas Corporation Method for package-on-package assembly with wire bonds to encapsulation surface
US9768105B2 (en) 2012-04-20 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Rigid interconnect structures in package-on-package assemblies
US9502390B2 (en) 2012-08-03 2016-11-22 Invensas Corporation BVA interposer
KR20140112674A (ko) 2013-03-14 2014-09-24 에스케이하이닉스 주식회사 적층 반도체 패키지의 제조방법
US9312198B2 (en) 2013-03-15 2016-04-12 Intel Deutschland Gmbh Chip package-in-package and method thereof
US9406588B2 (en) 2013-11-11 2016-08-02 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package and manufacturing method thereof
US9214454B2 (en) 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
KR20150123420A (ko) 2014-04-24 2015-11-04 에스케이하이닉스 주식회사 반도체 패키지 및 그 제조 방법
US9331021B2 (en) * 2014-04-30 2016-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-wafer package and method of forming same
US9412675B2 (en) * 2014-05-19 2016-08-09 Micron Technology, Inc. Interconnect structure with improved conductive properties and associated systems and methods
US9620464B2 (en) 2014-08-13 2017-04-11 International Business Machines Corporation Wireless communications package with integrated antennas and air cavity
US9881904B2 (en) 2014-11-05 2018-01-30 Massachusetts Institute Of Technology Multi-layer semiconductor devices fabricated using a combination of substrate and via structures and fabrication techniques
KR102411064B1 (ko) 2015-03-10 2022-06-21 삼성전자주식회사 관통전극을 갖는 반도체 소자 및 그의 제조방법
US9780079B2 (en) 2015-04-30 2017-10-03 Micron Technology, Inc. Semiconductor die assembly and methods of forming thermal paths
JP2016225466A (ja) 2015-05-29 2016-12-28 株式会社東芝 半導体装置および半導体装置の製造方法
US9520333B1 (en) 2015-06-22 2016-12-13 Inotera Memories, Inc. Wafer level package and fabrication method thereof
US9601461B2 (en) 2015-08-12 2017-03-21 Semtech Corporation Semiconductor device and method of forming inverted pyramid cavity semiconductor package
US9899355B2 (en) * 2015-09-30 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional integrated circuit structure
US9806014B2 (en) 2016-01-27 2017-10-31 Advanced Micro Devices, Inc. Interposer with beyond reticle field conductor pads
US11373990B2 (en) * 2016-02-29 2022-06-28 Semtech Corporation Semiconductor device and method of stacking semiconductor die for system-level ESD protection
US10026716B2 (en) * 2016-04-15 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC formation with dies bonded to formed RDLs
US20170330855A1 (en) * 2016-05-13 2017-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. System and Method for Immersion Bonding
US9865566B1 (en) 2016-06-15 2018-01-09 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
EP3288076B1 (en) 2016-08-25 2021-06-23 IMEC vzw A semiconductor die package and method of producing the package
US9972611B2 (en) 2016-09-30 2018-05-15 Intel Corporation Stacked semiconductor package having fault detection and a method for identifying a fault in a stacked package
US10727204B2 (en) * 2018-05-29 2020-07-28 Advances Micro Devices, Inc. Die stacking for multi-tier 3D integration

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014522115A (ja) 2011-07-27 2014-08-28 マイクロン テクノロジー， インク． 半導体ダイ組立体、半導体ダイ組立体を含む半導体デバイス、半導体ダイ組立体の製作方法
JP2015005748A (ja) 2013-06-21 2015-01-08 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 貫通電極を有する半導体パッケージ及びその製造方法
WO2016209406A1 (en) 2015-06-26 2016-12-29 Advanced Micro Devices, Inc. Computer architecture using rapidly reconfigurable circuits and high-bandwidth memory interfaces
JP2017120913A (ja) 2015-12-29 2017-07-06 台湾積體電路製造股▲ふん▼有限公司Ｔａｉｗａｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ Ｃｏｍｐａｎｙ，Ｌｔｄ． スタック集積回路のシールリング構造
WO2018075204A1 (en) 2016-10-19 2018-04-26 Micron Technology, Inc. Stacked semiconductor die assemblies with high efficiency thermal paths and molded underfill

Also Published As

Publication number Publication date
CN112005371A (zh) 2020-11-27
US10930621B2 (en) 2021-02-23
WO2019231549A1 (en) 2019-12-05
JP2021520071A (ja) 2021-08-12
US10727204B2 (en) 2020-07-28
EP3803972B1 (en) 2024-03-20
KR20210003923A (ko) 2021-01-12
KR102285215B1 (ko) 2021-08-03
US20190371763A1 (en) 2019-12-05
US20200350292A1 (en) 2020-11-05
EP3803972A4 (en) 2022-03-09
EP3803972A1 (en) 2021-04-14

Similar Documents

Publication Publication Date Title
JP7007496B2 (ja) 多層３ｄ集積化のダイスタック
TWI556349B (zh) 半導體裝置的結構及其製造方法
KR102388697B1 (ko) 오프셋 3d 구조를 갖는 멀티-칩 패키지
KR102309989B1 (ko) 집적 회로 패키지 및 이의 형성 방법
TWI573223B (zh) 空腔基板保護之積體電路
TW202145466A (zh) 封裝結構
CN102169875B (zh) 半导体装置及其制造方法
TW202205560A (zh) 半導體封裝及其形成方法
US10529693B2 (en) 3D stacked dies with disparate interconnect footprints
US9870975B1 (en) Chip package with thermal dissipation structure and method for forming the same
TWI752881B (zh) 半導體封裝
KR102804065B1 (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
TW202310365A (zh) 三維元件結構及其形成方法
TW202410373A (zh) 半導體封裝及其製造方法
CN115775773A (zh) 半导体封装
CN222261042U (zh) 半导体封装件
CN221861640U (zh) 半导体组件
CN106611713A (zh) 半导体封装体及其制作方法
CN223108878U (zh) 半导体封装件
TWI877829B (zh) 半導體裝置及其製造方法
TWI895978B (zh) 半導體裝置與其形成方法
US20240014095A1 (en) Semiconductor package and method
CN118712156A (zh) 半导体器件及其形成方法
CN118610097A (zh) 封装装置及其形成方法
CN120237015A (zh) 避免Cu扩散的半导体封装结构的制备方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210315

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210315

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20210315

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210615

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20210914

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211115

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211207

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220106

R150 Certificate of patent or registration of utility model

Ref document number: 7007496

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250