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JP7476502B2 - 半導体装置 - Google Patents

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Description

この発明は、半導体装置に関する。
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ)、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。
炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、他のシリコンよりバンドギャップが広いワイドバンドギャップ半導体である、例えば窒化ガリウム（ＧａＮ）にもあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の高耐圧化を図ることができる。
従来の炭化珪素半導体装置の構造について、縦型ＭＯＳＦＥＴを例に説明する。図２２は、従来の炭化珪素半導体装置の構造を示す上面図である。図２２に示すように、半導体チップ（縦型ＭＯＳＦＥＴ）１６００は、主電流が流れる活性領域１１５０の外周部に、活性領域１１５０の周囲を囲んで耐圧を保持するエッジ終端領域１１６８が設けられている。活性領域１１５０には、ゲート電極と電気的に接続するゲート電極パッド１１００と、ソース電極と電気的に接続するソース電極パッド１１０４とが設けられている。また、活性領域１１５０とエッジ終端領域１１６８の間に、ゲート電極とゲート電極パッド１１００とを接続するための配線が形成されるゲートリング領域１１６０が設けられている。
炭化珪素半導体装置の信頼性をさらに向上させるために、半導体チップ１６００と同一の半導体基板に、電流センス部、温度センス部（不図示）および過電圧保護部（不図示）等の高機能領域１４００を配置している半導体装置が提案されている。高機能構造とする場合、高機能領域１４００を安定して形成するために、活性領域１１５０に、メイン半導体素子の単位セルと離して、かつエッジ終端領域１１６８に隣接して、高機能領域１４００のみを配置した領域が設けられる。活性領域１１５０は、メイン半導体素子のオン時に主電流が流れる領域である。エッジ終端領域１１６８は、半導体基板のおもて面側の電界を緩和して耐圧（耐電圧）を保持するための領域である。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。
電流センス部には、活性領域１１５０と同構造の電流センス部の活性領域１２３０および電流検出用の電流センス部パッド１２０２が設けられる。温度センス部は、ダイオードの温度特性を利用して半導体チップの温度を検出する機能を有する。
図２３は、従来の炭化珪素半導体装置の構造を示す図２２のＡ－Ａ断面図である。図２３は、従来のトレンチ型の炭化珪素半導体装置の構造を示す断面図である。トレンチ型ＭＯＳＦＥＴ１６００では、ｎ+型炭化珪素基板１００１のおもて面にｎ型炭化珪素エピタキシャル層１００２が堆積される。活性領域１１５０では、ｎ型炭化珪素エピタキシャル層１００２のｎ+型炭化珪素基板１００１側に対して反対側の表面側は、ｎ型高濃度領域１００５が設けられている。また、ｎ型高濃度領域１００５には、トレンチ１０１６の底面全体を覆うように第２ｐ+型ベース領域１００４が選択的に設けられている。ｎ型高濃度領域１００５のｎ+型炭化珪素基板１００１側に対して反対側の表面層には、第１ｐ+型ベース領域１００３が選択的に設けられている。
また、従来のトレンチ型ＭＯＳＦＥＴ１６００の活性領域１１５０には、さらにｐ型ベース層１００６、ｎ+型ソース領域１００７、ｐ++型コンタクト領域１００８、ゲート絶縁膜１００９、ゲート電極１０１０、層間絶縁膜１０１１、ソース電極１０１２、裏面電極１０１３、トレンチ１０１６、ソース電極パッド（不図示）およびドレイン電極パッド（不図示）が設けられている。
ソース電極１０１２は、ｎ+型ソース領域１００７、ｐ++型コンタクト領域１００８上に順にＮｉＳｉ電極１０１５、第１ＴｉＮ膜１０２０、第１Ｔｉ膜１０２１、第２ＴｉＮ膜１０２２、第２Ｔｉ膜１０３３およびＡｌ合金膜１０２９が積層されている多層膜である。また、ソース電極１０１２上部には、めっき膜１０１４、はんだ１０２４、外部電極ピン１０２６、第１保護膜１０２３および第２保護膜１０２５が設けられる。
また、従来のトレンチ型ＭＯＳＦＥＴ１６００のゲートリング領域１１６０には、第１ｐ+型ベース領域１００３、ｐ型ベース層１００６、ｐ++型コンタクト領域１００８が設けられる。ｐ++型コンタクト領域１００８上に絶縁膜１５３０、ゲート電極１０１０、層間絶縁膜１０１１、ゲート配線電極１０１７および第１保護膜１０２３が設けられている。
また、従来のトレンチ型ＭＯＳＦＥＴ１６００のエッジ終端領域１１６８には、全域にわたってｐ型ベース層１００６、ｐ++型コンタクト領域１００８が除去され、のおもて面にエッジ終端領域１１６８を活性領域１１５０よりも低くした（ドレイン側に凹ませた）段差が形成され、段差の底面にｎ型炭化珪素エピタキシャル層１００２が露出されている。
また、エッジ終端領域１１６８には、複数のｐ+型領域（ここでは２つ、第１ＪＴＥ領域１１６３、第２ＪＴＥ領域１１６５）を隣接して配置したＪＴＥ構造が設けられている。また、ＪＴＥ構造の外側（チップ端部側）にチャネルストッパーとして機能するｎ+型半導体領域１１６７が設けられている。
第１ＪＴＥ領域１１６３、第２ＪＴＥ領域１１６５は、それぞれ、ｎ型炭化珪素エピタキシャル層１００２の、段差の底面に露出する部分に選択的に設けられている。高電圧が印加された際、活性領域１１５０以外での横方向の高電圧はこの第１ＪＴＥ領域１１６３、第２ＪＴＥ領域１１６５とｎ型炭化珪素エピタキシャル層１００２との間のｐｎ接合で確保される。
また、セル部およびセル部の周囲に配置された外周部を有するｎ-型エピタキシャル層と、セル部および外周部に跨るように配置され、セル部において、外周部における部分よりも薄くなるように形成された表面絶縁膜とを含み、従来の耐圧特性を犠牲にすることなく、表面金属層の平坦性を向上できる半導体装置が公知である（例えば、下記特許文献１参照）。
また、高機能領域の、エッジ終端領域との境界において、半導体基板のおもて面上に、メイン半導体素子のオフ時にエッジ終端領域から高機能領域へ流れ込むホール電流を引き抜く機能を有する引き抜き電極が設けられ、エッジ終端領域での破壊を抑制することができる半導体装置が公知である（例えば、下記特許文献２参照）。
特開２０１４－１７５３１４号公報 国際公開２０１９／０６９５８０号公報
上述した従来の半導体装置（図２３参照）では、半導体材料としてワイドバンドギャップ半導体を用いているため、半導体材料としてシリコンを用いた場合と比べて、エッジ終端領域１１６８の幅を１／５倍～１／２倍程度狭くすることができる。かつ、エッジ終端領域１１６８の厚さを１／２倍以上薄くすることができる。このため、エッジ終端領域１１６８の幅を狭くしたり、エッジ終端領域１１６８の厚さを薄くすることで、ＭＯＳＦＥＴの低オン抵抗（ＲｏｎＡ）化が可能である。
しかしながら、エッジ終端領域１１６８の幅を狭くしたり、エッジ終端領域１１６８の厚さを薄くしたりすることで、ＭＯＳＦＥＴのオフ時にｐ型ベース層１００６とｎ型炭化珪素エピタキシャル層１００２とのｐｎ接合からチップ端部側へ半導体基板のおもて面に平行な方向（横方向）に伸びる空乏層の容量（ｐｎ接合容量）が減少する。このため、ＭＯＳＦＥＴのスイッチング時（特にＭＯＳＦＥＴのオフ時）に例えばサージ等のノイズにより微小時間でドレイン－ソース間電圧が変化（以下、ｄｖ／ｄｔサージ）すると、ｐｎ接合容量に流れる変位電流が著しく大きくなる。具体的には、ｐｎ接合容量の充放電時に流れる変位電流の電流値は、半導体材料としてシリコンを用いる場合の電流値の、エッジ終端領域１１６８を減少させた体積倍となる。
ＭＯＳＦＥＴのオフ時、ホールに起因する変位電流（以降、ホール電流と略す）は、エッジ終端領域１１６８から活性領域１１５０へ向かって流れ、活性領域１１５０のｐ++型コンタクト領域１００８からソース電極１０１２へと引き抜かれる。ゲートリング領域１１６０は、ｎ+型ソース領域１００７等が配置されていないことで、活性領域１１５０の他の部分よりもｐ++型コンタクト領域１００８の面積が多くなっている。このため、特に、ゲートリング領域１１６０にホール電流が集中するが、ゲートリング領域１１６０では、ゲート電極１０１０とｐ++型コンタクト領域１００８との間に絶縁膜１５３０が配置されていることで、ホール電流が引き抜かれない。このため、ホール電流が活性領域１１５０の端部のＭＯＳＦＥＴに集中することにより、活性領域１１５０の端部にて素子が破壊に至る虞がある。
この発明は、上述した従来技術による問題点を解消するため、エッジ終端領域での破壊を抑制することができる半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、主電流が流れる活性領域と、前記活性領域の周囲を囲むゲートリング領域と、前記ゲートリング領域の周囲を囲むリング領域と、前記リング領域の周囲を囲む終端領域と、を備える。活性領域は、第１導電型の半導体基板と、前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた第２導電型の第２半導体層と、前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、前記第２半導体層に接触するゲート絶縁膜と、前記ゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面に設けられた第１のゲート電極と、前記第１のゲート電極上に設けられた層間絶縁膜と、前記第２半導体層および前記第１半導体領域の表面に設けられた第１の第１電極と、前記第１の第１電極上に選択的に設けられた第１のめっき膜と、前記半導体基板の裏面に設けられた第２電極と、を有する、前記ゲートリング領域は、前記半導体基板と、前記第１半導体層と、前記第２半導体層と、前記第２半導体層に接触する第１の絶縁膜と、前記第１の絶縁膜の前記第２半導体層と接触する面と反対側の表面に設けられた前記第２のゲート電極と、前記第２のゲート電極上に設けられたゲート配線電極と、を有する。前記リング領域は、前記半導体基板と、前記第１半導体層と、前記第２半導体層と、前記第２半導体層の表面に設けられた第２の第１電極と、前記第２の第１電極上に設けられた第２のめっき膜と、を有する。前記第２の第１電極は前記ゲート配線電極を囲むように設けられ、前記ゲート配線電極は前記第１の第１電極を囲むように設けられ、前記第２の第１電極は、前記第２半導体層を介して、前記第１の第１電極の電位に固定されている。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、主電流が流れる活性領域と、前記活性領域の周囲を囲むゲートリング領域と、前記ゲートリング領域の周囲を囲むリング領域と、前記リング領域の周囲を囲む終端領域と、を備える。活性領域は、第１導電型の半導体基板と、前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた第２導電型の第２半導体層と、前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、前記第２半導体層に接触するゲート絶縁膜と、前記ゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面に設けられた第１のゲート電極と、前記第１のゲート電極上に設けられた層間絶縁膜と、前記第２半導体層および前記第１半導体領域の表面に設けられた第１の第１電極と、前記第１の第１電極上に選択的に設けられた第１のめっき膜と、前記半導体基板の裏面に設けられた第２電極と、を有する、前記ゲートリング領域は、前記半導体基板と、前記第１半導体層と、前記第２半導体層と、前記第２半導体層に接触する第１の絶縁膜と、前記第１の絶縁膜の前記第２半導体層と接触する面と反対側の表面に設けられた前記第２のゲート電極と、前記第２のゲート電極上に設けられたゲート配線電極と、を有する。前記リング領域は、前記半導体基板と、前記第１半導体層と、前記第２半導体層と、前記第２半導体層の表面に設けられた第２の第１電極と、前記第２の第１電極上に設けられた第２のめっき膜と、を有する。前記ゲート配線電極上に第２の絶縁膜が部分的に設けられ、前記第２の絶縁膜上に、前記第１の第１電極と前記第２の第１電極とを電気的に接続する第１の短絡電極が設けられている。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、主電流が流れる活性領域と、前記活性領域の周囲を囲むゲートリング領域と、前記ゲートリング領域の周囲を囲むリング領域と、前記リング領域の周囲を囲む終端領域と、を備える。活性領域は、第１導電型の半導体基板と、前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた第２導電型の第２半導体層と、前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、前記第２半導体層に接触するゲート絶縁膜と、前記ゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面に設けられた第１のゲート電極と、前記第１のゲート電極上に設けられた層間絶縁膜と、前記第２半導体層および前記第１半導体領域の表面に設けられた第１の第１電極と、前記第１の第１電極上に選択的に設けられた第１のめっき膜と、前記半導体基板の裏面に設けられた第２電極と、を有する、前記ゲートリング領域は、前記半導体基板と、前記第１半導体層と、前記第２半導体層と、前記第２半導体層に接触する第１の絶縁膜と、前記第１の絶縁膜の前記第２半導体層と接触する面と反対側の表面に設けられた前記第２のゲート電極と、前記第２のゲート電極上に設けられたゲート配線電極と、を有する。前記リング領域は、前記半導体基板と、前記第１半導体層と、前記第２半導体層と、前記第２半導体層の表面に設けられた第２の第１電極と、前記第２の第１電極上に設けられた第２のめっき膜と、を有する。前記第１のめっき膜上に、第１のはんだが設けられ、前記第１のはんだ上に第１の電極ピンが設けられ、前記第２のめっき膜上に、第２のはんだが設けられ、前記第２のはんだ上に第２の電極ピンが設けられ、前記第１の電極ピンと前記第２の電極ピンとを電気的に接続する第２の短絡電極が設けられている。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体装置は、主電流が流れる活性領域と、前記活性領域の周囲を囲むゲートリング領域と、前記ゲートリング領域の周囲を囲むリング領域と、前記リング領域の周囲を囲む終端領域と、を備える。活性領域は、第１導電型の半導体基板と、前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた第２導電型の第２半導体層と、前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、前記第２半導体層に接触するゲート絶縁膜と、前記ゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面に設けられた第１のゲート電極と、前記第１のゲート電極上に設けられた層間絶縁膜と、前記第２半導体層および前記第１半導体領域の表面に設けられた第１の第１電極と、前記第１の第１電極上に選択的に設けられた第１のめっき膜と、前記半導体基板の裏面に設けられた第２電極と、を有する、前記ゲートリング領域は、前記半導体基板と、前記第１半導体層と、前記第２半導体層と、前記第２半導体層に接触する第１の絶縁膜と、前記第１の絶縁膜の前記第２半導体層と接触する面と反対側の表面に設けられた前記第２のゲート電極と、前記第２のゲート電極上に設けられたゲート配線電極と、を有する。前記リング領域は、前記半導体基板と、前記第１半導体層と、前記第２半導体層と、前記第２半導体層の表面に設けられた第２の第１電極と、前記第２の第１電極上に設けられた第２のめっき膜と、を有する。前記第２の第１電極が前記第２半導体層の表面と接触する部分の面積は、前記第１の第１電極が前記第２半導体層および前記第１半導体領域の表面と接触する部分の面積より２倍以上広い。
また、この発明にかかる半導体装置は、上述した発明において、前記活性領域は、前記第１半導体領域および前記第２半導体層を貫通し、前記第１半導体層に達するトレンチをさらに有し、前記第１のゲート電極は、前記トレンチの内部に前記ゲート絶縁膜を介して設けられることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記ゲートリング領域は、前記ゲート配線電極が設けられない分断領域を有し、前記分断領域に、前記第１の第１電極と前記第２の第１電極とを電気的に接続する第１の短絡電極が設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記分断領域では、前記第２のゲート電極が設けられないことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記活性領域は、矩形の形状であり、前記活性領域および前記ゲートリング領域の周囲を囲む前記リング領域のコーナー部において、前記第２の第１電極の幅は前記第２の第１電極の直線部の幅より広くなっていることを特徴とする。
上述した発明によれば、ゲートリング領域とエッジ終端領域との間に、ゲートリング領域を取り囲むようにソースリング領域が設けられている。ソースリング領域には、第２ソース電極が設けられ、メイン半導体素子のオフ時にエッジ終端領域から活性領域へ流れ込むホール電流を、ｐ型ベース層を介して引き抜く機能を有する。このため、ソースリング領域により、活性領域端部への電流集中を緩和することができる。また、ソースリング領域の第２ソース電極上にめっき膜を設けることにより、第２ソース電極の抵抗を低減し、第２ソース電極の破壊耐量を改善できる。
本発明にかかる半導体装置によれば、エッジ終端領域での破壊を抑制することができるという効果を奏する。
実施の形態１にかかる炭化珪素半導体装置の構造を示す上面図である。 実施の形態１にかかる炭化珪素半導体装置の構造を示す図１のＡ－Ａ断面図である。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その６）。 実施の形態２にかかる炭化珪素半導体装置の構造を示す上面図である。 実施の形態２にかかる炭化珪素半導体装置の構造を示す図９のＡ－Ａ断面図である。 実施の形態３にかかる炭化珪素半導体装置の構造を示す上面図である。 実施の形態３にかかる炭化珪素半導体装置の構造を示す図１１のＡ－Ａ断面図である。 実施の形態４にかかる炭化珪素半導体装置の構造を示す上面図である。 実施の形態４にかかる炭化珪素半導体装置の構造を示す図１３のＡ－Ａ断面図である。 実施の形態５にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態５にかかる炭化珪素半導体装置の構造を示す他の断面図である。 実施の形態５にかかる炭化珪素半導体装置の構造を示す他の平面図である。 実施の形態６にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態６にかかる炭化珪素半導体装置の構造を示す他の断面図である。 実施の形態７にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態８にかかる炭化珪素半導体装置の構造を示す断面図である。 従来の炭化珪素半導体装置の構造を示す上面図である。 従来の炭化珪素半導体装置の構造を示す図２２のＡ－Ａ断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。
（実施の形態１）
実施の形態１にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体とする）を用いて構成される。この実施の形態１にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す上面図である。図１には、半導体基板（半導体チップ）に配置された各素子の電極パッドおよび各領域のレイアウトを示す。
図１に示す実施の形態１にかかる炭化珪素半導体装置は、炭化珪素からなる同一の半導体基板に、メイン半導体素子と、メイン半導体素子を保護・制御するための回路部としては例えば電流センス部、温度センス部（不図示）、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部と、を有する。メイン半導体素子は、オン状態で縦方向（半導体基板の深さ方向ｚ）にドリフト電流が流れるトレンチ型ＭＯＳＦＥＴ６００であり、隣接して配置された複数の単位セル（機能単位：不図示）で構成され、主動作を行う。
メイン半導体素子は、活性領域１５０の有効領域（ＭＯＳゲートとして機能する領域）１５０ａに設けられている。活性領域１５０の有効領域１５０ａは、メイン半導体素子のオン時に主電流が流れる領域であり、周囲をゲートリング領域１６０に囲まれている。活性領域１５０の有効領域１５０ａにおいて、半導体基板のおもて面上には、メイン半導体素子のソース電極１２が設けられている。ソース電極１２（第１ソース電極１２ａ）は、例えば活性領域１５０の有効領域１５０ａの略全面を覆う。また、ソース電極１２のおもて面上には、例えば矩形状の平面形状を有するソース電極パッド１０４が設けられている。
エッジ終端領域１６８は、活性領域１５０とチップ（半導体基板）側面との間の領域であり、半導体基板のおもて面側の電界を緩和して耐圧（耐電圧）を保持するための領域である。エッジ終端領域１６８には、例えばガードリングや後述する接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造を構成するｐ型領域や、フィールドプレート、リサーフ等の耐圧構造（不図示）が配置される。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。
また、活性領域１５０には、ゲートリング領域１６０に隣接して、高機能領域４００が設けられている。高機能領域４００は、例えば略矩形状の平面形状を有する。高機能領域４００には、電流センス部、温度センス部（不図示）、過電圧保護部（不図示）および演算回路部（不図示）等の高機能部が設けられている。図１には、高機能部として電流センス部のみを図示するが、高機能領域４００に電流センス部以外の他の高機能部が配置されていてもよい。
電流センス部は、メイン半導体素子に流れる過電流（ＯＣ：Ｏｖｅｒ Ｃｕｒｒｅｎｔ）を検出する機能を有する。電流センス部は、電流センス部の電極パッド２０２の下（半導体基板の深さ方向ｚ）に設けられ、メイン半導体素子と同一構成の単位セルを電流センス部の活性領域２３０に数個程度備えた縦型ＭＯＳＦＥＴである。
また、高機能領域４００において、半導体基板のおもて面上には、活性領域１５０とエッジ終端領域１６８との境界に沿って、かつソース電極１２（第１ソース電極１２ａ）およびエッジ終端領域１６８と離して、メイン半導体素子のゲート電極パッド１００、電流センス部の電極パッド２０２が互いに接して設けられている。これら電極パッドは例えば略矩形状の平面形状を有する。
ゲート電極パッド１００は、ゲートリング領域１６０に設けられたゲートランナー（ゲート配線電極、図２参照）を介して、メイン半導体素子のすべての単位セルのゲート電極（図２参照）と電気的に接続されている。ゲートリング領域１６０は、活性領域１５０とエッジ終端領域（終端領域）１６８との間に、活性領域１５０を取り囲むように設けられている。
また、ゲートリング領域１６０とエッジ終端領域１６８との間に、ゲートリング領域１６０を取り囲むようにソースリング領域（リング領域）１７０が設けられている。ソースリング領域１７０は、後述するように第２ソース電極１２ｂが設けられ、後述するｐ型ベース層６を介して、活性領域１５０の第１ソース電極１２ａの電位（ソース電位）に固定されている。ソースリング領域１７０は、メイン半導体素子のオフ時にエッジ終端領域１６８から活性領域１５０へ流れ込むホール電流を、ｐ型ベース層６を介して引き抜く機能を有する。ソースリング領域１７０がゲートリング領域１６０を取り囲むため、エッジ終端領域１６８から流れ込むホール電流をｐ型ベース層６を介して引き抜くことで、活性領域１５０への影響をなくすことができる。
次に、上述した活性領域１５０、ゲートリング領域１６０、エッジ終端領域１６８およびソースリング領域１７０の断面構造の一例について説明する。図２は、実施の形態１にかかる炭化珪素半導体装置の構造を示す図１のＡ－Ａ断面図である。メイン半導体素子の隣接する２つの単位セルのみを示し、当該単位セルのチップ（半導体基板）中央部側に隣接するメイン半導体素子の他の単位セルを図示省略する。
メイン半導体素子は、半導体基板のおもて面（ｐ型ベース層６側の面）側にトレンチゲート構造のＭＯＳゲートを備えたトレンチ型ＭＯＳＦＥＴ６００である。炭化珪素半導体基体は、炭化珪素からなるｎ+型炭化珪素基板（第１導電型の半導体基板）１上にｎ型炭化珪素エピタキシャル層（第１導電型の第１半導体層）２およびｐ型ベース層（第２導電型の第２半導体層）６を順にエピタキシャル成長させてなる。ｎ型高濃度領域５をｎ型炭化珪素エピタキシャル層２上にエピタキシャル成長させてもよい。
活性領域１５０に、ＭＯＳゲートが設けられ、ＭＯＳゲートは、ｐ型ベース層６、ｎ+型ソース領域（第１導電型の第１半導体領域）７、ｐ++型コンタクト領域８、トレンチ１６、ゲート絶縁膜９および第１ゲート電極１０ａで構成される。
具体的には、トレンチ１６は、半導体基板のおもて面から深さ方向ｚにｐ型ベース層６を貫通して、後述するｎ型高濃度領域５（ｎ型高濃度領域５が設けられていない場合は、ｎ型炭化珪素エピタキシャル層２、以下（２）と称する）に達する。深さ方向ｚとは、半導体基板のおもて面から裏面へ向かう方向である。トレンチ１６は、例えば、ストライプ状に配置されている。
トレンチ１６は、例えば、半導体基板のおもて面側から見てマトリクス状に配置されていてもよい。トレンチ１６の内部には、トレンチ１６の内壁に沿ってゲート絶縁膜９が設けられ、ゲート絶縁膜９上にトレンチ１６の内部に埋め込むように第１ゲート電極１０ａ１０が設けられている。１つのトレンチ１６内の第１ゲート電極１０ａと、当該第１ゲート電極１０ａを挟んで隣り合うメサ領域（隣り合うトレンチ１６間の領域）と、でメイン半導体素子の１つの単位セルが構成される。
ｎ型炭化珪素エピタキシャル層２のソース側（第１ソース電極１２ａ側）の表面層に、ｐ型ベース層６に接するようにｎ型領域（以下、ｎ型高濃度領域とする）５が設けられていてもよい。ｎ型高濃度領域５は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ Ｓｐｒｅａｄｉｎｇ Ｌａｙｅｒ：ＣＳＬ）である。このｎ型高濃度領域５は、例えば、トレンチ１６の内壁を覆うように、基板おもて面（半導体基板のおもて面）に平行な方向に一様に設けられている。
ｎ型高濃度領域５は、ｐ型ベース層６との界面から、トレンチ１６の底面よりもドレイン側（裏面電極１３側）に深い位置に達している。ｎ型高濃度領域５の内部には、第１，２ｐ+型ベース領域３、４がそれぞれ選択的に設けられていてもよい。第１ｐ+型ベース領域３は、隣り合うトレンチ１６間（メサ領域）に、第２ｐ+型ベース領域４およびトレンチ１６と離して設けられ、かつｐ型ベース層６に接する。第２ｐ+型ベース領域４は、トレンチ１６の底面および底面コーナー部のうち少なくとも底面を覆う。トレンチ１６の底面コーナー部とは、トレンチ１６の底面と側壁との境界である。
第１，２ｐ+型ベース領域３、４とｎ型高濃度領域５（２）とのｐｎ接合は、トレンチ１６の底面よりもドレイン側に深い位置に形成されている。ｎ型高濃度領域５を設けずに、第１，２ｐ+型ベース領域３、４がｎ型炭化珪素エピタキシャル層２の内部に設けられていてもよい。第１，２ｐ+型ベース領域３、４のドレイン側端部の深さ位置は、第１，２ｐ+型ベース領域３、４とｎ型高濃度領域５（２）とのｐｎ接合がトレンチ１６の底面よりもドレイン側に深い位置にあればよく、設計条件に合わせて種々変更可能である。第１，２ｐ+型ベース領域３、４により、トレンチ１６の底面に沿った部分でゲート絶縁膜９に高電界が印加されることを防止することができる。
ｐ型ベース層６の内部には、ｎ+型ソース領域７が選択的に設けられている。ｎ+型ソース領域７と接するようにｐ++型コンタクト領域８が選択的に設けられていてもよい。ｎ+型ソース領域７は、トレンチ１６の側壁のゲート絶縁膜９に接し、トレンチ１６の側壁のゲート絶縁膜９を介して第１ゲート電極１０ａに対向する。
層間絶縁膜１１は、第１ゲート電極１０ａおよび後述するゲートリング領域１６０の第２ゲート電極１０ｂを覆うように、半導体基板のおもて面全面に設けられている。すべての第１ゲート電極１０ａは、ゲートリング領域１６０の第２ゲート電極１０ｂおよびゲート配線電極１７を介してゲート電極パッド１００（図１参照）に電気的に接続されている。層間絶縁膜１１には、層間絶縁膜１１を深さ方向ｚに貫通して基板おもて面に達するコンタクトホールが開口されている。
第１ソース電極（第１の第１電極）１２ａは、コンタクトホール内において半導体基板（ｎ+型ソース領域７）にオーミック接触し、かつ層間絶縁膜１１により第１ゲート電極１０ａと電気的に絶縁されている。第１ソース電極１２ａは、ｎ+型ソース領域７上に順にＮｉＳｉ電極１５、第１ＴｉＮ膜２０、第１Ｔｉ膜２１、第２ＴｉＮ膜２２、第２Ｔｉ膜３３およびＡｌ合金膜２９が積層されている多層膜である。ｐ++型コンタクト領域８が設けられている場合、第１ソース電極１２ａはｐ++型コンタクト領域８とオーミック接触する。
第１ソース電極１２ａ上に、第１めっき膜（第１のめっき膜）１４ａおよび第１はんだ（第１のはんだ）２４ａを介して、第１外部電極ピン（第１の電極ピン）２６ａの一方の端部が接合されている。このうち、第１めっき膜１４ａがソース電極パッド１０４に相当する。第１外部電極ピン２６ａの他方の端部は、半導体基板のおもて面に対向するように配置された金属バー（不図示）に接合されている。また、第１外部電極ピン２６ａの他方の端部は、半導体チップを実装したケース（不図示）の外側に露出し、外部装置（不図示）と電気的に接続される。第１ソース電極１２ａの表面の第１めっき膜１４ａ以外の部分は、第１保護膜２３で覆われている。具体的には、第１ソース電極１２ａを覆うように第１保護膜２３が設けられており、第１保護膜２３の開口部には、第１めっき膜１４ａが設けられている。第１はんだ２４ａを介して第１めっき膜１４ａの表面に第１外部電極ピン２６ａが接合されている。第１はんだ２４ａの領域を制限するために、第１めっき膜１４ａの表面に第１の第２保護膜２５ａを設けてもよい。第１，２保護膜２３，２５は、例えばポリイミド膜である。
半導体基板１０の裏面に、ドレイン電極となる裏面電極（第２電極）１３が設けられている。裏面電極１３上には、ドレイン電極パッド（不図示）が設けられている。
また、ゲートリング領域１６０では、炭化珪素半導体基体のｐ++型コンタクト領域８上に絶縁膜（第１の絶縁膜）５３０を介して第２ゲート電極１０ｂが設けられている。絶縁膜５３０により、第２ゲート電極１０ｂはｐ++型コンタクト領域８と絶縁されている。第２ゲート電極１０ｂは層間絶縁膜１１に覆われている。層間絶縁膜１１には、層間絶縁膜１１を深さ方向ｚに貫通して第２ゲート電極１０ｂに達するコンタクトホールが開口されている。コンタクトホール内に、ゲート配線電極１７が埋め込まれている。ゲート配線電極１７は、活性領域１５０の第１ゲート電極１０ａをゲート電極パッド１００に電気的に接続する。また、層間絶縁膜１１およびゲート配線電極１７上には、第１保護膜２３が設けられている。
エッジ終端領域１６８では、全域にわたってｐ++型コンタクト領域８およびｐ型ベース層６が除去され、炭化珪素半導体基体のおもて面にエッジ終端領域１６８を活性領域１５０よりも低くした（ドレイン側に凹ませた）段差が形成され、段差の底面にｎ型炭化珪素エピタキシャル層２が露出されている。また、エッジ終端領域１６８には、複数のｐ+型領域（ここでは２つ、第１ＪＴＥ領域１６３、第２ＪＴＥ領域１６５）を隣接して配置したＪＴＥ構造が設けられている。また、ＪＴＥ構造の外側（チップ端部側）にチャネルストッパーとして機能するｎ+型ストッパー領域１６７が設けられている。
第１ＪＴＥ領域１６３、第２ＪＴＥ領域１６５は、それぞれ、ｎ型炭化珪素エピタキシャル層２の、段差の底面に露出する部分に選択的に設けられている。高電圧が印加された際、活性領域１５０以外での横方向の高耐圧はこの第１ＪＴＥ領域１６３、第２ＪＴＥ領域１６５とｎ型炭化珪素エピタキシャル層２との間のｐｎ接合で確保される。
また、ソースリング領域１７０では、炭化珪素半導体基体のｐ++型コンタクト領域８（ｐ++型コンタクト領域８が設けられていない場合は、ｐ型ベース層６、以下（６）と称する）上に層間絶縁膜１１が設けられる。層間絶縁膜１１には、層間絶縁膜１１を深さ方向ｚに貫通してｐ++型コンタクト領域８（６）に達するコンタクトホールが開口されている。コンタクトホール内に、第２ソース電極１２ｂが埋め込まれている。このため、第２ソース電極（第２の第１電極）１２ｂは、第１ソース電極１２ａと同様に、ｐ++型コンタクト領域８（６）上に設けられている。第２ソース電極１２ｂは、第１ソース電極１２ａと同様に、ＮｉＳｉ電極１５、第１ＴｉＮ膜２０、第１Ｔｉ膜２１、第２ＴｉＮ膜２２、第２Ｔｉ膜３３およびＡｌ合金膜２９が積層されている多層膜である。半導体基体内部で、活性領域１５０の下部に設けられたｐ型領域（ｐ++型コンタクト領域８（６）等）とソースリング領域１７０の下部に設けられたｐ型領域が接続されているため、第２ソース電極１２ｂは、第１ソース電極１２ａと同電位になっている。
第２ソース電極１２ｂの表面にめっき膜（第２のめっき膜）１４が設けられ、第２めっき膜１４ｂ以外の部分は、第１保護膜２３で覆われている。具体的には、第２ソース電極１２ｂを覆うように第１保護膜２３が設けられており、第１保護膜２３の開口部には、第２めっき膜１４ｂが設けられている。第２めっき膜１４ｂと第１保護膜２３の一部は、第１の第２保護膜２５ａで覆われていてもよい。第２めっき膜１４ｂは、第２ソース電極１２ｂの全面に設けられてもよいし、選択的に、例えば、ソースリング領域１７０のコーナー部の第２ソース電極１２ｂにのみ設けられてもよい。
上述したように、ソースリング領域１７０は、メイン半導体素子のオフ時にエッジ終端領域１６８から活性領域１５０へ流れ込むホール電流を、ｐ型ベース層６を介して引き抜く機能を有する。このため、ソースリング領域１７０により、活性領域１５０の端部への電流集中を緩和することができる。また、第２ソース電極１２ｂ上に第２めっき膜１４ｂを設けることにより、第２ソース電極１２ｂの抵抗を低減し、第２ソース電極１２ｂの破壊耐量を改善することができる。また、活性領域１５０とエッジ終端領域１６８とのコーナー部で、ソースリング領域１７０を外側に膨らませることで、ソースリング領域１７０の幅を直線部の幅よりも広くし、第２ソース電極１２ｂのコーナー部の幅を直線部の幅よりも広くすることができる（図１の領域Ｓ参照）。図１では、１つの隅のみを広くしているが、４つの隅すべてを広くしてもよいし、２つの隅のみを広くしてもよい。これにより、ホール電流をより引き抜きやすくして、活性領域１５０への電流集中をより緩和することができる。また、第２ソース電極１２ｂが炭化珪素半導体基体（ｐ++型コンタクト領域８、ｐ++型コンタクト領域８が設けられていないときはｐ型ベース層６）と接触する面積は、第１ソース電極１２ａが炭化珪素半導体基体（ｐ++型コンタクト領域８、ｐ++型コンタクト領域８が設けられていないときはｐ型ベース層６）と接触する面積より２倍以上広くすることが好ましい。
（実施の形態１にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について説明する。図３～図８は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。
まず、ｎ型の炭化珪素でできたｎ+型炭化珪素基板１を用意する。そして、このｎ+型炭化珪素基板１の第１主面上に、ｎ型の不純物、例えば窒素原子（Ｎ）をドーピングしながら炭化珪素でできた第１ｎ型炭化珪素エピタキシャル層２ａを、例えば３０μｍ程度の厚さまでエピタキシャル成長させる。ここまでの状態が図３に示されている。
次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の下部第１ｐ+型ベース領域３ａおよび第２ｐ+型ベース領域４を形成する。
また、隣り合う下部第１ｐ+型ベース領域３ａと第２ｐ+型ベース領域４との距離が１．５μｍ程度となるよう形成する。下部第１ｐ+型ベース領域３ａおよび第２ｐ+型ベース領域４の不純物濃度を例えば５×１０18／ｃｍ3程度に設定する。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第１ｎ型炭化珪素エピタキシャル層２ａの表面領域の一部に、例えば深さ０．５μｍ程度の下部ｎ型高濃度領域５ａを形成してもよい。下部ｎ型高濃度領域５ａの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。ここまでの状態が図４に示されている。
次に、第１ｎ型炭化珪素エピタキシャル層２ａの表面上に、窒素等のｎ型の不純物をドーピングした第２ｎ型炭化珪素エピタキシャル層２ｂを、０．５μｍ程度の厚さで形成する。第２ｎ型炭化珪素エピタキシャル層２ｂの不純物濃度が３×１０15／ｃｍ3程度となるように設定する。以降、第１ｎ型炭化珪素エピタキシャル層２ａと第２ｎ型炭化珪素エピタキシャル層２ｂとを合わせてｎ型炭化珪素エピタキシャル層２となる。
次に、第２ｎ型炭化珪素エピタキシャル層２ｂの表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。そして、アルミニウム等のｐ型の不純物を、酸化膜の開口部に注入し、深さ０．５μｍ程度の上部第１ｐ+型ベース領域３ｂを、下部第１ｐ+型ベース領域３ａに重なるように形成する。下部第１ｐ+型ベース領域３ａと上部第１ｐ+型ベース領域３ｂは連続した領域を形成し、第１ｐ+型ベース領域３となる。上部第１ｐ+型ベース領域３ｂの不純物濃度を例えば５×１０18／ｃｍ3程度となるように設定する。
次に、イオン注入用マスクの一部を除去し、開口部に窒素等のｎ型の不純物をイオン注入し、第２炭化珪素エピタキシャル層２ｂの表面領域の一部に、例えば深さ０．５μｍ程度の上部ｎ型高濃度領域５ｂを形成してもよい。上部ｎ型高濃度領域５ｂの不純物濃度を例えば１×１０17／ｃｍ3程度に設定する。この上部ｎ型高濃度領域５ｂと下部ｎ型高濃度領域５ａは少なくとも一部が接するように形成され、ｎ型高濃度領域５を形成する。ただし、このｎ型高濃度領域５が基板全面に形成される場合と、形成されない場合がある。ここまでの状態が図５に示されている。
次にｎ型炭化珪素エピタキシャル層２の表面上に、エピタキシャル成長によりｐ型ベース層６を１．１μｍ程度の厚さで形成する。ｐ型ベース層６の不純物濃度は４×１０17／ｃｍ3程度に設定する。ｐ型ベース層６をエピタキシャル成長により形成した後、ｐ型ベース層６にさらにアルミニウム等のｐ型の不純物を、イオン注入してもよい。
次に、ｐ型ベース層６の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部に窒素（Ｎ）、リン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ型ベース層６の表面の一部にｎ+型ソース領域７を形成する。次に、ｎ+型ソース領域７の形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ型ベース層６の表面の一部にリン等のｐ型の不純物をイオン注入し、ｐ++型コンタクト領域８を形成してもよい。ｐ++型コンタクト領域８の不純物濃度は、ｐ型ベース層６の不純物濃度より高くなるように設定する。ここまでの状態が図６に示されている。
次に、１７００℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、第１ｐ+型ベース領域３、第２ｐ+型ベース領域４、ｎ+型ソース領域７およびｐ++型コンタクト領域８の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。
次に、ｐ型ベース層６の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ型ベース層６を貫通し、ｎ型高濃度領域５（２）に達するトレンチ１６を形成する。トレンチ１６の底部はｎ型高濃度領域５（２）に形成された第２ｐ+型ベース領域４に達してもよい。次に、トレンチ形成用マスクを除去する。ここまでの状態が図７に示されている。
次に、ｎ+型ソース領域７の表面と、トレンチ１６の底部および側壁と、に沿ってゲート絶縁膜９を形成する。このゲート絶縁膜９は、酸素雰囲気中において１０００℃程度の温度の熱酸化によって形成してもよい。また、このゲート絶縁膜９は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。
次に、ゲート絶縁膜９上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１６内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１６内部に残すことによって、第１ゲート電極１０ａを形成する。
次に、ゲート絶縁膜９および第１ゲート電極１０ａを覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜１１を形成する。次に、層間絶縁膜１１を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）またはチタンと窒化チタンの積層からなるバリアメタルを形成してもよい。層間絶縁膜１１およびゲート絶縁膜９をフォトリソグラフィによりパターニングしｎ+型ソース領域７およびｐ++型コンタクト領域８を露出させたコンタクトホールを形成する。その後、熱処理（リフロー）を行って層間絶縁膜１１を平坦化する。ここまでの状態が図８に示されている。また、層間絶縁膜１１にコンタクトホールを形成した後に、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）またはチタンと窒化チタンの積層からなるバリアメタルを形成してもよい。この場合、バリアメタルにもｎ+型ソース領域７およびｐ++型コンタクト領域８を露出させるコンタクトホールが設けられる。
次に、層間絶縁膜１１に設けられたコンタクトホール内および層間絶縁膜１１上にＮｉＳｉ電極１５となるとなる導電性の膜を形成する。導電性の膜は、例えばニッケル（Ｎｉ）膜である。また、ｎ+型炭化珪素基板１の第２主面上にも、同様にニッケル（Ｎｉ）膜を形成する。その後、例えば９７０℃程度の温度で熱処理を行って、コンタクトホール内部のニッケル膜をシリサイド化してＮｉＳｉ電極１５とする。同時に、第２主面に形成したニッケル膜は、ｎ+型炭化珪素基板１とオーミック接合を形成する裏面電極１３となる。その後、未反応のニッケル膜を選択的に除去して、例えばコンタクトホール内にのみＮｉＳｉ電極１５を残す。ソースリング領域１７０でも同様に第１ゲート電極１０ａおよびＮｉＳｉ電極１５を形成する。
次に、例えばスパッタ法によって、炭化珪素半導体基体のおもて面のＮｉＳｉ電極１５および層間絶縁膜１１を覆うように、第１ＴｉＮ膜２０、第１Ｔｉ膜２１、第２ＴｉＮ膜２２、第２Ｔｉ膜３３を順に積層し、さらにＡｌ合金膜２９を、厚さが例えば、５μｍ程度になるように形成する。Ａｌ合金膜２９はＡｌ膜であってもよい。Ａｌ合金膜２９は、例えば、Ａｌ－Ｓｉ膜またはＡｌ－Ｓｉ－Ｃｕ膜である。この導電性の膜をフォトリソグラフィによりパターニングし、素子全体の活性領域１５０に残すことによって第１ソース電極１２ａを形成する。ソースリング領域１７０でも同様に、第１ＴｉＮ膜２０、第１Ｔｉ膜２１、第２ＴｉＮ膜２２、第２Ｔｉ膜３３を順に積層し、さらにＡｌ合金膜２９を形成し、第２ソース電極１２ｂを形成する。
次に、Ａｌ合金膜２９上にポリイミド膜を形成した後、フォトリソグラフィおよびエッチングにより当該ポリイミド膜を選択的に除去して、第１保護膜２３を形成するとともに、第１保護膜２３に開口部を形成する。次に、第１保護膜２３の開口部に露出したＡｌ合金膜２９上に第１めっき膜１４ａを形成する。ソースリング領域１７０でも同様にして第１めっき膜１４ａおよび第１保護膜２３を形成する。
次に、第１めっき膜１４ａと第１保護膜２３との境界を覆うように第１の第２保護膜２５ａを形成する。第１の第２保護膜２５ａは例えばポリイミド膜である。その後、第１めっき膜１４ａに第１はんだ２４ａを介して第１外部電極ピン２６ａを形成する。
以上のようにして、図１に示す半導体装置が完成する。
以上、説明したように、実施の形態１にかかる炭化珪素半導体装置によれば、ゲートリング領域とエッジ終端領域との間に、ゲートリング領域を取り囲むようにソースリング領域が設けられている。ソースリング領域には、第２ソース電極が設けられ、メイン半導体素子のオフ時にエッジ終端領域から活性領域へ流れ込むホール電流を、ｐ型ベース層を介して引き抜く機能を有する。このため、ソースリング領域により、活性領域端部への電流集中を緩和することができる。さらには、宇宙線によりアバランシェキャリアが急増してもソースリングでこれを吸収できるため、アバランシェキャリアが活性領域へ及ぶことを阻止して、破壊耐量を改善することができる。また、ソースリング領域の第２ソース電極上にめっき膜を設けることにより、第２ソース電極の抵抗を低減し、第２ソース電極の破壊耐量を改善できる。
（実施の形態２）
次に、実施の形態２にかかる炭化珪素半導体装置の構造について説明する。図９は、実施の形態２にかかる炭化珪素半導体装置の構造を示す上面図である。実施の形態２にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、活性領域１５０の第１ソース電極１２ａとソースリング領域１７０の第２ソース電極１２ｂを接続する短絡電極５００が設けられている点である。
具体的には、ゲートリング領域１６０に分断領域５５０を設けて、分断領域５５０に第２ゲート電極１０ｂおよびゲート配線電極１７を設けずに、短絡電極５００を設けている。図１０は、実施の形態２にかかる炭化珪素半導体装置の構造を示す図９のＡ－Ａ断面図である。図１０は、短絡電極５００が設けられている部分の断面である。図１０に示すように、ゲートリング領域１６０では、炭化珪素半導体基体のｐ++型コンタクト領域８上に絶縁膜５３０および層間絶縁膜１１が設けられ、層間絶縁膜１１上に短絡電極５００が設けられている。短絡電極５００により、第１ソース電極１２ａと第２ソース電極１２ｂを接続することで、ソースリング領域１７０が引き抜いたホール電流を第２ソース電極１２ｂから第１ソース電極１２ａに流すことができ、活性領域１５０の端部への電流集中をより緩和することができる。
短絡電極５００は、半導体チップ６００に少なくとも１つあればよい。ただし、第１ソース電極１２ａと第２ソース電極１２ｂとの間の抵抗を少なくするため、図９のように、各辺に１つ以上の短絡電極５００を設けることが好ましい。また、分断領域５５０を設けている部分では、第２ゲート電極１０ｂからゲート電極パッド１００への経路が長くなり、抵抗が大きくなる。このため、分断領域５５０を設けている部分では、ＭＯＳ構造を構成しないこと、例えば、ｎ+型ソース領域７を設けないことが好ましい。ここで、分断領域５５０では第２ゲート電極１０ｂおよびゲート配線電極１７が形成されていないので、第２ゲート電極１２ｂはリング状とはなっていない。このため、分断領域５５０を複数設ける場合、第２ゲート電極１２ｂに全て電圧がかかるようにするため、トレンチ１６のストライプ方向の対向する２辺の分断領域５５０の位置をずらすことが好ましい。
以上、説明したように、実施の形態２によれば、第１ソース電極と第２ソース電極とを接続する短絡電極を設けることで、ソースリング領域が引き抜いたホール電流を第１ソース電極に流すことができ、活性領域端部への電流集中をより緩和することができる。さらに実施の形態１と同様の効果を得ることができる。
（実施の形態３）
次に、実施の形態３にかかる炭化珪素半導体装置の構造について説明する。図１１は、実施の形態３にかかる炭化珪素半導体装置の構造を示す上面図である。実施の形態３にかかる炭化珪素半導体装置が実施の形態２にかかる炭化珪素半導体装置と異なる点は、活性領域１５０の第１ソース電極１２ａとソースリング領域１７０の第２ソース電極１２ｂを接続する短絡電極５００を、分断領域５５０を設けることなく設けている点である。
図１２は、実施の形態３にかかる炭化珪素半導体装置の構造を示す図１１のＡ－Ａ断面図である。図１２に示すように、ゲートリング領域１６０の短絡電極５００を設ける箇所に、ゲート配線電極１７を覆うように第２絶縁膜（第２の絶縁膜）５３２を設けて、第２絶縁膜５３２上に短絡電極５００を設けている。第２絶縁膜５３２により、短絡電極５００と第２ゲート電極１０ｂとを絶縁している。
また、ゲートリング領域１６０の短絡電極５００を設ける箇所にはゲート配線電極１７を設けない構成とし、第２ゲート電極１０ｂを覆う層間絶縁膜１１上に短絡電極５００を設ける形態でもよい。
上述した実施の形態２では、短絡電極５００によりゲート配線電極１７が分断されているため、分断箇所に近い第２ゲート電極１０ｂでは、ゲート電極パッド１００への経路が長くなる場合がある。一方、実施の形態３では、少なくとも第２ゲート電極１０ｂが分断されていないため、ゲート電極パッド１００への経路が長くなることがない。
以上、説明したように、実施の形態３によれば、第１ソース電極と第２ソース電極とを接続する短絡電極を、少なくとも第２ゲート電極を分断することなく設けることで、第２ゲート電極とゲート電極パッドとの経路が長くなることを防止できる。さらに、実施の形態１および実施の形態２と同様の効果を得ることができる。
（実施の形態４）
次に、実施の形態４にかかる炭化珪素半導体装置の構造について説明する。図１３は、実施の形態４にかかる炭化珪素半導体装置の構造を示す上面図である。実施の形態４にかかる炭化珪素半導体装置が実施の形態２にかかる炭化珪素半導体装置と異なる点は、活性領域１５０の第１ソース電極１２ａとソースリング領域１７０の第２ソース電極１２ｂを接続する短絡電極５００を第１外部電極ピン２６ａおよび第２外部電極ピン２６ｂ上に設けている点である。
図１４は、実施の形態４にかかる炭化珪素半導体装置の構造を示す図１３のＡ－Ａ断面図である。図１４に示すように、ソースリング領域１７０において、めっき膜（第２のめっき膜）１４上に第２はんだ（第２のはんだ）２４ｂを介して第２外部電極ピン２６ａ外（第２の電極ピン）２６ｂが接合されている。第２はんだ２４ｂは、第２の第２保護膜２５ｂで囲まれていてもよい。第２外部電極ピン２６ｂの他方の端部を、炭化珪素半導体基体のおもて面に対向するように配置された金属バー５４０を第２はんだ２４ｂで接続する。この金属バー５４０が短絡電極５００となる。実施の形態４でも実施の形態３と同様にゲート配線電極１７が分断されていないため、ゲート電極パッド１００への経路が長くなることがない。図１３では短絡電極５００となる金属バー５４０を３箇所設けているが、１箇所だけでも構わない。
以上、説明したように、実施の形態４によれば、第１ソース電極と第２ソース電極とを接続する短絡電極を、第１、第２外部電極ピン上に設けることで、第２ゲート電極とゲート電極パッドとの経路が長くなることを防止できる。さらに、実施の形態１および実施の形態２と同様の効果を得ることができる。
（実施の形態５）
次に、実施の形態５にかかる炭化珪素半導体装置の構造について説明する。図１５は、実施の形態５にかかる炭化珪素半導体装置の構造を示す断面図である。上面図は、実施の形態１と同様であるため、記載を省略する。実施の形態５にかかる炭化珪素半導体装置が実施の形態１～４にかかる炭化珪素半導体装置と異なる点は、ソースリング領域１７０のｎ型炭化珪素エピタキシャル層２において、第２ソース電極１２ｂと深さ方向に対向する位置に第１ｐ+型ベース領域３を深く形成している点である。この深く形成した部分を、ｐ+型領域（第２導電型の第２半導体領域）３０と称する。
図１５に示すように、ｐ+型領域３０は、ソースリング領域１７０のｎ型炭化珪素エピタキシャル層２の表面層にリング状に設けられ、第２ソース電極１２ｂの幅よりも広いことが好ましい。少なくとも、層間絶縁膜１１に開口したコンタクトホールの幅よりも広いことが好ましい。ｐ+型領域３０は、第１ｐ+型ベース領域３を深く形成した部分であるため、第１ｐ+型ベース領域３と同程度の不純物濃度である。また、ｐ+型領域３０は、深さがｎ+型炭化珪素基板１に達しないことが好ましい。
ｐ+型領域３０を設けることで、オフ時にエッジ終端領域１６８から活性領域１５０へ流れ込むホール電流が、ｎ型炭化珪素エピタキシャル層２より抵抗の低いｐ+型領域３０に流れ、第２ソース電極１２ｂにホール電流をより引き抜きやすくして、活性領域１５０への電流集中をより緩和することができる。
図１６は、実施の形態５にかかる炭化珪素半導体装置の構造を示す他の断面図である。図１６に示すように、ｐ+型領域３０の代わりにｎ+型領域（第１導電型の第２半導体領域）３１を設けた形態であってもよい。ｐ+型領域３０と同様にｎ+型領域３１にホール電流を流れやすくするため、ｎ+型領域３１の不純物濃度は、ｎ型炭化珪素エピタキシャル層２の不純物濃度より高い。また、ｎ+型領域３１の深さ、幅はｐ+型領域３０と同様でよい。また、ｎ+型領域３１の不純物濃度がｎ型炭化珪素エピタキシャル層２の不純物濃度より高いと、ホール電流はｎ+型領域３１の上部を通過し、第２ソース電極１２ｂにホール電流が流れやすくなるため、ｎ+型領域３１の不純物濃度は、ｎ型炭化珪素エピタキシャル層２の不純物濃度より高濃度とする。
図１７は、実施の形態５にかかる炭化珪素半導体装置の構造を示す他の平面図である。この例では、ｐ+型領域３０、第２ソース電極１２ｂ、第２めっき膜１４ｂが平面視で四角形状である点は図１５と同じであるが、辺の部分にも意図的に角部を設けている点で異なる。具体的には、図１７では、ｐ+型領域３０、第２ソース電極１２ｂ、第２めっき膜１４ｂを凹凸状としている。このように、ｐ+型領域３０、第２ソース電極１２ｂ、第２めっき膜１４ｂを角部のある閉ループ状とすることで、ｐ+型領域３０の径方向の幅が広くなり、かつｐ+型領域３０の角部に電界が集中するので、ホール電流を引き抜きやすくなる、という効果が得られる。また、第２ソース電極１２ｂ、第２めっき膜１４ｂは図１５と同様の直線状とし、ｐ+型領域３０のみ凹凸状としても同様な効果が得られる。なおｐ+型領域３０は、辺の直線部分に角部を含んだ閉ループ形状であればよく、様々な形状をとることができる。例えば、凹凸状だけでなく、ジグザグ状としてもよい。また、ｐ+型領域３０をｎ+型領域３１に変更することも可能である。
また、実施の形態５にかかる炭化珪素半導体装置では、実施の形態１の第１ソース電極１２ａと第２ソース電極１２ｂとが短絡電極５００で電気的に接続されない形態を示しているが、実施の形態２のように短絡電極５００を設けてもよい。この場合、上面図は、図９と同様になる。また、実施の形態３のように、短絡電極５００を、分断領域５５０を設けることなく設けてもよい。この場合、上面図は、図１１と同様になる。また、実施の形態４のように、金属バー５４０（短絡電極）を第１、第２外部電極ピン２６ａ、２６ｂ上に設けてもよい。この場合、上面図は、図１３と同様になる。
以上、説明したように、実施の形態５によれば、第２ソース電極と深さ方向に対向する位置に第１ｐ+型ベース領域を深く形成し、ｐ+型領域を設けている。または、ｐ+型領域と同じ位置にｎ+型領域を設けている。ｐ+型領域またはｎ+型領域にホール電流が流れ、第２ソース電極にホール電流をより引き抜きやすくして、活性領域端部への電流集中をより緩和することができる。さらに、実施の形態１と同様の効果を得ることができる。また、実施の形態２～４と同等の短絡電極を設けることにより、実施の形態２～４と同様の効果を得ることができる。
（実施の形態６）
次に、実施の形態６にかかる炭化珪素半導体装置の構造について説明する。図１８は、実施の形態６にかかる炭化珪素半導体装置の構造を示す断面図である。上面図は、実施の形態１と同様であるため、記載を省略する。実施の形態６にかかる炭化珪素半導体装置が実施の形態５にかかる炭化珪素半導体装置と異なる点は、ソースリング領域１７０の第２ソース電極１２ｂが、トレンチ１６内に設けられている点である。以下、活性領域１５０のトレンチ１６を第１トレンチ（第１のトレンチ）１６ａと、ソースリング領域１７０のトレンチ１６を第２トレンチ（第２のトレンチ）１６ｂと称する。
図１８に示すように、第２トレンチ１６ｂは、層間絶縁膜１１、ｐ++型コンタクト領域８、ｐ型ベース層６を貫通して第１ｐ+型ベース領域３に達する。第２トレンチ１６ｂ内に、第２ソース電極１２ｂが埋め込まれている。第２ソース電極１２ｂは、実施の形態１と同様に、ＮｉＳｉ電極１５、第１ＴｉＮ膜２０、第１Ｔｉ膜２１、第２ＴｉＮ膜２２、第２Ｔｉ膜３３およびＡｌ合金膜２９が積層されている多層膜である。第２ソース電極１２ｂの一部は、第２トレンチ１６の上方から第２の第２保護膜２５ｂ側に突出している。
第２ソース電極１２ｂの表面に第２めっき膜１４ｂが設けられる。第２ソース電極１２ｂの表面の第２めっき膜１４ｂ以外の部分は、第１保護膜２３で覆われている。具体的には、第２ソース電極１２ｂを覆うように第１保護膜２３が設けられており、第１保護膜２３の開口部には、第２めっき膜１４ｂが設けられている。第２めっき膜１４ｂは、第２の第２保護膜２５ｂで囲まれていてもよい。第２めっき膜１４ｂは、第２ソース電極１２ｂの全面に設けられてもよいし、選択的に、例えば、ソースリング領域１７０のコーナー部の第２ソース電極１２ｂにのみ設けられてもよい。また、実施の形態６の第２ソース電極１２ｂの幅は、実施の形態１～５の第２ソース電極１２ｂの幅と同程度でよい。
また、第２トレンチ１６ｂの底部にｐ+型領域３０が設けられていてもよい。ｐ+型領域３０は、第２ｐ+型ベース領域４と同様に第２トレンチ１６ｂを保護するとともに、実施の形態５のｐ+型領域３０と同様に第２ソース電極１２ｂにホール電流を引き抜きやすくする。このように、第２トレンチ１６ｂ内に第２ソース電極１２ｂを設けることで、ｐ型領域（ｐ++型コンタクト領域８、第１ｐ+型ベース領域３およびｐ型ベース層６）との接触面積を増やし、コンタクト抵抗を下げることができる。
図１９は、実施の形態６にかかる炭化珪素半導体装置の構造を示す他の断面図である。図１９に示すように、ｐ+型領域３０の代わりにｎ+型領域３１を設けた形態であってもよい。ｐ+型領域３０と同様にｎ+型領域３１にホール電流を流れやすくするため、例えば、ｎ+型領域３１の不純物濃度は、ｎ型炭化珪素エピタキシャル層２の不純物濃度より高い。また、ｎ+型領域３１の深さ、幅はｐ+型領域３０と同様でよい。
また、実施の形態６にかかる炭化珪素半導体装置では、実施の形態１の第１ソース電極１２ａと第２ソース電極１２ｂとが短絡電極５００で電気的に接続されない形態を示しているが、実施の形態２のように短絡電極５００を設けてもよい。この場合、上面図は、図９と同様になる。また、実施の形態３のように、短絡電極５００を、分断領域５５０を設けることなく設けてもよい。この場合、上面図は、図１１と同様になる。また、実施の形態４のように、金属バー５４０（短絡電極）を第１、第２外部電極ピン２６ａ、２６ｂ上に設けてもよい。この場合、上面図は、図１３と同様になる。
以上、説明したように、実施の形態６によれば、第２トレンチ内に第２ソース電極を設けることで、ｐ型領域との接触面積を増やし、コンタクト抵抗を下げることができる。また、第２トレンチ底部にｐ+型領域またはｎ+型領域を設けている。ｐ+型領域またはｎ+型領域にホール電流が流れ、第２ソース電極からホール電流をより引き抜きやすくして、活性領域端部への電流集中をより緩和することができる。さらに、実施の形態１と同様の効果を得ることができる。また、実施の形態２～４と同等の短絡電極を設けることにより、実施の形態２～４と同様の効果を得ることができる。
（実施の形態７）
次に、実施の形態７にかかる炭化珪素半導体装置の構造について説明する。図２０は、実施の形態７にかかる炭化珪素半導体装置の構造を示す断面図である。上面図は、実施の形態１と同様であるため、記載を省略する。実施の形態７にかかる炭化珪素半導体装置が実施の形態１～４にかかる炭化珪素半導体装置と異なる点は、ソースリング領域１７０のｎ型炭化珪素エピタキシャル層２と第１ｐ+型ベース領域３との界面において、第２ソース電極１２ｂと深さ方向に対向する位置にライフタイムキラー領域３２を設けている点である。
図２０に示すように、ライフタイムキラー領域３２は、ソースリング領域１７０のｎ型炭化珪素エピタキシャル層２と第１ｐ+型ベース領域３との界面に設けられている。つまり、ライフタイムキラー領域３２の第２ソース電極１２ｂ側の表面は、第１ｐ+型ベース領域３内に設けられ、ライフタイムキラー領域３２のドレイン電極１３側の表面は、ｎ型炭化珪素エピタキシャル層２内に設けられる。ライフタイムキラー領域３２のドレイン電極１３側の表面はｎ+型炭化珪素基板１に達していてもよい。ライフタイムキラー領域３２は、第２ソース電極１２ｂの幅よりも広いことが好ましい。少なくとも、層間絶縁膜１１に開口したコンタクトホールの幅よりも広いことが好ましい。
ライフタイムキラー領域３２は、例えば、電子線やプロトン（Ｈ+），ヘリウム（Ｈｅ）、白金（Ｐｔ）などを照射することにより、結晶構造にダメージが設けられている領域である。ライフタイムキラー領域３２を設けることにより、ソースリング領域１７０でのキャリアのライフタイムを短くすることができ、エッジ終端領域１６８から活性領域１５０へ流れ込むホール電流を減少させることができ、活性領域１５０への電流集中をより緩和することができる。また、ライフタイムキラー領域３２とｐ+型領域３０の両方を設ける形態でもよいし、ライフタイムキラー領域３２とｎ+型領域３１の両方を設ける形態でもよい。
また、実施の形態７にかかる炭化珪素半導体装置では、実施の形態１の第１ソース電極１２ａと第２ソース電極１２ｂとが短絡電極５００で電気的に接続されない形態を示しているが、実施の形態２のように短絡電極５００を設けてもよい。この場合、上面図は、図９と同様になる。また、実施の形態３のように、短絡電極５００を、分断領域５５０を設けることなく設けてもよい。この場合、上面図は、図１１と同様になる。また、実施の形態４のように、金属バー５４０（短絡電極）を第１、第２外部電極ピン２６ａ、２６ｂ上に設けてもよい。この場合、上面図は、図１３と同様になる。
以上、説明したように、実施の形態７によれば、第２ソース電極と深さ方向に対向する位置にライフタイムキラー領域を設けている。ライフタイムキラー領域より、ソースリング領域でのキャリアのライフタイムを短くすることができ、エッジ終端領域から活性領域へ流れ込むホール電流を減少させることができ、活性領域端部への電流集中をより緩和することができる。さらに、実施の形態１と同様の効果を得ることができる。また、実施の形態２～４と同等の短絡電極を設けることにより、実施の形態２～４と同様の効果を得ることができる。
（実施の形態８）
次に、実施の形態８にかかる炭化珪素半導体装置の構造について説明する。図２１は、実施の形態８にかかる炭化珪素半導体装置の構造を示す断面図である。上面図は、実施の形態１と同様であるため、記載を省略する。実施の形態８にかかる炭化珪素半導体装置が実施の形態７にかかる炭化珪素半導体装置と異なる点は、ソースリング領域１７０の第２ソース電極１２ｂが、第２トレンチ１６ｂ内に設けられている点である。
図２１に示すように、第２トレンチ１６ｂは、層間絶縁膜１１、ｐ++型コンタクト領域８およびｐ型ベース層６を貫通して第１ｐ+型ベース領域３に達する。第２トレンチ１６ｂ内に、第２ソース電極１２ｂが埋め込まれている。第２ソース電極１２ｂは、実施の形態１と同様に、ＮｉＳｉ電極１５、第１ＴｉＮ膜２０、第１Ｔｉ膜２１、第２ＴｉＮ膜２２、第２Ｔｉ膜３３およびＡｌ合金膜２９が積層されている多層膜である。第２ソース電極１２ｂの一部は、第２トレンチ１６ｂの上方から第２の第２保護膜２５ｂ側に突出している。
第２ソース電極１２ｂの表面に第２めっき膜１４ｂが設けられる。第２ソース電極１２ｂの表面の第２めっき膜１４ｂ以外の部分は、第１保護膜２３で覆われている。具体的には、第２ソース電極１２ｂを覆うように第１保護膜２３が設けられており、第１保護膜２３の開口部には、第２めっき膜１４ｂが設けられている。第２めっき膜１４ｂは、第２の第２保護膜２５ｂで囲まれていてもよい。第２めっき膜１４ｂは、第２ソース電極１２ｂの全面に設けられてもよいし、選択的に、例えば、ソースリング領域１７０のコーナー部の第２ソース電極１２ｂにのみ設けられてもよい。また、実施の形態８の第２ソース電極１２ｂの幅は、実施の形態１～４の第２ソース電極１２ｂの幅と同程度でよい。
図２１に示すように、ライフタイムキラー領域３２は、ソースリング領域１７０のｎ型炭化珪素エピタキシャル層２と第１ｐ+型ベース領域３との界面に設けられている。つまり、ライフタイムキラー領域３２の第２ソース電極１２ｂ側の表面は、第１ｐ+型ベース領域３内に設けられ、ライフタイムキラー領域３２のドレイン電極１３側の表面は、ｎ型炭化珪素エピタキシャル層２内に設けられる。ライフタイムキラー領域３２のドレイン電極１３側の表面はｎ+型炭化珪素基板１に達していてもよい。ライフタイムキラー領域３２は、第２トレンチ１６ｂの幅よりも広いことが好ましい。
ライフタイムキラー領域３２は、例えば、電子線やプロトン（Ｈ+）、ヘリウム（Ｈｅ）や白金（Ｐｔ）などを照射することにより、結晶構造にダメージが設けられている領域である。ライフタイムキラー領域３２を設けることにより、ソースリング領域１７０でのキャリアのライフタイムを短くすることができ、エッジ終端領域１６８から活性領域１５０へ流れ込むホール電流を減少させることができ、活性領域１５０への電流集中をより緩和することができる。
また、実施の形態８にかかる炭化珪素半導体装置では、実施の形態１の第１ソース電極１２ａと第２ソース電極１２ｂとが短絡電極５００で電気的に接続されない形態を示しているが、実施の形態２のように短絡電極５００を設けてもよい。この場合、上面図は、図９と同様になる。また、実施の形態３のように、短絡電極５００を、分断領域５５０を設けることなく設けてもよい。この場合、上面図は、図１１と同様になる。また、実施の形態４のように、金属バー５４０（短絡電極）を第１、第２外部電極ピン２６ａ、２６ｂ上に設けてもよい。この場合、上面図は、図１３と同様になる。
以上、説明したように、実施の形態８によれば、第２トレンチ内に第２ソース電極を設けることで、ｐ型領域との接触面積を増やし、コンタクト抵抗を下げることができる。また、第２トレンチ底部にライフタイムキラー領域を設けている。ライフタイムキラー領域により、ソースリング領域でのキャリアのライフタイムを短くすることができ、エッジ終端領域から活性領域へ流れ込むホール電流を減少させることができ、活性領域端部への電流集中をより緩和することができる。さらに、実施の形態１と同様の効果を得ることができる。また、実施の形態２～４と同等の短絡電極を設けることにより、実施の形態２～４と同様の効果を得ることができる。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる半導体装置は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。
１、１００１ ｎ+型炭化珪素基板
２、１００２ ｎ型炭化珪素エピタキシャル層
２ａ 第１ｎ型炭化珪素エピタキシャル層
２ｂ 第２ｎ型炭化珪素エピタキシャル層
３、１００３ 第１ｐ+型ベース領域
３ａ 下部第１ｐ+型ベース領域
３ｂ 上部第１ｐ+型ベース領域
４、１００４ 第２ｐ+型ベース領域
５、１００５ ｎ型高濃度領域
５ａ 下部ｎ型高濃度領域
５ｂ 上部ｎ型高濃度領域
６、１００６ ｐ型ベース層
７、１００７ ｎ+型ソース領域
８、１００８ ｐ++型コンタクト領域
９、１００９ ゲート絶縁膜
１０、１０１０ ゲート電極
１０ａ 第１ゲート電極
１０ｂ 第２ゲート電極
１１、１０１１ 層間絶縁膜
１２、１０１２ ソース電極
１２ａ 第１ソース電極
１２ｂ 第２ソース電極
１３、１０１３ 裏面電極
１４、１０１４ めっき膜
１４ａ 第１めっき膜
１４ｂ 第２めっき膜
１５、１０１５ ＮｉＳｉ電極
１６、１０１６ トレンチ
１６ａ 第１トレンチ
１６ｂ 第２トレンチ
１７、１０１７ ゲート配線電極
２０、１０２０ 第１ＴｉＮ膜
２１、１０２１ 第１Ｔｉ膜
２２、１０２２ 第２ＴｉＮ膜
２３、１０２３ 第１保護膜
２４、１０２４ はんだ
２４ａ 第１はんだ
２４ｂ 第２はんだ
２５、１０２５ 第２保護膜
２５ａ 第１の第２保護膜
２５ｂ 第２の第２保護膜
２６、１０２６ 外部電極ピン
２６ａ 第１外部電極ピン
２６ｂ 第２外部電極ピン
２９、１０２９ Ａｌ合金膜
３０ ｐ+型領域
３１ ｎ+型領域
３２ ライフタイムキラー領域
３３、１０３３ 第２Ｔｉ膜
３４ ｐ型領域
１００、１１００ ゲート電極パッド
１０４、１１０４ ソース電極パッド
１５０、１１５０ 活性領域
１５０ａ 有効領域
１６０、１１６０ ゲートリング領域
１６３、１１６３ 第１ＪＴＥ領域
１６５、１１６５ 第２ＪＴＥ領域
１６７、１１６７ ｎ+型ストッパー領域
１６８、１１６８ エッジ終端領域
１７０ ソースリング領域
２０２、１２０２ 電流センス部の電極パッド
２３０、１２３０ 電流センス部の活性領域
４００、１４００ 高機能領域
５００ 短絡電極
５３０、１５３０ 絶縁膜
５３２ 第２絶縁膜
５４０ 金属バー（短絡電極）
５５０ 分断領域
６００、１６００ 半導体チップ

Claims (8)

  1. 第１導電型の半導体基板と、
    前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた第２導電型の第２半導体層と、
    前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
    前記第２半導体層に接触するゲート絶縁膜と、
    前記ゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面に設けられた第１のゲート電極と、
    前記第１のゲート電極上に設けられた層間絶縁膜と、
    前記第２半導体層および前記第１半導体領域の表面に設けられた第１の第１電極と、
    前記第１の第１電極上に選択的に設けられた第１のめっき膜と、
    前記半導体基板の裏面に設けられた第２電極と、
    を有する、主電流が流れる活性領域と、
    前記活性領域の周囲を囲むゲートリング領域と、
    前記ゲートリング領域の周囲を囲むリング領域と、
    前記リング領域の周囲を囲む終端領域と、
    を備え、
    前記ゲートリング領域は、
    前記半導体基板と、
    前記第１半導体層と、
    前記第２半導体層と、
    前記第２半導体層に接触する第１の絶縁膜と、
    前記第１の絶縁膜の前記第２半導体層と接触する面と反対側の表面に設けられた第２のゲート電極と、
    前記第２のゲート電極上に設けられたゲート配線電極と、
    を有し、
    前記リング領域は、
    前記半導体基板と、
    前記第１半導体層と、
    前記第２半導体層と、
    前記第２半導体層の表面に設けられた第２の第１電極と、
    前記第２の第１電極上に設けられた第２のめっき膜と、
    を有し、
    前記第２の第１電極は前記ゲート配線電極を囲むように設けられ、
    前記ゲート配線電極は前記第１の第１電極を囲むように設けられ、
    前記第２の第１電極は、前記第２半導体層を介して、前記第１の第１電極の電位に固定されていることを特徴とする半導体装置。
  2. 第１導電型の半導体基板と、
    前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた第２導電型の第２半導体層と、
    前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
    前記第２半導体層に接触するゲート絶縁膜と、
    前記ゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面に設けられた第１のゲート電極と、
    前記第１のゲート電極上に設けられた層間絶縁膜と、
    前記第２半導体層および前記第１半導体領域の表面に設けられた第１の第１電極と、
    前記第１の第１電極上に選択的に設けられた第１のめっき膜と、
    前記半導体基板の裏面に設けられた第２電極と、
    を有する、主電流が流れる活性領域と、
    前記活性領域の周囲を囲むゲートリング領域と、
    前記ゲートリング領域の周囲を囲むリング領域と、
    前記リング領域の周囲を囲む終端領域と、
    を備え、
    前記ゲートリング領域は、
    前記半導体基板と、
    前記第１半導体層と、
    前記第２半導体層と、
    前記第２半導体層に接触する第１の絶縁膜と、
    前記第１の絶縁膜の前記第２半導体層と接触する面と反対側の表面に設けられた第２のゲート電極と、
    前記第２のゲート電極上に設けられたゲート配線電極と、
    を有し、
    前記リング領域は、
    前記半導体基板と、
    前記第１半導体層と、
    前記第２半導体層と、
    前記第２半導体層の表面に設けられた第２の第１電極と、
    前記第２の第１電極上に設けられた第２のめっき膜と、
    を有し、
    前記ゲート配線電極上に第２の絶縁膜が部分的に設けられ、
    前記第２の絶縁膜上に、前記第１の第１電極と前記第２の第１電極とを電気的に接続する第１の短絡電極が設けられていることを特徴とする半導体装置。
  3. 第１導電型の半導体基板と、
    前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた第２導電型の第２半導体層と、
    前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
    前記第２半導体層に接触するゲート絶縁膜と、
    前記ゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面に設けられた第１のゲート電極と、
    前記第１のゲート電極上に設けられた層間絶縁膜と、
    前記第２半導体層および前記第１半導体領域の表面に設けられた第１の第１電極と、
    前記第１の第１電極上に選択的に設けられた第１のめっき膜と、
    前記半導体基板の裏面に設けられた第２電極と、
    を有する、主電流が流れる活性領域と、
    前記活性領域の周囲を囲むゲートリング領域と、
    前記ゲートリング領域の周囲を囲むリング領域と、
    前記リング領域の周囲を囲む終端領域と、
    を備え、
    前記ゲートリング領域は、
    前記半導体基板と、
    前記第１半導体層と、
    前記第２半導体層と、
    前記第２半導体層に接触する第１の絶縁膜と、
    前記第１の絶縁膜の前記第２半導体層と接触する面と反対側の表面に設けられた第２のゲート電極と、
    前記第２のゲート電極上に設けられたゲート配線電極と、
    を有し、
    前記リング領域は、
    前記半導体基板と、
    前記第１半導体層と、
    前記第２半導体層と、
    前記第２半導体層の表面に設けられた第２の第１電極と、
    前記第２の第１電極上に設けられた第２のめっき膜と、
    を有し、
    前記第１のめっき膜上に、第１のはんだが設けられ、
    前記第１のはんだ上に第１の電極ピンが設けられ、
    前記第２のめっき膜上に、第２のはんだが設けられ、
    前記第２のはんだ上に第２の電極ピンが設けられ、
    前記第１の電極ピンと前記第２の電極ピンとを電気的に接続する第２の短絡電極が設けられていることを特徴とする半導体装置。
  4. 第１導電型の半導体基板と、
    前記半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型の第１半導体層と、
    前記第１半導体層の、前記半導体基板側に対して反対側の表面に設けられた第２導電型の第２半導体層と、
    前記第２半導体層の、前記半導体基板側に対して反対側の表面層に選択的に設けられた第１導電型の第１半導体領域と、
    前記第２半導体層に接触するゲート絶縁膜と、
    前記ゲート絶縁膜の前記第２半導体層と接触する面と反対側の表面に設けられた第１のゲート電極と、
    前記第１のゲート電極上に設けられた層間絶縁膜と、
    前記第２半導体層および前記第１半導体領域の表面に設けられた第１の第１電極と、
    前記第１の第１電極上に選択的に設けられた第１のめっき膜と、
    前記半導体基板の裏面に設けられた第２電極と、
    を有する、主電流が流れる活性領域と、
    前記活性領域の周囲を囲むゲートリング領域と、
    前記ゲートリング領域の周囲を囲むリング領域と、
    前記リング領域の周囲を囲む終端領域と、
    を備え、
    前記ゲートリング領域は、
    前記半導体基板と、
    前記第１半導体層と、
    前記第２半導体層と、
    前記第２半導体層に接触する第１の絶縁膜と、
    前記第１の絶縁膜の前記第２半導体層と接触する面と反対側の表面に設けられた第２のゲート電極と、
    前記第２のゲート電極上に設けられたゲート配線電極と、
    を有し、
    前記リング領域は、
    前記半導体基板と、
    前記第１半導体層と、
    前記第２半導体層と、
    前記第２半導体層の表面に設けられた第２の第１電極と、
    前記第２の第１電極上に設けられた第２のめっき膜と、
    を有し、
    前記第２の第１電極が前記第２半導体層の表面と接触する部分の面積は、前記第１の第１電極が前記第２半導体層および前記第１半導体領域の表面と接触する部分の面積より２倍以上広いことを特徴とする半導体装置。
  5. 前記活性領域は、
    前記第１半導体領域および前記第２半導体層を貫通し、前記第１半導体層に達するトレンチをさらに有し、
    前記第１のゲート電極は、前記トレンチの内部に前記ゲート絶縁膜を介して設けられることを特徴とする請求項１～４のいずれか一つに記載の半導体装置。
  6. 前記ゲートリング領域は、前記ゲート配線電極が設けられない分断領域を有し、
    前記分断領域に、前記第１の第１電極と前記第２の第１電極とを電気的に接続する第１の短絡電極が設けられていることを特徴とする請求項２～４のいずれか一つに記載の半導体装置。
  7. 前記分断領域では、前記第２のゲート電極が設けられないことを特徴とする請求項６に記載の半導体装置。
  8. 前記活性領域は、矩形の形状であり、
    前記活性領域および前記ゲートリング領域の周囲を囲む前記リング領域のコーナー部において、前記第２の第１電極の幅は前記第２の第１電極の直線部の幅より広くなっていることを特徴とする請求項１～７のいずれか一つに記載の半導体装置。
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