JP7499758B2 - ケーブルテレビ増幅器に対する波高率低減のための方法および回路 - Google Patents

Description

本開示の例は、一般に、集積回路（「ＩＣ：ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ」）に関し、詳細には、ケーブルテレビ（ＣＡＴＶ：ｃａｂｌｅ ＴＶ）増幅器の波高率低減を実行することに関連する実施形態に関する。

ケーブル業界は、インターネット、電話通信、およびビデオサービスのデータレートの向上に対する需要に応えるために、新しいデータ・オーバ・ケーブル・サービス・インターフェース仕様（ＤＯＣＳＩＳ：Ｄａｔａ Ｏｖｅｒ Ｃａｂｌｅ Ｓｅｒｖｉｃｅ Ｉｎｔｅｒｆａｃｅ Ｓｐｅｃｉｆｉｃａｔｉｏｎ）３．１規格に基づいた、高データレートかつ広帯域の新しいリモートＰＨＹノードを展開している。ＤＯＣＳＩＳ３．１は、４０９６直交振幅変調（ＱＡＭ：ｑｕａｄｒａｔｕｒｅ ａｍｐｌｉｔｕｄｅ ｍｏｄｕｌａｔｉｏｎ）をサポートし、直交周波数分割多重方式（ＯＦＤＭ：ｏｒｔｈｏｇｏｎａｌ ｆｒｅｑｕｅｎｃｙ ｄｉｖｉｓｉｏｎ ｍｕｌｔｉｐｌｅｘｉｎｇ）を使用する。したがって、ＤＯＣＳＩＳ３．１の送信信号品質要件は、現在の規格ＤＯＣＳＩＳ３．０よりもはるかに高くなっている。ケーブルテレビ（ＣＡＴＶ）増幅器は、ＤＯＣＳＩＳ３．１に関連する機能がより高度であることに起因して、非線形領域で動作する場合がある。ＣＡＴＶ増幅器の非線形効果により、送信信号品質は大幅に低下する。さらに、ＤＯＣＳＩＳ３．１の高データレートでより高度な機能を提供する新しい構成要素は、それ自体が電力を消費する。しかしながら、各ノード（たとえば、各リモートＰＨＹノード）への電力供給は固定されているので、他の構成要素（たとえば、ＣＡＴＶ増幅器など）の電力消費量を削減する必要がある。したがって、ＤＯＣＳＩＳ３．１の先進性能を提供することが望ましい一方で、送信信号品質を向上させ、他の構成要素（たとえば、ＣＡＴＶ増幅器など）の電力消費量を削減しながら、先進性能の提供を実現することは困難であった。

したがって、ＣＡＴＶ増幅器の波高率低減のための改良された方法および回路が必要である。

本開示によるいくつかの実施形態では、波高率低減（ＣＦＲ：ｃｒｅｓｔ ｆａｃｔｏｒ ｒｅｄｕｃｔｉｏｎ）システムは、ＣＦＲシステムの入力に結合されたデジタル傾斜フィルタを含む。いくつかの実施形態では、デジタル傾斜フィルタは、システム入力信号を受信し、デジタル傾斜フィルタ出力でデジタル傾斜フィルタ出力信号を生成するように構成される。いくつかの例では、ＣＦＲシステムは、デジタル傾斜フィルタ出力に結合されたＣＦＲモジュールをさらに含み、ＣＦＲモジュールは、デジタル傾斜フィルタ出力信号を受信し、デジタル傾斜フィルタ出力信号に対してＣＦＲプロセスを実行して、ＣＦＲモジュール出力でＣＦＲモジュール出力信号を生成するように構成される。さらに、ＣＦＲシステムは、ＣＦＲモジュール出力に結合されたデジタル傾斜等化器を含んでもよく、デジタル傾斜等化器は、ＣＦＲモジュール出力信号を受信し、システム出力信号を生成するように構成される。

いくつかの実施形態では、ＣＦＲシステムは、ＣＦＲモジュール出力に結合されたデジタルプリディストーション（ＤＰＤ：ｄｉｇｉｔａｌ ｐｒｅｄｉｓｔｏｒｔｉｏｎ）モジュールをさらに含み、ＤＰＤモジュールは、ＣＦＲモジュール出力信号を受信し、ＣＦＲモジュール出力信号に対してＤＰＤプロセスを実行して、ＤＰＤモジュール出力でＤＰＤモジュール出力信号を生成するように構成される。いくつかの例では、デジタル傾斜等化器は、ＤＰＤモジュール出力に結合され、デジタル傾斜等化器は、ＤＰＤモジュール出力信号を受信し、システム出力信号を生成するように構成される。

いくつかの実施形態では、システム入力信号は、第１のピーク対平均電力比（ＰＡＰＲ：ｐｅａｋ－ｔｏ－ａｖｅｒａｇｅ ｐｏｗｅｒ ｒａｔｉｏ）を有し、ＣＦＲモジュール出力信号は、第１のＰＡＰＲよりも小さい第２のＰＡＰＲを有する。

いくつかの実施形態では、ＣＦＲシステムは、ＣＦＲモジュールおよびＤＰＤモジュールと並列にＣＦＲシステムの入力に結合されて第１の時間遅延信号を生成する、第１の線形データ経路をさらに含む。いくつかの例では、ＣＦＲシステムは、デジタル傾斜等化器出力信号と第１の時間遅延信号とを組み合わせてシステム出力信号を生成するように構成された第１のコンバイナも含む。

いくつかの実施形態では、ＣＦＲシステムは、ＣＦＲモジュールと並列にＣＦＲシステムの入力に結合されて第２の時間遅延信号を生成する、第２の線形データ経路をさらに含む。例として、第２のコンバイナは、ＣＦＲモジュール出力信号と第２の時間遅延信号とを組み合わせて第１の出力信号を生成するように構成され、第３のコンバイナは、第１の出力信号とＤＰＤモジュール出力信号とを組み合わせてシステム出力信号を生成するように構成される。

いくつかの実施形態では、ＣＦＲシステムは、ＣＦＲモジュール出力に結合された非線形データ経路をさらに含み、非線形データ経路は、ＣＦＲモジュール出力にそれぞれ結合された複数の並列データ経路要素を含み、複数の並列データ経路要素のそれぞれは、増幅器の非線形成分に対応するＣＦＲモジュール出力信号に異なる逆非線形成分を追加するように構成され、コンバイナは、複数の並列データ経路要素のそれぞれの出力を組み合わせてＤＰＤモジュール出力信号を生成するように構成される。

いくつかの実施形態では、デジタル／アナログ変換器（ＤＡＣ：ｄｉｇｉｔａｌ－ｔｏ－ａｎａｌｏｇ ｃｏｎｖｅｒｔｅｒ）は、システム出力信号を受信し、ＤＡＣ出力信号を生成するように構成され、アナログ傾斜フィルタは、ＤＡＣ出力信号を受信し、アナログ傾斜フィルタ出力信号を生成するように構成され、デジタル傾斜フィルタは、アナログ傾斜フィルタをモデル化するように構成される。

いくつかの実施形態では、デジタル傾斜等化器は、アナログ傾斜フィルタの逆数をモデル化するように構成される。

いくつかの実施形態では、ＣＦＲシステムは、単側波帯ヒルベルトフィルタをさらに含み、単側波帯ヒルベルトフィルタ入力は、ＤＰＤモジュール出力信号を受信するように構成され、単側波帯ヒルベルトフィルタ出力は、デジタル傾斜等化器入力に結合される。

いくつかの実施形態では、ＣＦＲシステムは、増幅器出力からフィードバックデータを受信するように構成された適応エンジンをさらに含み、適応エンジンは、フィードバックデータに基づいてＣＦＲモジュールの構成を更新するように構成される。

本開示によるいくつかの実施形態では、デジタルフロントエンド（ＤＦＥ：ｄｉｇｉｔａｌ ｆｒｏｎｔ－ｅｎｄ）システムは、波高率低減（ＣＦＲ）プロセスを実行するように構成され、ＤＦＥシステムは、ベースバンドデータ入力信号を受信および変換して合成信号を生成するように構成されたデジタルアップコンバータ（ＤＵＣ：ｄｉｇｉｔａｌ ｕｐｃｏｎｖｅｒｔｅｒ）を含む。様々な実施形態では、ＤＦＥシステムは、デジタル傾斜フィルタ、ＣＦＲモジュール、およびデジタル傾斜等化器を含む、ＣＦＲシステムをさらに含み、デジタル傾斜フィルタは、合成信号を受信し、デジタル傾斜フィルタ出力信号を生成するように構成され、ＣＦＲモジュールは、デジタル傾斜フィルタ出力信号を受信し、デジタル傾斜フィルタ出力信号に対してＣＦＲプロセスを実行して、ＣＦＲモジュール出力信号を生成するように構成され、デジタル傾斜等化器は、ＣＦＲモジュール出力信号を受信し、ＣＦＲシステム出力信号を生成するように構成され、ＣＦＲシステム出力信号は、増幅器に結合される。いくつかの例では、ＤＦＥシステムは、増幅器の出力からフィードバックデータを受信するように構成された適応エンジンをさらに含み、適応エンジンは、フィードバックデータに基づいてＣＦＲシステムの構成を更新するように構成される。

いくつかの実施形態では、ＣＦＲプロセスは、デジタル傾斜フィルタ出力信号のピーク対平均電力比（ＰＡＰＲ）を低減するように構成される。

いくつかの実施形態では、ＣＦＲシステムは、ＣＦＲモジュール出力に結合された非線形データ経路を含むデジタルプリディストーション（ＤＰＤ）モジュールをさらに含み、非線形データ経路は、ＣＦＲモジュール出力にそれぞれ結合された複数の並列データ経路要素を含み、複数の並列データ経路要素のそれぞれは、増幅器の非線形成分に対応する異なる逆非線形成分をモデル化するように構成され、コンバイナは、複数の並列データ経路要素のそれぞれの出力を組み合わせてＤＰＤモジュール出力信号を生成するように構成され、デジタル傾斜等化器は、ＤＰＤモジュール出力信号を受信し、ＣＦＲシステム出力信号を生成するように構成される。

いくつかの実施形態では、デジタル／アナログ変換器（ＤＡＣ）は、ＣＦＲシステム出力信号を受信し、ＤＡＣ出力信号を生成するように構成され、アナログ傾斜フィルタは、ＤＡＣ出力信号を受信し、アナログ傾斜フィルタ出力信号を生成するように構成され、デジタル傾斜フィルタは、アナログ傾斜フィルタをモデル化するように構成される。

いくつかの実施形態では、デジタル傾斜等化器は、アナログ傾斜フィルタの逆数をモデル化するように構成される。

本開示によるいくつかの実施形態では、方法は、波高率低減（ＣＦＲ）システムのデジタル傾斜フィルタで入力信号を受信し、デジタル傾斜フィルタ出力でデジタル傾斜フィルタ出力信号を生成することを含む。様々な例において、方法は、ＣＦＲシステムのＣＦＲモジュールで、デジタル傾斜フィルタ出力信号に対してＣＦＲプロセスを実行して、ＣＦＲモジュール出力信号を生成することをさらに含み、ＣＦＲプロセスは、デジタル傾斜フィルタ出力信号のピーク対平均電力比（ＰＡＰＲ）を低減するように構成される。いくつかの例では、方法は、ＣＦＲシステムのデジタル傾斜等化器で、ＣＦＲモジュール出力信号を受信し、システム出力信号を生成することをさらに含む。いくつかの実施形態では、方法は、システム出力信号を増幅器に提供することをさらに含む。

いくつかの実施形態では、方法は、増幅器の出力から受信したフィードバックデータに応答して、ＣＦＲシステムの構成を更新することをさらに含む。

いくつかの実施形態では、方法は、ＣＦＲシステムのデジタルプリディストーション（ＤＰＤ）モジュールで、ＣＦＲモジュール出力信号に対してＤＰＤプロセスを実行して、ＤＰＤモジュール出力信号を生成することをさらに含む。いくつかの例では、方法は、ＣＦＲシステムのデジタル傾斜等化器で、ＤＰＤモジュール出力信号を受信し、システム出力信号を生成することをさらに含む。

いくつかの実施形態では、ＤＰＤモジュールは、ＣＦＲモジュールの出力に結合された非線形データ経路をさらに含み、非線形データ経路は、ＣＦＲモジュール出力にそれぞれ結合された複数の並列データ経路要素を含み、複数の並列データ経路要素のそれぞれは、増幅器の非線形成分に対応する異なる逆非線形成分をモデル化するように構成され、コンバイナは、複数の並列データ経路要素のそれぞれの出力を組み合わせてＤＰＤモジュール出力信号を生成するように構成される。

いくつかの実施形態では、方法は、システム出力信号を増幅器に提供したことに応答して、増幅器を非線形領域で動作させるとともに増幅器の電力消費量を削減することをさらに含む。

本開示によるいくつかの実施形態では、デジタルプリディストーション（ＤＰＤ）システムは、ＤＰＤ入力信号を受信するように構成された入力を含む。いくつかの実施形態では、ＤＰＤシステムは、入力に結合された非線形データ経路をさらに含み、非線形データ経路は、入力にそれぞれ結合された複数の並列データ経路要素を含み、複数の並列データ経路要素のそれぞれは、増幅器の非線形成分に対応するＤＰＤ入力信号に異なる逆非線形成分を追加するように構成され、第１のコンバイナは、複数の並列データ経路要素のそれぞれの出力を組み合わせて第１のプリディストーション信号を生成するように構成される。いくつかの実施形態では、ＤＰＤシステムは、非線形データ経路と並列に入力に結合されて第２のプリディストーション信号を生成する線形データ経路と、第１のプリディストーション信号と第２のプリディストーション信号とを組み合わせてＤＰＤ出力信号を生成するように構成された第２のコンバイナとをさらに含む。

いくつかの実施形態では、複数の並列データ経路要素は、ベースバンドＤＰＤデータ経路、ビデオ帯域幅ＤＰＤデータ経路、第２高調波ＤＰＤデータ経路、および第３高調波ＤＰＤデータ経路を含む。

いくつかの実施形態では、ベースバンドＤＰＤデータ経路は、ＤＰＤ入力信号に逆非線形ベースバンド成分を追加するように構成される。

いくつかの実施形態では、ビデオ帯域幅ＤＰＤデータ経路は、ＤＰＤ入力信号に逆非線形ビデオ帯域幅成分を追加するように構成される。

いくつかの実施形態では、第２高調波ＤＰＤデータ経路は、ＤＰＤ入力信号に逆第２高調波成分を追加するように構成される。

いくつかの実施形態では、第３高調波ＤＰＤデータ経路は、ＤＰＤ入力信号に逆第３高調波成分を追加するように構成される。

いくつかの実施形態では、ＤＰＤシステムは、アナログ傾斜フィルタをモデル化するように構成されたデジタル傾斜フィルタをさらに含み、デジタル傾斜フィルタ入力は入力に結合され、デジタル傾斜フィルタ出力は非線形データ経路に結合される。

いくつかの実施形態では、ＤＰＤシステムは、アナログ傾斜フィルタの逆数をモデル化するように構成されたデジタル傾斜等化器をさらに含み、デジタル傾斜等化器入力は、第１のプリディストーション信号を受信するように構成され、第２のコンバイナは、デジタル傾斜等化器出力を第２のプリディストーション信号と組み合わせてＤＰＤ出力信号を生成するように構成される。

いくつかの実施形態では、ＤＰＤシステムは、単側波帯ヒルベルトフィルタをさらに含み、単側波帯ヒルベルトフィルタ入力は、第１のプリディストーション信号を受信するように構成され、単側波帯ヒルベルトフィルタ出力は、デジタル傾斜等化器入力に結合される。

いくつかの実施形態では、ＤＰＤ出力信号は、増幅器入力に結合されて増幅出力信号を生成し、ＤＰＤ出力信号は、増幅器の複数の非線形成分を補償するように構成される。

本開示によるいくつかの実施形態では、デジタルプリディストーション（ＤＰＤ）プロセスを実行するように構成されたデジタルフロントエンド（ＤＦＥ）システムは、ベースバンドデータ入力信号を受信および変換して合成信号を生成するように構成されたデジタルアップコンバータ（ＤＵＣ）を含む。いくつかの実施形態では、ＤＦＥシステムは、ＤＰＤ入力で合成信号を受信し、合成信号に対してＤＰＤプロセスを実行するように構成されたＤＰＤシステムをさらに含み、ＤＰＤ入力は、複数の並列データ経路要素に結合され、複数の並列データ経路要素のうちの少なくとも１つは、増幅器の非線形高調波成分に対応する合成信号に逆高調波成分を追加するように構成され、コンバイナは、複数のデータ経路要素のそれぞれの出力を組み合わせてＤＰＤ出力信号を生成するように構成され、ＤＰＤ出力信号は、増幅器に結合される。いくつかの実施形態では、ＤＰＤ出力信号は、増幅器の非線形高調波成分を補償するように構成される。

いくつかの実施形態では、複数の並列データ経路要素は、ベースバンドＤＰＤデータ経路、ビデオ帯域幅ＤＰＤデータ経路、第２高調波ＤＰＤデータ経路、および第３高調波ＤＰＤデータ経路を含む。

いくつかの実施形態では、ＤＵＣは、ベースバンドデータ入力信号に対して補間プロセスを実行して補間信号を生成するように構成され、ＤＵＣは、補間信号に対して混合プロセスを実行して合成信号を生成するように構成される。

いくつかの実施形態では、ＤＰＤシステムは、アナログ傾斜フィルタをモデル化するように構成されたデジタル傾斜フィルタをさらに含み、デジタル傾斜フィルタ入力は、合成信号を受信するように構成され、デジタル傾斜フィルタ出力は、複数の並列データ経路要素に結合される。

いくつかの実施形態では、ＤＰＤシステムは、アナログ傾斜フィルタの逆数をモデル化するように構成されたデジタル傾斜等化器をさらに含み、デジタル傾斜等化器入力は、複数のデータ経路要素のそれぞれの組み合わされた出力を受信するように構成され、別のコンバイナは、デジタル傾斜等化器出力を線形ＤＰＤ信号に組み合わせてＤＰＤ出力信号を生成するように構成される。

本開示によるいくつかの実施形態では、方法は、デジタルプリディストーション（ＤＰＤ）システムの入力でＤＰＤ入力信号を受信することを含む。いくつかの実施形態では、方法は、ＤＰＤシステムの入力に結合された非線形データ経路でＤＰＤ入力信号を受信することをさらに含み、非線形データ経路は、入力にそれぞれ結合された複数の並列データ経路要素を含む。いくつかの実施形態では、方法は、複数の並列データ経路要素のそれぞれによって、増幅器の非線形成分に対応するＤＰＤ入力信号に逆非線形成分を追加することをさらに含む。いくつかの実施形態では、方法は、第１のコンバイナによって、複数の並列データ経路要素のそれぞれの出力を組み合わせて第１のプリディストーション信号を生成することをさらに含む。いくつかの実施形態では、方法は、非線形データ経路と並列に入力に結合された線形データ経路でＤＰＤ入力信号を受信して第２のプリディストーション信号を生成することをさらに含む。いくつかの実施形態では、方法は、第２のコンバイナによって、第１のプリディストーション信号と第２のプリディストーション信号とを組み合わせてＤＰＤ出力信号を生成することをさらに含む。

いくつかの実施形態では、複数の並列データ経路要素は、ベースバンドＤＰＤデータ経路、ビデオ帯域幅ＤＰＤデータ経路、第２高調波ＤＰＤデータ経路、および第３高調波ＤＰＤデータ経路を含む。

いくつかの実施形態では、方法は、ベースバンドＤＰＤデータ経路によって、ＤＰＤ入力信号に逆非線形ベースバンド成分を追加することと、ビデオ帯域幅ＤＰＤデータ経路によって、ＤＰＤ入力信号に逆非線形ビデオ帯域幅成分を追加することと、第２高調波ＤＰＤデータ経路によって、ＤＰＤ入力信号に逆第２高調波成分を追加することと、第３高調波ＤＰＤデータ経路によって、ＤＰＤ入力信号に逆第３高調波成分を追加することとをさらに含む。

いくつかの実施形態では、方法は、増幅器入力にＤＰＤ出力信号を提供して増幅出力信号を生成することをさらに含み、ＤＰＤ出力信号は、増幅器の複数の非線形成分を補償するように構成される。

いくつかの実施形態では、方法は、ＤＰＤ出力信号を増幅器に提供したことに応答して、増幅器を非線形領域で動作させるとともに増幅器の電力消費量を削減することをさらに含む。

以下の詳細な説明および添付図面を読むことにより、他の態様および特徴が明らかになろう。

本開示のいくつかの実施形態による、ＩＣの例示的なアーキテクチャを示すブロック図である。 いくつかの実施形態による、例示的なケーブルネットワークの概略図である。 いくつかの実施形態による、例示的なデジタルフロントエンド（ＤＦＥ）システムの概略図である。 いくつかの実施形態による、デジタルプリディストーション（ＤＰＤ）－波高率低減（ＣＦＲ）システムの図である。 いくつかの実施形態による、ＤＰＤモジュールの一例を示す図である。 いくつかの実施形態による、それぞれ、例示的なＤＰＤ－ＣＦＲ入力スペクトルおよびＤＰＤ－ＣＦＲ出力スペクトルを示す図である。 いくつかの実施形態による、経時的にサンプリングされたアナログ傾斜フィルタ出力の正規化された大きさを示し、ＣＦＲプロセスを実行する効果を示す、例示的なプロットの図である。 いくつかの実施形態による、ＣＦＲプロセスを実行した後の、アナログ傾斜フィルタの出力での電力スペクトルを示す図である。 いくつかの実施形態による、経時的にサンプリングされたＣＡＴＶ増幅器出力の正規化された大きさを示し、ＣＦＲプロセスを実行する効果を示す、例示的なプロットの図である。 いくつかの実施形態による、ＣＦＲプロセスを実行する効果を示す、シングルキャリアの累積分布関数（ＣＣＤＦ：ｃｕｍｕｌａｔｉｖｅ ｄｉｓｔｒｉｂｕｔｉｏｎ ｆｕｎｃｔｉｏｎ）プロットの図である。 いくつかの実施形態による、図８Ａのデータに対応した、ＣＦＲプロセスが実行された電力スペクトルの図である。 いくつかの実施形態による、振幅対振幅歪み（ＡＭ／ＡＭ：ａｍｐｌｉｔｕｄｅ－ｔｏ－ａｍｐｌｉｔｕｄｅ）を示し、ＤＰＤプロセスおよびＣＦＲプロセスのうちの一方または両方を実行する効果を示す、ＣＡＴＶ増幅器伝達関数のプロットの図である。 いくつかの実施形態による、ＣＦＲプロセスを実行する効果を示す、ＤＰＤ出力安定性性能のプロットの図である。 いくつかの実施形態による、ＣＡＴＶ増幅器の変調誤差比（ＭＥＲ：ｍｏｄｕｌａｔｉｏｎ ｅｒｒｏｒ ｒａｔｉｏ）データを含み、ＤＰＤ－ＣＦＲシステムによって提供される補正を適用した場合のＭＥＲデータに対する効果を示す表である。 いくつかの実施形態による、ＤＰＤ－ＣＦＲシステムにおいて波高率低減プロセスおよびデジタルプリディストーションプロセスを実行するための方法を示す流れ図である。 いくつかの実施形態による、図４の非線形データ経路要素の導出を提供する方程式を、図式表現を含めて示す図である。 いくつかの実施形態による、図４の非線形データ経路要素の導出を提供する方程式を、図式表現を含めて示す図である。 いくつかの実施形態による、図４の非線形データ経路要素の導出を提供する方程式を、図式表現を含めて示す図である。 いくつかの実施形態による、図４の非線形データ経路要素の導出を提供する方程式を、図式表現を含めて示す図である。 いくつかの実施形態による、ＣＡＴＶ増幅器の非線形効果を示すシングルキャリアの電力スペクトルを示す図である。 いくつかの実施形態による、図１７の電力スペクトルにベースバンドＤＰＤ補正を適用した結果を示す電力スペクトルの図である。 いくつかの実施形態による、図１７の電力スペクトルに第２高調波ＤＰＤ補正を適用した結果を示す電力スペクトルの図である。 いくつかの実施形態による、図１７の電力スペクトルに第３高調波ＤＰＤ補正を適用した結果を示す電力スペクトルの図である。 いくつかの実施形態による、ベースバンドＤＰＤ補正とビデオ帯域幅ＤＰＤ補正の両方を適用した結果を示す電力スペクトルの図である。 いくつかの実施形態による、ＤＰＤシステムによって提供される補正の適用から生じる隣接チャネル電力比（ＡＣＰＲ：ａｄｊａｃｅｎｔ ｃｈａｎｎｅｌ ｐｏｗｅｒ ｒａｔｉｏ）補正を示す電力スペクトルの図である。 いくつかの実施形態による、ＣＡＴＶ増幅器の変調誤差比（ＭＥＲ）データを含み、ＤＰＤシステムによって提供される補正を適用した場合のＭＥＲデータに対する効果を示す表である。 いくつかの実施形態による、ＤＰＤシステムにおいてデジタルプリディストーションプロセスを実行するための方法を示す流れ図である。

以下、例示的な実施形態を示す図を参照して、様々な実施形態について説明する。しかしながら、特許請求される発明は、様々な形態で具現化され得るものであり、本明細書に記載の実施形態に限定されるものと解釈すべきではない。全体を通して、同様の参照番号は、同様の要素を指す。したがって、同様の要素について、各図の説明を参照して詳細には説明しない。また、図は、実施形態の説明を容易にすることを意図されているにすぎないことにも留意されたい。図は、特許請求される発明の網羅的な説明として意図されたものでも、特許請求される発明の範囲に対する限定として意図されたものでもない。さらに、例示した実施形態は、必ずしも示されているすべての態様または利点を有する必要はない。特定の実施形態に関して記載されている態様または利点は、必ずしもその実施形態に限定されるものではなく、他の任意の実施形態において実施され得ると示されていない場合でも、またはそのように明示的に記載されていない場合でも、そのような実施が可能である。特徴、機能、および利点は、様々な実施形態において独立して達成されてもよく、またはさらに他の実施形態において組み合わされてもよい。

いくつかの図に例示的に示されている例示の実施形態を説明する前に、さらなる理解のために、概略的導入を提供する。

上記で説明したように、ケーブル業界は、インターネット、電話通信、およびビデオサービスのデータレートの向上に対する需要に応えるために、ＤＯＣＳＩＳ３．１規格に基づいた、高データレートかつ広帯域の新しいリモートＰＨＹノードを展開している。ＤＯＣＳＩＳ３．１は、４０９６（４Ｋ）直交振幅変調（ＱＡＭ）をサポートし、直交周波数分割多重方式（ＯＦＤＭ）を使用する。したがって、ＤＯＣＳＩＳ３．１の送信信号品質要件は、現在の規格ＤＯＣＳＩＳ３．０よりもはるかに高くなっている。ケーブルテレビ（ＣＡＴＶ）増幅器は、ＤＯＣＳＩＳ３．１に関連する機能がより高度であることに起因して、非線形領域で動作する場合がある。ＣＡＴＶ増幅器の非線形効果により、送信信号品質が大幅に低下する。さらに、ＤＯＣＳＩＳ３．１の高データレートおよびより高度な機能を提供する新しい構成要素は、それ自体が電力を消費する。しかしながら、各ノード（たとえば、各リモートＰＨＹノード）への電力供給は固定されているので、他の構成要素（たとえば、ＣＡＴＶ増幅器など）の電力消費量を削減する必要がある。したがって、ＤＯＣＳＩＳ３．１の先進性能を提供することが望ましい一方で、送信信号品質を向上させ、他の構成要素（たとえば、ＣＡＴＶ増幅器など）の電力消費量を削減しながら、先進性能の提供を実現することは困難であった。

少なくともいくつかの既存の技法では、（たとえば、ＣＡＴＶ増幅器からケーブルモデムまでの）同軸ケーブル損失を補償するために、１．２ＧＨｚケーブルスペクトルにわたって最大２２ｄＢの大幅な減衰を伴う傾斜等化器（傾斜フィルタ）がアナログ伝送路に実装される。しかしながら、４Ｋ ＱＡＭ ＯＦＤＭ変調を使用したＤＯＣＳＩＳ３．１波形は、現在のＤＯＣＳＩＳ３．０規格と比較して、高いピーク対平均電力比（ＰＡＰＲ）を示す。そのため、ＤＯＣＳＩＳ３．０のＣＡＴＶ増幅器の同じＲＭＳ電力出力の場合、ＤＯＣＳＩＳ３．１波形のピークは、ＣＡＴＶ増幅器の非線形領域内となる。したがって、送信信号品質が低下する。デジタルプリディストーション（ＤＰＤ）を使用すると、たとえば、ＣＡＴＶをより効率の高い領域で動作させることによって、ＣＡＴＶ増幅器の信号品質を向上させることができる。ＤＰＤは、信号帯域幅がケーブル通信技術に使用される帯域幅よりもはるかに狭いワイヤレス通信技術に使用されてきた。さらに、ワイヤレス通信では、ワイヤレス構成要素の非線形効果の高調波は、信号帯域幅に分類されない。したがって、ワイヤレス通信のためのＤＰＤは、ベースバンド周波数を中心として投影される非線形成分をモデル化するだけで済む。しかしながら、ケーブル用途においては、ＣＡＴＶ増幅器信号の非線形効果の高調波は、信号帯域幅に分類される。したがって、ケーブル用途向けのＤＰＤ実装では、ＣＡＴＶ増幅器の非線形効果の高調波成分をモデル化すべきである。これとは別に、デジタルドメインにおいて、大幅な減衰を伴う傾斜等化器を実装することはできず、デジタル傾斜等化器を実装すると、デジタル／アナログ変換器（ＤＡＣ）の有限なデジタル分解能に起因して、低周波数キャリアの送信波形の品質が低下することになる。

さらに、上述のように、４Ｋ ＱＡＭ ＯＦＤＭ変調を使用したＤＯＣＳＩＳ３．１波形は、現在のＤＯＣＳＩＳ３．０規格と比較して、高いＰＡＰＲを示す。高いＰＡＰＲの影響には、（たとえば、隣接チャネル漏洩電力比（ＡＣＬＲ：ａｄｊａｃｅｎｔ ｃｈａｎｎｅｌ ｌｅａｋａｇｅ ｒａｔｉｏ）の増加を含む）帯域内歪みおよび帯域外歪みが含まれる。波高率低減（ＣＦＲ）を使用して、信号をクリップし、ＣＦＲ出力で追加の利得を可能にすることによって、信号のＰＡＰＲを低減することができる。クリッピングは、振幅が所望の範囲内の最大値に制限されるように、信号を意図的に制限することによって機能する。ＣＦＲを採用することによって、増幅器（ＣＡＴＶ増幅器など）をその１ｄＢ圧縮点に近づけて動作させることができ、これにより、ＣＡＴＶ増幅器の効率が向上する。さらに、ＤＰＤと組み合わせると、ＣＦＲを使用して、ＤＰＤの安定性を大幅に向上させ（たとえば、ＤＰＤの発散を回避し）、ＣＡＴＶ増幅器の効率をさらに向上させることができる。集積回路（ＩＣ）ソリューションの場合、デジタルフロントエンド（ＤＦＥ）チップ内に実装されたＣＦＲおよびＤＰＤデータ経路が、ＤＯＣＳＩＳ３．１波形の高いＰＡＰＲ、ＤＰＤ安定性、およびＣＡＴＶ増幅器の効率に対するソリューションを提供するとともに、ＣＡＴＶ増幅器の非線形効果の高調波成分およびＣＡＴＶ増幅器における送信スペクトルにわたる大幅な減衰のモデル化を提供できることが発見された。したがって、本開示の実施形態は、送信信号品質の向上、ＣＡＴＶ増幅器の効率の向上、およびＣＡＴＶ増幅器の電力消費量の削減を提供する。

上記の概略的な理解を念頭に置いて、ＣＡＴＶ増幅器のＣＦＲのための方法および回路を提供するための様々な実施形態について、以下で概略的に説明する。上記の実施形態のうちの１つまたは複数は、特定のタイプのＩＣを使用して例示されているので、そのようなＩＣの詳細な説明を以下に示す。しかしながら、他のタイプのＩＣが、本明細書に記載の実施形態のうちの１つまたは複数から利益を得る場合があることを理解されたい。

プログラマブル論理デバイス（「ＰＬＤ：ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ｄｅｖｉｃｅ」）は、指定された論理機能を実行するようにプログラムされ得るよく知られているタイプの集積回路である。あるタイプのＰＬＤであるフィールドプログラマブルゲートアレイ（「ＦＰＧＡ：ｆｉｅｌｄ ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ」）は、典型的には、プログラマブルタイルのアレイを含む。これらのプログラマブルタイルは、たとえば、入出力ブロック（「ＩＯＢ：ｉｎｐｕｔ／ｏｕｔｐｕｔ ｂｌｏｃｋ」）、構成可能論理ブロック（「ＣＬＢ：ｃｏｎｆｉｇｕｒａｂｌｅ ｌｏｇｉｃ ｂｌｏｃｋ」）、専用のランダムアクセスメモリブロック（「ＢＲＡＭ：ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ ｂｌｏｃｋ」）、乗算器、デジタル信号処理ブロック（「ＤＳＰ：ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｉｎｇ ｂｌｏｃｋ」）、プロセッサ、クロックマネージャ、遅延ロックループ（「ＤＬＬ：ｄｅｌａｙ ｌｏｃｋ ｌｏｏｐ」）などを含む。本明細書においては、「含む」および「含んでいる」は、限定を伴わずに含むことを意味する。

各プログラマブルタイルは、典型的には、プログラマブル相互接続部とプログラマブル論理の両方を含む。プログラマブル相互接続部は、典型的には、プログラマブル相互接続点（「ＰＩＰ：ｐｒｏｇｒａｍｍａｂｌｅ ｉｎｔｅｒｃｏｎｎｅｃｔ ｐｏｉｎｔｓ」）によって相互接続された長さの異なる多数の相互接続線を含む。プログラマブル論理は、たとえば、関数発生器、レジスタ、算術論理などを含み得るプログラマブル要素を使用して、ユーザ設計の論理を実装する。

プログラマブル相互接続部およびプログラマブル論理は、典型的には、プログラマブル要素がどのように構成されるかを定義する構成データのストリームを内部構成メモリセルにロードすることによってプログラムされる。構成データは、メモリから（たとえば、外部ＰＲＯＭから）読出し可能であるか、または外部デバイスによってＦＰＧＡに書込み可能である。次いで、個々のメモリセルの集合状態が、ＦＰＧＡの機能を決定する。

別のタイプのＰＬＤは、複合プログラマブル論理デバイス（ＣＰＬＤ：Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）である。ＣＰＬＤは、相互接続スイッチマトリクスによって互いに接続され、入出力（「Ｉ／Ｏ」）リソースに接続された２つ以上の「機能ブロック」を含む。ＣＰＬＤの各機能ブロックは、プログラマブル論理アレイ（「ＰＬＡ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ」）およびプログラマブルアレイ論理（「ＰＡＬ：Ｐｒｏｇｒａｍｍａｂｌｅ Ａｒｒａｙ Ｌｏｇｉｃ」）デバイスで使用されるものと同様の２レベルのＡＮＤ／ＯＲ構造を含む。ＣＰＬＤでは、構成データは典型的には、不揮発性メモリにオンチップで格納される。いくつかのＣＰＬＤでは、構成データは、不揮発性メモリにオンチップで格納され、次いで、初期構成（プログラミング）シーケンスの一部として揮発性メモリにダウンロードされる。

一般に、これらのプログラマブル論理デバイス（「ＰＬＤ」）のそれぞれにおいて、デバイスの機能は、その目的のためにデバイスに提供される構成データによって制御される。構成データは、揮発性メモリ（たとえば、ＦＰＧＡおよびいくつかのＣＰＬＤで一般的なスタティックメモリセル）、不揮発性メモリ（たとえば、いくつかのＣＰＬＤにおけるフラッシュメモリ）、または任意の他のタイプのメモリセルに格納することができる。

他のＰＬＤは、デバイス上の様々な要素をプログラム可能に相互接続する金属層などの処理層を適用することによってプログラムされる。これらのＰＬＤは、マスクプログラマブルデバイスとして知られている。ＰＬＤはまた、たとえば、ヒューズまたはアンチヒューズ技術を用いて、他の方法でも実装され得る。「ＰＬＤ」および「プログラマブル論理デバイス」という用語は、これらの例示的なデバイスを含むがこれらに限定されず、同様に、部分的にのみプログラム可能なデバイスも含む。たとえば、あるタイプのＰＬＤは、ハードコード化されたトランジスタ論理と、ハードコード化されたトランジスタ論理をプログラム可能に相互接続するプログラマブルスイッチファブリックとの組合せを含む。

上述のように、高度なＦＰＧＡは、アレイ内にいくつかの異なるタイプのプログラマブル論理ブロックを含むことができる。たとえば、図１は、例示的なＦＰＧＡアーキテクチャ１００を示す。ＦＰＧＡアーキテクチャ１００は、マルチギガビットトランシーバ（「ＭＧＴ：ｍｕｌｔｉ－ｇｉｇａｂｉｔ ｔｒａｎｓｃｅｉｖｅｒ」）１０１、構成可能論理ブロック（「ＣＬＢ」）１０２、ランダムアクセスメモリブロック（「ＢＲＡＭ」）１０３、入出力ブロック（「ＩＯＢ」）１０４、構成およびクロッキング論理（「ＣＯＮＦＩＧ／ＣＬＯＣＫＳ：ｃｏｎｆｉｇｕｒａｔｉｏｎ ａｎｄ ｃｌｏｃｋｉｎｇ ｌｏｇｉｃ」）１０５、デジタル信号処理ブロック（「ＤＳＰ」）１０６、特殊化された入出力ブロック（「Ｉ／Ｏ」）１０７（たとえば、構成ポートおよびクロックポート）、ならびにデジタルクロックマネージャ、アナログ／デジタル変換器、システム監視論理などの他のプログラマブル論理１０８などを含む、多数の異なるプログラマブルタイルを含む。いくつかのＦＰＧＡは、専用のプロセッサブロック（「ＰＲＯＣ：ｐｒｏｃｅｓｓｏｒ ｂｌｏｃｋ」）１１０も含む。いくつかの実施形態では、ＦＰＧＡアーキテクチャ１００は、複数の無線周波数アナログ／デジタル変換器（ＲＦ－ＡＤＣ：ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ ａｎａｌｏｇ－ｔｏ－ｄｉｇｉｔａｌ ｃｏｎｖｅｒｔｅｒ）および複数の無線周波数デジタル／アナログ変換器（ＲＦ－ＤＡＣ：ｒａｄｉｏ ｆｒｅｑｕｅｎｃｙ ｄｉｇｉｔａｌ－ｔｏ－ａｎａｌｏｇ ｃｏｎｖｅｒｔｅｒ）を含む、ＲＦデータ変換器サブシステムを含む。様々な例では、ＲＦ－ＡＤＣおよびＲＦ－ＤＡＣは、実数データ用に個別に構成されても、実数と虚数のＩ／Ｑデータ用にペアで構成されてもよい。少なくともいくつかの例では、ＦＰＧＡアーキテクチャ１００は、ＲＦＳｏＣデバイスを実装してもよい。

いくつかのＦＰＧＡでは、各プログラマブルタイルは、図１の上部に含まれる例によって示すように、同じタイル内のプログラマブル論理要素の入力端子および出力端子１２０への接続部を有する少なくとも１つのプログラマブル相互接続要素（「ＩＮＴ：ｉｎｔｅｒｃｏｎｎｅｃｔ ｅｌｅｍｅｎｔ」）１１１を含むことができる。各プログラマブル相互接続要素１１１は、同じタイルまたは他のタイル内の隣接するプログラマブル相互接続要素の相互接続セグメント１２２への接続部も含むことができる。各プログラマブル相互接続要素１１１は、論理ブロック（図示せず）間の一般的なルーティングリソースの相互接続セグメント１２４への接続も含むことができる。一般的なルーティングリソースは、相互接続セグメント（たとえば、相互接続セグメント１２４）のトラックを含む論理ブロック（図示せず）と相互接続セグメントを接続するためのスイッチブロック（図示せず）との間のルーティングチャネルを含むことができる。一般的なルーティングリソースの相互接続セグメント（たとえば、相互接続セグメント１２４）は、１つまたは複数の論理ブロックに及ぶことがある。プログラマブル相互接続要素１１１は、一般的なルーティングリソースと共に、図示したＦＰＧＡ用のプログラマブル相互接続構造（「プログラマブル相互接続部」）を実装する。

例示的な実装形態では、ＣＬＢ１０２は、ユーザ論理に加えて単一のプログラマブル相互接続要素（「ＩＮＴ」）１１１を実装するようにプログラムされ得る構成可能論理要素（「ＣＬＥ：ｃｏｎｆｉｇｕｒａｂｌｅ ｌｏｇｉｃ ｅｌｅｍｅｎｔ」）１１２を含むことができる。ＢＲＡＭ１０３は、１つまたは複数のプログラマブル相互接続要素に加えて、ＢＲＡＭ論理要素（「ＢＲＬ：ＢＲＡＭ ｌｏｇｉｃ ｅｌｅｍｅｎｔ」）１１３を含むことができる。典型的には、タイルに含まれる相互接続要素の数は、タイルの高さに依存する。図示の例では、ＢＲＡＭタイルの高さは５つのＣＬＢと同じであるが、他の数（たとえば、４つ）も使用することができる。ＤＳＰタイル１０６は、適切な数のプログラマブル相互接続要素に加えて、ＤＳＰ論理要素（「ＤＳＰＬ：ＤＳＰ ｌｏｇｉｃ ｅｌｅｍｅｎｔ」）１１４を含むことができる。ＩＯＢ１０４は、たとえば、プログラマブル相互接続要素１１１の１つのインスタンスに加えて、入出力論理要素（「ＩＯＬ：ｉｎｐｕｔ／ｏｕｔｐｕｔ ｌｏｇｉｃ ｅｌｅｍｅｎｔ」）１１５の２つのインスタンスを含むことができる。当業者には明らかであるように、たとえば、Ｉ／Ｏ論理要素１１５に接続された実際のＩ／Ｏパッドは、典型的には、入出力論理要素１１５のエリアに限定されない。

図１の例では、（たとえば、図１に示す領域１０５、１０７、および１０８で形成される）ダイの中心付近の（水平方向に示されている）エリアを、構成、クロック、および他の制御論理に使用することができる。この水平エリアから延在する（垂直方向に示されている）列１０９または他の列を使用して、ＦＰＧＡの幅全体にクロックおよび構成信号を分配してもよい。

図１に示すアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構成する規則的な列型構造を乱す追加の論理ブロックを含む。追加の論理ブロックは、プログラマブルブロックおよび／または専用論理とすることができる。たとえば、ＰＲＯＣ１１０は、ＣＬＢおよびＢＲＡＭの複数の列に及ぶ。ＰＲＯＣ１１０は、単一のマイクロプロセッサから、マイクロプロセッサ、メモリコントローラ、周辺機器などの総合的なプログラマブル処理システムに至るまでの様々な構成要素を含むことができる。

一態様では、ＰＲＯＣ１１０は、ＩＣのプログラマブル回路を実装するダイの一部として製造される専用回路、たとえばハードワイヤードプロセッサとして実装される。ＰＲＯＣ１１０は、個々のプロセッサ、たとえば、プログラムコードを実行できる単一のコアから、１つまたは複数のコア、モジュール、コプロセッサ、インターフェースなどを有するプロセッサシステム全体まで複雑に広がる様々な異なるプロセッサタイプおよび／またはシステムのいずれかを表すことがある。

別の態様では、ＰＲＯＣ１１０は、アーキテクチャ１００から省略されており、記載されているプログラマブルブロックの他の種類のうちの１つまたは複数と置き換えられてもよい。さらに、このようなブロックは、ＰＲＯＣ１１０の場合のように、プログラマブル回路の様々なブロックを使用してプログラムコードを実行できるプロセッサを形成することができるという点で、「ソフトプロセッサ」を形成するために利用されることがある。

「プログラマブル回路」という語は、ＩＣ内のプログラマブル回路要素、たとえば、本明細書に記載の様々なプログラム可能または構成可能な回路ブロックまたはタイル、ならびにＩＣにロードされる構成データに従って様々な回路ブロック、タイル、および／または要素を選択的に結合する相互接続回路を指すことがある。たとえば、図１に示す、ＣＬＢ１０２およびＢＲＡＭ１０３などのＰＲＯＣ１１０の外部にある部分は、ＩＣのプログラマブル回路と見なすことができる。

いくつかの実施形態では、プログラマブル回路の機能および接続性は、構成データがＩＣにロードされるまで確立されない。構成データのセットを使用して、ＦＰＧＡなどのＩＣのプログラマブル回路をプログラムすることができる。構成データは、場合によっては「構成ビットストリーム」と呼ばれる。一般に、プログラマブル回路は、最初に構成ビットストリームをＩＣにロードしない限り、動作も機能もしない。構成ビットストリームは、プログラマブル回路内の特定の回路設計を効果的に実装またはインスタンス化する。回路設計は、たとえば、プログラマブル回路ブロックの機能的側面および様々なプログラマブル回路ブロック間の物理的接続を指定する。

いくつかの実施形態では、「ハードワイヤード」または「ハード化された」、すなわちプログラム可能でない回路が、ＩＣの一部として製造される。プログラマブル回路とは異なり、ハードワイヤード回路または回路ブロックは、構成ビットストリームのロードによるＩＣの製造後に実装されない。ハードワイヤード回路は、一般に、たとえば、構成ビットストリームを最初にＩＣ、たとえばＰＲＯＣ １１０にロードすることなく機能する専用の回路ブロックおよび相互接続部を有すると考えられる。

場合によっては、ハードワイヤード回路は、ＩＣ内の１つまたは複数のメモリ要素に記憶されているレジスタ設定または値に従って設定または選択できる１つまたは複数の動作モードを有することができる。動作モードは、たとえば、構成ビットストリームをＩＣにロードすることで設定することができる。この機能にもかかわらず、ハードワイヤード回路は、ＩＣの一部として製造されたときに動作可能であるとともに特定の機能を有するので、プログラマブル回路とは見なされない。

図１は、プログラマブル回路、たとえばプログラマブルファブリックを含むＩＣを実装するために使用することができる例示的なアーキテクチャを例示するためのものである。たとえば、行内の論理ブロックの数、行の相対幅、行の数および順序、行に含まれる論理ブロックのタイプ、論理ブロックの相対サイズ、ならびに図１の上部に含まれる相互接続／論理の実装は、単なる例示である。たとえば、実際のＩＣでは、ユーザ論理の効率的な実装を容易にするために、ＣＬＢが表示されている場所には通常、２つ以上の隣接するＣＬＢ行が含まれるが、隣接するＣＬＢ行の数はＩＣの全体的なサイズと共に変化する。さらに、図１のＦＰＧＡは、本明細書に記載の相互接続回路の例を使用することができるプログラマブルＩＣの一例を示している。本明細書に記載の相互接続回路は、ＣＰＬＤなどの他のタイプのプログラマブルＩＣにおいて、または論理要素を選択的に結合するためのプログラマブル相互接続構造を有する任意のタイプのプログラマブルＩＣにおいて使用することができる。

ＣＡＴＶ増幅器のＣＦＲのための方法および回路を実装することができるＩＣは、図１に示す例示的なＩＣに限定されず、他の構成を有するＩＣ、または他のタイプのＩＣも、ＣＡＴＶ増幅器のＣＦＲのための方法および回路を実装できることに留意されたい。

次に図２を参照すると、（たとえば、光ファイバを含み得る）データファイバから始まり、リモートノードを通り（たとえば、家での）エンドユーザ位置までの信号経路を示すケーブルネットワーク２００が示されている。ケーブルネットワーク２００は、ハイブリッドファイバ同軸ネットワークの一部とすることができ、データファイバは中央ヘッドエンドからリモートノードまで通っており、同軸ケーブルはリモートノードからエンドユーザまで通っている。いくつかの例では、リモートノードは、ＤＯＣＳＩＳ３．１規格に基づくリモートＰＨＹノードを含む。リモートＰＨＹノードは、いくつかの実施形態では、ベースバンドおよびデジタルフロントエンド（ＤＦＥ：ｄｉｇｉｔａｌ ｆｒｏｎｔ－ｅｎｄ）チップ２０２、デジタル／アナログ変換器（ＤＡＣ）２０４、（たとえば、増幅器を含み得る）ドライバ２０６、アナログ傾斜フィルタ２０８、電力分割器２１０、およびＣＡＴＶ増幅器２１２を含んでもよい。様々な例において、ベースバンドおよびＤＦＥチップ２０２は、単一のチップとして、またはベースバンドプロセッサチップおよび別個のＤＦＥチップを含む別個のチップとして実装されてもよい。いくつかの実施形態では、ＤＡＣ２０４は、たとえば、ＤＡＣ２０４への入力に応じて、ＲＦ ＤＡＣまたはＩＦ ＤＡＣとして実装されてもよい。さらに、いくつかの実施形態では、ベースバンドおよびＤＦＥチップ２０２、ならびにＤＡＣ２０４は、（たとえば、ＲＦＳｏＣデバイスにあるような）単一のチップとして実装されてもよい。さらに、リモートＰＨＹノードの１つまたは複数の構成要素は、図１のプログラマブル論理デバイスなどのプログラマブル論理デバイスに実装されてもよい。図２に示すように、データファイバは、ベースバンドおよびＤＦＥチップ２０２への入力として接続され、ベースバンドおよびＤＦＥチップ２０２の出力は、ＤＡＣ２０４への入力として接続される。（勾配がない）電力スペクトル２１４は、ベースバンドおよびＤＦＥチップ２０２の出力における信号の形状の一例を提供する。ＤＡＣ２０４の出力は、ドライバ２０６への入力として接続され、ドライバ２０６の出力は、アナログ傾斜フィルタ２０８への入力として接続される。ケーブル用途の場合、アナログ傾斜フィルタ２０８を使用して、信号の電力スペクトル全体の利得を変更することができる。言い方を変えれば、アナログ傾斜フィルタ２０８は、電力スペクトル全体で信号の電力レベルに勾配を加えるために使用される。電力スペクトル２１６は、アナログ傾斜フィルタ２０８の出力における、電力スペクトル２１４と比較した、信号の勾配（たとえば、本例では正の勾配）を示す。

いくつかの実施形態では、アナログ傾斜フィルタ２０８の出力は、電力分割器２１０への入力として接続される。図２の例では、電力分割器２１０は、単一の入力および４つの出力を有する１×４電力分割器を含む。しかしながら、いくつかの実施形態では、電力分割器２１０は、単一の入力および２つの出力を有する１×２電力分割器、（たとえば、４つの出力を生成するための）１×２電力分割器のカスケード、または別のタイプの電力分割器を含んでもよい。この例では、電力分割器２１０の４つの出力のそれぞれは、ＣＡＴＶ増幅器２１２への入力として接続されている。次いで、各ＣＡＴＶ増幅器２１２の出力は、同軸ケーブルに結合され、同軸ケーブルは、（たとえば、家での）エンドユーザ位置でケーブルモデムにさらに結合される。少なくともいくつかの実施形態では、ケーブルネットワーク２００は、ノード＋０アーキテクチャを実装し、これは、リモートＰＨＹノードとエンドユーザ位置との間の同軸ケーブル経路に沿って（リモートＰＨＹノードのＣＡＴＶ増幅器２１２を超えて）追加のＣＡＴＶ増幅器がないことを意味する。図２はさらに、（たとえば、負の勾配を伴う）同軸ケーブル損失スペクトルを示す電力スペクトル２１８、ＣＡＴＶ増幅器２１２の出力信号を示す電力スペクトル２１９、およびエンドユーザ位置に到達する信号の（勾配を伴わない）電力スペクトルを示す電力スペクトル２２０を示す。前に説明したように、アナログ傾斜フィルタ２０８は、（たとえば、ＣＡＴＶ増幅器２１２からエンドユーザ位置のケーブルモデムまでの）同軸ケーブル損失を補償するために使用される。

少なくともいくつかの既存のケーブルネットワークでは、ＣＡＴＶ増幅器は、線形領域で動作する。これは、ＣＡＴＶ増幅器の出力での非線形性量が十分に少ないので、追加の信号処理が不要であり、ＣＡＴＶ増幅器の出力での信号が、復調および情報転送のために同軸ケーブル上でエンドユーザ位置のケーブルモデムに直接送信され得ることを意味する。しかしながら、ＤＯＣＳＩＳ３．１に関連するより高度な機能および追加の電力消費構成要素への移行に伴い、各ノード（たとえば、各リモートＰＨＹノード）への電力供給が限られているので、ＣＡＴＶ増幅器などの他の構成要素の電力消費量を削減することが望ましい。現在、ＣＡＴＶ増幅器の効率は約２～３％であるため、たとえば、２０ワットの入力電力を有する単一のＣＡＴＶ増幅器は、約１／２ワットの出力電力を出力する。（たとえば、図２に示すように）４つのＣＡＴＶ増幅器の場合、１００ワットの入力電力は、約２ワットの出力電力を出力する。したがって、ＣＡＴＶ増幅器をより効率的にすることが非常に望ましい。

ＣＡＴＶ増幅器をより効率的にするために検討されている少なくとも１つの選択肢は、ＣＡＴＶ増幅器をより非線形領域で動作させることである。しかしながら、そうすることは、何らかの追加のデジタル信号処理がなければ、本開示の実施形態により提供されるようにＣＡＴＶ増幅器の出力での信号を同軸ケーブル上でエンドユーザ位置に直接送信できないことを意味する。たとえば、本明細書に開示する実施形態は、以下でより詳細に説明するように、ベースバンドおよびＤＦＥチップ２０２内に機能を追加し、それにより、ＣＡＴＶ増幅器が非線形領域で動作する場合でも、ベースバンドおよびＤＦＥチップ２０２が、ＣＡＴＶ増幅器の出力の信号が依然として線形であり、エンドユーザ位置にあるケーブルモデムによって容易に復調され得るように、信号を反転または変更することが可能となる。言い方を変えれば、ＣＡＴＶ増幅器の非線形性が「ｘ」である場合、ベースバンドおよびＤＦＥチップ２０２内の機能は、ＣＡＴＶ増幅器の非線形性「ｘ」によって相殺される逆非線形性「１／ｘ」を追加するように構成される。したがって、ＣＡＴＶ増幅器の出力での信号は、クリーンであり線形である。一般に、非線形性を事前に追加するプロセス（たとえば、ベースバンドおよびＤＦＥチップ２０２で逆非線形性を追加することなど）は、プリディストーションすること、またはプリディストーションと呼ばれる。ベースバンドおよびＤＦＥチップ２０２のコンテキストにおいて、歪みがデジタル的に追加されるので、プリディストーションは、デジタルプリディストーション（ＤＰＤ）と呼ばれることがある。様々な実施形態によれば、ＤＰＤプロセスは、ＣＡＴＶ増幅器（たとえば、ＣＡＴＶ増幅器２１２など）が有する非線形性「ｘ」のタイプの知識を用いて実行され、その結果、ＤＰＤプロセスは、適切な逆非線形性「１／ｘ」を追加することができる。したがって、本開示の実施形態によれば、ＤＰＤプロセスは、ベースバンドおよびＤＦＥチップ２０２内に追加される第１の機能である。

さらに、ベースバンドおよびＤＦＥチップ２０２内に追加される第２の機能は、ＣＦＲプロセスを含んでもよい。上記で説明したように、ＣＦＲプロセスを使用して、信号をクリップし、ＣＦＲ出力で追加の利得を可能にすることによって、信号のＰＡＰＲを低減してもよい。ＣＦＲを採用することによって、ＣＡＴＶ増幅器をその１ｄＢ圧縮点に近づけて動作させることができ、これにより、ＣＡＴＶ増幅器の効率が向上する。さらに、ＤＰＤプロセスと組み合わせると、ＣＦＲプロセスを使用して、ＤＰＤの安定性を大幅に向上させ（たとえば、ＤＰＤの発散を回避し）、ＣＡＴＶ増幅器の効率をさらに向上させることができる。様々な実施形態において、ＤＰＤプロセスおよびＣＦＲプロセスは、ＤＡＣ２０４、ドライバ２０６、およびアナログ傾斜フィルタ２０８のそれぞれによってもたらされる効率ならびに／または歪みを含む、ベースバンドおよびＤＦＥチップ２０２とＣＡＴＶ増幅器２１２との間の信号チェーンの知識を用いて実行される。様々な実施形態では、本明細書に開示するＤＰＤプロセスおよびＣＦＲプロセスによって、ＣＡＴＶ増幅器の効率が向上し、電力消費量が削減される。

いくつかの実施形態では、（たとえば、ＤＰＤプロセスおよびＣＦＲプロセスを含む）ベースバンドおよびＤＦＥチップ２０２内の機能は、主に、ベースバンド出力信号がＤＦＥチップへの入力として提供されるＤＦＥ機能として実装されてもよい。したがって、ここで図３を参照すると、本開示の１つまたは複数の態様を実行するように構成されたＤＦＥ設計を提供するＤＦＥシステム３００が示されている。いくつかの実施形態では、ＤＦＥシステム３００は、デジタルアップコンバータ（ＤＵＣ）３０２を含む。様々な例において、ＤＵＣ３０２は、データの１つまたは複数のチャネルを、ベースバンド信号から、１組の１つまたは複数の指定された無線周波数または中間周波数（ＲＦ：ｒａｄｉｏ ｆｒｅｑｕｅｎｃｉｅｓまたはＩＦ：ｉｎｔｅｒｍｅｄｉａｔｅ ｆｒｅｑｕｅｎｃｉｅｓ）で変調されたキャリアを含むパスバンド信号に変換するために使用される。例として、ＤＵＣ３０２は、（たとえば、サンプルレートを上げるために）補間を実行すること、（たとえば、スペクトル成形および補間画像の除去を提供するために）フィルタリングすること、および（たとえば、信号スペクトルを所望のキャリア周波数にシフトするために）混合することによって、これを実現する。一般に、ＤＵＣ３０２への入力でのサンプルレート、たとえばデジタル通信システムのシンボルレートは、比較的低いが、出力、たとえばさらなるアナログ処理および周波数変換のためにデジタルサンプルをアナログ波形に変換するＤＡＣへの入力サンプルレートは、はるかに高いレートである。

図３の例に示すように、ＤＵＣ３０２に、ベースバンドデータ入力が提供される。ベースバンドデータ入力は、ｓ_１（ｎ）、ｓ_２（ｎ）、ｓ_３（ｎ）、ｓ_４（ｎ）、ｓ_５（ｎ）、およびｓ_６（ｎ）として表される複数の異なるキャリアを含む。いくつかの実施形態では、ベースバンドデータ入力のサンプリングレートは、約２０４．８ＭＨｚであり、ＯＦＤＭシンボルクロックに対応する。例として、ＤＵＣ３０２は、最初にベースバンドデータ入力の補間を実行することによって（たとえば、ベースバンドデータ入力から）複数の異なるキャリアを生成し、本例では、この補間を使用してサンプリングレートを８倍（８）に増加させ、それにより、第１のクロックドメイン（たとえば、２０４．８ＭＨｚのクロックドメイン）から第２のクロックドメイン（たとえば、１６３８．４ＭＨｚのクロックドメイン）に移行する。補間プロセスの後、複数の異なるキャリアのそれぞれの周波数を所望のキャリア周波数にシフトするために、複数の異なるキャリアのそれぞれは、それぞれが異なる周波数を有する数値制御発振器（ＮＣＯ：ｎｕｍｅｒｉｃａｌｌｙ ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ）からの信号と混合される。たとえば、キャリアｓ_１（ｎ）は、第１の周波数を有する第１のＮＣＯ（ＮＣＯ１）と混合され、キャリアｓ_２（ｎ）は、第２の周波数を有する第２のＮＣＯ（ＮＣＯ２）と混合され、キャリアｓ_３（ｎ）は、第３の周波数を有する第３のＮＣＯ（ＮＣＯ３）と混合され、キャリアｓ_４（ｎ）は、第４の周波数を有する第４のＮＣＯ（ＮＣＯ４）と混合され、キャリアｓ_５（ｎ）は、第５の周波数を有する第５のＮＣＯ（ＮＣＯ５）と混合され、キャリアｓ_６（ｎ）は、第６の周波数を有する第６のＮＣＯ（ＮＣＯ６）と混合される。混合プロセスの後、複数の異なるキャリアのそれぞれが組み合わされて、合成信号ｃ（ｎ）を形成する。したがって、合成信号ｃ（ｎ）は、異なる周波数で混合された複数の異なるキャリアのそれぞれを含む。いくつかの実施形態では、混合プロセスの結果として、合成信号ｃ（ｎ）は、複数の異なるキャリアのそれぞれで周波数が並んで配置されている図５Ａに示す信号と実質的に同じに見えることがある。場合によっては、合成信号ｃ（ｎ）の生成後、任意選択で別の補間プロセスが実行されてもよく、図３の例では、補間プロセスを使用して合成信号ｃ（ｎ）のサンプリングレートを２倍に増加させ、それにより、第２のクロックドメイン（たとえば、１６３８．４ＭＨｚのクロックドメイン）から第３のクロックドメイン（たとえば、３２７６．８ＭＨｚのクロックドメイン）に移行する。ＤＵＣ３０２による信号処理の後、合成信号ｃ（ｎ）は、ＤＰＤ－ＣＦＲシステム３０４への入力として提供され、これについては、以下でより詳細に説明する。いくつかの実施形態では、ＤＰＤ－ＣＦＲシステム３０４の出力は、複素信号から実信号への変換３０６を受け、複素信号から実信号への変換３０６の出力は、（たとえば、図２のＤＡＣ２０４であり得る）ＤＡＣへの入力として提供される。さらに、ＤＦＥシステム３００の１つまたは複数の構成要素は、図１のプログラマブル論理デバイスなどのプログラマブル論理デバイスに実装されてもよい。

前に説明したように、ＤＰＤプロセスおよびＣＦＲプロセス、したがってＤＰＤ－ＣＦＲシステム３０４は、ＣＡＴＶ増幅器が有する非線形性「ｘ」のタイプの知識、ならびにベースバンドおよびＤＦＥチップ２０２とＣＡＴＶ増幅器２１２との間の信号チェーンの知識を用いて機能し、その結果、ＤＰＤ－ＣＦＲシステム３０４は、（たとえば、適切な逆非線形性「１／ｘ」を追加すること、および信号のＰＡＰＲを低減することを含む）適切なＤＰＤプロセスおよびＣＦＲプロセスを効果的に実施することができる。たとえば、ＤＰＤ－ＣＦＲシステム３０４は、（たとえば、非線形効果および信号チェーンを含む）ＣＡＴＶ増幅器をモデル化するために使用されてもよい。したがって、ＤＰＤ－ＣＦＲシステム３０４によって提供されるモデルは、フィードバックデータ３０８に基づいて生成および／または更新されてもよく、フィードバックデータ３０８は、（たとえば、ＣＡＴＶ増幅器２１２などの）ＣＡＴＶ増幅器の出力信号を含んでもよい。いくつかの実施形態では、フィードバックデータ３０８は、アナログ／デジタル変換器（ＡＤＣ）３１０を介して処理され、デジタルフィードバックデータ３１１としてＤＰＤ／ＣＦＲ適応エンジン３１２に提供される。様々な例では、ＤＰＤ／ＣＦＲ適応エンジン３１２は、デジタルフィードバックデータ３１１に基づいて、ＤＰＤ－ＣＦＲシステム３０４がＣＡＴＶ増幅器の実行時の挙動に適応できるように、ＤＰＤ－ＣＦＲシステム３０４を更新する。より具体的には、いくつかの実施形態では、ＤＰＤ／ＣＦＲ適応エンジン３１２は、ＤＰＤ－ＣＦＲシステム３０４内の他の要素のフィルタまたは構成の係数を決定してもよく、一般に、ＤＰＤ－ＣＦＲシステム３０４内で、以下で説明するＣＦＲモジュールおよびＤＰＤモジュールを構成してもよい。したがって、ＤＰＤ－ＣＦＲシステム３０４によって提供されるモデルを、（たとえば、フィードバックデータ３０８およびＤＰＤ／ＣＦＲ適応エンジン３１２を介して）継続的に監視および更新することによって、最適なＤＰＤプロセスおよびＣＦＲプロセスを実施することができる。例として、モデルを監視および更新する態様（たとえば、ＤＰＤ／ＣＦＲ適応エンジン３１２の機能など）は、（たとえば、ＢＲＡＭ１０３内または別のオンチップメモリ位置内の）メモリに格納されたソフトウェアとして実装され、１つまたは複数のオンチッププロセッサ（たとえば、ＰＲＯＣ１１０など）によって実行されてもよい。いくつかの実施形態では、ベースバンドおよびＤＦＥチップ２０２、ＤＡＣ２０４、およびＡＤＣ３１０が、（たとえば、ＲＦＳｏＣデバイスにあるような）単一のチップとして実装され得ることに留意されたい。上記で提供されたモデルを監視および更新する例は、決して限定することを意味するものではなく、他の方法が可能であり、本開示の実施形態は提供される例のいずれによっても限定されないことが理解されよう。

ここで図４Ａを参照すると、本開示の様々な態様を実施するために使用される上記のＤＰＤ－ＣＦＲシステム３０４のより詳細な図が示されている。図示のように、ＤＰＤ－ＣＦＲシステム３０４は、デジタル傾斜フィルタ４０２、ＣＦＲモジュール４０４、ＤＰＤモジュール４０６、単側波帯ヒルベルトフィルタ４１２、およびデジタル傾斜等化器４１４を含んでもよい。ＤＰＤ－ＣＦＲシステム３０４の１つまたは複数の構成要素は、図１のプログラマブル論理デバイスなどのプログラマブル論理デバイスに実装され得ることに留意されたい。

引き続き図４Ａを参照して、ＤＰＤ－ＣＦＲシステム３０４の機能を、より詳細に説明する。たとえば、いくつかの実施形態では、上記で説明した合成信号ｃ（ｎ）を含み得る入力信号ｘ（ｎ）が、デジタル傾斜フィルタ４０２に提供される。様々な場合において、デジタル傾斜フィルタ４０２は、アナログ傾斜フィルタ２０８（図２）をモデル化するために使用されてもよい。したがって、例として、デジタル傾斜フィルタ４０２の出力は、アナログ傾斜フィルタ２０８の出力と同様とすることができる。いくつかの実施形態では、

として示すデジタル傾斜フィルタ４０２の出力は、ＣＦＲモジュール４０４への入力として提供される。様々な実施形態では、ＣＦＲモジュール４０４は、入ってくる信号（たとえば、デジタル傾斜フィルタ４０２の出力

）のＰＡＰＲを低減するためにＣＦＲプロセスを実行してもよい。本実施形態は、ＣＦＲモジュール４０４によって使用される特定のＣＦＲ技法に限定されないが、例示的なＣＦＲ技法には、適応ベースバンド、中間周波数（ＩＦ）クリッピングおよびフィルタリング、ピークウィンドウイング、または別の適切な技法が含まれ得る。ＣＦＲプロセスの後、ＣＦＲモジュール４０４は、

として示す出力を、ＤＰＤモジュール４０６に提供する。図示のように、デジタル傾斜フィルタ４０２の出力（

）はまた、データ経路４２１に沿って提供され、（たとえば、ブロック４２３において）信号

に時間遅延が導入される。例として、ＣＦＲモジュール４０４の出力（

）はさらに、データ経路４２７に沿って提供され、次いで、コンバイナ４２５を使用して、ＣＦＲモジュール４０４の出力（

）を時間遅延信号

と組み合わせて、信号

をもたらす。

いくつかの実施形態では、ＤＰＤモジュール４０６は、ＣＡＴＶ増幅器の逆ベースバンド成分、ビデオ成分、および高調波成分をモデル化し、入ってくる信号

に追加するために使用される。図４Ｂを参照すると、ＤＰＤモジュール４０６のより詳細な図が示されている。図示のように、ＣＦＲモジュール４０４の出力（

）は、非線形データ経路４０５を含むＤＰＤモジュール４０６への入力として提供される。様々な実施形態では、非線形データ経路４０５は、ビデオ帯域幅ＤＰＤデータ経路４０８、ベースバンドＤＰＤデータ経路４０９、第２高調波ＤＰＤデータ経路４１０、および第３高調波ＤＰＤデータ経路４１１を含む複数の異なる並列データ経路要素を含む。一般に、非線形データ経路４０５は、ＣＡＴＶ増幅器の逆非線形挙動をモデル化して入ってくる信号に追加するために使用される。より具体的には、非線形データ経路４０５の異なる並列データ経路要素のそれぞれを使用して、ＣＡＴＶ増幅器の逆非線形挙動の異なる態様をモデル化し、入ってくる信号（たとえば、ＣＦＲモジュール４０４の出力（

）に追加する。たとえば、ビデオ帯域幅ＤＰＤデータ経路４０８は、逆非線形ビデオ帯域幅成分をモデル化および追加してもよく、ベースバンドＤＰＤデータ経路４０９は、逆非線形ベースバンド成分をモデル化および追加してもよく、第２高調波ＤＰＤデータ経路４１０は、逆第２高調波成分をモデル化および追加してもよく、第３高調波ＤＰＤデータ経路４１１は、逆第３高調波成分をモデル化および追加してもよい。図示のように、次いで、ビデオ帯域幅ＤＰＤデータ経路４０８、ベースバンドＤＰＤデータ経路４０９、第２高調波ＤＰＤデータ経路４１０、および第３高調波ＤＰＤデータ経路４１１のそれぞれの出力が組み合わされて、ＣＡＴＶ増幅器のベースバンド成分、ビデオ成分、および高調波成分をモデル化する合成信号ｘ’（ｎ）を提供する。

図４Ａに戻ると、コンバイナ４２９によって、非線形データ経路４０５の出力（たとえば、合成信号ｘ’（ｎ））と信号

が組み合わされて、信号ｘ’’（ｎ）をもたらす。その後、信号ｘ’’（ｎ）は、信号ｘ’（ｎ）をさらに変調するために使用され得る単側波帯ヒルベルトフィルタ４１２への入力として提供され、単側波帯ヒルベルトフィルタ４１２の出力は、デジタル傾斜等化器４１４への入力として提供される。例として、デジタル傾斜等化器４１４は、アナログ傾斜フィルタ２０８（図２）の逆数をモデル化し、入ってくる信号に追加するために使用されてもよい。したがって、例として、デジタル傾斜等化器４１４の出力は、アナログ傾斜フィルタ２０８の効果によって影響を受けない可能性がある（たとえば、または効果を打ち消す可能性がある）。図４Ａに示すように、いくつかの実施形態では、入力信号ｘ（ｎ）は、線形データ経路である経路４１６に沿っても送信される。いくつかの例では、データ経路４１６は、（たとえば、ブロック４１７において）単に入力信号ｘ（ｎ）に時間遅延を導入してもよい。さらに、データ経路４１６に沿って送信される入力信号ｘ（ｎ）は、デジタル傾斜フィルタ４０２、ＣＦＲモジュール４０４、ＤＰＤモジュール４０６、単側波帯ヒルベルトフィルタ４１２、およびデジタル傾斜等化器４１４をバイパスする。したがって、データ経路４１６に沿って送信される入力信号ｘ（ｎ）の信号変調の品質は、ＤＰＤ－ＣＦＲシステム３０４の他の要素による影響を受けないままとなる。また、図４Ａに示すように、コンバイナ４３１によってデジタル傾斜等化器４１４の出力と時間遅延入力信号ｘ（ｎ）４１９が組み合わされて、出力信号ｚ（ｎ）を提供する。図２、図３、および図４Ａを参照すると、ＤＰＤ－ＣＦＲシステム３０４の出力ｚ（ｎ）は、ＲＦ ＤＡＣ２０４およびアナログ傾斜フィルタ２０８によってさらに処理されて、信号ｙ（ｎ）をもたらすことができる。例として、信号ｙ（ｎ）は、

として算出されてもよく、ここで、ＡＴＦ＝アナログ傾斜フィルタであり、ＤＴＥ＝デジタル傾斜等化器であり、記号「＊」は数学的な畳み込み演算を表すために使用され、ＤＴＥ＊ＡＴＦ＝１（単位伝達関数）である。

図５Ａを参照すると、例示的な入力スペクトル５０２が提供されている。いくつかの実施形態では、入力信号ｘ（ｎ）（図４Ａ）は、入力スペクトル５０２を含んでもよい。上述のように、入力スペクトル５０２は、前に説明したように（たとえば、ＤＵＣ３０２によって）異なる周波数で混合された複数の異なるキャリアのそれぞれを含んでもよく、複数の異なるキャリアのそれぞれは、約６６ＭＨｚから約１２１８ＭＨｚまでの全帯域幅にわたって周波数が並んで配置される。図５Ｂを参照すると、例示的な出力スペクトル５０４が提供されている。いくつかの実施形態では、出力信号ｚ（ｎ）（図４Ａ）は、出力スペクトル５０４を含んでもよい。図５Ｂに示すように、出力スペクトル５０４は、ＤＰＤ－ＣＦＲシステム３０４によって信号に追加された１つまたは複数の非線形成分５０６を含む。ＤＰＤ－ＣＦＲシステム３０４によって実行される処理の結果として、ＣＡＴＶ増幅器の効率および信号品質が向上し、電力消費量が削減される。

ここで、図６Ａ、図６Ｂ、図７Ａ、図７Ｂ、図７Ｃ、図８Ａ、図８Ｂ、図９Ａ、図９Ｂ、図１０Ａ、図１０Ｂ、および図１１を参照すると、本開示の様々な実施形態の利益および利点のうちの少なくともいくつかを示す複数のデータが示されている。最初に図６Ａを参照すると、経時的にサンプリングされた傾斜フィルタ出力（たとえば、アナログ傾斜フィルタ２０８など）の正規化された大きさを示すプロット６０２が示されている。プロット６０２は、ＣＦＲプロセスが実行されなかった第１のデータセット６０４を含む。したがって、第１のデータセット６０４は、大きい（たとえば、約０．７８より大きい）ピークを示しており、これは、ＣＡＴＶ増幅器においてより高い非線形性をもたらす可能性がある。プロット６０２はまた、ＣＦＲプロセスが実行され、ピークの大きさが（たとえば、約０．７８未満に）減少した、第２のデータセット６０６も含む。したがって、ＣＦＲプロセスによって提供されるピークの減少により、ＣＡＴＶ増幅器の効率が向上する。さらに、ＣＦＲプロセスは、変調誤差比（ＭＥＲ）の性能を損なうことなく実行され得る。図６Ｂは、ＣＦＲプロセスが実行された（たとえば、アナログ傾斜フィルタ２０８の出力での）電力スペクトル６１０を示すプロット６０８を示し、ＣＦＲプロセスによってピークの大きさが低減するという利点を示している。図６Ａおよび図６Ｂに示すデータは、シミュレーションされたデータを含み、アナログ傾斜フィルタ２０８は、シミュレーションの目的でデジタルモデルに置き換えられていることに留意されたい。

図７Ａ、図７Ｂ、および図７Ｃを参照すると、経時的にサンプリングされた増幅器出力（たとえば、ＣＡＴＶ増幅器２１２など）の正規化された大きさを示すプロット７０２、７０８、７１４が示されている。一般に、プロット７０２、７０８、７１４のデータは、ＣＦＲプロセスの有効性の検証を提供し、フィードバックデータ（たとえば、フィードバックデータ３０８など）のスナップショットを含んでもよい。上述のように、このようなフィードバックデータは、ＣＡＴＶ増幅器の出力信号を含んでもよく、ＤＰＤ／ＣＦＲ適応エンジン３１２は、その出力信号を使用して、ＤＰＤ／ＣＦＲシステム３０４がＣＡＴＶ増幅器のランタイム挙動に適合し得るようにＤＰＤ－ＣＦＲシステム３０４内のモデルを更新することができる。場合によっては、異なるＣＡＴＶ増幅器間で一貫性を提供するように、システムをリアルタイムで（たとえば、ＤＰＤ－ＣＦＲシステム３０４を介して）観察し適合させるために、プロット７０２、７０８、７１４のデータは、異なるＣＡＴＶ増幅器でのフィードバックデータのスナップショットを提供してもよい。代替として、いくつかの例では、特定のＣＡＴＶ増幅器の性能を経時的に観察するために、プロット７０２、７０８、７１４のデータは、異なる時間枠での特定のＣＡＴＶ増幅器でのフィードバックデータのスナップショットを提供してもよい。ここで図７Ａを参照すると、プロット７０２は、ＣＦＲプロセスが実行されなかった第１のデータセットを含み、第１のデータセットは、（たとえば、大きさが約０．７８より大きい）ピーク７０４を含み、ＣＡＴＶ増幅器での非線形性がより高いことを示し得る。プロット７０２はまた、ＣＦＲプロセスが実行され、ピークの大きさが（たとえば、約０．７８未満に）減少した、第２のデータセット７０６も含む。同様に、プロット７０８（図７Ｂ）およびプロット７１４（図７Ｃ）は、ＣＦＲプロセスが実行されなかったデータセットのピーク７１０、７１６、およびＣＦＲプロセスが実行されたデータセット７１２、７１８を示す。前と同様に、ＣＦＲプロセスによって提供されるピークの減少により、ＣＡＴＶ増幅器の効率が向上する。

ここで図８Ａを参照すると、１１２２ＭＨｚでのシングルキャリアの累積分布関数（ＣＣＤＦ）プロット８０２が示されており、ＣＦＲプロセスの実行なしの第１のＣＣＤＦ曲線８０４、およびＣＦＲプロセスを実行した結果として生じる第２のＣＣＤＦ曲線８０６を示している。ＣＣＤＦ曲線は、信号が所与の電力レベル以上で費やす時間を示すために使用され、電力レベルは、平均信号電力（たとえば、波高率）に対するｄＢで表される。言い方を変えれば、ＣＣＤＦ曲線は、信号が所与の電力レベル以上である確率を示すために使用される。図８Ａを参照すると、ｘ軸は、平均信号電力（たとえば、波高率）を超えるｄＢ値を示し、ｙ軸は、信号がｘ軸によって指定された電力レベル以上で費やす時間の割合を示す。第２のＣＣＤＦ曲線８０６（ＣＦＲあり）は、第１のＣＣＤＦ曲線８０４（ＣＦＲなし）と比較して、波高率が約２ｄＢ減少している。その結果、ＣＡＴＶ増幅器はより一貫性のあるより効率的な性能を提供することが期待される。図８Ｂは、第２のＣＣＤＦ曲線８０６（ＣＦＲあり）に対応し、ＣＦＲプロセスによって波高率が低減した、ＣＦＲプロセスが実行された電力スペクトル８１０を示すプロット８０８を提供する。

図９Ａおよび図９Ｂを参照すると、振幅対振幅（ＡＭ／ＡＭ）歪みを示すＣＡＴＶ増幅器伝達関数のプロット９０２、９０８が示されており、ＡＭ／ＡＭ歪みは、信号の利得の圧縮または拡張を測定するために使用される。言い換えれば、ＣＡＴＶ増幅器の利得が入力電力に対して一定でなくなった場合（たとえば、出力電力が入力電力と線形的に関連しなくなった場合）、ＡＭ／ＡＭ歪みの非線形性が増加する。本例では、プロット９０２（図９Ａ）は、ＣＦＲプロセスが実行されないデータを提供し、プロット９０８（図９Ｂ）は、ＣＦＲプロセスが実行されるデータを提供する。さらに、プロット９０２は、ＤＰＤプロセスが実行されない第１の曲線９０４、およびＤＰＤプロセスが実行される第２の曲線９０６を含む。第１の曲線９０４を参照すると、入力電力が大きいほど、出力電力の圧縮が増加することが分かる（たとえば、ＣＡＴＶ増幅器の非線形性が増加していることは明らかである）。ＤＰＤプロセス（ＣＦＲなし）を使用すると、第２の曲線９０６は、ＣＡＴＶ増幅器の非線形性を実質的に修正し、信号圧縮を低減することが可能であることを示している。プロット９０８はまた、ＤＰＤプロセスが実行されない第１の曲線９１０、およびＤＰＤプロセスが実行される第２の曲線９１２も含む。（プロット９０８に示すデータの場合）ＣＦＲプロセスを実行し、ＰＡＰＲを低減することによって、正規化された入力電力は約０．８に限定される。したがって、第１の曲線９１０（ＤＰＤなし）を参照すると、信号圧縮が比較的少なく、その結果、ＣＡＴＶ増幅器のより制御された効率的な性能がもたらされる。この例では、ＤＰＤプロセス（ＣＦＲあり）を使用すると、（ＣＦＲプロセスによって）入力電力を制限することにより、ＤＰＤプロセスが修正する非線形性が少なくなるので、第２の曲線９１２は、第１の曲線９１０と比較して改善がわずかであることを示している。

図１０Ａおよび図１０Ｂは、ＣＦＲプロセスを使用する場合およびＣＦＲプロセスを使用しない場合の例示的なＤＰＤ性能（たとえば、ＤＰＤ出力安定性性能）を提供する。図１０Ａは、ＣＦＲプロセスが実行されないデータを提供するプロット１００２を含み、図１０Ｂは、ＣＦＲプロセスが実行されるデータを提供するプロット１００８を含む。さらに、プロット１００２（ＣＦＲなし）は、ＤＰＤ入力信号を表す第１の曲線１００４、およびＤＰＤ出力信号を表す第２の曲線１００６を含む。この例では、ＤＰＤ出力信号（１００６）は、ＣＦＲプロセスなしでは安定せず、約２のＤＰＤ出力信号範囲を超えて発散し始める。上記で説明したように、ＣＡＴＶ増幅器の非線形性が高いので、入力電力が大きいほど出力電力の圧縮が増加する。このような高電力領域でのＣＡＴＶ増幅器の動作を回避するために、ＣＦＲプロセスを実行することができる。たとえば、プロット１００８（ＣＦＲあり）は、ＤＰＤ入力信号を表す第１の曲線１０１０、およびＤＰＤ出力信号を表す第２の曲線１０１２を含む。この例では、ＣＦＲプロセスが実行されるので、ＤＰＤ出力信号（１０１２）は安定しており、発散しない。プロット１００８のデータについては、１．３ｄＢのＣＦＲを適用した。しかしながら、様々な実施形態において、適用されるＣＦＲの量は、特定のＣＡＴＶ増幅器用または特定の設置／展開用に必要に応じて調整されてもよい。さらに、本開示は、ＤＰＤおよびＣＦＲの両方の利益を説明しているが、様々な実施形態が、ＤＰＤプロセスおよびＣＦＲプロセスの一方または両方を使用し得ることを理解されたい。しかしながら、少なくともいくつかの例では、所与の展開に対してＤＰＤプロセスとＣＦＲプロセスの両方を使用することによって、最大のＣＡＴＶ増幅器効率を達成するとともに、ＤＰＤの発散を回避することもできる。

図１１を参照すると、ＣＡＴＶ増幅器の変調誤差比（ＭＥＲ）データを含み、ＤＰＤ－ＣＦＲシステム３０４によって提供される補正を適用した場合のＭＥＲデータに対する効果を示す表が示されている。例として、ＭＥＲは、デジタル変調（ＱＡＭなど）を使用する通信システムにおいてデジタル無線（または、デジタルＴＶ）送信機または受信機の性能を定量化するために使用される測定値である。図１１の例の場合、試験中のＣＡＴＶ増幅器モジュールは、Ｖ＝３４Ｖで動作可能である。ＭＥＲデータをケーブル業界の仕様と比較すると、ＭＥＲ＝４１ｄＢ、４ＫＱＡＭ、７６．８ｄｂｍＶ／７５Ωである。ＣＡＴＶ増幅器は６つのキャリアで試験されており、第１のキャリアは、キャリア周波数２０４ＭＨｚの４Ｋ ＱＡＭ信号であり、第２のキャリアは、キャリア周波数３９６ＭＨｚの４Ｋ ＱＡＭ信号であり、第３のキャリアは、キャリア周波数５８８ＭＨｚの４Ｋ ＱＡＭ信号であり、第４のキャリアは、キャリア周波数７８６ＭＨｚの４Ｋ ＱＡＭ信号であり、第５のキャリアは、キャリア周波数９３０ＭＨｚの４Ｋ ＱＡＭ信号であり、第６のキャリアは、キャリア周波数１１２２ＭＨｚの４Ｋ ＱＡＭ信号である。第１の試験１１０２では、ＣＡＴＶ増幅器がバイアス電流４４０ｍＡで動作し、ＤＰＤ補正もＣＦＲ補正もない場合、試験されたキャリアはいずれも、ＭＥＲ＝４１ｄＢの仕様を満たしていない。第２の試験１１０４では、ＣＡＴＶ増幅器がバイアス電流４４０ｍＡで動作し、ＤＰＤ補正があり、ＣＦＲ補正がない場合、第１のキャリアがＭＥＲ＝４１ｄＢの仕様を満たしていない。さらに、第２の試験１１０４では、ＤＰＤの安定性が低下し、ＤＰＤの発散が発生する。第３の試験１１０６では、ＣＡＴＶ増幅器がバイアス電流４４０ｍＡで動作し、ＤＰＤとＣＦＲの両方の補正が適用され、試験されたすべてのキャリアがＭＥＲ＝４１ｄＢの仕様を満たし、ＤＰＤの発散が回避される。また、ＣＡＴＶ増幅器をバイアス電流４４０ｍＡで動作させることによって、（ＣＡＴＶ増幅器をバイアス電流５３０ｍＡで動作させるいくつかの適用例と比較して）ＭＥＲ性能を維持しながら増幅器あたり約３ワットの削減を達成できることにも留意されたい。

ここで図１２を参照すると、様々な実施形態による、ＤＰＤ－ＣＦＲシステムにおいて波高率低減プロセスおよびデジタルプリディストーションプロセスを実行するための方法１２００が示されている。方法１２００は、ブロック１２０２で開始し、図４ＡのＤＰＤ－ＣＦＲシステム３０４などのＤＰＤ－ＣＦＲシステムの入力で、入力信号が受信される。上記のように、いくつかの実施形態では、入力信号は、入力信号ｘ（ｎ）（図４Ａ）を含んでもよく、さらに入力信号ｘ（ｎ）は、ＤＵＣ３０２（図３）によって生成された合成信号ｃ（ｎ）を含んでもよい。いくつかの例では、方法１２００はブロック１２０４に進み、ＤＰＤ－ＣＦＲシステムのＣＦＲモジュールで、入力信号に対してＣＦＲプロセスが実行されて、第１の出力信号を生成する。たとえば、ＣＦＲプロセスは、ＣＦＲモジュール４０４（図４Ａ）によって実行されてもよい。様々な場合において、ＣＦＲプロセスは、入力信号のピーク対平均電力比（ＰＡＰＲ）を低減するために実行される。いくつかの実施形態では、入力信号は、

（図４Ａ）として示される信号を含み、第１の出力信号は、

（図４Ａ）として示される信号を含む。方法１２００はブロック１２０６に進み、ＤＰＤ－ＣＦＲシステムのＤＰＤモジュールで、第１の出力信号に対してＤＰＤプロセスが実行されて、ＤＰＤ－ＣＦＲ出力信号を生成する。いくつかの実施形態では、ＤＰＤモジュールは、ＣＦＲモジュールの出力に結合された非線形データ経路を含む。さらに、ＤＰＤモジュールの非線形データ経路は、図４Ｂの非線形データ経路４０６を含んでもよい。したがって、非線形データ経路は、複数の並列データ経路要素を含んでもよい。いくつかの例では、複数の並列データ経路要素は、ビデオ帯域幅ＤＰＤデータ経路４０４、ベースバンドＤＰＤデータ経路４０６、第２高調波ＤＰＤデータ経路４０８、および第３高調波ＤＰＤデータ経路４１０を含む。いくつかの例では、異なる並列データ経路要素のそれぞれを使用して、入ってくる信号に、ＣＡＴＶ増幅器の逆非線形挙動の異なる態様を追加してもよい。いくつかの実施形態では、コンバイナは、複数の並列データ経路要素のそれぞれの出力を組み合わせて、合成信号ｘ’（ｎ）（図４Ｂ）を生成し、合成信号ｘ’（ｎ）は、ＣＡＴＶ増幅器のベースバンド成分、ビデオ成分、および高調波成分をモデル化する。様々な実施形態では、方法１２００はブロック１２０８に進み、ＤＰＤ－ＣＦＲ出力信号は、ＣＡＴＶ増幅器（たとえば、図２のＣＡＴＶ増幅器２１２など）に提供される。本開示の実施形態によれば、ＤＰＤ－ＣＦＲ出力信号は、信号のＰＡＰＲを低減し、ＣＡＴＶ増幅器の複数の非線形成分を補償するように構成される。次いで、方法１２００はブロック１２１０に進み、ＣＡＴＶ増幅器の出力から受信されたフィードバックデータ（たとえば、図３のフィードバックデータ３０８など）を使用して、ＤＰＤ－ＣＦＲシステムの構成を更新してもよい。方法１２００の前、最中、および後に追加の方法ステップが実施されてもよく、本開示の範囲から逸脱することなく、方法１２００の様々な実施形態に従って、上記のいくつかの方法ステップが置き換えられるか、または削除され得ることが理解されよう。

様々な構成（たとえば、ケーブルネットワーク２００、ＤＦＥシステム３００、およびＤＰＤ－ＣＦＲシステム３０４の構成要素、図４Ｂの並列データ経路要素の数、ならびに図に示されている他の特徴および構成要素）は単なる例示であり、添付の特許請求の範囲に具合的に記載されているものを超えて限定するものではないことに留意されたい。当業者には、他の構成が使用され得ることが理解されよう。また、例示的なケーブルネットワーク２００が示されているが、本明細書に開示するＤＰＤ－ＣＦＲシステムは、たとえば他の通信システムが有害な非線形挙動を示す増幅器を配置している場合、他の通信システムにおいて使用され得る。

上記で説明したように、ケーブル業界は、インターネット、電話通信、およびビデオサービスのデータレートの向上に対する需要に応えるために、ＤＯＣＳＩＳ３．１規格に基づいた、高データレートかつ広帯域の新しいリモートＰＨＹノードを展開している。ＤＯＣＳＩＳ３．１は、４０９６（４Ｋ）直交振幅変調（ＱＡＭ）をサポートし、直交周波数分割多重方式（ＯＦＤＭ）を使用する。したがって、ＤＯＣＳＩＳ３．１の送信信号品質要件は、現在の規格ＤＯＣＳＩＳ３．０よりもはるかに高くなっている。ケーブルテレビ（ＣＡＴＶ）増幅器は、ＤＯＣＳＩＳ３．１に関連する機能がより高度であることに起因して、非線形領域で動作する場合がある。ＣＡＴＶ増幅器の非線形効果により、送信信号品質が大幅に低下する。さらに、ＤＯＣＳＩＳ３．１の高データレートおよびより高度な機能を提供する新しい構成要素は、それ自体が電力を消費する。しかしながら、各ノード（たとえば、各リモートＰＨＹノード）への電力供給は固定されているので、他の構成要素（たとえば、ＣＡＴＶ増幅器など）の電力消費量を削減する必要がある。したがって、ＤＯＣＳＩＳ３．１の先進性能を提供することが望ましい一方で、送信信号品質を向上させ、他の構成要素（たとえば、ＣＡＴＶ増幅器など）の電力消費量を削減しながら、先進性能の提供を実現することは困難であった。

少なくともいくつかの既存の技法では、（たとえば、ＣＡＴＶ増幅器からケーブルモデムまでの）同軸ケーブル損失を補償するために、１．２ＧＨｚケーブルスペクトルにわたって最大２２ｄＢの大幅な減衰を伴う傾斜等化器（傾斜フィルタ）がアナログ伝送路に実装される。しかしながら、４Ｋ ＱＡＭ ＯＦＤＭ変調を使用したＤＯＣＳＩＳ３．１波形は、現在のＤＯＣＳＩＳ３．０規格と比較して、高いピーク対平均電力比（ＰＡＰＲ）を示す。そのため、ＤＯＣＳＩＳ３．０のＣＡＴＶ増幅器の同じＲＭＳ電力出力の場合、ＤＯＣＳＩＳ３．１波形のピークは、ＣＡＴＶ増幅器の非線形領域内となる。したがって、送信信号品質が低下する。デジタルプリディストーション（ＤＰＤ）を使用すると、たとえば、ＣＡＴＶをより効率の高い領域で動作させることによって、ＣＡＴＶ増幅器の信号品質を向上させることができる。ＤＰＤは、信号帯域幅がケーブル通信技術に使用される帯域幅よりもはるかに狭いワイヤレス通信技術に使用されてきた。さらに、ワイヤレス通信では、ワイヤレス構成要素の非線形効果の高調波は、信号帯域幅に分類されない。したがって、ワイヤレス通信のためのＤＰＤは、ベースバンド周波数を中心として投影される非線形成分をモデル化するだけで済む。しかしながら、ケーブル用途においては、ＣＡＴＶ増幅器信号の非線形効果の高調波は、信号帯域幅に分類される。したがって、ケーブル用途向けのＤＰＤ実装では、ＣＡＴＶ増幅器の非線形効果の高調波成分をモデル化すべきである。これとは別に、デジタルドメインにおいて、大幅な減衰を伴う傾斜等化器を実装することはできず、デジタル傾斜等化器を実装すると、デジタル／アナログ変換器（ＤＡＣ）の有限なデジタル分解能に起因して、低周波数キャリアの送信波形の品質が低下することになる。集積回路（ＩＣ）ソリューションの場合、デジタルフロントエンド（ＤＦＥ）チップ内に実装されたＤＰＤデータ経路が、ＣＡＴＶ増幅器の非線形効果の高調波成分およびＣＡＴＶ増幅器における送信スペクトルにわたる大幅な減衰のモデル化に対するソリューションを提供できることが発見された。したがって、本開示の実施形態は、送信信号品質の向上、およびＣＡＴＶ増幅器の電力消費量の削減を提供する。

上記の概略的な理解を念頭に置いて、ＣＡＴＶ増幅器のプリディストーションのための方法および回路を提供するための様々な実施形態について、以下で概略的に説明する。上記の実施形態のうちの１つまたは複数は、特定のタイプのＩＣを使用して例示されているので、そのようなＩＣの詳細な説明を以下に示す。しかしながら、他のタイプのＩＣが、本明細書に記載の実施形態のうちの１つまたは複数から利益を得る場合があることを理解されたい。

プログラマブル論理デバイス（「ＰＬＤ」）は、指定された論理機能を実行するようにプログラムされ得る、よく知られているタイプの集積回路である。あるタイプのＰＬＤであるフィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）は、典型的には、プログラマブルタイルのアレイを含む。これらのプログラマブルタイルは、たとえば、入出力ブロック（「ＩＯＢ」）、構成可能論理ブロック（「ＣＬＢ」）、専用のランダムアクセスメモリブロック（「ＢＲＡＭ」）、乗算器、デジタル信号処理ブロック（「ＤＳＰ」）、プロセッサ、クロックマネージャ、遅延ロックループ（「ＤＬＬ」）などを含む。「含む」および「含んでいる」は、本明細書で使用される場合、限定を伴わずに含むことを意味する。

各プログラマブルタイルは、典型的には、プログラマブル相互接続部とプログラマブル論理の両方を含む。プログラマブル相互接続部は、典型的には、プログラマブル相互接続点（「ＰＩＰ」）によって相互接続された長さの異なる多数の相互接続線を含む。プログラマブル論理は、たとえば、関数発生器、レジスタ、算術論理などを含み得るプログラマブル要素を使用して、ユーザ設計の論理を実装する。

プログラマブル相互接続部およびプログラマブル論理は、典型的には、プログラマブル要素がどのように構成されるかを定義する構成データのストリームを内部構成メモリセルにロードすることによってプログラムされる。構成データは、メモリから（たとえば、外部ＰＲＯＭから）読出し可能であるか、または外部デバイスによってＦＰＧＡに書込み可能である。次いで、個々のメモリセルの集合状態が、ＦＰＧＡの機能を決定する。

別のタイプのＰＬＤは、複合プログラマブル論理デバイス（ＣＰＬＤ：Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）である。ＣＰＬＤは、相互接続スイッチマトリクスによって互いに接続され、入出力（「Ｉ／Ｏ」）リソースに接続された２つ以上の「機能ブロック」を含む。ＣＰＬＤの各機能ブロックは、プログラマブル論理アレイ（「ＰＬＡ：Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ」）およびプログラマブルアレイ論理（「ＰＡＬ：Ｐｒｏｇｒａｍｍａｂｌｅ Ａｒｒａｙ Ｌｏｇｉｃ」）デバイスで使用されるものと同様の２レベルのＡＮＤ／ＯＲ構造を含む。ＣＰＬＤでは、構成データは典型的には、不揮発性メモリにオンチップで格納される。いくつかのＣＰＬＤでは、構成データは、不揮発性メモリにオンチップで格納され、次いで、初期構成（プログラミング）シーケンスの一部として揮発性メモリにダウンロードされる。

一般に、これらのプログラマブル論理デバイス（「ＰＬＤ」）のそれぞれにおいて、デバイスの機能は、その目的のためにデバイスに提供される構成データによって制御される。構成データは、揮発性メモリ（たとえば、ＦＰＧＡおよびいくつかのＣＰＬＤで一般的なスタティックメモリセル）、不揮発性メモリ（たとえば、いくつかのＣＰＬＤにおけるフラッシュメモリ）、または任意の他のタイプのメモリセルに格納することができる。

他のＰＬＤは、デバイス上の様々な要素をプログラム可能に相互接続する金属層などの処理層を適用することによってプログラムされる。これらのＰＬＤは、マスクプログラマブルデバイスとして知られている。ＰＬＤはまた、たとえば、ヒューズまたはアンチヒューズ技術を用いて、他の方法でも実装され得る。「ＰＬＤ」および「プログラマブル論理デバイス」という用語は、これらの例示的なデバイスを含むがこれらに限定されず、同様に、部分的にのみプログラム可能なデバイスも含む。たとえば、あるタイプのＰＬＤは、ハードコード化されたトランジスタ論理と、ハードコード化されたトランジスタ論理をプログラム可能に相互接続するプログラマブルスイッチファブリックとの組合せを含む。

上述のように、高度なＦＰＧＡは、アレイ内にいくつかの異なるタイプのプログラマブル論理ブロックを含むことができる。再び例を参照すると、図１は、例示的なＦＰＧＡアーキテクチャ１００を示す。ＦＰＧＡアーキテクチャ１００は、マルチギガビットトランシーバ（「ＭＧＴ」）１０１、構成可能論理ブロック（「ＣＬＢ」）１０２、ランダムアクセスメモリブロック（「ＢＲＡＭ」）１０３、入出力ブロック（「ＩＯＢ」）１０４、構成およびクロッキング論理（「ＣＯＮＦＩＧ／ＣＬＯＣＫＳ」）１０５、デジタル信号処理ブロック（「ＤＳＰ」）１０６、特殊化された入出力ブロック（「Ｉ／Ｏ」）１０７（たとえば、構成ポートおよびクロックポート）、ならびにデジタルクロックマネージャ、アナログ／デジタル変換器、システム監視論理などの他のプログラマブル論理１０８などを含む、多数の異なるプログラマブルタイルを含む。いくつかのＦＰＧＡは、専用のプロセッサブロック（「ＰＲＯＣ」）１１０も含む。いくつかの実施形態では、ＦＰＧＡアーキテクチャ１００は、複数の無線周波数アナログ／デジタル変換器（ＲＦ－ＡＤＣ）および複数の無線周波数デジタル／アナログ変換器（ＲＦ－ＤＡＣ）を含む、ＲＦデータ変換器サブシステムを含む。様々な例では、ＲＦ－ＡＤＣおよびＲＦ－ＤＡＣは、実数データ用に個別に構成されても、実数と虚数のＩ／Ｑデータ用にペアで構成されてもよい。少なくともいくつかの例では、ＦＰＧＡアーキテクチャ１００は、ＲＦＳｏＣデバイスを実装してもよい。

いくつかのＦＰＧＡでは、各プログラマブルタイルは、図１の上部に含まれる例によって示すように、同じタイル内のプログラマブル論理要素の入力端子および出力端子１２０への接続部を有する少なくとも１つのプログラマブル相互接続要素（「ＩＮＴ」）１１１を含むことができる。各プログラマブル相互接続要素１１１は、同じタイルまたは他のタイル内の隣接するプログラマブル相互接続要素の相互接続セグメント１２２への接続部も含むことができる。各プログラマブル相互接続要素１１１は、論理ブロック（図示せず）間の一般的なルーティングリソースの相互接続セグメント１２４への接続も含むことができる。一般的なルーティングリソースは、相互接続セグメント（たとえば、相互接続セグメント１２４）のトラックを含む論理ブロック（図示せず）と相互接続セグメントを接続するためのスイッチブロック（図示せず）との間のルーティングチャネルを含むことができる。一般的なルーティングリソースの相互接続セグメント（たとえば、相互接続セグメント１２４）は、１つまたは複数の論理ブロックに及ぶことがある。プログラマブル相互接続要素１１１は、一般的なルーティングリソースと共に、図示したＦＰＧＡ用のプログラマブル相互接続構造（「プログラマブル相互接続部」）を実装する。

例示的な実装形態では、ＣＬＢ１０２は、ユーザ論理に加えて単一のプログラマブル相互接続要素（「ＩＮＴ」）１１１を実装するようにプログラムされ得る構成可能論理要素（「ＣＬＥ」）１１２を含むことができる。ＢＲＡＭ１０３は、１つまたは複数のプログラマブル相互接続要素に加えて、ＢＲＡＭ論理要素（「ＢＲＬ」）１１３を含むことができる。典型的には、タイルに含まれる相互接続要素の数は、タイルの高さに依存する。図示の例では、ＢＲＡＭタイルの高さは５つのＣＬＢと同じであるが、他の数（たとえば、４つ）も使用することができる。ＤＳＰタイル１０６は、適切な数のプログラマブル相互接続要素に加えて、ＤＳＰ論理要素（「ＤＳＰＬ」）１１４を含むことができる。ＩＯＢ１０４は、たとえば、プログラマブル相互接続要素１１１の１つのインスタンスに加えて、入出力論理要素（「ＩＯＬ」）１１５の２つのインスタンスを含むことができる。当業者には明らかであるように、たとえば、Ｉ／Ｏ論理要素１１５に接続された実際のＩ／Ｏパッドは、典型的には、入出力論理要素１１５の領域に限定されない。

図１の例では、（たとえば、図１に示す領域１０５、１０７、および１０８で形成される）ダイの中心付近の（水平方向に示されている）エリアを、構成、クロック、および他の制御論理に使用することができる。この水平エリアから延在する（垂直方向に示されている）列１０９または他の列を使用して、ＦＰＧＡの幅全体にクロックおよび構成信号を分配してもよい。

図１に示すアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構成する規則的な列型構造を乱す追加の論理ブロックを含む。追加の論理ブロックは、プログラマブルブロックおよび／または専用論理とすることができる。たとえば、ＰＲＯＣ１１０は、ＣＬＢおよびＢＲＡＭの複数の列に及ぶ。ＰＲＯＣ１１０は、単一のマイクロプロセッサから、マイクロプロセッサ、メモリコントローラ、周辺機器などの総合的なプログラマブル処理システムに至るまでの様々な構成要素を含むことができる。

一態様では、ＰＲＯＣ１１０は、ＩＣのプログラマブル回路を実装するダイの一部として製造される専用回路、たとえばハードワイヤードプロセッサとして実装される。ＰＲＯＣ１１０は、個々のプロセッサ、たとえば、プログラムコードを実行できる単一のコアから、１つまたは複数のコア、モジュール、コプロセッサ、インターフェースなどを有するプロセッサシステム全体まで複雑に広がる様々な異なるプロセッサタイプおよび／またはシステムのいずれかを表すことができる。

別の態様では、ＰＲＯＣ１１０は、アーキテクチャ１００から省略されており、記載されているプログラマブルブロックの他の種類のうちの１つまたは複数と置き換えられてもよい。さらに、このようなブロックは、ＰＲＯＣ１１０の場合のように、プログラマブル回路の様々なブロックを使用してプログラムコードを実行できるプロセッサを形成することができるという点で、「ソフトプロセッサ」を形成するために利用されることがある。

「プログラマブル回路」という語は、ＩＣ内のプログラマブル回路要素、たとえば、本明細書に記載の様々なプログラム可能または構成可能な回路ブロックまたはタイル、ならびにＩＣにロードされる構成データに従って様々な回路ブロック、タイル、および／または要素を選択的に結合する相互接続回路を指すことがある。たとえば、図１に示す、ＣＬＢ１０２およびＢＲＡＭ１０３などのＰＲＯＣ１１０の外部にある部分は、ＩＣのプログラマブル回路と見なすことができる。

いくつかの実施形態では、プログラマブル回路の機能および接続性は、構成データがＩＣにロードされるまで確立されない。構成データのセットを使用して、ＦＰＧＡなどのＩＣのプログラマブル回路をプログラムすることができる。構成データは、場合によっては「構成ビットストリーム」と呼ばれる。一般に、プログラマブル回路は、最初に構成ビットストリームをＩＣにロードしない限り、動作も機能もしない。構成ビットストリームは、プログラマブル回路内の特定の回路設計を効果的に実装またはインスタンス化する。回路設計は、たとえば、プログラマブル回路ブロックの機能的側面および様々なプログラマブル回路ブロック間の物理的接続を指定する。

いくつかの実施形態では、「ハードワイヤード」または「ハード化された」、すなわちプログラム可能でない回路が、ＩＣの一部として製造される。プログラマブル回路とは異なり、ハードワイヤード回路または回路ブロックは、構成ビットストリームのロードによるＩＣの製造後に実装されない。ハードワイヤード回路は、一般に、たとえば、構成ビットストリームを最初にＩＣ、たとえばＰＲＯＣ １１０にロードすることなく機能する専用の回路ブロックおよび相互接続部を有すると考えられる。

場合によっては、ハードワイヤード回路は、ＩＣ内の１つまたは複数のメモリ要素に記憶されているレジスタ設定または値に従って設定または選択できる１つまたは複数の動作モードを有することができる。動作モードは、たとえば、構成ビットストリームをＩＣにロードすることで設定することができる。この機能にもかかわらず、ハードワイヤード回路は、ＩＣの一部として製造されたときに動作可能であるとともに特定の機能を有するので、プログラマブル回路とは見なされない。

上記で説明したように、図１は、プログラマブル回路、たとえばプログラマブルファブリックを含むＩＣを実装するために使用することができる例示的なアーキテクチャを例示するためのものである。たとえば、行内の論理ブロックの数、行の相対幅、行の数および順序、行に含まれる論理ブロックのタイプ、論理ブロックの相対サイズ、ならびに図１の上部に含まれる相互接続／論理の実装は、単なる例示である。たとえば、実際のＩＣでは、ユーザ論理の効率的な実装を容易にするために、ＣＬＢが表示されている場所には通常、２つ以上の隣接するＣＬＢ行が含まれるが、隣接するＣＬＢ行の数はＩＣの全体的なサイズと共に変化する。さらに、図１のＦＰＧＡは、本明細書に記載の相互接続回路の例を使用することができるプログラマブルＩＣの一例を示している。本明細書に記載の相互接続回路は、ＣＰＬＤなどの他のタイプのプログラマブルＩＣにおいて、または論理要素を選択的に結合するためのプログラマブル相互接続構造を有する任意のタイプのプログラマブルＩＣにおいて使用することができる。

ＣＡＴＶ増幅器のプリディストーションのための方法および回路を実装することができるＩＣは、図１に示す例示的なＩＣに限定されず、他の構成を有するＩＣ、または他のタイプのＩＣも、ＣＡＴＶ増幅器のプリディストーションのための方法および回路を実装できることに留意されたい。

次に図２を参照すると、（たとえば、光ファイバを含み得る）データファイバから始まり、リモートノードを通り（たとえば、家での）エンドユーザ位置までの信号経路を示すケーブルネットワーク２００が示されている。ケーブルネットワーク２００は、ハイブリッドファイバ同軸ネットワークの一部とすることができ、データファイバは中央ヘッドエンドからリモートノードまで通っており、同軸ケーブルはリモートノードからエンドユーザまで通っている。いくつかの例では、リモートノードは、ＤＯＣＳＩＳ３．１規格に基づくリモートＰＨＹノードを含む。リモートＰＨＹノードは、いくつかの実施形態では、ベースバンドおよびデジタルフロントエンド（ＤＦＥ：ｄｉｇｉｔａｌ ｆｒｏｎｔ－ｅｎｄ）チップ２０２、デジタル／アナログ変換器（ＤＡＣ）２０４、（たとえば、増幅器を含み得る）ドライバ２０６、アナログ傾斜フィルタ２０８、電力分割器２１０、およびＣＡＴＶ増幅器２１２を含んでもよい。様々な例において、ベースバンドおよびＤＦＥチップ２０２は、単一のチップとして、またはベースバンドプロセッサチップおよび別個のＤＦＥチップを含む別個のチップとして実装されてもよい。いくつかの実施形態では、ＤＡＣ２０４は、たとえば、ＤＡＣ２０４への入力に応じて、ＲＦ ＤＡＣまたはＩＦ ＤＡＣとして実装されてもよい。さらに、いくつかの実施形態では、ベースバンドおよびＤＦＥチップ２０２、ならびにＤＡＣ２０４は、（たとえば、ＲＦＳｏＣデバイスにあるような）単一のチップとして実装されてもよい。さらに、リモートＰＨＹノードの１つまたは複数の構成要素は、図１のプログラマブル論理デバイスなどのプログラマブル論理デバイスに実装されてもよい。図２に示すように、データファイバは、ベースバンドおよびＤＦＥチップ２０２への入力として接続され、ベースバンドおよびＤＦＥチップ２０２の出力は、ＤＡＣ２０４への入力として接続される。（勾配がない）電力スペクトル２１４は、ベースバンドおよびＤＦＥチップ２０２の出力における信号の形状の一例を提供する。ＤＡＣ２０４の出力は、ドライバ２０６への入力として接続され、ドライバ２０６の出力は、アナログ傾斜フィルタ２０８への入力として接続される。ケーブル用途の場合、アナログ傾斜フィルタ２０８を使用して、信号の電力スペクトル全体の利得を変更することができる。言い方を変えれば、アナログ傾斜フィルタ２０８は、電力スペクトル全体で信号の電力レベルに勾配を加えるために使用される。電力スペクトル２１６は、アナログ傾斜フィルタ２０８の出力における、電力スペクトル２１４と比較した、信号の勾配（たとえば、本例では正の勾配）を示す。

いくつかの実施形態では、アナログ傾斜フィルタ２０８の出力は、電力分割器２１０への入力として接続される。図２の例では、電力分割器２１０は、単一の入力および４つの出力を有する１×４電力分割器を含む。しかしながら、いくつかの実施形態では、電力分割器２１０は、単一の入力および２つの出力を有する１×２電力分割器、（たとえば、４つの出力を生成するための）１×２電力分割器のカスケード、または別のタイプの電力分割器を含んでもよい。この例では、電力分割器２１０の４つの出力のそれぞれは、ＣＡＴＶ増幅器２１２への入力として接続されている。次いで、各ＣＡＴＶ増幅器２１２の出力は、同軸ケーブルに結合され、同軸ケーブルは、（たとえば、家での）エンドユーザ位置でケーブルモデムにさらに結合される。少なくともいくつかの実施形態では、ケーブルネットワーク２００は、ノード＋０アーキテクチャを実装し、これは、リモートＰＨＹノードとエンドユーザ位置との間の同軸ケーブル経路に沿って（リモートＰＨＹノードのＣＡＴＶ増幅器２１２を超えて）追加のＣＡＴＶ増幅器がないことを意味する。図２はさらに、（たとえば、負の勾配を伴う）同軸ケーブル損失スペクトルを示す電力スペクトル２１８、ＣＡＴＶ増幅器２１２の出力信号を示す電力スペクトル２１９、およびエンドユーザ位置に到達する信号の（勾配を伴わない）電力スペクトルを示す電力スペクトル２２０を示す。前に説明したように、アナログ傾斜フィルタ２０８は、（たとえば、ＣＡＴＶ増幅器２１２からエンドユーザ位置のケーブルモデムまでの）同軸ケーブル損失を補償するために使用される。

少なくともいくつかの既存のケーブルネットワークでは、ＣＡＴＶ増幅器は、線形領域で動作する。これは、ＣＡＴＶ増幅器の出力での非線形性量が十分に少ないので、追加の信号処理が不要であり、ＣＡＴＶ増幅器の出力での信号が、復調および情報転送のために同軸ケーブル上でエンドユーザ位置のケーブルモデムに直接送信され得ることを意味する。しかしながら、ＤＯＣＳＩＳ３．１に関連するより高度な機能および追加の電力消費構成要素への移行に伴い、各ノード（たとえば、各リモートＰＨＹノード）への電力供給が限られているので、ＣＡＴＶ増幅器などの他の構成要素の電力消費量を削減することが望ましい。現在、ＣＡＴＶ増幅器の効率は約２～３％であるため、たとえば、２０ワットの入力電力を有する単一のＣＡＴＶ増幅器は、約１／２ワットの出力電力を出力する。（たとえば、図２に示すように）４つのＣＡＴＶ増幅器の場合、１００ワットの入力電力は、約２ワットの出力電力を出力する。したがって、ＣＡＴＶ増幅器をより効率的にすることが非常に望ましい。

ＣＡＴＶ増幅器をより効率的にするために検討されている少なくとも１つの選択肢は、ＣＡＴＶ増幅器をより非線形領域で動作させることである。しかしながら、そうすることは、何らかの追加のデジタル信号処理がなければ、本開示の実施形態により提供されるようにＣＡＴＶ増幅器の出力での信号を同軸ケーブル上でエンドユーザ位置に直接送信できないことを意味する。たとえば、本明細書に開示する実施形態は、以下でより詳細に説明するように、ベースバンドおよびＤＦＥチップ２０２内に機能を追加し、それにより、ＣＡＴＶ増幅器が非線形領域で動作する場合でも、ベースバンドおよびＤＦＥチップ２０２が、ＣＡＴＶ増幅器の出力の信号が依然として線形であり、エンドユーザ位置にあるケーブルモデムによって容易に復調され得るように、信号を反転または変更することが可能となる。言い方を変えれば、ＣＡＴＶ増幅器の非線形性が「ｘ」である場合、ベースバンドおよびＤＦＥチップ２０２内の機能は、ＣＡＴＶ増幅器の非線形性「ｘ」によって相殺される逆非線形性「１／ｘ」を追加するように構成される。したがって、ＣＡＴＶ増幅器の出力での信号は、クリーンであり線形である。一般に、非線形性を事前に追加するプロセス（たとえば、ベースバンドおよびＤＦＥチップ２０２で逆非線形性を追加することなど）は、プリディストーションすること、またはプリディストーションと呼ばれる。ベースバンドおよびＤＦＥチップ２０２のコンテキストにおいて、歪みがデジタル的に追加されるので、プリディストーションは、デジタルプリディストーション（ＤＰＤ）と呼ばれることがある。様々な実施形態によれば、ＤＰＤプロセスは、ＣＡＴＶ増幅器（たとえば、ＣＡＴＶ増幅器２１２など）が有する非線形性「ｘ」のタイプの知識を用いて実行され、その結果、ＤＰＤプロセスは、適切な逆非線形性「１／ｘ」を追加することができる。さらに、ＤＰＤプロセスは、ＤＡＣ２０４、ドライバ２０６、およびアナログ傾斜フィルタ２０８のそれぞれによってもたらされる効率ならびに／または歪みを含む、ベースバンドおよびＤＦＥチップ２０２とＣＡＴＶ増幅器２１２との間の信号チェーンの知識を用いて実行される。様々な実施形態では、本明細書に開示するＤＰＤプロセスによって、ＣＡＴＶ増幅器の効率が向上し、電力消費量が削減される。

いくつかの実施形態では、（逆非線形性を追加するように構成された）ベースバンドおよびＤＦＥチップ２０２内の機能は、主に、ベースバンド出力信号がＤＦＥチップへの入力として提供されるＤＦＥ機能として実装されてもよい。したがって、ここで図３を参照すると、本開示の１つまたは複数の態様を実行するように構成されたＤＦＥ設計を提供するＤＦＥシステム３００が示されている。いくつかの実施形態では、ＤＦＥシステム３００は、デジタルアップコンバータ（ＤＵＣ）３０２を含む。様々な例において、ＤＵＣ３０２は、データの１つまたは複数のチャネルを、ベースバンド信号から、１組の１つまたは複数の指定された無線周波数または中間周波数（ＲＦまたはＩＦ）で変調されたキャリアを含むパスバンド信号に変換するために使用される。例として、ＤＵＣ３０２は、（たとえば、サンプルレートを上げるために）補間を実行すること、（たとえば、スペクトル成形および補間画像の除去を提供するために）フィルタリングすること、および（たとえば、信号スペクトルを所望のキャリア周波数にシフトするために）混合することによって、これを実現する。一般に、ＤＵＣ３０２への入力でのサンプルレート、たとえばデジタル通信システムのシンボルレートは、比較的低いが、出力、たとえばさらなるアナログ処理および周波数変換のためにデジタルサンプルをアナログ波形に変換するＤＡＣへの入力サンプルレートは、はるかに高いレートである。

図３の例に示すように、ＤＵＣ３０２に、ベースバンドデータ入力が提供される。ベースバンドデータ入力は、ｓ_１（ｎ）、ｓ_２（ｎ）、ｓ_３（ｎ）、ｓ_４（ｎ）、ｓ_５（ｎ）、およびｓ_６（ｎ）として表される複数の異なるキャリアを含む。いくつかの実施形態では、ベースバンドデータ入力のサンプリングレートは、約２０４．８ＭＨｚであり、ＯＦＤＭシンボルクロックに対応する。例として、ＤＵＣ３０２は、最初にベースバンドデータ入力の補間を実行することによって（たとえば、ベースバンドデータ入力から）複数の異なるキャリアを生成し、本例では、この補間を使用してサンプリングレートを８倍（８）に増加させ、それにより、第１のクロックドメイン（たとえば、２０４．８ＭＨｚのクロックドメイン）から第２のクロックドメイン（たとえば、１６３８．４ＭＨｚのクロックドメイン）に移行する。補間プロセスの後、複数の異なるキャリアのそれぞれの周波数を所望のキャリア周波数にシフトするために、複数の異なるキャリアのそれぞれは、それぞれが異なる周波数を有する数値制御発振器（ＮＣＯ：ｎｕｍｅｒｉｃａｌｌｙ ｃｏｎｔｒｏｌｌｅｄ ｏｓｃｉｌｌａｔｏｒ）からの信号と混合される。たとえば、キャリアｓ_１（ｎ）は、第１の周波数を有する第１のＮＣＯ（ＮＣＯ１）と混合され、キャリアｓ_２（ｎ）は、第２の周波数を有する第２のＮＣＯ（ＮＣＯ２）と混合され、キャリアｓ_３（ｎ）は、第３の周波数を有する第３のＮＣＯ（ＮＣＯ３）と混合され、キャリアｓ_４（ｎ）は、第４の周波数を有する第４のＮＣＯ（ＮＣＯ４）と混合され、キャリアｓ_５（ｎ）は、第５の周波数を有する第５のＮＣＯ（ＮＣＯ５）と混合され、キャリアｓ_６（ｎ）は、第６の周波数を有する第６のＮＣＯ（ＮＣＯ６）と混合される。混合プロセスの後、複数の異なるキャリアのそれぞれが組み合わされて、合成信号ｃ（ｎ）を形成する。したがって、合成信号ｃ（ｎ）は、異なる周波数で混合された複数の異なるキャリアのそれぞれを含む。いくつかの実施形態では、混合プロセスの結果として、合成信号ｃ（ｎ）は、複数の異なるキャリアのそれぞれで周波数が並んで配置されている図５Ａに示す信号と実質的に同じに見えることがある。場合によっては、合成信号ｃ（ｎ）の生成後、任意選択で別の補間プロセスが実行されてもよく、図３の例では、補間プロセスを使用して合成信号ｃ（ｎ）のサンプリングレートを２倍に増加させ、それにより、第２のクロックドメイン（たとえば、１６３８．４ＭＨｚのクロックドメイン）から第３のクロックドメイン（たとえば、３２７６．８ＭＨｚのクロックドメイン）に移行する。ＤＵＣ３０２による信号処理の後、合成信号ｃ（ｎ）は、ＤＰＤシステム３０４への入力として提供され、これについては、以下でより詳細に説明する。いくつかの実施形態では、ＤＰＤシステム３０４の出力は、複素信号から実信号への変換３０６を受け、複素信号から実信号への変換３０６の出力は、（たとえば、図２のＤＡＣ２０４であり得る）ＤＡＣへの入力として提供される。さらに、ＤＦＥシステム３００の１つまたは複数の構成要素は、図１のプログラマブル論理デバイスなどのプログラマブル論理デバイスに実装されてもよい。

前に説明したように、ＤＰＤプロセス、したがってＤＰＤシステム３０４は、ＣＡＴＶ増幅器が有する非線形性「ｘ」のタイプの知識、ならびにベースバンドおよびＤＦＥチップ２０２とＣＡＴＶ増幅器２１２との間の信号チェーンの知識を用いて機能し、その結果、ＤＰＤシステム３０４は、（たとえば、適切な逆非線形性「１／ｘ」を追加することを含む）適切なＤＰＤプロセスを効果的に実施することができる。たとえば、ＤＰＤシステム３０４は、（たとえば、非線形効果および信号チェーンを含む）ＣＡＴＶ増幅器をモデル化するために使用されてもよい。したがって、ＤＰＤシステム３０４によって提供されるモデルは、フィードバックデータ３０８に基づいて生成および／または更新されてもよく、フィードバックデータ３０８は、（たとえば、ＣＡＴＶ増幅器２１２などの）ＣＡＴＶ増幅器の出力信号を含んでもよい。いくつかの実施形態では、フィードバックデータ３０８は、アナログ／デジタル変換器（ＡＤＣ）３１０を介して処理され、デジタルフィードバックデータ３１１としてＤＰＤ適応エンジン３１２に提供される。様々な例では、ＤＰＤ適応エンジン３１２は、デジタルフィードバックデータ３１１に基づいて、ＤＰＤシステム３０４がＣＡＴＶ増幅器の実行時の挙動に適応できるように、ＤＰＤシステム３０４を更新する。より具体的には、いくつかの実施形態では、ＤＰＤ適応エンジン３１２は、ＤＰＤシステム３０４内の他の要素のフィルタまたは構成の係数を決定してもよく、一般に、ＤＰＤシステム３０４内で、以下で説明するＤＰＤモジュールを構成してもよい。したがって、ＤＰＤシステム３０４によって提供されるモデルを（たとえば、フィードバックデータ３０８およびＤＰＤ適応エンジン３１２を介して）継続的に監視および更新することによって、最適なＤＰＤプロセスを実施することができる。例として、モデルを監視および更新する態様（たとえば、ＤＰＤ適応エンジン３１２の機能など）は、（たとえば、ＢＲＡＭ１０３内または別のオンチップメモリ位置内の）メモリに格納されたソフトウェアとして実装され、１つまたは複数のオンチッププロセッサ（たとえば、ＰＲＯＣ１１０など）によって実行されてもよい。いくつかの実施形態では、ベースバンドおよびＤＦＥチップ２０２、ＤＡＣ２０４、およびＡＤＣ３１０が、（たとえば、ＲＦＳｏＣデバイスにあるような）単一のチップとして実装され得ることに留意されたい。上記で提供されたモデルを監視および更新する例は、決して限定することを意味するものではなく、他の方法が可能であり、本開示の実施形態は提供される例のいずれによっても限定されないことが理解されよう。

ここで図４Ａを参照すると、本開示の様々な態様を実施するために使用される上記のＤＰＤシステム３０４のより詳細な図が示されている。上述のように、ＤＰＤシステム３０４は、ＣＡＴＶ増幅器の非線形効果をモデル化するために使用されてもよい。したがって、ＤＰＤシステム３０４によって提供されるモデルは、（たとえば、フィードバックデータ３０８などの）フィードバックデータに基づいて生成および／または更新されてもよく、フィードバックデータは、（たとえば、ＡＤＣ３１０などの）ＡＤＣを介して処理されたＣＡＴＶ増幅器の出力信号を含んでもよく、ＤＰＤシステム３０４がＣＡＴＶ増幅器の非線形の挙動に適応できるように、フィードバックデータはＤＰＤ適応エンジン３１２に提供される。したがって、ＤＰＤシステム３０４によるＣＡＴＶ増幅器の非線形効果のモデルを使用して、デジタル傾斜フィルタ４０２、非線形データ経路４０５、単側波帯ヒルベルトフィルタ４１２、およびデジタル傾斜等化器４１４など、ＤＰＤシステム３０４の様々な機能を実装することができる。ＤＰＤシステム３０４の１つまたは複数の構成要素は、図１のプログラマブル論理デバイスなどのプログラマブル論理デバイスに実装され得ることに留意されたい。

引き続き図４Ａを参照して、ＤＰＤシステム３０４の機能を、より詳細に説明する。たとえば、いくつかの実施形態では、上記で説明した合成信号ｃ（ｎ）を含み得るＤＰＤ入力信号ｘ（ｎ）が、デジタル傾斜フィルタ４０２に提供される。様々な場合において、デジタル傾斜フィルタ４０２は、アナログ傾斜フィルタ２０８（図２）をモデル化するために使用されてもよい。したがって、例として、デジタル傾斜フィルタ４０２の出力は、アナログ傾斜フィルタ２０８の出力と同様とすることができる。いくつかの実施形態では、デジタル傾斜フィルタ４０２の出力は、非線形データ経路４０５への入力として提供され、非線形データ経路４０５は、ビデオ帯域幅ＤＰＤデータ経路４０４、ベースバンドＤＰＤデータ経路４０６、第２高調波ＤＰＤデータ経路４０８、および第３高調波ＤＰＤデータ経路４１０を含む複数の異なる並列データ経路要素を含む。一般に、非線形データ経路４０５は、ＣＡＴＶ増幅器の逆非線形挙動をモデル化し、入ってくる信号に追加するために使用される。より具体的には、非線形データ経路４０５の異なる並列データ経路要素のそれぞれを使用して、ＣＡＴＶ増幅器の逆非線形挙動の異なる態様をモデル化し、入ってくる信号（たとえば、デジタル傾斜フィルタ４０２の出力）に追加する。たとえば、ビデオ帯域幅ＤＰＤデータ経路４０４は、逆非線形ビデオ帯域幅成分をモデル化および追加してもよく、ベースバンドＤＰＤデータ経路４０６は、逆非線形ベースバンド成分をモデル化および追加してもよく、第２高調波ＤＰＤデータ経路４０８は、逆第２高調波成分をモデル化および追加してもよく、第３高調波ＤＰＤデータ経路４１０は、逆第３高調波成分をモデル化および追加してもよい。図示のように、次いで、ビデオ帯域幅ＤＰＤデータ経路４０４、ベースバンドＤＰＤデータ経路４０６、第２高調波ＤＰＤデータ経路、および第３高調波ＤＰＤデータ経路４１０のそれぞれの出力が組み合わされて、ＣＡＴＶ増幅器のベースバンド成分、ビデオ成分、および高調波成分をモデル化する合成信号ｘ’（ｎ）を提供する。

いくつかの実施形態では、非線形データ経路４０５の出力（たとえば、合成信号ｘ’（ｎ））は、合成信号ｘ’（ｎ）をさらに変調するために使用され得る単側波帯ヒルベルトフィルタ４１２への入力として提供され、単側波帯ヒルベルトフィルタ４１２の出力は、デジタル傾斜等化器４１４への入力として提供される。例として、デジタル傾斜等化器４１４は、アナログ傾斜フィルタ２０８（図２）の逆数をモデル化し、入ってくる信号に追加するために使用されてもよい。したがって、例として、デジタル傾斜等化器４１４の出力は、アナログ傾斜フィルタ２０８の効果によって影響を受けない可能性がある（たとえば、または効果を打ち消す可能性がある）。図４に示すように、いくつかの実施形態では、ＤＰＤ入力信号ｘ（ｎ）は、線形データ経路である経路４１６に沿っても送信される。いくつかの例では、データ経路４１６は、（たとえば、ブロック４１７において）単にＤＰＤ入力信号ｘ（ｎ）に時間遅延を導入してもよい。さらに、データ経路４１６に沿って送信されるＤＰＤ入力信号ｘ（ｎ）は、デジタル傾斜フィルタ４０２、非線形データ経路４０５、単側波帯ヒルベルトフィルタ４１２、およびデジタル傾斜等化器４１４をバイパスする。したがって、データ経路４１６に沿って送信されるＤＰＤ入力信号ｘ（ｎ）の信号変調の品質は、ＤＰＤシステム３０４の他の要素による影響を受けないままとなる。また、図４に示すように、デジタル傾斜等化器４１４の出力と時間遅延ＤＰＤ入力信号ｘ（ｎ）４１９が組み合わされて、ＤＰＤ出力信号ｙ（ｎ）を提供する。

図５Ａを参照すると、例示的なＤＰＤ入力スペクトル５０２が提供されている。いくつかの実施形態では、ＤＰＤ入力信号ｘ（ｎ）（図４）は、ＤＰＤ入力スペクトル５０２を含んでもよい。上述のように、ＤＰＤ入力スペクトル５０２は、前に説明したように（たとえば、ＤＵＣ３０２によって）異なる周波数で混合された複数の異なるキャリアのそれぞれを含んでもよく、複数の異なるキャリアのそれぞれは、約６６ＭＨｚから約１２１８ＭＨｚまでの全帯域幅にわたって周波数が並んで配置される。図５Ｂを参照すると、例示的なＤＰＤ出力スペクトル５０４が提供されている。いくつかの実施形態では、ＤＰＤ出力信号ｙ（ｎ）（図４Ａ）は、ＤＰＤ出力スペクトル５０４を含んでもよい。図５Ｂに示すように、ＤＰＤ出力スペクトル５０４は、ＤＰＤシステム３０４によって信号に追加された１つまたは複数の非線形成分５０６を含む。以下でより詳細に説明するように、ＤＰＤシステム３０４によって実行される処理の結果として、ＣＡＴＶ増幅器の効率および信号品質が向上し、電力消費量が削減される。

ここで図１３～図１６を参照すると、非線形データ経路４０５（図４Ａ）の異なる並列データ経路要素のそれぞれがどのように導出されるかを、たとえばＤＰＤ入力信号ｘ（ｎ）（図４Ａ）の関数として示す方程式が、図式表現を含めて示されている。たとえば、図１３は、ベースバンドＤＰＤデータ経路４０６に対応する逆非線形ベースバンド成分を導出するための方程式を示し、方程式は次のように表される。

図１４は、ビデオ帯域幅ＤＰＤデータ経路４０４に対応する逆非線形ビデオ帯域幅成分を導出するための方程式を示し、方程式は次のように表される。

図１５は、第２高調波ＤＰＤデータ経路４０８に対応する逆第２高調波成分を導出するための方程式を示し、方程式は次のように表される。

図１６は、第３高調波ＤＰＤデータ経路４１０に対応する逆第３高調波成分を導出するための方程式を示し、方程式は次のように表される。

ここで図１７～図２３を参照すると、本開示の様々な実施形態の利益および利点のうちの少なくともいくつかを示す複数のデータが示されている。最初に図１７を参照すると、ＣＡＴＶ増幅器の非線形効果を示すシングルキャリアの電力スペクトル１７００が示されている。電力スペクトル１７００、および図１８～図２２の電力スペクトルは、分解能帯域幅１００ｋＨｚおよびビデオ帯域幅１ＭＨｚを用いるスペクトル分析器を使用して生成される。本例では、シングルキャリアのキャリア周波数は、２５４ＭＨｚに等しく、ＣＡＴＶ増幅器はＶ＝３４Ｖで動作し、バイアス電流＝３２０ｍＡであり、ＣＡＴＶ増幅器の出力＝７６ｄｂｍＶである。いくつかの実施形態では、電力スペクトル１７００について示す波形は、４Ｋ ＱＡＭ ＤＯＣＳＩＳ３．１波形である。図１７に示すように、電力スペクトル１７００は、非線形ベースバンド成分１７０４、非線形ビデオ帯域幅成分１７０６、第２高調波成分１７０８、および第３高調波成分１７１０をさらに含む。上述のように、電力スペクトル１７００は、シングルキャリアに関するものである。しかしながら、前に説明したように、複数の異なるキャリアを周波数で並べて配置することを検討する。このような場合、電力スペクトル１７００の非線形成分（たとえば、非線形ベースバンド成分１７０４、非線形ビデオ帯域幅成分１７０６、第２高調波成分１７０８、および第３高調波成分１７１０）は、確実に、隣接するキャリアの電力スペクトルに影響を与え、劣化させる。

ここで図１８を参照すると、（ＣＡＴＶ増幅器の非線形効果を含む）電力スペクトル１７００、および電力スペクトル１７００に重ね合わせた、ベースバンドＤＰＤ補正を適用した結果を示す電力スペクトル１８００が示されている。言い方を変えれば、電力スペクトル１８００は、ベースバンドＤＰＤデータ経路４０６を経由して逆非線形ベースバンド成分を追加した場合の（たとえば、ＣＡＴＶ増幅器の出力での）有益な効果を示す。具体的には、図１８に示すように、ベースバンドＤＰＤ補正を適用した結果、電力スペクトル１７００の非線形ベースバンド成分１７０４が、電力スペクトル１８００の成分１８０２によって示すように補正（除去）された。図１８の例では、矢印１８０４で示すように、ベースバンドＤＰＤ補正は、電力スペクトル１８００において約１０ｄＢの改善をもたらす。

図１９は、（ＣＡＴＶ増幅器の非線形効果を含む）電力スペクトル１７００、および電力スペクトル１７００に重ね合わせた、第２高調波ＤＰＤ補正を適用した結果を示す電力スペクトル１９００が示されている。言い方を変えれば、電力スペクトル１９００は、第２高調波ＤＰＤデータ経路４０８を経由して逆第２高調波成分を追加した場合の（たとえば、ＣＡＴＶ増幅器の出力での）有益な効果を示す。具体的には、図１９に示すように、第２高調波補正を適用した結果、電力スペクトル１７００の第２高調波成分１７０８が、電力スペクトル１９００の成分１９０２によって示すように補正（除去）された。図１９の例に示すように、第２高調波ＤＰＤ補正は、電力スペクトル１９００において約５ｄＢの改善をもたらす。

図２０を参照すると、（ＣＡＴＶ増幅器の非線形効果を含む）電力スペクトル１７００、および電力スペクトル１７００に重ね合わせた、第３高調波ＤＰＤ補正を適用した結果を示す電力スペクトル２０００が示されている。言い方を変えれば、電力スペクトル２０００は、第３高調波ＤＰＤデータ経路４１０を経由して逆第３高調波成分を追加した場合の（たとえば、ＣＡＴＶ増幅器の出力での）有益な効果を示す。具体的には、図２０に示すように、第３高調波補正を適用した結果、電力スペクトル１７００の第３高調波成分１７１０が、電力スペクトル２０００の成分２００２によって示すように補正（除去）された。図２０の例に示すように、第３高調波ＤＰＤ補正は、電力スペクトル２０００において約５ｄＢの改善をもたらす。

図２１を参照すると、ＣＡＴＶ増幅器の非線形効果を示す２つのキャリア２１０３、２１０５の電力スペクトル２１００が示されている。図２１はまた、電力スペクトル２１００に重ね合わせた、ベースバンドＤＰＤ補正を適用した結果を示す電力スペクトル２１０２、ならびに電力スペクトル２１００および２１０２に重ね合わせた、ベースバンドＤＰＤ補正とビデオ帯域幅ＤＰＤ補正の両方を適用した結果を示す電力スペクトル２１０４も含む。言い方を変えれば、電力スペクトル２１０２は、ベースバンドＤＰＤデータ経路４０６を経由して逆非線形ベースバンド成分を追加した場合の（たとえば、ＣＡＴＶ増幅器の出力での）有益な効果を示す。同様に、電力スペクトル２１０４は、ベースバンドＤＰＤデータ経路４０６を経由しての逆非線形ベースバンド成分と、ビデオ帯域幅ＤＰＤデータ経路４０４を経由しての逆非線形ビデオ帯域幅成分との両方を追加した場合の（たとえば、ＣＡＴＶ増幅器の出力での）有益な効果を示す。（電力スペクトル２１０２に）ベースバンドＤＰＤ補正のみを適用した結果、電力スペクトル２１０２は、電力スペクトル２１００と比較して、（たとえば、矢印２１１２で示すような）補正を示す。また、（電力スペクトル２１０４に）ベースバンドＤＰＤ補正およびビデオ帯域幅ＤＰＤ補正を適用した結果、電力スペクトル２１０４は、電力スペクトル２１００と比較して、（たとえば、矢印２１０６および矢印２１１０で示すような）補正を示す。具体的には、矢印２１１０で示す領域において電力スペクトル２１０４で生じた改善は、（たとえば、ベースバンドＤＰＤ補正およびビデオ帯域幅ＤＰＤ補正を適用する前の）たとえば矢印２１０８で示す領域と比較して、特に顕著である。この理由は、キャリア２１０５がより高い電力を有し、その結果、より高いレベルの非線形性をもたらすからである。したがって、キャリア２１０５は、ＤＰＤシステム３０４によって提供される補正からさらに多くの利益を得ることになる。

図２２は、約６６ＭＨｚから約１２１８ＭＨｚまでの全帯域幅にわたって周波数が並んで配置された６つの異なるキャリアを含む電力スペクトル２２００を示す。いくつかの実施形態では、電力スペクトル２２００について示す波形は、４Ｋ ＱＡＭ ＤＯＣＳＩＳ３．１波形である。いくつかの例では、電力スペクトル２２００は、アナログ傾斜フィルタ２０８（図２）の出力とすることができる。図２２はまた、上記で説明したように、ＤＰＤシステム３０４によって提供される補正の適用から生じる隣接チャネル電力比（ＡＣＰＲ）補正２２０２も示す。本開示の目的のために、ＡＣＰＲは、隣接チャネルの電力とメインチャネル電力との比として説明することができ、ＡＣＰＲ値は可能な限り低いことが望ましい。したがって、図２２に示すＡＣＰＲ補正２２０２は、有利である。

図２３を参照すると、ＣＡＴＶ増幅器の変調誤差比（ＭＥＲ）データを含み、ＤＰＤシステム３０４によって提供される補正を適用した場合のＭＥＲデータに対する効果を示す表が示されている。例として、ＭＥＲは、デジタル変調（ＱＡＭなど）を使用する通信システムにおいてデジタル無線（または、デジタルＴＶ）送信機または受信機の性能を定量化するために使用される測定値である。図２３の例の場合、試験中のＣＡＴＶ増幅器モジュールは、Ｖ＝３４Ｖで動作可能である。ＭＥＲデータをケーブル業界の仕様と比較すると、ＭＥＲ＝４１ｄＢ、４ＫＱＡＭ、７６．８ｄｂｍＶ／７５Ωである。ＣＡＴＶ増幅器は６つのキャリアで試験されており、第１のキャリアは、キャリア周波数２０４ＭＨｚの４Ｋ ＱＡＭ信号であり、第２のキャリアは、キャリア周波数３９６ＭＨｚの４Ｋ ＱＡＭ信号であり、第３のキャリアは、キャリア周波数５８８ＭＨｚの４Ｋ ＱＡＭ信号であり、第４のキャリアは、キャリア周波数７８６ＭＨｚの４Ｋ ＱＡＭ信号であり、第５のキャリアは、キャリア周波数９３０ＭＨｚの４Ｋ ＱＡＭ信号であり、第６のキャリアは、キャリア周波数１１２２ＭＨｚの４Ｋ ＱＡＭ信号である。第１の試験２３０２では、ＣＡＴＶ増幅器がバイアス電流５３０ｍＡで動作し、ＤＰＤ補正がない場合、第６のキャリアがＭＥＲ＝４１ｄＢの仕様を満たしていない。しかしながら、（たとえば、ＤＰＤシステム３０４によって）ＤＰＤ補正を適用した場合、すべてのキャリアがＭＥＲ仕様を満たしている。第２の試験２３０４では、ＣＡＴＶ増幅器がバイアス電流４４０ｍＡで動作し（バイアス電流５３０ｍＡで動作する場合と比較して増幅器あたり約３ワットの削減）、ＤＰＤ補正がない場合、試験されたすべてのキャリアがＭＥＲ＝４１ｄＢの仕様を満たしていない。しかしながら、（たとえば、ＤＰＤシステム３０４によって）ＤＰＤ補正を適用した場合、すべてのキャリアがＭＥＲ仕様を満たしている。

ここで図２４を参照すると、様々な実施形態による、ＤＰＤシステムにおいてデジタルプリディストーションプロセスを実行するための方法２４００が示されている。方法２４００は、ブロック２４０２で開始し、図４のＤＰＤシステム３０４などのＤＰＤシステムの入力で、ＤＰＤ入力信号が受信される。上記のように、いくつかの実施形態では、ＤＰＤ入力信号は、ＤＰＤ入力信号ｘ（ｎ）（図４）を含んでもよく、さらにＤＰＤ入力信号ｘ（ｎ）は、ＤＵＣ３０２（図３）によって生成された合成信号ｃ（ｎ）を含んでもよい。いくつかの例では、方法２４００はブロック２４０４に進み、ＤＰＤシステムの入力に結合された非線形データ経路が提供される。たとえば、非線形データ経路は、図４Ａの非線形データ経路４０５を含んでもよい。したがって、非線形データ経路は、複数の並列データ経路要素を含んでもよい。いくつかの例では、複数の並列データ経路要素は、ビデオ帯域幅ＤＰＤデータ経路４０４、ベースバンドＤＰＤデータ経路４０６、第２高調波ＤＰＤデータ経路４０８、および第３高調波ＤＰＤデータ経路４１０を含む。いくつかの実施形態では、方法２４００はブロック２４０６に進み、異なる並列データ経路要素のそれぞれを使用して、入ってくる信号に、ＣＡＴＶ増幅器の逆非線形挙動の異なる態様を追加してもよい。いくつかの例では、方法２４００は、次いでブロック２４０８に進み、第１のコンバイナが、複数の並列データ経路要素のそれぞれの出力を組み合わせて、第１のプリディストーション信号を生成する。場合によっては、第１のプリディストーション信号は、ＣＡＴＶ増幅器のベースバンド成分、ビデオ成分、および高調波成分をモデル化する合成信号ｘ’（ｎ）（図４Ａ）を含んでもよい。いくつかの実施形態では、方法２４００はブロック２４１０に進み、非線形データ経路と並列に入力に結合された線形データ経路が提供され、線形データ経路が第２のプリディストーション信号を生成する。いくつかの実施形態では、第２のプリディストーション信号は、時間遅延ＤＰＤ入力信号ｘ（ｎ）４１９（図４Ａ）を含んでもよい。次いで、方法はブロック２４１２に進み、第２のコンバイナが、第１のプリディストーション信号と第２のプリディストーション信号とを組み合わせてＤＰＤ出力信号を生成する。いくつかの実施形態では、ＤＰＤ出力信号は、ＤＰＤ出力信号ｙ（ｎ）（図４Ａ）を含んでもよい。様々な実施形態では、方法はブロック２４１４に進み、ＤＰＤ出力信号は、ＣＡＴＶ増幅器（たとえば、図２のＣＡＴＶ増幅器２１２など）に提供される。本開示の実施形態によれば、ＤＰＤ出力信号は、ＣＡＴＶ増幅器の複数の非線形成分を補償するように構成される。方法２４００の前、最中、および後に追加の方法ステップが実施されてもよく、本開示の範囲から逸脱することなく、方法２４００の様々な実施形態に従って、上記のいくつかの方法ステップが置き換えられるか、または削除され得ることが理解されよう。

様々な構成（たとえば、ケーブルネットワーク２００、ＤＦＥシステム３００、およびＤＰＤシステム３０４の構成要素、図４Ａの並列データ経路要素の数、ならびに図に示されている他の特徴および構成要素）は単なる例示であり、添付の特許請求の範囲に具合的に記載されているものを超えて限定するものではないことに留意されたい。当業者には、他の構成が使用され得ることが理解されよう。また、例示的なケーブルネットワーク２００が示されているが、本明細書に開示するＤＰＤシステムは、たとえば他の通信システムが有害な非線形挙動を示す増幅器を配置している場合、他の通信システムにおいて使用され得る。

本発明は、次の実施例のうちの１つまたは複数を表現することができるが、これらに限定されない。

波高率低減（ＣＦＲ）システムであって、ＣＦＲシステムの入力に結合されたデジタル傾斜フィルタであって、システム入力信号を受信し、デジタル傾斜フィルタ出力でデジタル傾斜フィルタ出力信号を生成するように構成された、デジタル傾斜フィルタと、デジタル傾斜フィルタ出力に結合されたＣＦＲモジュールであって、デジタル傾斜フィルタ出力信号を受信し、デジタル傾斜フィルタ出力信号に対してＣＦＲプロセスを実行して、ＣＦＲモジュール出力でＣＦＲモジュール出力信号を生成するように構成された、ＣＦＲモジュールと、ＣＦＲモジュール出力に結合されたデジタル傾斜等化器であって、ＣＦＲモジュール出力信号を受信し、システム出力信号を生成するように構成された、デジタル傾斜等化器とを含む、ＣＦＲシステム。

ＣＦＲモジュール出力に結合されたデジタルプリディストーション（ＤＰＤ）モジュールであって、ＣＦＲモジュール出力信号を受信し、ＣＦＲモジュール出力信号に対してＤＰＤプロセスを実行して、ＤＰＤモジュール出力でＤＰＤモジュール出力信号を生成するように構成された、ＤＰＤモジュールをさらに含み、デジタル傾斜等化器が、ＤＰＤモジュール出力に結合され、デジタル傾斜等化器が、ＤＰＤモジュール出力信号を受信し、システム出力信号を生成するように構成された、実施例１に記載のＣＦＲシステム。

システム入力信号が、第１のピーク対平均電力比（ＰＡＰＲ）を有し、ＣＦＲモジュール出力信号が、第１のＰＡＰＲよりも小さい第２のＰＡＰＲを有する、実施例１に記載のＣＦＲシステム。

ＣＦＲモジュールおよびＤＰＤモジュールと並列にＣＦＲシステムの入力に結合されて第１の時間遅延信号を生成する第１の線形データ経路と、デジタル傾斜等化器出力信号と第１の時間遅延信号とを組み合わせてシステム出力信号を生成するように構成された第１のコンバイナとをさらに含む、実施例２に記載のＣＦＲシステム。

ＣＦＲモジュールと並列にＣＦＲシステムの入力に結合されて第２の時間遅延信号を生成する第２の線形データ経路と、ＣＦＲモジュール出力信号と第２の時間遅延信号とを組み合わせて第１の出力信号を生成するように構成された第２のコンバイナと、第１の出力信号とＤＰＤモジュール出力信号とを組み合わせてシステム出力信号を生成するように構成された第３のコンバイナとをさらに含む、実施例４に記載のＣＦＲシステム。

ＤＰＤモジュールが、ＣＦＲモジュール出力に結合された非線形データ経路をさらに含み、非線形データ経路が、ＣＦＲモジュール出力にそれぞれ結合された複数の並列データ経路要素を含み、複数の並列データ経路要素のそれぞれが、増幅器の非線形成分に対応するＣＦＲモジュール出力信号に異なる逆非線形成分を追加するように構成され、コンバイナが、複数の並列データ経路要素のそれぞれの出力を組み合わせてＤＰＤモジュール出力信号を生成するように構成される、実施例２に記載のＣＦＲシステム。

デジタル／アナログ変換器（ＤＡＣ）が、システム出力信号を受信し、ＤＡＣ出力信号を生成するように構成され、アナログ傾斜フィルタが、ＤＡＣ出力信号を受信し、アナログ傾斜フィルタ出力信号を生成するように構成され、デジタル傾斜フィルタが、アナログ傾斜フィルタをモデル化するように構成される、実施例１に記載のＣＦＲシステム。

デジタル傾斜等化器が、アナログ傾斜フィルタの逆数をモデル化するように構成される、実施例７に記載のＣＦＲシステム。

単側波帯ヒルベルトフィルタをさらに含み、単側波帯ヒルベルトフィルタ入力が、ＤＰＤモジュール出力信号を受信するように構成され、単側波帯ヒルベルトフィルタ出力が、デジタル傾斜等化器入力に結合される、実施例２に記載のＣＦＲシステム。

増幅器出力からフィードバックデータを受信するように構成された適応エンジンをさらに含み、適応エンジンが、フィードバックデータに基づいてＣＦＲモジュールの構成を更新するように構成される、実施例１に記載のＣＦＲシステム。

波高率低減（ＣＦＲ）プロセスを実行するように構成されたデジタルフロントエンド（ＤＦＥ）システムであって、ベースバンドデータ入力信号を受信および変換して合成信号を生成するように構成されたデジタルアップコンバータ（ＤＵＣ）と、デジタル傾斜フィルタ、ＣＦＲモジュール、およびデジタル傾斜等化器を含む、ＣＦＲシステムであって、デジタル傾斜フィルタが、合成信号を受信し、デジタル傾斜フィルタ出力信号を生成するように構成され、ＣＦＲモジュールが、デジタル傾斜フィルタ出力信号を受信し、デジタル傾斜フィルタ出力信号に対してＣＦＲプロセスを実行して、ＣＦＲモジュール出力信号を生成するように構成され、デジタル傾斜等化器が、ＣＦＲモジュール出力信号を受信し、ＣＦＲシステム出力信号を生成するように構成され、ＣＦＲシステム出力信号が、増幅器に結合される、ＣＦＲシステムと、増幅器の出力からフィードバックデータを受信するように構成された適応エンジンであって、フィードバックデータに基づいてＣＦＲシステムの構成を更新するように構成される、適応エンジンとを含む、デジタルフロントエンド（ＤＦＥ）システム。

ＣＦＲプロセスが、デジタル傾斜フィルタ出力信号のピーク対平均電力比（ＰＡＰＲ）を低減するように構成される、実施例１１に記載のＤＦＥシステム。

ＣＦＲシステムが、ＣＦＲモジュール出力に結合された非線形データ経路を含むデジタルプリディストーション（ＤＰＤ）モジュールをさらに含み、非線形データ経路が、ＣＦＲモジュール出力にそれぞれ結合された複数の並列データ経路要素を含み、複数の並列データ経路要素のそれぞれが、増幅器の非線形成分に対応する異なる逆非線形成分をモデル化するように構成され、コンバイナが、複数の並列データ経路要素のそれぞれの出力を組み合わせてＤＰＤモジュール出力信号を生成するように構成され、デジタル傾斜等化器が、ＤＰＤモジュール出力信号を受信し、ＣＦＲシステム出力信号を生成するように構成される、実施例１１に記載のＤＦＥシステム。

デジタル／アナログ変換器（ＤＡＣ）が、ＣＦＲシステム出力信号を受信し、ＤＡＣ出力信号を生成するように構成され、アナログ傾斜フィルタが、ＤＡＣ出力信号を受信し、アナログ傾斜フィルタ出力信号を生成するように構成され、デジタル傾斜フィルタが、アナログ傾斜フィルタをモデル化するように構成される、実施例１１に記載のＤＦＥシステム。

デジタル傾斜等化器が、アナログ傾斜フィルタの逆数をモデル化するように構成される、実施例１４に記載のＤＦＥシステム。

波高率低減（ＣＦＲ）システムのデジタル傾斜フィルタで入力信号を受信し、デジタル傾斜フィルタ出力でデジタル傾斜フィルタ出力信号を生成することと、ＣＦＲシステムのＣＦＲモジュールで、デジタル傾斜フィルタ出力信号に対してＣＦＲプロセスを実行して、ＣＦＲモジュール出力信号を生成することであって、ＣＦＲプロセスが、デジタル傾斜フィルタ出力信号のピーク対平均電力比（ＰＡＰＲ）を低減するように構成される、ＣＦＲプロセスを実行することと、ＣＦＲシステムのデジタル傾斜等化器で、ＣＦＲモジュール出力信号を受信し、システム出力信号を生成することと、システム出力信号を増幅器に提供することとを含む、方法。

増幅器の出力から受信したフィードバックデータに応答して、ＣＦＲシステムの構成を更新することをさらに含む、実施例１６に記載の方法。

ＣＦＲシステムのデジタルプリディストーション（ＤＰＤ）モジュールで、ＣＦＲモジュール出力信号に対してＤＰＤプロセスを実行して、ＤＰＤモジュール出力信号を生成することと、ＣＦＲシステムのデジタル傾斜等化器で、ＤＰＤモジュール出力信号を受信し、システム出力信号を生成することとをさらに含む、実施例１６に記載の方法。

ＤＰＤモジュールが、ＣＦＲモジュールの出力に結合された非線形データ経路をさらに含み、非線形データ経路が、ＣＦＲモジュール出力にそれぞれ結合された複数の並列データ経路要素を含み、複数の並列データ経路要素のそれぞれが、増幅器の非線形成分に対応する異なる逆非線形成分をモデル化するように構成され、コンバイナが、複数の並列データ経路要素のそれぞれの出力を組み合わせてＤＰＤモジュール出力信号を生成するように構成される、実施例１８に記載の方法。

システム出力信号を増幅器に提供したことに応答して、増幅器を非線形領域で動作させるとともに増幅器の電力消費量を削減することをさらに含む、実施例１６に記載の方法。

ＤＰＤ入力信号を受信するように構成された入力と、入力に結合された非線形データ経路であって、非線形データ経路が、入力にそれぞれ結合された複数の並列データ経路要素を含み、複数の並列データ経路要素のそれぞれが、増幅器の非線形成分に対応するＤＰＤ入力信号に異なる逆非線形成分を追加するように構成され、第１のコンバイナが、複数の並列データ経路要素のそれぞれの出力を組み合わせて第１のプリディストーション信号を生成するように構成される、非線形データ経路と、非線形データ経路と並列に入力に結合されて第２のプリディストーション信号を生成する線形データ経路と、第１のプリディストーション信号と第２のプリディストーション信号とを組み合わせてＤＰＤ出力信号を生成するように構成された第２のコンバイナとを含む、デジタルプリディストーション（ＤＰＤ）システム。

複数の並列データ経路要素が、ベースバンドＤＰＤデータ経路、ビデオ帯域幅ＤＰＤデータ経路、第２高調波ＤＰＤデータ経路、および第３高調波ＤＰＤデータ経路を含む、実施例２１に記載のＤＰＤシステム。

ベースバンドＤＰＤデータ経路が、ＤＰＤ入力信号に逆非線形ベースバンド成分を追加するように構成される、実施例２２に記載のＤＰＤシステム。

ビデオ帯域幅ＤＰＤデータ経路が、ＤＰＤ入力信号に逆非線形ビデオ帯域幅成分を追加するように構成される、実施例２２に記載のＤＰＤシステム。

第２高調波ＤＰＤデータ経路が、ＤＰＤ入力信号に逆第２高調波成分を追加するように構成される、実施例２２に記載のＤＰＤシステム。

第３高調波ＤＰＤデータ経路が、ＤＰＤ入力信号に逆第３高調波成分を追加するように構成される、実施例２２に記載のＤＰＤシステム。

アナログ傾斜フィルタをモデル化するように構成されたデジタル傾斜フィルタをさらに含み、デジタル傾斜フィルタ入力が入力に結合され、デジタル傾斜フィルタ出力が非線形データ経路に結合される、実施例２１に記載のＤＰＤシステム。

アナログ傾斜フィルタの逆数をモデル化するように構成されたデジタル傾斜等化器をさらに含み、デジタル傾斜等化器入力が、第１のプリディストーション信号を受信するように構成され、第２のコンバイナが、デジタル傾斜等化器出力を第２のプリディストーション信号と組み合わせてＤＰＤ出力信号を生成するように構成される、実施例２１に記載のＤＰＤシステム。

単側波帯ヒルベルトフィルタをさらに含み、単側波帯ヒルベルトフィルタ入力が、第１のプリディストーション信号を受信するように構成され、単側波帯ヒルベルトフィルタ出力が、デジタル傾斜等化器入力に結合される、実施例２８に記載のＤＰＤシステム。

ＤＰＤ出力信号が、増幅器入力に結合されて増幅出力信号を生成し、ＤＰＤ出力信号が、増幅器の複数の非線形成分を補償するように構成される、実施例２１に記載のＤＰＤシステム。

デジタルプリディストーション（ＤＰＤ）プロセスを実行するように構成されたデジタルフロントエンド（ＤＦＥ）システムであって、ベースバンドデータ入力信号を受信および変換して合成信号を生成するように構成されたデジタルアップコンバータ（ＤＵＣ）と、ＤＰＤ入力で合成信号を受信し、合成信号に対してＤＰＤプロセスを実行するように構成されたＤＰＤシステムであって、ＤＰＤ入力が、複数の並列データ経路要素に結合され、複数の並列データ経路要素のうちの少なくとも１つが、増幅器の非線形高調波成分に対応する合成信号に逆高調波成分を追加するように構成され、コンバイナが、複数のデータ経路要素のそれぞれの出力を組み合わせてＤＰＤ出力信号を生成するように構成され、ＤＰＤ出力信号が、増幅器に結合される、ＤＰＤシステムとを含み、ＤＰＤ出力信号が、増幅器の非線形高調波成分を補償するように構成される、デジタルフロントエンド（ＤＦＥ）システム。

複数の並列データ経路要素が、ベースバンドＤＰＤデータ経路、ビデオ帯域幅ＤＰＤデータ経路、第２高調波ＤＰＤデータ経路、および第３高調波ＤＰＤデータ経路を含む、実施例３０に記載のＤＦＥシステム。

ＤＵＣが、ベースバンドデータ入力信号に対して補間プロセスを実行して補間信号を生成するように構成され、ＤＵＣが、補間信号に対して混合プロセスを実行して合成信号を生成するように構成される、実施例３１に記載のＤＦＥシステム。

ＤＰＤシステムが、アナログ傾斜フィルタをモデル化するように構成されたデジタル傾斜フィルタをさらに含み、デジタル傾斜フィルタ入力が、合成信号を受信するように構成され、デジタル傾斜フィルタ出力が、複数の並列データ経路要素に結合される、実施例３１に記載のＤＦＥシステム。

ＤＰＤシステムが、アナログ傾斜フィルタの逆数をモデル化するように構成されたデジタル傾斜等化器をさらに含み、デジタル傾斜等化器入力が、複数のデータ経路要素のそれぞれの組み合わされた出力を受信するように構成され、別のコンバイナが、デジタル傾斜等化器出力を線形ＤＰＤ信号に組み合わせてＤＰＤ出力信号を生成するように構成される、実施例３１に記載のＤＦＥシステム。

デジタルプリディストーション（ＤＰＤ）システムの入力でＤＰＤ入力信号を受信することと、ＤＰＤシステムの入力に結合された非線形データ経路でＤＰＤ入力信号を受信することであって、非線形データ経路が、入力にそれぞれ結合された複数の並列データ経路要素を含む、ＤＰＤ入力信号を受信することと、複数の並列データ経路要素のそれぞれによって、増幅器の非線形成分に対応するＤＰＤ入力信号に逆非線形成分を追加することと、第１のコンバイナによって、複数の並列データ経路要素のそれぞれの出力を組み合わせて第１のプリディストーション信号を生成することと、非線形データ経路と並列に入力に結合された線形データ経路でＤＰＤ入力信号を受信して第２のプリディストーション信号を生成することと、第２のコンバイナによって、第１のプリディストーション信号と第２のプリディストーション信号とを組み合わせてＤＰＤ出力信号を生成することとを含む、方法。

複数の並列データ経路要素が、ベースバンドＤＰＤデータ経路、ビデオ帯域幅ＤＰＤデータ経路、第２高調波ＤＰＤデータ経路、および第３高調波ＤＰＤデータ経路を含む、実施例３６に記載の方法。

ベースバンドＤＰＤデータ経路によって、ＤＰＤ入力信号に逆非線形ベースバンド成分を追加することと、ビデオ帯域幅ＤＰＤデータ経路によって、ＤＰＤ入力信号に逆非線形ビデオ帯域幅成分を追加することと、第２高調波ＤＰＤデータ経路によって、ＤＰＤ入力信号に逆第２高調波成分を追加することと、第３高調波ＤＰＤデータ経路によって、ＤＰＤ入力信号に逆第３高調波成分を追加することとをさらに含む、実施例３７に記載の方法。

増幅器入力にＤＰＤ出力信号を提供して増幅出力信号を生成することをさらに含み、ＤＰＤ出力信号が、増幅器の複数の非線形成分を補償するように構成される、実施例３６に記載の方法。

ＤＰＤ出力信号を増幅器に提供したことに応答して、増幅器を非線形領域で動作させるとともに増幅器の電力消費量を削減することをさらに含む、実施例３６に記載の方法。

特定の実施形態について図示し説明してきたが、特許請求される発明を好ましい実施形態に限定するものではないことが理解されるとともに、特許請求される発明の趣旨および範囲から逸脱することなく、様々な変更および修正がなされ得ることが当業者には明らかであろう。したがって、本明細書および図面は、限定的ではなく例示的なものと見なされるべきである。特許請求される発明は、代替物、修正形態、および均等物を包含するものとする。

Claims (14)

1. 波高率低減（ＣＦＲ）システムであって、
   前記ＣＦＲシステムの入力に結合されたデジタル傾斜フィルタであって、システム入力信号を受信し、デジタル傾斜フィルタ出力でデジタル傾斜フィルタ出力信号を生成するように構成された、デジタル傾斜フィルタと、
   前記デジタル傾斜フィルタ出力に結合されたＣＦＲモジュールであって、前記デジタル傾斜フィルタ出力信号を受信し、前記デジタル傾斜フィルタ出力信号に対してＣＦＲプロセスを実行して、ＣＦＲモジュール出力でＣＦＲモジュール出力信号を生成するように構成された、ＣＦＲモジュールと、
   前記ＣＦＲモジュール出力に結合されたデジタル傾斜等化器であって、前記ＣＦＲモジュール出力信号を受信し、システム出力信号を生成するように構成された、デジタル傾斜等化器と、
   前記ＣＦＲモジュールおよびデジタルプリディストーション（ＤＰＤ）モジュールと並列に前記ＣＦＲシステムの前記入力に結合されて第１の時間遅延信号を生成する第１の線形データ経路と、
   デジタル傾斜等化器出力信号と前記第１の時間遅延信号とを組み合わせて前記システム出力信号を生成するように構成された第１のコンバイナと、
   前記ＤＰＤモジュールと並列に前記ＣＦＲシステムの前記入力に結合されて第２の時間遅延信号を生成する第２の線形データ経路と、
   前記ＣＦＲモジュール出力信号と前記第２の時間遅延信号とを組み合わせて第１の出力信号を生成するように構成された第２のコンバイナと
   を含む、ＣＦＲシステム。
2. 前記ＣＦＲモジュール出力に結合された前記ＤＰＤモジュールであって、前記ＣＦＲモジュール出力信号を受信し、前記ＣＦＲモジュール出力信号に対してＤＰＤプロセスを実行して、ＤＰＤモジュール出力でＤＰＤモジュール出力信号を生成するように構成された、ＤＰＤモジュールをさらに含み、
   前記デジタル傾斜等化器が、前記ＤＰＤモジュール出力に結合され、前記デジタル傾斜等化器が、前記ＤＰＤモジュール出力信号を受信し、前記システム出力信号を生成するように構成された、請求項１に記載のＣＦＲシステム。
3. 前記システム入力信号が、第１のピーク対平均電力比（ＰＡＰＲ）を有し、前記ＣＦＲモジュール出力信号が、前記第１のＰＡＰＲよりも小さい第２のＰＡＰＲを有する、請求項１に記載のＣＦＲシステム。
4. 前記第１の出力信号と前記ＤＰＤモジュール出力信号とを組み合わせるように構成された第３のコンバイナと
   をさらに含む、請求項１に記載のＣＦＲシステム。
5. 前記ＤＰＤモジュールが、前記ＣＦＲモジュール出力に結合された非線形データ経路をさらに含み、前記非線形データ経路が、前記ＣＦＲモジュール出力にそれぞれ結合された複数の並列データ経路要素を含み、前記複数の並列データ経路要素のそれぞれが、増幅器の非線形成分に対応する前記ＣＦＲモジュール出力信号に異なる逆非線形成分を追加するように構成され、コンバイナが、前記複数の並列データ経路要素のそれぞれの出力を組み合わせて前記ＤＰＤモジュール出力信号を生成するように構成される、請求項２に記載のＣＦＲシステム。
6. デジタル／アナログ変換器（ＤＡＣ）が、前記システム出力信号を受信し、ＤＡＣ出力信号を生成するように構成され、アナログ傾斜フィルタが、前記ＤＡＣ出力信号を受信し、アナログ傾斜フィルタ出力信号を生成するように構成され、前記デジタル傾斜フィルタが、前記アナログ傾斜フィルタをモデル化するように構成される、請求項１に記載のＣＦＲシステム。
7. 前記デジタル傾斜等化器が、前記アナログ傾斜フィルタの逆数をモデル化するように構成される、請求項６に記載のＣＦＲシステム。
8. 単側波帯ヒルベルトフィルタをさらに含み、単側波帯ヒルベルトフィルタ入力が、前記ＤＰＤモジュール出力信号を受信するように構成され、単側波帯ヒルベルトフィルタ出力が、デジタル傾斜等化器入力に結合される、請求項２に記載のＣＦＲシステム。
9. 増幅器出力からフィードバックデータを受信するように構成された適応エンジンをさらに含み、前記適応エンジンが、前記フィードバックデータに基づいて前記ＣＦＲモジュールの構成を更新するように構成される、請求項１に記載のＣＦＲシステム。
10. 波高率低減（ＣＦＲ）プロセスを実行するように構成されたデジタルフロントエンド（ＤＦＥ）システムであって、
    ベースバンドデータ入力信号を受信および変換して合成信号を生成するように構成されたデジタルアップコンバータ（ＤＵＣ）と、
    デジタル傾斜フィルタ、ＣＦＲモジュール、およびデジタル傾斜等化器を含む、ＣＦＲシステムであって、前記デジタル傾斜フィルタが、前記合成信号を受信し、デジタル傾斜フィルタ出力信号を生成するように構成され、前記ＣＦＲモジュールが、前記デジタル傾斜フィルタ出力信号を受信し、前記デジタル傾斜フィルタ出力信号に対して前記ＣＦＲプロセスを実行して、ＣＦＲモジュール出力信号を生成するように構成され、前記デジタル傾斜等化器が、前記ＣＦＲモジュール出力信号を受信し、ＣＦＲシステム出力信号を生成するように構成され、前記ＣＦＲシステム出力信号が、増幅器に結合される、ＣＦＲシステムと、
    前記増幅器の出力からフィードバックデータを受信するように構成された適応エンジンであって、前記フィードバックデータに基づいて前記ＣＦＲシステムの構成を更新するように構成される、適応エンジンと
    を含み、
    前記ＣＦＲシステムがさらに、
    前記ＣＦＲモジュールおよびデジタルプリディストーション（ＤＰＤ）モジュールと並列に前記ＣＦＲシステムの前記入力に結合されて第１の時間遅延信号を生成する第１の線形データ経路と、
    デジタル傾斜等化器出力信号と前記第１の時間遅延信号とを組み合わせて前記システム出力信号を生成するように構成された第１のコンバイナと、
    前記ＤＰＤモジュールと並列に前記ＣＦＲシステムの前記入力に結合されて第２の時間遅延信号を生成する第２の線形データ経路と、
    前記ＣＦＲモジュール出力信号と前記第２の時間遅延信号とを組み合わせて第１の出力信号を生成するように構成された第２のコンバイナと
    を含む、デジタルフロントエンド（ＤＦＥ）システム。
11. 前記ＣＦＲプロセスが、前記デジタル傾斜フィルタ出力信号のピーク対平均電力比（ＰＡＰＲ）を低減するように構成される、請求項１０に記載のＤＦＥシステム。
12. 前記ＣＦＲシステムが、ＣＦＲモジュール出力に結合された非線形データ経路を含む前記ＤＰＤモジュールをさらに含み、前記非線形データ経路が、前記ＣＦＲモジュール出力にそれぞれ結合された複数の並列データ経路要素を含み、前記複数の並列データ経路要素のそれぞれが、前記増幅器の非線形成分に対応する異なる逆非線形成分をモデル化するように構成され、コンバイナが、前記複数の並列データ経路要素のそれぞれの出力を組み合わせてＤＰＤモジュール出力信号を生成するように構成され、前記デジタル傾斜等化器が、前記ＤＰＤモジュール出力信号を受信し、前記ＣＦＲシステム出力信号を生成するように構成される、請求項１０に記載のＤＦＥシステム。
13. デジタル／アナログ変換器（ＤＡＣ）が、前記ＣＦＲシステム出力信号を受信し、ＤＡＣ出力信号を生成するように構成され、アナログ傾斜フィルタが、前記ＤＡＣ出力信号を受信し、アナログ傾斜フィルタ出力信号を生成するように構成され、前記デジタル傾斜フィルタが、前記アナログ傾斜フィルタをモデル化するように構成される、請求項１０に記載のＤＦＥシステム。
14. 前記デジタル傾斜等化器が、前記アナログ傾斜フィルタの逆数をモデル化するように構成される、請求項１３に記載のＤＦＥシステム。

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