[go: up one dir, main page]

JP7567243B2 - Semiconductor Device - Google Patents

Semiconductor Device Download PDF

Info

Publication number
JP7567243B2
JP7567243B2 JP2020124280A JP2020124280A JP7567243B2 JP 7567243 B2 JP7567243 B2 JP 7567243B2 JP 2020124280 A JP2020124280 A JP 2020124280A JP 2020124280 A JP2020124280 A JP 2020124280A JP 7567243 B2 JP7567243 B2 JP 7567243B2
Authority
JP
Japan
Prior art keywords
wiring
semiconductor device
control
gap
front surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020124280A
Other languages
Japanese (ja)
Other versions
JP2022020969A (en
Inventor
直樹 三枝
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2020124280A priority Critical patent/JP7567243B2/en
Priority to CN202110568778.2A priority patent/CN113964100A/en
Publication of JP2022020969A publication Critical patent/JP2022020969A/en
Application granted granted Critical
Publication of JP7567243B2 publication Critical patent/JP7567243B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/047—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body the other leads being parallel to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of semiconductor or other solid state devices
    • H01L25/16—Assemblies consisting of a plurality of semiconductor or other solid state devices the devices being of types provided for in two or more different subclasses of H10B, H10D, H10F, H10H, H10K or H10N, e.g. forming hybrid circuits
    • H01L25/165—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/48139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

本発明は、半導体装置に関する。 The present invention relates to a semiconductor device.

半導体装置は、パワーデバイスを含んでいる。パワーデバイスは、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である。そして、半導体装置は、例えば、電力変換装置として利用されている。このような半導体装置は、パワーデバイスを含む半導体素子及び制御ＩＣ（Integrated Circuit）と、複数のリードフレームと、半導体素子及び制御ＩＣを収納するケースとを含んでいる。リードフレームは一端部がケース内に、他端部がケース外に延出するようにケースにインサート成形されている。この際、リードフレームのケース内の部分の主面は表出されている。制御ＩＣは所定のリードフレームのケース内の表出されている部分に接着部材を介して搭載されている。制御ＩＣには、ワイヤを経由して、半導体素子並びにリードフレームに機械的、電気的に接続されている。また、リードフレームは、導電性を備える金属、ケースはポリフェニレンサルファイド（ＰＰＳ）樹脂により構成されることがある。 The semiconductor device includes a power device. The power device is, for example, an IGBT (Insulated Gate Bipolar Transistor) or a power MOSFET (Metal Oxide Semiconductor Field Effect Transistor). The semiconductor device is used, for example, as a power conversion device. Such a semiconductor device includes a semiconductor element including a power device, a control IC (Integrated Circuit), a plurality of lead frames, and a case that houses the semiconductor element and the control IC. The lead frame is insert-molded into the case so that one end extends inside the case and the other end extends outside the case. At this time, the main surface of the lead frame inside the case is exposed. The control IC is mounted on the exposed part of the case of a specific lead frame via an adhesive member. The control IC is mechanically and electrically connected to the semiconductor element and the lead frame via a wire. The lead frame may be made of a conductive metal, and the case may be made of polyphenylene sulfide (PPS) resin.

特開２０１４－１４６７０４号公報JP 2014-146704 A

ＰＰＳ樹脂は一般的に金属との密着性が弱い。ＰＰＳ樹脂で構成されるケースにインサート成形された、金属により構成されるリードフレームはケースに対して隙間が発生してしまう。この状態においてリードフレーム上の制御ＩＣにワイヤボンディングを行うと、ボンディングツールからの超音波振動により制御ＩＣと共にリードフレームも振動して、超音波が分散されてしまう。この結果、ボンディングワイヤを制御ＩＣに確実に接合させることができない。また、ボンディングワイヤをリードフレームに直接ワイヤボンディングする場合も同様である。ボンディングワイヤの接合が不安定であると、半導体装置に電気的不良が生じやすくなり、半導体装置の信頼性が低下してしまう。 PPS resin generally has poor adhesion to metals. A lead frame made of metal that is insert molded into a case made of PPS resin will have a gap between the case and the lead frame. If wire bonding is performed on a control IC on the lead frame in this state, the ultrasonic vibrations from the bonding tool will vibrate the lead frame along with the control IC, dispersing the ultrasonic waves. As a result, the bonding wire cannot be reliably bonded to the control IC. The same is true when the bonding wire is directly wire bonded to the lead frame. If the bonding wire bond is unstable, electrical defects are more likely to occur in the semiconductor device, reducing the reliability of the semiconductor device.

本発明は、このような点に鑑みてなされたものであり、ボンディングワイヤの接合性の低下を抑制することができる半導体装置を提供することを目的とする。 The present invention was made in consideration of these points, and aims to provide a semiconductor device that can suppress the deterioration of the bondability of the bonding wire.

本発明の一観点によれば、半導体素子と、一方向に延伸し、延伸方向に直交する断面視で、配線おもて面と配線裏面と前記配線おもて面及び前記配線裏面の間に設けられた第１配線側面及び第２配線側面とを備える配線部材と、枠型状を成す上部枠体部と平面視で矩形状を成す下部本体部とからなり、前記下部本体部のおもて面の外縁に沿って前記上部枠体部が形成されたケースと、を有し、前記下部本体部のおもて面の略中央部に、前記半導体素子を収納する前記下部本体部のおもて面から前記下部本体部の裏面に貫通する収納開口部が開口され、前記下部本体部のおもて面の開口縁部に前記収納開口部の一辺に沿って窪んだ配線取付領域に前記配線部材が接着部材により取り付けられ、前記配線おもて面が前記下部本体部のおもて面に略同一平面を成しており、前記配線部材の前記配線おもて面に前記接着部材により接合された電子部品をさらに有し、前記接着部材は、前記配線おもて面から、前記第１配線側面と前記配線取付領域との第１隙間、または、前記第２配線側面と前記配線取付領域との第２隙間の、少なくともいずれか一方に及んでいる、半導体装置が提供される。 According to one aspect of the present invention, there is provided a case including a semiconductor element, a wiring member extending in one direction and including, in a cross-sectional view perpendicular to the extending direction, a wiring front surface, a wiring back surface, and a first wiring side surface and a second wiring side surface provided between the wiring front surface and the wiring back surface, and an upper frame portion having a frame shape and a lower main body portion having a rectangular shape in a plan view, the upper frame portion being formed along an outer edge of the front surface of the lower main body portion , and a storage opening portion for storing the semiconductor element is opened in an approximately central portion of the front surface of the lower main body portion, penetrating from the front surface of the lower main body portion to the back surface of the lower main body portion. the wiring member is attached by an adhesive to a wiring mounting area recessed along one side of the storage opening at the opening edge portion of the front surface of the lower main body portion, the wiring front surface being substantially flush with the front surface of the lower main body portion, and the semiconductor device further includes an electronic component joined to the wiring front surface of the wiring member by the adhesive, the adhesive member extending from the wiring front surface to at least either a first gap between the first wiring side surface and the wiring mounting area or a second gap between the second wiring side surface and the wiring mounting area .

開示の技術によれば、ボンディングワイヤの接合性の低下を抑制し、半導体装置の信頼性の低下を抑制することができる。 The disclosed technology can prevent a decrease in the bondability of the bonding wire and a decrease in the reliability of the semiconductor device.

第１の実施の形態の半導体装置の平面図である。1 is a plan view of a semiconductor device according to a first embodiment; 第１の実施の形態の半導体装置の断面図である。1 is a cross-sectional view of a semiconductor device according to a first embodiment; 第１の実施の形態の半導体装置の要部断面図（その１）である。1 is a cross-sectional view (part 1) of a main portion of a semiconductor device according to a first embodiment; 第１の実施の形態の半導体装置の要部断面図（その２）である。FIG. 2 is a cross-sectional view (part 2) of a main portion of the semiconductor device according to the first embodiment; 第２の実施の形態の半導体装置の平面図である。FIG. 13 is a plan view of a semiconductor device according to a second embodiment. 第２の実施の形態の半導体装置の要部断面図である。FIG. 11 is a cross-sectional view of a main part of a semiconductor device according to a second embodiment. 第３の実施の形態の半導体装置に含まれるリードフレームの拡大平面図（その１）である。FIG. 13 is an enlarged plan view (part 1) of a lead frame included in a semiconductor device according to a third embodiment; 第３の実施の形態の半導体装置に含まれるリードフレームの拡大平面図（その２）である。FIG. 13 is an enlarged plan view (part 2) of a lead frame included in the semiconductor device of the third embodiment; 第４の実施の形態の半導体装置の平面図である。FIG. 13 is a plan view of a semiconductor device according to a fourth embodiment. 第４の実施の形態の半導体装置の要部断面図（その１）である。FIG. 13 is a cross-sectional view (part 1) of a main portion of a semiconductor device according to a fourth embodiment; 第４の実施の形態の半導体装置の要部断面図（その２）である。FIG. 13 is a cross-sectional view (part 2) of a main portion of the semiconductor device according to the fourth embodiment; 第４の実施の形態の半導体装置の要部断面図（その３）である。FIG. 13 is a cross-sectional view (part 3) of a main portion of a semiconductor device according to a fourth embodiment;

以下、図面を参照して、実施の形態について説明する。なお、以下の説明において、「おもて面」及び「上面」とは、図２の半導体装置１０において、上側を向いた面を表す。同様に、「上」とは、図２の半導体装置１０において、上側の方向を表す。「裏面」及び「下面」とは、図２の半導体装置１０において、下側を向いた面を表す。同様に、「下」とは、図２の半導体装置１０において、下側の方向を表す。必要に応じて他の図面でも同様の方向性を意味する。「おもて面」、「上面」、「上」、「裏面」、「下面」、「下」、「側面」は、相対的な位置関係を特定する便宜的な表現に過ぎず、本発明の技術的思想を限定するものではない。例えば、「上」及び「下」は、必ずしも地面に対する鉛直方向を意味しない。つまり、「上」及び「下」の方向は、重力方向に限定されない。また、以下の説明において「主成分」とは、８０ｖｏｌ％以上含む場合を表す。 The following describes the embodiment with reference to the drawings. In the following description, the terms "front surface" and "upper surface" refer to the surface facing upward in the semiconductor device 10 of FIG. 2. Similarly, "upper" refers to the upward direction in the semiconductor device 10 of FIG. 2. The terms "rear surface" and "lower surface" refer to the surface facing downward in the semiconductor device 10 of FIG. 2. Similarly, "lower" refers to the downward direction in the semiconductor device 10 of FIG. 2. Similar orientations are used in other drawings as necessary. The terms "front surface", "upper surface", "upper", "rear surface", "lower surface", "lower", and "side surface" are merely convenient expressions for specifying relative positional relationships and do not limit the technical idea of the present invention. For example, "upper" and "lower" do not necessarily mean the vertical direction with respect to the ground. In other words, the directions of "upper" and "lower" are not limited to the direction of gravity. In the following description, the term "main component" refers to a component containing 80 vol% or more.

［第１の実施の形態］
第１の実施の形態における半導体装置について、図１～図３を用いて説明する。図１は、第１の実施の形態の半導体装置の平面図であり、図２は、第１の実施の形態の半導体装置の断面図であり、図３は、第１の実施の形態の半導体装置の要部断面図である。なお、図１では、封止部材３８の記載を省略している。図２は、図１における一点鎖線Ｘ－Ｘにおける断面図である。図３は、図２における半導体装置１０のリードフレーム３５の近傍を拡大して表している。また、図３では、ボンディングワイヤ２６及び封止部材３８の記載は省略している。 [First embodiment]
A semiconductor device according to a first embodiment will be described with reference to Figures 1 to 3. Figure 1 is a plan view of the semiconductor device according to the first embodiment, Figure 2 is a cross-sectional view of the semiconductor device according to the first embodiment, and Figure 3 is a cross-sectional view of a main part of the semiconductor device according to the first embodiment. Note that the sealing member 38 is omitted in Figure 1. Figure 2 is a cross-sectional view taken along dashed dotted line X-X in Figure 1. Figure 3 shows an enlarged view of the vicinity of the lead frame 35 of the semiconductor device 10 in Figure 2. Also, the bonding wires 26 and the sealing member 38 are omitted in Figure 3.

半導体装置１０は、半導体ユニット２０と、複数（図では３つ）の制御ＩＣ３７と、半導体ユニット２０及び制御ＩＣ３７を収納し、リードフレーム３３～３６を備えるケース３０とを有している。 The semiconductor device 10 has a semiconductor unit 20, multiple control ICs 37 (three in the figure), and a case 30 that houses the semiconductor unit 20 and the control ICs 37 and has lead frames 33 to 36.

半導体ユニット２０は、第１半導体チップ２１及び第２半導体チップ２２を６組有している。半導体ユニット２０は、さらに、１組の第１半導体チップ２１及び第２半導体チップ２２がおもて面にそれぞれ設けられた６つの回路パターン２３と、これらの回路パターン２３がおもて面に形成された絶縁基板２４とを有している。なお、このような半導体ユニット２０では、第１半導体チップ２１及び第２半導体チップ２２と、第１半導体チップ２１及び第２半導体チップ２２がおもて面に配置された回路パターン２３とを１組として、絶縁基板２４上に絶縁基板２４の長辺に沿って、例えば、６組配列されている。 The semiconductor unit 20 has six sets of a first semiconductor chip 21 and a second semiconductor chip 22. The semiconductor unit 20 further has six circuit patterns 23, each of which has a set of the first semiconductor chip 21 and the second semiconductor chip 22 provided on its front surface, and an insulating substrate 24 on whose front surface these circuit patterns 23 are formed. Note that in such a semiconductor unit 20, the first semiconductor chip 21 and the second semiconductor chip 22, and the circuit pattern 23 on whose front surface the first semiconductor chip 21 and the second semiconductor chip 22 are arranged as one set, for example, six sets, along the long side of the insulating substrate 24.

なお、図１では、６組の第１半導体チップ２１及び第２半導体チップ２２が設けられている場合を示しているに過ぎない。６組に限らず、半導体装置１０の仕様等に応じた組数を設けることができる。制御ＩＣ３７は、第１半導体チップ２１及び第２半導体チップ２２の２組に対して１つずつ、合計３つ設けられている。なお、本実施の形態では、複数存在する構成は特に断りがない場合には、そのうちの１つに符号を付して説明する。 Note that FIG. 1 merely shows a case where six pairs of first semiconductor chips 21 and second semiconductor chips 22 are provided. The number of pairs is not limited to six, and can be determined according to the specifications of the semiconductor device 10. A total of three control ICs 37 are provided, one for each pair of first semiconductor chips 21 and second semiconductor chips 22. Note that in this embodiment, unless otherwise specified, a configuration in which multiple chips exist will be described by assigning a reference symbol to one of the chips.

第１半導体チップ２１は、スイッチング素子を含んでいる。スイッチング素子は、例えば、ＩＧＢＴ、パワーＭＯＳＦＥＴが挙げられる。第１半導体チップ２１がＩＧＢＴである場合には、裏面に主電極としてコレクタ電極を、おもて面に、ゲート電極及び主電極としてエミッタ電極をそれぞれ備えている。第１半導体チップ２１がパワーＭＯＳＦＥＴである場合には、裏面に主電極としてドレイン電極を、おもて面に、ゲート電極及び主電極としてソース電極をそれぞれ備えている。上記の第１半導体チップ２１は、その裏面が回路パターン２３上に接合部材（図示を省略）により接合されている。なお、接合部材は、本実施の形態において、はんだまたは金属焼結体が用いられる。はんだは、所定の合金を主成分とする鉛フリーはんだにより構成される。所定の合金とは、例えば、錫－銀からなる合金、錫－亜鉛からなる合金、錫－アンチモンからなる合金のうち少なくともいずれかの合金である。はんだには、銅、ビスマス、インジウム、ニッケル、ゲルマニウム、コバルトまたはシリコン等の添加物が含まれてもよい。金属焼結体は、例えば、アルミニウム、銅が用いられる。 The first semiconductor chip 21 includes a switching element. Examples of the switching element include an IGBT and a power MOSFET. When the first semiconductor chip 21 is an IGBT, it has a collector electrode as a main electrode on the back surface, and a gate electrode and an emitter electrode as a main electrode on the front surface. When the first semiconductor chip 21 is a power MOSFET, it has a drain electrode as a main electrode on the back surface, and a gate electrode and a source electrode as a main electrode on the front surface. The back surface of the first semiconductor chip 21 is bonded to the circuit pattern 23 by a bonding member (not shown). In this embodiment, the bonding member is solder or a metal sintered body. The solder is made of a lead-free solder containing a predetermined alloy as a main component. The predetermined alloy is, for example, at least one of an alloy made of tin-silver, an alloy made of tin-zinc, and an alloy made of tin-antimony. The solder may contain additives such as copper, bismuth, indium, nickel, germanium, cobalt, or silicon. Examples of metal sintered bodies that can be used include aluminum and copper.

第２半導体チップ２２は、ダイオード素子を含んでいる。ダイオード素子は、例えば、ＳＢＤ（Schottky Barrier Diode）、ＰｉＮ（Ｐ-intrinsic-Ｎ）ダイオード等のＦＷＤ（Free Wheeling Diode）が挙げられる。このような第２半導体チップ２２は、裏面に主電極として出力電極（カソード電極）を、おもて面に主電極として入力電極（アノード電極）をそれぞれ備えている。上記の第２半導体チップ２２は、その裏面が回路パターン２３上に接合部材により接合されている。 The second semiconductor chip 22 includes a diode element. Examples of the diode element include an FWD (Free Wheeling Diode) such as an SBD (Schottky Barrier Diode) or a PiN (P-intrinsic-N) diode. Such a second semiconductor chip 22 has an output electrode (cathode electrode) as a main electrode on the back surface and an input electrode (anode electrode) as a main electrode on the front surface. The back surface of the second semiconductor chip 22 is bonded to the circuit pattern 23 by a bonding member.

このような第１，第２半導体チップ２１，２２の厚さは、例えば、１８０μｍ以上、２２０μｍ以下であって、平均は、２００μｍ程度である。また、第１，第２半導体チップ２１，２２に代えて、ＩＧＢＴとＦＷＤとの機能を合わせ持つＲＣ（Reverse-Conducting）－ＩＧＢＴを用いてもよい。 The thickness of such first and second semiconductor chips 21, 22 is, for example, 180 μm or more and 220 μm or less, with an average of about 200 μm. Also, instead of the first and second semiconductor chips 21, 22, an RC (Reverse-Conducting)-IGBT that combines the functions of an IGBT and an FWD may be used.

回路パターン２３は、導電性に優れた金属を主成分として構成される。このような金属は、例えば、銀、銅、ニッケル、または、少なくともこれらの一種を含む合金である。また、回路パターン２３の厚さは、０．５ｍｍ以上、１．５ｍｍ以下である。回路パターン２３の表面に対して、耐食性を向上させるために、めっき処理を行ってもよい。この際、用いられるめっき材は、例えば、ニッケル、ニッケル－リン合金、ニッケル－ボロン合金である。このような回路パターン２３は、絶縁基板２４の一方の面に形成された導電性の板または箔をエッチングして形成される。または、導電性の板を絶縁基板２４の一方の面に貼り合わせて形成される。なお、回路パターン２３の厚さは、好ましくは、０．１ｍｍ以上、１．０ｍｍ以下であり、より好ましくは、０．２ｍｍ以上、０．５ｍｍ以下である。 The circuit pattern 23 is mainly composed of a metal with excellent electrical conductivity. Such metals are, for example, silver, copper, nickel, or an alloy containing at least one of these. The thickness of the circuit pattern 23 is 0.5 mm or more and 1.5 mm or less. The surface of the circuit pattern 23 may be plated to improve corrosion resistance. The plating material used in this case is, for example, nickel, a nickel-phosphorus alloy, or a nickel-boron alloy. Such a circuit pattern 23 is formed by etching a conductive plate or foil formed on one side of the insulating substrate 24. Alternatively, it is formed by bonding a conductive plate to one side of the insulating substrate 24. The thickness of the circuit pattern 23 is preferably 0.1 mm or more and 1.0 mm or less, and more preferably 0.2 mm or more and 0.5 mm or less.

絶縁基板２４は、例えば、有機絶縁層またはセラミックス基板を用いることができる。有機絶縁層は、熱抵抗の小さい樹脂と熱伝導率が大きい材料との組み合わせにより構成される。前者の樹脂は、例えば、エポキシ樹脂、液晶ポリマー等の絶縁樹脂である。後者の材料は、例えば、窒化硼素、酸化アルミニウム、酸化珪素である。セラミックス基板は、熱伝導性のよいセラミックスにより構成される。セラミックスは、例えば、酸化アルミニウム、窒化アルミニウム、窒化珪素を主成分とする材料により構成されている。また、絶縁基板２４の厚さは、０．１ｍｍ以上、２．０ｍｍ以下である。 The insulating substrate 24 may be, for example, an organic insulating layer or a ceramic substrate. The organic insulating layer is made of a combination of a resin with low thermal resistance and a material with high thermal conductivity. The former resin is, for example, an insulating resin such as epoxy resin or liquid crystal polymer. The latter material is, for example, boron nitride, aluminum oxide, or silicon oxide. The ceramic substrate is made of ceramics with good thermal conductivity. The ceramics is, for example, made of a material whose main components are aluminum oxide, aluminum nitride, or silicon nitride. The thickness of the insulating substrate 24 is 0.1 mm or more and 2.0 mm or less.

放熱板２５は、熱伝導性に優れた金属を主成分として構成されている。また、放熱板２５の角部にＲ面加工が施されている。このような金属は、例えば、アルミニウム、鉄、銀、銅、または、少なくともこれらの一種を含む合金である。また、放熱板２５の厚さは、０．１ｍｍ以上、２．０ｍｍ以下である。放熱板２５の表面に対して、耐食性を向上させるために、めっき処理を行ってもよい。この際、用いられるめっき材は、例えば、ニッケル、ニッケル－リン合金、ニッケル－ボロン合金が挙げられる。 The heat sink 25 is mainly composed of a metal with excellent thermal conductivity. The corners of the heat sink 25 are rounded. Such metals are, for example, aluminum, iron, silver, copper, or an alloy containing at least one of these. The thickness of the heat sink 25 is 0.1 mm or more and 2.0 mm or less. The surface of the heat sink 25 may be plated to improve corrosion resistance. Examples of plating materials used in this case include nickel, nickel-phosphorus alloy, and nickel-boron alloy.

なお、絶縁基板２４がセラミックス基板、放熱板２５が金属箔である場合には、回路パターン２３、絶縁基板２４及び放熱板２５として、ＤＣＢ（Direct Copper Bond）基板、ＡＭＢ（Active Metal Brazed）基板を用いることができる。なお、このような構成を有する半導体ユニット２０の回路パターン２３の形状、配置位置及び個数、第１半導体チップ２１及び第２半導体チップ２２の配置位置及び個数は一例であり、図１及び図２に限らず、設計等により適宜設定される。 When the insulating substrate 24 is a ceramic substrate and the heat sink 25 is a metal foil, a DCB (Direct Copper Bond) substrate or an AMB (Active Metal Brazed) substrate can be used as the circuit pattern 23, insulating substrate 24, and heat sink 25. The shape, position, and number of the circuit patterns 23, and the positions and numbers of the first semiconductor chip 21 and second semiconductor chip 22 of the semiconductor unit 20 having such a configuration are merely examples, and are not limited to those shown in Figures 1 and 2, but can be set appropriately depending on the design, etc.

また、放熱板２５の裏面に冷却器（図示を省略）をはんだまたは銀ろう等を介して取り付けて放熱性を向上させることができる。この場合の冷却器は、例えば、熱伝導性に優れた金属を主成分として構成される。このような金属は、例えば、アルミニウム、鉄、銀、銅、または、少なくともこれらの一種を含む合金が挙げられる。また、冷却器として、例えば、ヒートシンク並びに水冷による冷却装置を適用することができる。また、放熱板２５は、このような冷却器と一体化されてもよい。その場合は、熱伝導性に優れた金属を主成分として構成される。このような金属は、例えば、アルミニウム、鉄、銀、銅、または、少なくともこれらの一種を含む合金である。そして、耐食性を向上させるために、めっき材をめっき処理等により冷却器と一体化された放熱板の表面に形成してもよい。めっき材は、例えば、ニッケル、ニッケル－リン合金、ニッケル－ボロン合金が挙げられる。 In addition, a cooler (not shown) can be attached to the back surface of the heat sink 25 via solder or silver solder to improve heat dissipation. In this case, the cooler is mainly composed of a metal with excellent thermal conductivity. Examples of such metals include aluminum, iron, silver, copper, or an alloy containing at least one of these. In addition, for example, a heat sink and a water-cooled cooling device can be used as the cooler. The heat sink 25 may be integrated with such a cooler. In that case, the main component is a metal with excellent thermal conductivity. Examples of such metals include aluminum, iron, silver, copper, or an alloy containing at least one of these. In order to improve corrosion resistance, a plating material may be formed on the surface of the heat sink integrated with the cooler by plating or the like. Examples of the plating material include nickel, a nickel-phosphorus alloy, and a nickel-boron alloy.

制御ＩＣ３７は、接着部材３９ｂを介して、後述するリードフレーム３５の制御配線部３５ａの３か所にそれぞれ接合されている。なお、半導体装置１０の仕様等によっては、制御ＩＣ３７の少なくとも１つに代わって、制御系以外の電子部品を用いてもよい。電子部品は、例えば、サーミスタ、コンデンサ、抵抗が挙げられる。 The control IC 37 is bonded to three locations of the control wiring section 35a of the lead frame 35 described below via adhesive material 39b. Depending on the specifications of the semiconductor device 10, at least one of the control ICs 37 may be replaced by an electronic component other than the control system. Examples of electronic components include a thermistor, a capacitor, and a resistor.

なお、接着部材３９ｂ（並びに、後述する接着部材３９ａ）は、温度に応じて軟化及び固化する熱可塑性樹脂系、または、加熱すると化学反応により固化する熱硬化性樹脂系の接着剤が用いられる。熱可塑性樹脂系としては、例えば、酢酸ビニル樹脂、ポリビニルアルコール、ポリアミド樹脂が挙げられる。また、熱硬化性樹脂系は、例えば、エポキシ樹脂、シリコーン樹脂、ポリイミド樹脂、ウレタン樹脂（ポリウレタン）、エステル樹脂（ポリエステル）が挙げられる。さらに、接着部材３９ｂは、導電性を有してもよい。このような接着部材３９ｂは、例えば、上記の熱可塑性樹脂または熱硬化性樹脂に加えて、熱伝導性に優れた金属粒子がフィラーとして混在されている。この金属粒子は、例えば、銀、銅、ニッケルを主成分として構成される。 The adhesive member 39b (as well as the adhesive member 39a described below) is made of a thermoplastic resin-based adhesive that softens and hardens depending on the temperature, or a thermosetting resin-based adhesive that hardens by a chemical reaction when heated. Examples of thermoplastic resin-based adhesives include vinyl acetate resin, polyvinyl alcohol, and polyamide resin. Examples of thermosetting resin-based adhesives include epoxy resin, silicone resin, polyimide resin, urethane resin (polyurethane), and ester resin (polyester). Furthermore, the adhesive member 39b may be conductive. In addition to the above-mentioned thermoplastic resin or thermosetting resin, such adhesive member 39b contains metal particles with excellent thermal conductivity mixed in as a filler. The metal particles are mainly composed of, for example, silver, copper, and nickel.

次に、ケース３０について説明する。ケース３０は、上部枠体部３１と下部本体部３２とリードフレーム３３～３６とを備えている。上部枠体部３１は枠型状（環状）を成している。平面視で、上部枠体部３１の外周は下部本体部３２の外周と同じであってよい。また、平面視で、上部枠体部３１の内周は下部本体部３２の収納開口部３２ａよりも大きくてよい。下部本体部３２は、おもて面の外縁に沿って上部枠体部３１が一体的に形成されている。下部本体部３２は、平面視で矩形状を成しており、おもて面の略中央部に当該おもて面から裏面に貫通する収納開口部３２ａを備えている。収納開口部３２ａは、平面視で下部本体部３２の長手方向に沿った長辺を備える長方形状を成している。収納開口部３２ａのサイズは、半導体ユニット２０の平面視のサイズよりも一回り小さい。半導体ユニット２０は下部本体部３２の裏面から収納開口部３２ａの開口縁部に沿って接着部材３９ａにより接着されている。下部本体部３２は、収納開口部３２ａを挟んだ両側に第１配線領域３２ｂと第２配線領域３２ｃとを備えている。 Next, the case 30 will be described. The case 30 includes an upper frame portion 31, a lower main body portion 32, and lead frames 33 to 36. The upper frame portion 31 is frame-shaped (annular). In a plan view, the outer periphery of the upper frame portion 31 may be the same as the outer periphery of the lower main body portion 32. In addition, in a plan view, the inner periphery of the upper frame portion 31 may be larger than the storage opening 32a of the lower main body portion 32. The upper frame portion 31 is integrally formed along the outer edge of the front surface of the lower main body portion 32. The lower main body portion 32 has a rectangular shape in a plan view, and is provided with a storage opening 32a that penetrates from the front surface to the back surface at approximately the center of the front surface. The storage opening 32a has a rectangular shape with long sides along the longitudinal direction of the lower main body portion 32 in a plan view. The size of the storage opening 32a is one size smaller than the size of the semiconductor unit 20 in a plan view. The semiconductor unit 20 is attached to the rear surface of the lower body 32 along the edge of the storage opening 32a with an adhesive material 39a. The lower body 32 has a first wiring region 32b and a second wiring region 32c on either side of the storage opening 32a.

上部枠体部３１及び下部本体部３２は、いずれも同種の材料により構成されている。このような材料は、熱硬化性樹脂を主成分として充填材が混合されて構成される。熱硬化性樹脂は、例えば、エポキシ樹脂、フェノール樹脂、マレイミド樹脂である。充填材は、例えば、酸化シリコン、酸化アルミニウム、窒化ホウ素または窒化アルミニウムである。この材料の一例として、エポキシ樹脂と当該エポキシ樹脂にフィラーとして混合された酸化シリコンとを含んでいる。 The upper frame portion 31 and the lower main body portion 32 are both made of the same type of material. Such materials are made by mixing a filler material with a thermosetting resin as the main component. The thermosetting resin is, for example, an epoxy resin, a phenolic resin, or a maleimide resin. The filler material is, for example, silicon oxide, aluminum oxide, boron nitride, or aluminum nitride. One example of this material includes an epoxy resin and silicon oxide mixed into the epoxy resin as a filler.

複数のリードフレーム３３～３５は、ケース３０の図１中右側の側面３２ｄから外部空間に垂直に延出している。下部本体部３２の側面３２ｄに複数のリードフレーム３３～３５が一列に配列した状態で固着されている。リードフレーム３３～３５は、制御配線部３３ａ～３５ａと制御配線部３３ａ～３５ａに一体的に接続された制御端子部３３ｂ～３５ｂとを備える。制御端子部３３ｂ～３５ｂは、途中で屈曲して半導体装置１０の上方に向かっている。なお、半導体装置１０の図１中右側の側面３２ｄに設けられた、リードフレーム３４，３５を除いた全てがリードフレーム３３である。各リードフレーム３３の制御端子部３３ｂは、下部本体部３２の側面３２ｄから外部空間に突出し、制御配線部３３ａは、第１配線領域３２ｂに表出している。また、下部本体部３２の側面３２ｄにおいて、リードフレーム３４，３５も複数のリードフレーム３３に対して一列に配列した状態で下部本体部３２の第１配線領域３２ｂに固着されている。リードフレーム３４，３５の制御端子部３４ｂ，３５ｂは、下部本体部３２の側面３２ｄから外部空間に突出し、制御配線部３４ａ，３５ａは、第１配線領域３２ｂに表出して側面３２ｄに沿って配線されている。特に、リードフレーム３５の制御配線部３５ａは、下部本体部３２の第１配線領域３２ｂの配線取付領域３２ｆに設けられている。なお、配線取付領域３２ｆについては後述する。そして、制御ＩＣ３７が接着部材３９ｂを介して、第１配線領域３２ｂ内のリードフレーム３５の制御配線部３５ａにそれぞれ接合されている。この際、リードフレーム３５は、接地されている。制御ＩＣ３７は、リードフレーム３３～３５の制御配線部３３ａ～３５ａに対して適宜、ボンディングワイヤ２６により電気的に接続されている。また、このようなリードフレーム３３～３５は、板金からそれぞれのリードフレーム３３～３５の形状に沿って打ち抜きにより得られる。したがって、リードフレーム３３～３５は、打ち抜きの方向に応じて、おもて面並びに裏面の縁部にバリ並びにダレがそれぞれ生成される。 The multiple lead frames 33-35 extend vertically from the side surface 32d on the right side of the case 30 in FIG. 1 into the external space. The multiple lead frames 33-35 are fixed to the side surface 32d of the lower body portion 32 in a line. The lead frames 33-35 each include a control wiring portion 33a-35a and a control terminal portion 33b-35b that is integrally connected to the control wiring portion 33a-35a. The control terminal portion 33b-35b is bent midway and faces the upper portion of the semiconductor device 10. All of the lead frames 33 except for the lead frames 34 and 35 provided on the side surface 32d on the right side of the semiconductor device 10 in FIG. 1 are lead frames 33. The control terminal portion 33b of each lead frame 33 protrudes from the side surface 32d of the lower body portion 32 into the external space, and the control wiring portion 33a is exposed in the first wiring region 32b. In addition, the lead frames 34 and 35 are also fixed to the first wiring region 32b of the lower body 32 in a state where they are arranged in a row with respect to the multiple lead frames 33 on the side surface 32d of the lower body 32. The control terminal portions 34b and 35b of the lead frames 34 and 35 protrude from the side surface 32d of the lower body 32 into the external space, and the control wiring portions 34a and 35a are exposed in the first wiring region 32b and wired along the side surface 32d. In particular, the control wiring portion 35a of the lead frame 35 is provided in the wiring attachment region 32f of the first wiring region 32b of the lower body 32. The wiring attachment region 32f will be described later. Then, the control IC 37 is respectively bonded to the control wiring portion 35a of the lead frame 35 in the first wiring region 32b via the adhesive member 39b. At this time, the lead frame 35 is grounded. The control IC 37 is electrically connected to the control wiring sections 33a to 35a of the lead frames 33 to 35 by bonding wires 26 as appropriate. Furthermore, such lead frames 33 to 35 are obtained by punching out the shape of each lead frame 33 to 35 from sheet metal. Therefore, burrs and sagging are generated on the edges of the front and back surfaces of the lead frames 33 to 35, respectively, depending on the punching direction.

ここで、ケース３０に取り付けられたリードフレーム３５の詳細について説明する。リードフレーム３３～３６は、上部枠体部３１及び下部本体部３２に対してインサート成形されてケース３０が得られる。リードフレーム３３～３６は、図２に示されるように、下部本体部３２のおもて面に埋設される。リードフレーム３３～３６のおもて面は、下部本体部３２のおもて面と略同一平面を成している。より具体的には、リードフレーム３３～３６のおもて面の一部が、下部本体部３２のおもて面と同一の平面にあればよい。例えば、後述する配線おもて面３５ａ４に生成されたバリ３５ａ５の尖塔部並びにダレ３５ａ６の一部の面が下部本体部３２のおもて面と同一の平面にある場合も含む。 Here, the lead frame 35 attached to the case 30 will be described in detail. The lead frames 33 to 36 are insert molded into the upper frame portion 31 and the lower body portion 32 to obtain the case 30. The lead frames 33 to 36 are embedded in the front surface of the lower body portion 32 as shown in FIG. 2. The front surfaces of the lead frames 33 to 36 are substantially flush with the front surface of the lower body portion 32. More specifically, it is sufficient that a portion of the front surface of the lead frames 33 to 36 is flush with the front surface of the lower body portion 32. For example, this also includes the case where the spire portion of the burr 35a5 generated on the wiring front surface 35a4 described later and a portion of the surface of the sag 35a6 are flush with the front surface of the lower body portion 32.

リードフレーム３５の制御配線部３５ａは、第１配線領域３２ｂにおける収納開口部３２ａの開口縁部に収納開口部３２ａの一辺に沿って窪んだ配線取付領域３２ｆに取り付けられている。すなわち、配線取付領域３２ｆは、収納開口部３２ａに面して、下部本体部３２のおもて面に対して階段状に窪んで形成されている。配線取付領域３２ｆは、取付側面３２ｆ１と取付底面３２ｆ２とで構成されている。取付側面３２ｆ１は、収納開口部３２ａの開口方向（図２及び図３中上下方向）に平行を成している。取付底面３２ｆ２は、取付側面３２ｆ１に直交している。このように配線取付領域３２ｆは取付側面３２ｆ１と取付底面３２ｆ２とが階段状を成している。この際、制御配線部３５ａの配線側面３５ａ１は収納開口部３２ａ側に表出され、下部本体部３２の内壁面３２ａ１と略同一平面を成している。なお、図３では、制御配線部３５ａの配線おもて面３５ａ４の配線側面３５ａ１，３５ａ３に沿ってバリ３５ａ５が、配線裏面３５ａ２の配線側面３５ａ１，３５ａ３に沿ってダレ３５ａ６がそれぞれ生成されている場合を示している。この場合に限らず、バリ３５ａ５が配線裏面３５ａ２側、ダレ３５ａ６が配線おもて面３５ａ４側に生成されていてもよい（例えば、図４を参照）。 The control wiring section 35a of the lead frame 35 is attached to a wiring mounting area 32f recessed along one side of the storage opening 32a at the opening edge of the storage opening 32a in the first wiring area 32b. That is, the wiring mounting area 32f faces the storage opening 32a and is recessed in a stepped manner relative to the front surface of the lower main body section 32. The wiring mounting area 32f is composed of a mounting side surface 32f1 and a mounting bottom surface 32f2. The mounting side surface 32f1 is parallel to the opening direction of the storage opening 32a (the vertical direction in Figures 2 and 3). The mounting bottom surface 32f2 is perpendicular to the mounting side surface 32f1. In this way, the mounting side surface 32f1 and the mounting bottom surface 32f2 of the wiring mounting area 32f form a stepped shape. At this time, the wiring side surface 35a1 of the control wiring section 35a is exposed to the storage opening 32a side and is approximately flush with the inner wall surface 32a1 of the lower main body section 32. 3 shows a case where burrs 35a5 are generated along the wiring side surfaces 35a1 and 35a3 of the wiring front surface 35a4 of the control wiring section 35a, and sags 35a6 are generated along the wiring side surfaces 35a1 and 35a3 of the wiring back surface 35a2. This is not limited to the above case, and burrs 35a5 may be generated on the wiring back surface 35a2 side, and sags 35a6 may be generated on the wiring front surface 35a4 side (see FIG. 4, for example).

また、第１の実施の形態では、制御配線部３５ａの幅は、制御ＩＣ３７の幅と略等しい場合または広い場合である。なお、制御配線部３５ａの幅とは、制御配線部３５ａの延伸方向（配線方向）に対して垂直な方向の幅である。制御配線部３５ａに配置した制御ＩＣ３７の幅についても同様である。制御ＩＣ３７は、このような制御配線部３５ａの配線おもて面３５ａ４上に接着部材３９ｂにより接合されている。接着部材３９ｂは、制御ＩＣ３７と配線おもて面３５ａ４との間から、制御配線部３５ａの配線側面３５ａ３と下部本体部３２の取付側面３２ｆ１との隙間（縦隙間３２ｇ１）を充填し、制御配線部３５ａの配線裏面３５ａ２と下部本体部３２の取付底面３２ｆ２との隙間（横隙間３２ｇ２）まで及んでいる。なお、接着部材３９ｂは、少なくとも配線おもて面３５ａ４及び下部本体部３２のおもて面から縦隙間３２ｇ１の一部を充填していればよい。縦隙間３２ｇ１に充填された接着部材３９ｂは、制御配線部３５ａの配線裏面３５ａ２と下部本体部３２の取付底面３２ｆ２との横隙間３２ｇ２まで及んでいることが好ましい。さらに好ましくは、接着部材３９ｂは、横隙間３２ｇ２に対して配線側面３５ａ３から配線側面３５ａ１までの長さの半分以上に達している。 In the first embodiment, the width of the control wiring section 35a is approximately equal to or wider than the width of the control IC 37. The width of the control wiring section 35a is the width perpendicular to the extension direction (wiring direction) of the control wiring section 35a. The same applies to the width of the control IC 37 arranged in the control wiring section 35a. The control IC 37 is bonded to the wiring front surface 35a4 of the control wiring section 35a by an adhesive member 39b. The adhesive member 39b fills the gap (vertical gap 32g1) between the control IC 37 and the wiring front surface 35a4 and the wiring side surface 35a3 of the control wiring section 35a and the mounting side surface 32f1 of the lower main body section 32, and extends to the gap (horizontal gap 32g2) between the wiring back surface 35a2 of the control wiring section 35a and the mounting bottom surface 32f2 of the lower main body section 32. The adhesive member 39b only needs to fill at least the wiring front surface 35a4 and a portion of the vertical gap 32g1 from the front surface of the lower main body portion 32. It is preferable that the adhesive member 39b filling the vertical gap 32g1 extends to the horizontal gap 32g2 between the wiring back surface 35a2 of the control wiring portion 35a and the mounting bottom surface 32f2 of the lower main body portion 32. More preferably, the adhesive member 39b reaches more than half the length from the wiring side surface 35a3 to the wiring side surface 35a1 with respect to the horizontal gap 32g2.

既述の通り、リードフレーム３３～３６は金属で、上部枠体部３１及び下部本体部３２は熱硬化性樹脂であるＰＰＳ樹脂でそれぞれ構成されている。リードフレーム３３～３６をＰＰＳ樹脂でインサート成形を行うことにより、リードフレーム３３～３６が下部本体部３２に含まれたケース３０が得られる。しかし、ＰＰＳ樹脂は一般的に金属との密着性が弱い。下部本体部３２に埋設されたリードフレーム３３～３６と下部本体部３２の埋設箇所とに隙間が生じるおそれがある。特に、リードフレーム３５の配線おもて面３５ａ４側に搭載された制御ＩＣ３７にワイヤボンディングを行う場合、リードフレーム３５も制御ＣＩ３７と共に振動してしまい、制御ＩＣ３７にボンディングワイヤを確実に接合することができない場合がある。 As mentioned above, the lead frames 33-36 are made of metal, and the upper frame portion 31 and the lower body portion 32 are made of PPS resin, which is a thermosetting resin. By insert molding the lead frames 33-36 with PPS resin, the case 30 is obtained in which the lead frames 33-36 are included in the lower body portion 32. However, PPS resin generally has poor adhesion to metal. There is a risk of gaps being generated between the lead frames 33-36 embedded in the lower body portion 32 and the embedded portions of the lower body portion 32. In particular, when wire bonding is performed on the control IC 37 mounted on the wiring front surface 35a4 side of the lead frame 35, the lead frame 35 also vibrates together with the control IC 37, and it may not be possible to reliably bond the bonding wire to the control IC 37.

そこで、リードフレーム３５の配線おもて面３５ａ４に制御ＩＣ３７を接合する接着部材３９ｂを、制御配線部３５ａの配線側面３５ａ３と下部本体部３２の取付側面３２ｆ１との縦隙間３２ｇ１に充填させている。さらに、接着部材３９ｂを制御配線部３５ａの配線裏面３５ａ２と下部本体部３２の取付底面３２ｆ２との横隙間３２ｇ２まで及ばせている。リードフレーム３５の制御配線部３５ａは下部本体部３２の配線取付領域３２ｆに固着する。このため、リードフレーム３５の配線おもて面３５ａ４側に搭載された制御ＩＣ３７にワイヤボンディングを行う時に、リードフレーム３５の振動が抑制される。したがって、制御ＩＣ３７にボンディングワイヤを確実に接合することできるようになる。なお、図３では制御ＩＣ３７及び制御配線部３５ａの幅方向を表している。他方、制御ＩＣ３７及び制御配線部３５ａの配線方向では、接着部材３９ｂは、制御ＩＣ３７のボンディング領域の下部に存在していればよい。したがって、図１の場合であれば、接着部材３９ｂは制御ＩＣ３７の接合領域に対応して存在していればよい。 Therefore, the adhesive material 39b that bonds the control IC 37 to the wiring front surface 35a4 of the lead frame 35 is filled in the vertical gap 32g1 between the wiring side surface 35a3 of the control wiring part 35a and the mounting side surface 32f1 of the lower main body part 32. Furthermore, the adhesive material 39b is extended to the horizontal gap 32g2 between the wiring back surface 35a2 of the control wiring part 35a and the mounting bottom surface 32f2 of the lower main body part 32. The control wiring part 35a of the lead frame 35 is fixed to the wiring mounting area 32f of the lower main body part 32. Therefore, when wire bonding is performed on the control IC 37 mounted on the wiring front surface 35a4 side of the lead frame 35, vibration of the lead frame 35 is suppressed. Therefore, it becomes possible to reliably bond the bonding wire to the control IC 37. Note that FIG. 3 shows the width direction of the control IC 37 and the control wiring part 35a. On the other hand, in the wiring direction of the control IC 37 and the control wiring section 35a, the adhesive member 39b only needs to be present below the bonding area of the control IC 37. Therefore, in the case of FIG. 1, the adhesive member 39b only needs to be present in correspondence with the bonding area of the control IC 37.

このような接着部材３９ｂの縦隙間３２ｇ１及び横隙間３２ｇ２に対する導入は、以下のように行われる。リードフレーム３３～３６がインサート成形されたケース３０を用意する。そして、リードフレーム３５の制御配線部３５ａの配線おもて面３５ａ４の制御ＩＣ３７の接合領域または制御ＩＣ３７の裏面のいずれかに接着部材３９ｂを塗布する。配線おもて面３５ａ４の接合領域に制御ＩＣ３７を位置合わせしてセットする。そして、制御ＩＣ３７を配線おもて面３５ａ４側に押圧する。これにより、制御ＩＣ３７と配線おもて面３５ａ４との間の接着部材３９ｂが押し広げられて、縦隙間３２ｇ１に浸入する。さらに、制御ＩＣ３７を押圧することで、接着部材３９ｂが縦隙間３２ｇ１を導通して、縦隙間３２ｇ１に連通する横隙間３２ｇ２に浸入する。なお、横隙間３２ｇ２に浸入した接着部材３９ｂは、第１，第２半導体チップ２１，２２のボンディング領域を塞がなければ収納開口部３２ａ側に漏れ出てもよい。また、接着部材３９ｂが横隙間３２ｇ２から収納開口部３２ａ側に漏れ出ることで、接着部材３９ｂが縦隙間３２ｇ１及び横隙間３２ｇ２を充填したことが分かるようになる。なお、接着部材３９ｂは横隙間３２ｇ２を全て充填する必要はない。接着部材３９ｂが縦隙間３２ｇ１及び横隙間３２ｇ２に対する導通が完了すると、接着部材３９ｂを固化する。これにより、制御ＩＣ３７をリードフレーム３５に固着すると共に、リードフレーム３５の制御配線部３５ａを下部本体部３２の配線取付領域３２ｆに固着することができる。また、制御配線部３５ａのバリ３５ａ５による接着部材３９ｂに対するアンカー効果により、制御配線部３５ａは接着部材３９ｂによってより強固に固着することができる。さらに、ダレ３５ａ６が配線裏面３５ａ２側に生成されている。そのため、縦隙間３２ｇ１と横隙間３２ｇ２との連通部分が曲率を備えるようになる。したがって、接着部材３９ｂが縦隙間３２ｇ１から横隙間３２ｇ２に浸入し易くなる。 The adhesive material 39b is introduced into the vertical gap 32g1 and the horizontal gap 32g2 as follows. A case 30 is prepared in which the lead frames 33 to 36 are insert-molded. Then, the adhesive material 39b is applied to either the bonding area of the control IC 37 on the wiring front surface 35a4 of the control wiring section 35a of the lead frame 35 or the back surface of the control IC 37. The control IC 37 is aligned and set in the bonding area of the wiring front surface 35a4. Then, the control IC 37 is pressed against the wiring front surface 35a4. This causes the adhesive material 39b between the control IC 37 and the wiring front surface 35a4 to be pushed open and penetrate into the vertical gap 32g1. Furthermore, by pressing the control IC 37, the adhesive material 39b conducts the vertical gap 32g1 and penetrates into the horizontal gap 32g2 that communicates with the vertical gap 32g1. The adhesive member 39b that has entered the horizontal gap 32g2 may leak out to the storage opening 32a as long as it does not block the bonding areas of the first and second semiconductor chips 21 and 22. The adhesive member 39b leaking out from the horizontal gap 32g2 to the storage opening 32a indicates that the adhesive member 39b has filled the vertical gap 32g1 and the horizontal gap 32g2. The adhesive member 39b does not need to fill the entire horizontal gap 32g2. When the adhesive member 39b completes conduction to the vertical gap 32g1 and the horizontal gap 32g2, the adhesive member 39b is solidified. This allows the control IC 37 to be fixed to the lead frame 35, and the control wiring portion 35a of the lead frame 35 to be fixed to the wiring attachment area 32f of the lower body portion 32. The burrs 35a5 of the control wiring portion 35a have an anchor effect on the adhesive member 39b, so that the control wiring portion 35a can be more firmly fixed by the adhesive member 39b. Furthermore, sagging 35a6 is generated on the back surface 35a2 side of the wiring. Therefore, the connecting portion between the vertical gap 32g1 and the horizontal gap 32g2 has a curvature. Therefore, the adhesive material 39b can easily penetrate from the vertical gap 32g1 to the horizontal gap 32g2.

下部本体部３２の側面３２ｄの反対側にある側面３２ｅに複数のリードフレーム３６が一列に配列した状態で一体化されている。リードフレーム３６は、主電流配線部３６ａと主電流配線部３６ａに一体的に接続された主電流端子部３６ｂとを備える。主電流端子部３６ｂは、途中で屈曲して半導体装置１０の上方に向かっている。なお、半導体装置１０の図１中左側の側面３２ｅに設けられた全てがリードフレーム３６である。各リードフレーム３６の主電流端子部３６ｂは、下部本体部３２の側面３２ｅから垂直に外部空間に突出し、主電流配線部３６ａは、第２配線領域３２ｃに表出している。 A number of lead frames 36 are integrated in a line on the side surface 32e opposite the side surface 32d of the lower main body portion 32. The lead frame 36 includes a main current wiring portion 36a and a main current terminal portion 36b integrally connected to the main current wiring portion 36a. The main current terminal portion 36b is bent midway and faces upwards of the semiconductor device 10. Note that all of the lead frames 36 are provided on the side surface 32e on the left side of the semiconductor device 10 in FIG. 1. The main current terminal portion 36b of each lead frame 36 protrudes vertically from the side surface 32e of the lower main body portion 32 into the external space, and the main current wiring portion 36a is exposed in the second wiring region 32c.

このようなリードフレーム３３～３６は、それぞれの一部が上部枠体部３１の裏面と下部本体部３２の第１配線領域３２ｂ及び第２配線領域３２ｃに挟まれていてよい。さらに、リードフレーム３３～３６は、上部枠体部３１の内周側において、下部本体部３２上に露出していてよい。 A portion of each of these lead frames 33 to 36 may be sandwiched between the rear surface of the upper frame portion 31 and the first wiring region 32b and the second wiring region 32c of the lower main body portion 32. Furthermore, the lead frames 33 to 36 may be exposed on the lower main body portion 32 on the inner periphery side of the upper frame portion 31.

このようなケース３０に収納された半導体ユニット２０において、第１，第２半導体チップ２１，２２とリードフレーム３３～３６と制御ＩＣ３７との間が適宜ボンディングワイヤ２６により電気的に接続されている。既述の通り、特に、リードフレーム３５上の制御ＩＣ３７に対して、確実にワイヤボンディングを行うことができる。なお、ボンディングワイヤ２６に限らず、リボンやリードフレーム等の導電性の配線部材で接続してもよい。これにより、半導体装置１０において所望の回路が構成される。そして、下部本体部３２の収納開口部３２ａ及び上部枠体部３１で囲まれる第１，第２配線領域３２ｂ，３２ｃ内が封止部材３８により封止されている。すなわち、ケース３０内の半導体ユニット２０、リードフレーム３３～３６の制御配線部３３ａ～３５ａ及び主電流配線部３６ａ、ボンディングワイヤ２６、制御ＩＣ３７等が封止部材３８により封止されている。 In the semiconductor unit 20 housed in the case 30, the first and second semiconductor chips 21 and 22, the lead frames 33 to 36, and the control IC 37 are electrically connected by appropriate bonding wires 26. As described above, wire bonding can be reliably performed, particularly for the control IC 37 on the lead frame 35. Note that the connection is not limited to the bonding wires 26, but may be made with conductive wiring members such as ribbons and lead frames. In this way, a desired circuit is formed in the semiconductor device 10. The first and second wiring regions 32b and 32c surrounded by the storage opening 32a of the lower main body 32 and the upper frame 31 are sealed with a sealing member 38. That is, the semiconductor unit 20 in the case 30, the control wiring sections 33a to 35a and main current wiring section 36a of the lead frames 33 to 36, the bonding wires 26, the control IC 37, and the like are sealed with the sealing member 38.

封止部材３８は、熱硬化性樹脂と充填材（フィラー）とを含んでいる。熱硬化性樹脂は、例えば、エポキシ樹脂、フェノール樹脂、マレイミド樹脂が挙げられる。充填材は、例えば、酸化シリコン、酸化アルミニウム、窒化ホウ素または窒化アルミニウムが挙げられる。封止部材３８の具体例として、エポキシ樹脂を主成分として、エポキシ樹脂にフィラーとして窒化ホウ素が含まれてよい。または、封止部材３８として、シリコーンゲルを用いてもよい。この場合には、封止部材３８で封止した後、ケース３０上にケース蓋（図示を省略）を設けて、ケース３０を閉じる。 The sealing member 38 contains a thermosetting resin and a filler. Examples of the thermosetting resin include epoxy resin, phenolic resin, and maleimide resin. Examples of the filler include silicon oxide, aluminum oxide, boron nitride, and aluminum nitride. A specific example of the sealing member 38 may be one that contains epoxy resin as a main component and boron nitride as a filler in the epoxy resin. Alternatively, silicone gel may be used as the sealing member 38. In this case, after sealing with the sealing member 38, a case lid (not shown) is provided on the case 30 to close the case 30.

上記半導体装置１０は、第１，第２半導体チップ２１，２２と、一方向に延伸する制御配線部３５ａを含むリードフレーム３５とを有する。さらに、半導体装置１０は、おもて面に第１，第２半導体チップ２１，２２を収納する収納開口部３２ａが開口され、おもて面の収納開口部３２ａの開口縁部に収納開口部３２ａの一辺に沿って窪んだ配線取付領域３２ｆに制御配線部３５ａが接着部材３９ｂにより取り付けられた下部本体部３２を含むケース３０を有する。この際、リードフレーム３５の制御配線部３５ａが接着部材３９ｂでケース３０に固着される。したがって、制御配線部３５ａに接合した制御ＩＣ３７に対してワイヤボンディングを行うと、ケース３０に固着されている制御配線部３５ａの振動が抑制されて、制御ＩＣ３７に対するボンディングワイヤの接合性を向上することができる。これにより、半導体装置１０の電気的不良の発生が低減されて、半導体装置１０の信頼性の低下を抑制することができる。 The semiconductor device 10 has a first and second semiconductor chips 21 and 22, and a lead frame 35 including a control wiring section 35a extending in one direction. The semiconductor device 10 further has a case 30 including a lower body section 32 in which a storage opening 32a for storing the first and second semiconductor chips 21 and 22 is opened on the front surface, and the control wiring section 35a is attached to a wiring attachment area 32f recessed along one side of the storage opening 32a at the opening edge of the storage opening 32a on the front surface by an adhesive member 39b. At this time, the control wiring section 35a of the lead frame 35 is fixed to the case 30 by the adhesive member 39b. Therefore, when wire bonding is performed on the control IC 37 bonded to the control wiring section 35a, vibration of the control wiring section 35a fixed to the case 30 is suppressed, and the bondability of the bonding wire to the control IC 37 can be improved. This reduces the occurrence of electrical defects in the semiconductor device 10, and suppresses a decrease in the reliability of the semiconductor device 10.

［第１の実施の形態の変形例］
ここで、図３の場合の別の形態（変形例）として、制御ＩＣ３７が平面視で縦隙間３２ｇ１を跨ってリードフレーム３５の制御配線部３５ａの配線おもて面３５ａ４側に取り付けられた場合について図４を用いて説明する。図４は、第１の実施の形態の半導体装置の要部断面図である。なお、図４では、半導体装置１０に基づいて説明する。但し、図４では、半導体装置１０において、バリ３５ａ５が配線裏面３５ａ２側、ダレ３５ａ６が配線おもて面３５ａ４側に生成されている場合を示している。 [Modification of the first embodiment]
Here, as another embodiment (modification) of the case of Fig. 3, a case where the control IC 37 is attached to the wiring front surface 35a4 side of the control wiring portion 35a of the lead frame 35 across the vertical gap 32g1 in a plan view will be described with reference to Fig. 4. Fig. 4 is a cross-sectional view of a main part of the semiconductor device of the first embodiment. Note that Fig. 4 will be described based on the semiconductor device 10. However, Fig. 4 shows a case where the burr 35a5 is generated on the wiring back surface 35a2 side and the sag 35a6 is generated on the wiring front surface 35a4 side in the semiconductor device 10.

制御ＩＣ３７を平面視で縦隙間３２ｇ１を跨ってリードフレーム３５の制御配線部３５ａの配線おもて面３５ａ４に取り付けられている。制御ＩＣ３７が縦隙間３２ｇ１を跨るために、図３の場合に比べて接着部材３９ｂを縦隙間３２ｇ１に導入しやすくなる。したがって、図３の場合と同様に、制御ＩＣ３７の下部の接着部材３９ｂは、縦隙間３２ｇ１及び横隙間３２ｇ２に導入されやすくなる。これにより、リードフレーム３５の制御配線部３５ａは下部本体部３２の配線取付領域３２ｆに固着される。また、制御ＩＣ３７が縦隙間３２ｇ１を跨ることで、縦隙間３２ｇ１の上側が制御ＩＣ３７によって遮られる。このため、縦隙間３２ｇ１における接着部材３９ｂとリードフレーム３５（制御配線部３５ａ）またはケース３０（下部本体部３２の取付領域３２ｆ）との間の剥離を抑制することができる。また、縦隙間３２ｇ１が制御ＩＣ３７の中心線より収納開口部３２ａに対して反対側（図４中右側）に配置されることが好ましい。つまり、制御ＩＣ３７の半分以上がリードフレーム３５の制御配線部３５ａの配線おもて面３５ａ４に配置される。これにより、制御ＩＣ３７を強固に接合することができる。なお、この際の制御ＩＣ３７の中心線とは、制御ＩＣ３７の既述の幅方向に対して幅の中心を直交する線である。 The control IC 37 is attached to the wiring front surface 35a4 of the control wiring portion 35a of the lead frame 35 across the vertical gap 32g1 in a plan view. Since the control IC 37 spans the vertical gap 32g1, the adhesive member 39b can be introduced into the vertical gap 32g1 more easily than in the case of FIG. 3. Therefore, similar to the case of FIG. 3, the adhesive member 39b at the lower part of the control IC 37 can be introduced into the vertical gap 32g1 and the horizontal gap 32g2 more easily. As a result, the control wiring portion 35a of the lead frame 35 is fixed to the wiring attachment region 32f of the lower main body portion 32. In addition, since the control IC 37 spans the vertical gap 32g1, the upper side of the vertical gap 32g1 is blocked by the control IC 37. Therefore, peeling between the adhesive member 39b and the lead frame 35 (the control wiring portion 35a) or the case 30 (the attachment region 32f of the lower main body portion 32) in the vertical gap 32g1 can be suppressed. It is also preferable that the vertical gap 32g1 is disposed on the opposite side (right side in FIG. 4) of the storage opening 32a from the center line of the control IC 37. In other words, more than half of the control IC 37 is disposed on the wiring front surface 35a4 of the control wiring portion 35a of the lead frame 35. This allows the control IC 37 to be firmly bonded. Note that the center line of the control IC 37 in this case is a line perpendicular to the center of the width of the control IC 37 in the width direction described above.

また、バリ３５ａ５が配線裏面３５ａ２側に生成されている。この場合でも、制御配線部３５ａのバリ３５ａ５が横隙間３２ｇ２の接着部材３９ｂに対してアンカー効果を奏する。さらに、バリ３５ａ５の高さに応じて、横隙間３２ｇ２の間隔を制御することが容易にできる。例えば、横隙間３２ｇ２の間隔を狭めたい場合には、バリ３５ａ５の尖塔部を丸めるような加工を施して、バリ３５ａ５の高さを低くしてよい。したがって、制御配線部３５ａに接合した制御ＩＣ３７に対してワイヤボンディングを行うと、ケース３０に固着されている制御配線部３５ａの振動が抑制されて、制御ＩＣ３７に対するボンディングワイヤの接合性を向上することができる。これにより、半導体装置１０の電気的不良の発生が低減されて、半導体装置１０の信頼性の低下を抑制することができる。さらに、ダレ３５ａ６が配線おもて面３５ａ４側に生成されている。そのため、制御ＩＣ３７の裏面をリードフレーム３５の制御配線部３５ａのエッジで傷つけ難くすることができる。 Also, the burr 35a5 is generated on the wiring back surface 35a2 side. Even in this case, the burr 35a5 of the control wiring portion 35a exerts an anchor effect on the adhesive member 39b of the horizontal gap 32g2. Furthermore, the interval of the horizontal gap 32g2 can be easily controlled according to the height of the burr 35a5. For example, if it is desired to narrow the interval of the horizontal gap 32g2, the height of the burr 35a5 may be reduced by performing a process such as rounding the spire of the burr 35a5. Therefore, when wire bonding is performed on the control IC 37 bonded to the control wiring portion 35a, the vibration of the control wiring portion 35a fixed to the case 30 is suppressed, and the bondability of the bonding wire to the control IC 37 can be improved. This reduces the occurrence of electrical defects in the semiconductor device 10, and the deterioration of the reliability of the semiconductor device 10 can be suppressed. Furthermore, the sag 35a6 is generated on the wiring front surface 35a4 side. This makes it difficult for the back surface of the control IC 37 to be damaged by the edge of the control wiring portion 35a of the lead frame 35.

［第２の実施の形態］
第２の実施の形態では、リードフレーム３５の制御配線部３５ａの幅を狭めた場合について図５及び図６を用いて説明する。図５は、第２の実施の形態の半導体装置の平面図であり、図６は、第２の実施の形態の半導体装置の要部断面図である。なお、図５に示す半導体装置１０では、図１に示した半導体装置１０のリードフレーム３５の制御配線部３５ａの幅が狭まっており、その他の構成については、図１の半導体装置１０と同様である。また、図６は、図５の場合における図３に対応する図である。 [Second embodiment]
In the second embodiment, a case where the width of the control wiring portion 35a of the lead frame 35 is narrowed will be described with reference to Figs. 5 and 6. Fig. 5 is a plan view of the semiconductor device of the second embodiment, and Fig. 6 is a cross-sectional view of a main part of the semiconductor device of the second embodiment. In the semiconductor device 10 shown in Fig. 5, the width of the control wiring portion 35a of the lead frame 35 of the semiconductor device 10 shown in Fig. 1 is narrowed, and the other configurations are the same as those of the semiconductor device 10 of Fig. 1. Fig. 6 is a view corresponding to Fig. 3 in the case of Fig. 5.

半導体装置１０が備えるリードフレーム１３５は、制御配線部１３５ａと制御配線部１３５ａに一体的に接続された制御端子部３５ｂとを備える。制御配線部１３５ａの幅は、第１の実施の形態の制御配線部３５ａの幅よりも狭くなっている。なお、制御配線部１３５ａの幅は、第１の実施の形態の制御配線部３５ａの幅の半分まで狭めることができる。制御配線部１３５ａの幅を狭めることで、制御配線部１３５ａに搭載される制御ＩＣ３７は、必然的に縦隙間３２ｇ１を跨ることになる。制御ＩＣ３７を平面視で縦隙間３２ｇ１を跨ってリードフレーム１３５の制御配線部１３５ａの配線おもて面３５ａ４に取り付ける場合、図４の場合と同様に、図３の場合に比べて接着部材３９ｂを縦隙間３２ｇ１に導入しやすくなる。さらに、制御ＩＣ３７が縦隙間３２ｇ１を跨ることで、縦隙間３２ｇ１の上側が制御ＩＣ３７によって遮られる。このため、縦隙間３２ｇ１における接着部材３９ｂとリードフレーム３５（制御配線部３５ａ）またはケース３０（下部本体部３２の取付領域３２ｆ）との間の剥離を抑制することができる。また、制御配線部１３５ａの幅を狭めているために、下部本体部３２のサイズを大きくする必要がない。そして、制御配線部１３５ａの幅を狭めているために、制御配線部１３５ａの配線裏面３５ａ２の長さが、第１の実施の形態の制御配線部３５ａの配線裏面３５ａ２の長さよりも短くなる。このため、接着部材３９ｂの量を増加せずに、接着部材３９ｂを縦隙間３２ｇ１及び横隙間３２ｇ２の全体に充填することができる。このため、半導体装置１０のサイズを維持しつつ、制御配線部１３５ａを配線取付領域３２ｆに、より強固に固着することができる。したがって、制御配線部１３５ａに接合した制御ＩＣ３７に対してワイヤボンディングを行うと、ケース３０に固着されている制御配線部１３５ａの振動が抑制されて、制御ＩＣ３７に対するボンディングワイヤの接合性を向上することができる。これにより、半導体装置１０の電気的不良の発生が低減されて、半導体装置１０の信頼性の低下を抑制することができる。 The lead frame 135 of the semiconductor device 10 includes a control wiring portion 135a and a control terminal portion 35b integrally connected to the control wiring portion 135a. The width of the control wiring portion 135a is narrower than that of the control wiring portion 35a in the first embodiment. The width of the control wiring portion 135a can be narrowed to half the width of the control wiring portion 35a in the first embodiment. By narrowing the width of the control wiring portion 135a, the control IC 37 mounted on the control wiring portion 135a will inevitably span the vertical gap 32g1. When the control IC 37 is attached to the wiring front surface 35a4 of the control wiring portion 135a of the lead frame 135 across the vertical gap 32g1 in a plan view, as in the case of FIG. 4, it is easier to introduce the adhesive member 39b into the vertical gap 32g1 than in the case of FIG. 3. Furthermore, since the control IC 37 straddles the vertical gap 32g1, the upper side of the vertical gap 32g1 is blocked by the control IC 37. Therefore, peeling between the adhesive member 39b and the lead frame 35 (control wiring portion 35a) or the case 30 (attachment region 32f of the lower body portion 32) in the vertical gap 32g1 can be suppressed. In addition, since the width of the control wiring portion 135a is narrowed, it is not necessary to increase the size of the lower body portion 32. And, since the width of the control wiring portion 135a is narrowed, the length of the wiring back surface 35a2 of the control wiring portion 135a is shorter than the length of the wiring back surface 35a2 of the control wiring portion 35a in the first embodiment. Therefore, the adhesive member 39b can be filled in the entire vertical gap 32g1 and the horizontal gap 32g2 without increasing the amount of the adhesive member 39b. Therefore, the control wiring portion 135a can be more firmly fixed to the wiring attachment region 32f while maintaining the size of the semiconductor device 10. Therefore, when wire bonding is performed on the control IC 37 bonded to the control wiring portion 135a, vibration of the control wiring portion 135a fixed to the case 30 is suppressed, and the bondability of the bonding wire to the control IC 37 can be improved. This reduces the occurrence of electrical defects in the semiconductor device 10, and suppresses a decrease in the reliability of the semiconductor device 10.

［第３の実施の形態］
第３の実施の形態では、平面視で、リードフレーム３５の制御配線部３５ａの収納開口部３２ａに対する反対側に切り欠きを形成する場合について図７及び図８を用いて説明する。図７及び図８は、第３の実施の形態の半導体装置に含まれるリードフレームの拡大平面図である。なお、図７及び図８は、平面視で、第１の実施の形態の図３における制御配線部３５ａに対して切り欠きが形成された場合をそれぞれ表している。また、図７及び図８では、制御配線部３５ａの制御ＩＣ３７の接合領域を破線で示している。 [Third embodiment]
In the third embodiment, a case where a notch is formed on the side of the control wiring portion 35a of the lead frame 35 opposite to the storage opening 32a in a plan view will be described with reference to Figs. 7 and 8. Figs. 7 and 8 are enlarged plan views of a lead frame included in a semiconductor device of the third embodiment. Note that Figs. 7 and 8 respectively show, in plan view, a case where a notch is formed in the control wiring portion 35a in Fig. 3 of the first embodiment. Also, in Figs. 7 and 8, the bonding region of the control IC 37 of the control wiring portion 35a is indicated by a dashed line.

まず、図７（Ａ）に示されるように、制御配線部３５ａの制御ＩＣ３７の接合領域の収納開口部３２ａに対する反対側に複数の切り欠き３５ａ７が形成されている。なお、図７に示す切り欠き３５ａ７は平面視で矩形状を成している。切り欠き３５ａ７は、矩形状に限らず、三角形状、半円形状でもよい。複数の切り欠き３５ａ７は、全て同一の形状、大きさでなくてもよい。また、切り欠き３５ａ７は、制御配線部３５ａに対して配線方向に対して垂直に形成される場合に限らず、制御配線部３５ａの延伸方向に対して傾斜して形成されてもよい。ケース３０は、このようなリードフレーム３５を含んでインサート成形されるため、制御配線部３５ａの複数の切り欠き３５ａ７の間にもケース３０を構成する樹脂が入り込む。このように複数の切り欠き３５ａ７が形成されている制御配線部３５ａに接着部材３９ｂを介して制御ＩＣ３７を搭載する。接着部材３９ｂは第１の実施の形態と同様に縦隙間３２ｇ１並びに横隙間３２ｇ２に導入すると共に、図７（Ｂ）に示されるように、平面視で切り欠き３５ａ７の間にも入り込む。このため、制御配線部３５ａは、第１の実施の形態の場合よりも、接着部材３９ｂによる接着面積が増加する。そして、制御配線部３５ａは、第１の実施の形態の場合よりも、下部本体部３２の配線取付領域３２ｆに、より強固に固着される。したがって、制御配線部３５ａに接合した制御ＩＣ３７に対してワイヤボンディングを行うと、ケース３０に固着されている制御配線部３５ａの振動が抑制されて、制御ＩＣ３７に対するボンディングワイヤの接合性を向上することができる。これにより、半導体装置１０の電気的不良の発生が低減されて、半導体装置１０の信頼性の低下を抑制することができる。 First, as shown in FIG. 7A, a plurality of notches 35a7 are formed on the opposite side of the bonding area of the control IC 37 of the control wiring section 35a to the storage opening 32a. The notches 35a7 shown in FIG. 7 are rectangular in plan view. The notches 35a7 are not limited to being rectangular, but may be triangular or semicircular. The plurality of notches 35a7 do not all have to be the same shape or size. The notches 35a7 are not limited to being formed perpendicular to the wiring direction of the control wiring section 35a, but may be formed at an angle to the extension direction of the control wiring section 35a. Since the case 30 is insert-molded including such a lead frame 35, the resin constituting the case 30 also enters between the plurality of notches 35a7 of the control wiring section 35a. The control IC 37 is mounted on the control wiring section 35a in which the plurality of notches 35a7 are formed, via the adhesive member 39b. The adhesive member 39b is introduced into the vertical gap 32g1 and the horizontal gap 32g2 as in the first embodiment, and also enters between the notches 35a7 in a plan view as shown in FIG. 7B. Therefore, the control wiring portion 35a has a larger adhesive area by the adhesive member 39b than in the first embodiment. The control wiring portion 35a is more firmly fixed to the wiring attachment area 32f of the lower main body portion 32 than in the first embodiment. Therefore, when wire bonding is performed on the control IC 37 bonded to the control wiring portion 35a, vibration of the control wiring portion 35a bonded to the case 30 is suppressed, and the bondability of the bonding wire to the control IC 37 can be improved. This reduces the occurrence of electrical defects in the semiconductor device 10, and suppresses a decrease in the reliability of the semiconductor device 10.

また、図８（Ａ）に示されるように、制御配線部３５ａの制御ＩＣ３７の搭載領域の収納開口部３２ａに対する反対側に１つの切り欠き３５ａ７を形成してもよい。なお、この場合の切り欠き３５ａ７は、制御ＩＣ３７の長さにほぼ対応する台形状を成している。切り欠き３５ａ７は、台形状に限らず、矩形状、三角形状、半円形状でもよい。ケース３０は、このようなリードフレーム３５を含んでインサート成形されるため、制御配線部３５ａの切り欠き３５ａ７の間にもケース３０を構成する樹脂が入り込む。このように切り欠き３５ａ７が形成されている制御配線部３５ａに接着部材３９ｂを介して制御ＩＣ３７を搭載する。接着部材３９ｂは第１の実施の形態と同様に縦隙間３２ｇ１並びに横隙間３２ｇ２に導入すると共に、図８（Ｂ）に示されるように、平面視で切り欠き３５ａ７内も入り込む。このため、制御配線部３５ａは、第１の実施の形態の場合よりも、接着部材３９ｂによる接着面積が増加する。このため、制御配線部３５ａは、第１の実施の形態の場合よりも、下部本体部３２の配線取付領域３２ｆにより強固に固着される。したがって、制御配線部３５ａに接合した制御ＩＣ３７に対してワイヤボンディングを行うと、ケース３０に固着されている制御配線部３５ａの振動が抑制されて、制御ＩＣ３７に対するボンディングワイヤの接合性を向上することができる。これにより、半導体装置１０の電気的不良の発生が低減されて、半導体装置１０の信頼性の低下を抑制することができる。 Also, as shown in FIG. 8(A), one notch 35a7 may be formed on the opposite side of the mounting area of the control IC 37 of the control wiring section 35a with respect to the storage opening 32a. In this case, the notch 35a7 is trapezoidal in shape, which corresponds approximately to the length of the control IC 37. The notch 35a7 may be rectangular, triangular, or semicircular. Since the case 30 is insert-molded including such a lead frame 35, the resin constituting the case 30 also enters between the notches 35a7 of the control wiring section 35a. The control IC 37 is mounted on the control wiring section 35a in which the notch 35a7 is formed through the adhesive member 39b. The adhesive member 39b is introduced into the vertical gap 32g1 and the horizontal gap 32g2 as in the first embodiment, and also enters the notch 35a7 in a plan view as shown in FIG. 8(B). Therefore, the control wiring portion 35a has a larger adhesion area by the adhesive member 39b than in the first embodiment. Therefore, the control wiring portion 35a is more firmly fixed to the wiring attachment area 32f of the lower main body portion 32 than in the first embodiment. Therefore, when wire bonding is performed on the control IC 37 bonded to the control wiring portion 35a, vibration of the control wiring portion 35a bonded to the case 30 is suppressed, and the bondability of the bonding wire to the control IC 37 can be improved. This reduces the occurrence of electrical defects in the semiconductor device 10 and suppresses a decrease in the reliability of the semiconductor device 10.

［第４の実施の形態］
第４の実施の形態では、下部本体部３２に形成される配線取付領域３２ｆが階段状ではなく、おもて面のみが開口された溝状に形成された場合について、図９及び図１０を用いて説明する。図９は、第４の実施の形態の半導体装置の平面図である。図１０は、第４の実施の形態の半導体装置の要部断面図である。なお、第４の実施の形態でも、配線取付領域３２ｆの形成位置以外は第１の実施の形態の半導体装置１０と同様の構成である。 [Fourth embodiment]
In the fourth embodiment, a case where the wiring attachment region 32f formed in the lower main body portion 32 is not stepped but is formed in a groove shape with only the front surface being open will be described with reference to Figures 9 and 10. Figure 9 is a plan view of the semiconductor device of the fourth embodiment. Figure 10 is a cross-sectional view of a main part of the semiconductor device of the fourth embodiment. Note that the fourth embodiment has the same configuration as the semiconductor device 10 of the first embodiment except for the position where the wiring attachment region 32f is formed.

図９及び図１０に示されるように、下部本体部３２のおもて面の収納開口部３２ａの開口縁部に収納開口部３２ａの一辺に沿って溝状に窪んだ配線取付領域３２ｆにリードフレーム３５の制御配線部３５ａが接着部材３９ｂにより取り付けられている。配線取付領域３２ｆは、開口方向（図１０中上下方向）に平行な取付側面３２ｆ１，３２ｆ３と取付底面３２ｆ２とにより、断面視でＵ字型の溝状を成している。 9 and 10, the control wiring section 35a of the lead frame 35 is attached by adhesive material 39b to a wiring attachment area 32f that is recessed in a groove shape along one side of the storage opening 32a at the opening edge of the storage opening 32a on the front surface of the lower main body 32. The wiring attachment area 32f has attachment side surfaces 32f1 and 32f3 and an attachment bottom surface 32f2 that are parallel to the opening direction (the vertical direction in FIG. 10), forming a U-shaped groove in cross section.

このようなリードフレーム３５の制御配線部３５ａの配線おもて面３５ａ４上に接着部材３９ｂにより制御ＩＣ３７が搭載されている。なお、図９及び図１０では、制御配線部３５ａの幅が、制御ＩＣ３７の幅と略同一または長い場合を示している。また、配線取付領域３２ｆは、溝状であるために、配線取付領域３２ｆに設けられた制御配線部３５ａとの間にそれぞれ隙間が生じている。すなわち、制御配線部３５ａの配線側面３５ａ１と配線取付領域３２ｆの取付側面３２ｆ３との間に縦隙間３２ｇ３が生じている。制御配線部３５ａの配線側面３５ａ３と配線取付領域３２ｆの取付側面３２ｆ１との間に縦隙間３２ｇ１が生じている。制御配線部３５ａの配線裏面３５ａ２と配線取付領域３２ｆの取付底面３２ｆ２との間に横隙間３２ｇ２が生じている。そして、接着部材３９ｂは、図１０に示されるように、制御配線部３５ａの配線おもて面３５ａ４上から縦隙間３２ｇ１，３２ｇ３を充填し、さらに、横隙間３２ｇ２を充填している。したがって、制御配線部３５ａは、配線おもて面３５ａ４、配線側面３５ａ１，３５ａ３、配線裏面３５ａ２が接着部材３９ｂにより取り囲まれている。このため、制御配線部３５ａは、下部本体部３２の配線取付領域３２ｆにより強固に固着される。したがって、制御配線部３５ａに接合した制御ＩＣ３７に対してワイヤボンディングを行うと、ケース３０に固着されている制御配線部３５ａの振動が抑制されて、制御ＩＣ３７に対するボンディングワイヤの接合性を向上することができる。これにより、半導体装置１０の電気的不良の発生が低減されて、半導体装置１０の信頼性の低下を抑制することができる。 The control IC 37 is mounted on the wiring front surface 35a4 of the control wiring portion 35a of such a lead frame 35 by the adhesive member 39b. Note that in FIG. 9 and FIG. 10, the width of the control wiring portion 35a is approximately the same as or longer than the width of the control IC 37. In addition, since the wiring mounting area 32f is groove-shaped, a gap is generated between the control wiring portion 35a provided in the wiring mounting area 32f. That is, a vertical gap 32g3 is generated between the wiring side surface 35a1 of the control wiring portion 35a and the mounting side surface 32f3 of the wiring mounting area 32f. A vertical gap 32g1 is generated between the wiring side surface 35a3 of the control wiring portion 35a and the mounting side surface 32f1 of the wiring mounting area 32f. A horizontal gap 32g2 is generated between the wiring back surface 35a2 of the control wiring portion 35a and the mounting bottom surface 32f2 of the wiring mounting area 32f. As shown in FIG. 10, the adhesive member 39b fills the vertical gaps 32g1 and 32g3 from the wiring front surface 35a4 of the control wiring portion 35a, and further fills the horizontal gap 32g2. Therefore, the control wiring portion 35a has the wiring front surface 35a4, wiring side surfaces 35a1 and 35a3, and wiring back surface 35a2 surrounded by the adhesive member 39b. Therefore, the control wiring portion 35a is firmly fixed by the wiring attachment area 32f of the lower main body portion 32. Therefore, when wire bonding is performed on the control IC 37 bonded to the control wiring portion 35a, vibration of the control wiring portion 35a bonded to the case 30 is suppressed, and the bondability of the bonding wire to the control IC 37 can be improved. This reduces the occurrence of electrical defects in the semiconductor device 10, and suppresses a decrease in the reliability of the semiconductor device 10.

このような接着部材３９ｂの縦隙間３２ｇ１，３２ｇ３及び横隙間３２ｇ２に対する導入もまた第１の実施の形態と同様にして行うことができる。すなわち、ケース３０にインサート成形されたリードフレーム３５の制御配線部３５ａの配線おもて面３５ａ４の制御ＩＣ３７の接合領域または制御ＩＣ３７の裏面のいずれかに接着部材３９ｂを塗布する。配線おもて面３５ａ４の接合領域に制御ＩＣ３７を位置合わせしてセットする。そして、制御ＩＣ３７を配線おもて面３５ａ４側に押圧する。これにより、制御ＩＣ３７と配線おもて面３５ａ４との間の接着部材３９ｂが押し広げられて、縦隙間３２ｇ１，３２ｇ３に浸入する。さらに、制御ＩＣ３７を押圧することで、接着部材３９ｂが縦隙間３２ｇ１，３２ｇ３から、縦隙間３２ｇ１，３２ｇ３に連通する横隙間３２ｇ２に浸入する。なお、この場合も、接着部材３９ｂは横隙間３２ｇ２を全て充填する必要はない。接着部材３９ｂが縦隙間３２ｇ１，３２ｇ３及び横隙間３２ｇ２に対する導通が完了すると、接着部材３９ｂを固化する。これにより、制御ＩＣ３７をリードフレーム３５に固着すると共に、リードフレーム３５の制御配線部３５ａを下部本体部３２の配線取付領域３２ｆに固着することができる。なお、この場合も、制御配線部３５ａのバリ３５ａ５が接着部材３９ｂに対してアンカー効果を奏するため、制御配線部３５ａがより強固に配線取付領域３２ｆに固着する。 The adhesive member 39b can be introduced into the vertical gaps 32g1, 32g3 and the horizontal gap 32g2 in the same manner as in the first embodiment. That is, the adhesive member 39b is applied to either the bonding area of the control IC 37 on the wiring front surface 35a4 of the control wiring portion 35a of the lead frame 35 insert-molded into the case 30 or the back surface of the control IC 37. The control IC 37 is aligned and set in the bonding area of the wiring front surface 35a4. Then, the control IC 37 is pressed against the wiring front surface 35a4. This causes the adhesive member 39b between the control IC 37 and the wiring front surface 35a4 to be pushed open and penetrate into the vertical gaps 32g1, 32g3. Furthermore, by pressing the control IC 37, the adhesive member 39b penetrates from the vertical gaps 32g1, 32g3 into the horizontal gap 32g2 that communicates with the vertical gaps 32g1, 32g3. In this case, the adhesive material 39b does not need to fill the entire horizontal gap 32g2. When the adhesive material 39b completes electrical connection to the vertical gaps 32g1, 32g3 and horizontal gap 32g2, the adhesive material 39b is solidified. This allows the control IC 37 to be fixed to the lead frame 35, and the control wiring portion 35a of the lead frame 35 to be fixed to the wiring attachment area 32f of the lower main body portion 32. In this case, the burrs 35a5 of the control wiring portion 35a also have an anchor effect on the adhesive material 39b, so that the control wiring portion 35a is more firmly fixed to the wiring attachment area 32f.

ここで、図１０の場合の別の形態として、制御ＩＣ３７の幅が平面視で制御配線部３５ａの幅よりも広い場合について図１１を用いて説明する。図１１は、第４の実施の形態の半導体装置の要部断面図である。なお、図１１は、制御配線部３５ａの幅が、図１０の制御配線部３５ａの幅よりも狭くなっており、これ以外の構成は、図１０と同様である。したがって、制御ＩＣ３７は、必然的に、縦隙間３２ｇ１，３２ｇ３を跨ってリードフレーム３５の制御配線部３５ａの配線おもて面３５ａ４側に取り付けられる。 Here, as another embodiment of the case of FIG. 10, a case where the width of the control IC 37 is wider than the width of the control wiring portion 35a in a plan view will be described with reference to FIG. 11. FIG. 11 is a cross-sectional view of a main part of a semiconductor device of the fourth embodiment. Note that in FIG. 11, the width of the control wiring portion 35a is narrower than the width of the control wiring portion 35a in FIG. 10, and the other configuration is the same as that in FIG. 10. Therefore, the control IC 37 is necessarily attached to the wiring front surface 35a4 side of the control wiring portion 35a of the lead frame 35, straddling the vertical gaps 32g1 and 32g3.

制御ＩＣ３７を平面視で縦隙間３２ｇ１，３２ｇ３を跨ってリードフレーム３５の制御配線部３５ａの配線おもて面３５ａ４に取り付ける場合、制御ＩＣ３７が縦隙間３２ｇ１，３２ｇ３を跨るために、図１０の場合に比べて接着部材３９ｂを縦隙間３２ｇ１，３２ｇ３に導入しやすくなる。したがって、図１０の場合と同様に、制御ＩＣ３７の下部の接着部材３９ｂは、縦隙間３２ｇ１，３２ｇ３及び横隙間３２ｇ２に導入される。さらに、制御ＩＣ３７が縦隙間３２ｇ１，３２ｇ３を跨ることで、縦隙間３２ｇ１，３２ｇ３の上側が制御ＩＣ３７によって遮られる。このため、縦隙間３２ｇ１，３２ｇ３における接着部材３９ｂとリードフレーム３５（制御配線部３５ａ）またはケース３０（下部本体部３２の取付領域３２ｆ）との間の剥離を抑制することができる。これにより、リードフレーム３５の制御配線部３５ａは下部本体部３２の配線取付領域３２ｆに、より強固に固着される。したがって、制御配線部３５ａに接合した制御ＩＣ３７に対してワイヤボンディングを行うと、ケース３０に固着されている制御配線部３５ａの振動が抑制されて、制御ＩＣ３７に対するボンディングワイヤの接合性を向上することができる。これにより、半導体装置１０の電気的不良の発生が低減されて、半導体装置１０の信頼性の低下を抑制することができる。なお、この場合も、制御配線部３５ａのバリ３５ａ５が接着部材３９ｂに対してアンカー効果を奏するため、制御配線部３５ａがより強固に配線取付領域３２ｆに固着する。 When the control IC 37 is attached to the wiring front surface 35a4 of the control wiring portion 35a of the lead frame 35 across the vertical gaps 32g1 and 32g3 in a plan view, the control IC 37 straddles the vertical gaps 32g1 and 32g3, so that the adhesive member 39b can be introduced into the vertical gaps 32g1 and 32g3 more easily than in the case of FIG. 10. Therefore, similar to the case of FIG. 10, the adhesive member 39b on the lower part of the control IC 37 is introduced into the vertical gaps 32g1 and 32g3 and the horizontal gap 32g2. Furthermore, since the control IC 37 straddles the vertical gaps 32g1 and 32g3 , the upper side of the vertical gaps 32g1 and 32g3 is blocked by the control IC 37. Therefore, peeling between the adhesive member 39b and the lead frame 35 (control wiring portion 35a) or the case 30 (mounting region 32f of the lower body portion 32) in the vertical gaps 32g1 and 32g3 can be suppressed. This allows the control wiring portion 35a of the lead frame 35 to be more firmly fixed to the wiring attachment region 32f of the lower main body portion 32. Therefore, when wire bonding is performed on the control IC 37 bonded to the control wiring portion 35a, vibration of the control wiring portion 35a bonded to the case 30 is suppressed, and the bondability of the bonding wire to the control IC 37 can be improved. This reduces the occurrence of electrical defects in the semiconductor device 10, and suppresses a decrease in the reliability of the semiconductor device 10. Note that in this case as well, the burrs 35a5 of the control wiring portion 35a have an anchor effect on the adhesive member 39b, so that the control wiring portion 35a is more firmly fixed to the wiring attachment region 32f.

さらに、図１０の場合の別の形態として、制御ＩＣ３７が平面視で制御配線部３５ａの片側に寄って搭載されている場合について図１２を用いて説明する。図１２は、第４の実施の形態の半導体装置の要部断面図である。なお、図１２は、制御ＩＣ３７が制御配線部３５ａの片側に寄って搭載されている以外は、図１０と同様である。 Furthermore, as an alternative embodiment to that shown in FIG. 10, a case in which the control IC 37 is mounted closer to one side of the control wiring section 35a in a plan view will be described with reference to FIG. 12. FIG. 12 is a cross-sectional view of a main part of a semiconductor device according to a fourth embodiment. Note that FIG. 12 is the same as FIG. 10, except that the control IC 37 is mounted closer to one side of the control wiring section 35a.

制御ＩＣ３７を平面視で縦隙間３２ｇ３を跨ってリードフレーム３５の制御配線部３５ａの配線おもて面３５ａ４に取り付ける場合、制御ＩＣ３７が縦隙間３２ｇ３を跨るために、図１０の場合に比べて接着部材３９ｂを縦隙間３２ｇ３に導入しやすくなる。したがって、図１０の場合と同様に、制御ＩＣ３７の下部の接着部材３９ｂは、縦隙間３２ｇ３及び横隙間３２ｇ２に導入される。さらに、制御ＩＣ３７が縦隙間３２ｇ３を跨ることで、縦隙間３２ｇ３の上側が制御ＩＣ３７によって遮られる。このため、縦隙間３２ｇ３における接着部材３９ｂとリードフレーム３５（制御配線部３５ａ）またはケース３０（下部本体部３２の取付領域３２ｆ）との間の剥離を抑制することができる。制御ＩＣ３７を制御配線部３５ａ側にさらに押圧すると、接着部材３９ｂは、横隙間３２ｇ２から縦隙間３２ｇ１に導入される。この際、接着部材３９ｂは、縦隙間３２ｇ１の全てを充填する必要はない。接着部材３９ｂは、縦隙間３２ｇ１の取付底面３２ｆ２から半分以上を充填することが好ましい。これにより、リードフレーム３５の制御配線部３５ａは下部本体部３２の配線取付領域３２ｆに固着される。したがって、制御配線部３５ａに接合した制御ＩＣ３７に対してワイヤボンディングを行うと、ケース３０に固着されている制御配線部３５ａの振動が抑制されて、制御ＩＣ３７に対するボンディングワイヤの接合性を向上することができる。これにより、半導体装置１０の電気的不良の発生が低減されて、半導体装置１０の信頼性の低下を抑制することができる。なお、ここでは、制御ＩＣ３７は、制御配線部３５ａの片側として縦隙間３２ｇ３側に寄っている場合を説明している。制御ＩＣ３７が、制御配線部３５ａの縦隙間３２ｇ１側に寄って搭載する場合でも上記と同様である。 When the control IC 37 is attached to the wiring front surface 35a4 of the control wiring portion 35a of the lead frame 35 across the vertical gap 32g3 in a plan view, the control IC 37 straddles the vertical gap 32g3, so that the adhesive member 39b can be introduced into the vertical gap 32g3 more easily than in the case of FIG. 10. Therefore, as in the case of FIG. 10, the adhesive member 39b at the lower part of the control IC 37 is introduced into the vertical gap 32g3 and the horizontal gap 32g2 . Furthermore, as the control IC 37 straddles the vertical gap 32g3 , the upper side of the vertical gap 32g3 is blocked by the control IC 37. Therefore, peeling between the adhesive member 39b and the lead frame 35 (control wiring portion 35a) or the case 30 (mounting region 32f of the lower body portion 32) in the vertical gap 32g3 can be suppressed. When the control IC 37 is further pressed toward the control wiring portion 35a, the adhesive member 39b is introduced from the horizontal gap 32g2 into the vertical gap 32g1. In this case, the adhesive member 39b does not need to fill the entire vertical gap 32g1. It is preferable that the adhesive member 39b fills more than half of the vertical gap 32g1 from the mounting bottom surface 32f2. This allows the control wiring portion 35a of the lead frame 35 to be fixed to the wiring mounting area 32f of the lower body portion 32. Therefore, when wire bonding is performed on the control IC 37 bonded to the control wiring portion 35a, vibration of the control wiring portion 35a fixed to the case 30 is suppressed, and the bonding property of the bonding wire to the control IC 37 can be improved. This reduces the occurrence of electrical defects in the semiconductor device 10, and suppresses the deterioration of the reliability of the semiconductor device 10. Here, the case where the control IC 37 is located closer to the vertical gap 32g3 as one side of the control wiring portion 35a is described. The same applies to the case where the control IC 37 is mounted closer to the vertical gap 32g1 of the control wiring portion 35a.

１０ 半導体装置
２０ 半導体ユニット
２１ 第１半導体チップ
２２ 第２半導体チップ
２３ 回路パターン
２４ 絶縁基板
２５ 放熱板
２６ ボンディングワイヤ
３０ ケース
３１ 上部枠体部
３２ 下部本体部
３２ａ 収納開口部
３２ａ１ 内壁面
３２ｂ 第１配線領域
３２ｃ 第２配線領域
３２ｄ，３２ｅ 側面
３２ｆ 配線取付領域
３２ｆ１，３２ｆ３ 取付側面
３２ｆ２ 取付底面
３２ｇ１，３２ｇ３ 縦隙間
３２ｇ２ 横隙間
３３，３４，３５，３６，１３５ リードフレーム
３３ａ，３４ａ，３５ａ，１３５ａ 制御配線部
３３ｂ，３４ｂ，３５ｂ 制御端子部
３５ａ１，３５ｂ３ 配線側面
３５ａ２ 配線裏面
３５ａ４ 配線おもて面
３５ａ５ バリ
３５ａ６ ダレ
３５ａ７ 切り欠き
３６ａ 主電流配線部
３６ｂ 主電流端子部
３７ 制御ＩＣ
３８ 封止部材
３９ａ，３９ｂ 接着部材
 REFERENCE SIGNS LIST 10 semiconductor device 20 semiconductor unit 21 first semiconductor chip 22 second semiconductor chip 23 circuit pattern 24 insulating substrate 25 heat sink 26 bonding wire 30 case 31 upper frame portion 32 lower body portion 32a storage opening 32a1 inner wall surface 32b first wiring area 32c second wiring area 32d, 32e side surface 32f wiring mounting area 32f1, 32f3 mounting side surface 32f2 mounting bottom surface 32g1, 32g3 vertical gap 32g2 horizontal gap 33, 34, 35, 36, 135 lead frame 33a, 34a, 35a, 135a control wiring portion 33b, 34b, 35b control terminal portion 35a1, 35b3 wiring side surface 35a2 wiring back surface 35a4 Wiring front surface 35a5 Burr 35a6 Droop 35a7 Notch 36a Main current wiring section 36b Main current terminal section 37 Control IC
38 Sealing member 39a, 39b Adhesive member

Claims (15)

半導体素子と、
一方向に延伸し、延伸方向に直交する断面視で、配線おもて面と配線裏面と前記配線おもて面及び前記配線裏面の間に設けられた第１配線側面及び第２配線側面とを備える配線部材と、
枠型状を成す上部枠体部と平面視で矩形状を成す下部本体部とからなり、前記下部本体部のおもて面の外縁に沿って前記上部枠体部が形成されたケースと、
を有し、
前記下部本体部のおもて面の略中央部に、前記半導体素子を収納する前記下部本体部のおもて面から前記下部本体部の裏面に貫通する収納開口部が開口され、前記下部本体部のおもて面の開口縁部に前記収納開口部の一辺に沿って窪んだ配線取付領域に前記配線部材が接着部材により取り付けられ、前記配線おもて面が前記下部本体部のおもて面に略同一平面を成しており、
前記配線部材の前記配線おもて面に前記接着部材により接合された電子部品をさらに有し、
前記接着部材は、前記配線おもて面から、前記第１配線側面と前記配線取付領域との第１隙間、または、前記第２配線側面と前記配線取付領域との第２隙間の、少なくともいずれか一方に及んでいる、
半導体装置。 A semiconductor element;
a wiring member extending in one direction and including, in a cross-sectional view perpendicular to the extending direction, a wiring front surface, a wiring back surface, and a first wiring side surface and a second wiring side surface provided between the wiring front surface and the wiring back surface ;
A case including an upper frame portion having a frame shape and a lower main body portion having a rectangular shape in a plan view, the upper frame portion being formed along an outer edge of a front surface of the lower main body portion ;
having
a storage opening penetrating from the front surface of the lower main body portion for storing the semiconductor element to a rear surface of the lower main body portion is opened in an approximately central portion of the front surface of the lower main body portion, the wiring member is attached by an adhesive member to a wiring attachment region recessed along one side of the storage opening at an opening edge portion of the front surface of the lower main body portion, and the wiring front surface forms approximately the same plane as the front surface of the lower main body portion;
The wiring member further includes an electronic component bonded to the front wiring surface of the wiring member by the adhesive member,
the adhesive member extends from the front surface of the wiring to at least one of a first gap between the first wiring side surface and the wiring attachment area or a second gap between the second wiring side surface and the wiring attachment area;
Semiconductor device. 前記配線取付領域は、前記収納開口部に面し、前記下部本体部のおもて面に階段状に窪んで形成され、
前記配線部材は、前記配線取付領域に対向する前記第１配線側面及び前記配線裏面が前記接着部材により前記配線取付領域に取り付けられている、
請求項１に記載の半導体装置。 The wiring attachment area faces the storage opening and is formed in a stepped shape recessed in the front surface of the lower main body portion ,
the wiring member is attached to the wiring attachment area by the adhesive member at the first wiring side surface and the wiring back surface facing the wiring attachment area;
The semiconductor device according to claim 1 . 前記接着部材は、前記第１隙間を通じて、前記第１隙間に連通し、前記配線裏面と前記配線取付領域との第３隙間に、及んでいる、
請求項１または２に記載の半導体装置。 The adhesive member communicates with the first gap through the first gap and extends to a third gap between the rear surface of the wiring and the wiring attachment area.
3. The semiconductor device according to claim 1 or 2 . 前記配線部材の前記延伸方向に対して直交する方向の配線幅は前記電子部品の前記延伸方向に対して直交する方向の部品幅と略同一である、
請求項１乃至３のいずれかに記載の半導体装置。 a wiring width of the wiring member in a direction perpendicular to the extension direction is substantially the same as a component width of the electronic component in a direction perpendicular to the extension direction;
4. The semiconductor device according to claim 1 . 前記電子部品は、平面視で前記第１隙間を跨いで前記接着部材により接合されている、
請求項１乃至４のいずれかに記載の半導体装置。 the electronic component is joined by the adhesive member across the first gap in a plan view,
5. The semiconductor device according to claim 1 . 前記第１隙間は、前記電子部品の前記収納開口部の反対側の側部から前記電子部品の前記側部に平行な中心線の間に位置するように前記電子部品が接合される、
請求項５に記載の半導体装置。 The electronic component is joined so that the first gap is located between a side of the electronic component opposite to the storage opening and a center line parallel to the side of the electronic component.
The semiconductor device according to claim 5 . 前記配線部材の前記延伸方向に対して直交する方向の配線幅は前記電子部品の前記延伸方向に対して直交する方向の部品幅よりも短く、
前記電子部品は、平面視で前記第１隙間を跨いで前記接着部材により接合されている、
請求項１乃至３のいずれかに記載の半導体装置。 a wiring width of the wiring member in a direction perpendicular to the extension direction is shorter than a component width of the electronic component in a direction perpendicular to the extension direction;
the electronic component is joined by the adhesive member across the first gap in a plan view,
4. The semiconductor device according to claim 1 . 前記配線部材の前記配線おもて面において、前記電子部品が接合される接合領域の前記収納開口部の反対側に切り欠き部が形成されている、
請求項１乃至７のいずれかに記載の半導体装置。 a cutout portion is formed on the wiring front surface of the wiring member on the opposite side of the housing opening in a bonding area to which the electronic component is bonded;
8. The semiconductor device according to claim 1 . 前記配線部材は、前記配線おもて面の前記第１配線側面及び前記第２配線側面に沿ってバリが生成され、前記配線裏面の前記第１配線側面及び前記第２配線側面に沿ってダレが生成されている、
請求項１乃至８のいずれかに記載の半導体装置。 In the wiring member, burrs are generated along the first wiring side surface and the second wiring side surface on the wiring front surface, and sagging is generated along the first wiring side surface and the second wiring side surface on the wiring back surface.
9. The semiconductor device according to claim 1 . 前記配線部材は、前記配線おもて面の前記第１配線側面及び前記第２配線側面に沿ってダレが生成され、前記配線裏面の前記第１配線側面及び前記第２配線側面に沿ってバリが生成されている、
請求項１乃至８のいずれかに記載の半導体装置。 In the wiring member, sagging is generated along the first wiring side surface and the second wiring side surface of the wiring front surface, and burrs are generated along the first wiring side surface and the second wiring side surface of the wiring rear surface.
9. The semiconductor device according to claim 1 . 前記配線取付領域は、前記下部本体部のおもて面に溝状に窪んで形成され、
前記配線部材は、前記配線取付領域に対向する前記第１配線側面と前記配線裏面と前記第２配線側面とが前記接着部材により前記配線取付領域に取り付けられている、
請求項１に記載の半導体装置。 The wiring attachment area is formed in a groove-like recess on the front surface of the lower main body portion ,
the wiring member is attached to the wiring attachment area by the adhesive member at the first wiring side surface, the wiring back surface, and the second wiring side surface, which face the wiring attachment area;
The semiconductor device according to claim 1 . 前記接着部材は、前記配線おもて面から、前記第１隙間または前記第２隙間の少なくともいずれか一方を通じて、前記第１隙間及び前記第２隙間に連通し、前記配線裏面と前記配線取付領域との第３隙間に、及んでいる、
請求項１１に記載の半導体装置。 the adhesive member communicates with the first gap and the second gap from the front surface of the wiring through at least one of the first gap and the second gap, and extends to a third gap between the rear surface of the wiring and the wiring attachment area;
The semiconductor device according to claim 11 . 前記配線部材の前記延伸方向に対して直交する方向の配線幅は前記電子部品の前記延伸方向に対して直交する方向の部品幅と略同一である、
請求項１１または１２のいずれかに記載の半導体装置。 a wiring width of the wiring member in a direction perpendicular to the extension direction is substantially the same as a component width of the electronic component in a direction perpendicular to the extension direction;
13. The semiconductor device according to claim 11 or 12 . 前記電子部品は、平面視で前記第１隙間または前記第２隙間を跨いで前記接着部材により接合されている、
請求項１１乃至１３のいずれかに記載の半導体装置。 the electronic component is bonded by the adhesive member across the first gap or the second gap in a plan view;
14. The semiconductor device according to claim 11 . 前記配線部材の前記延伸方向に対して直交する方向の配線幅は前記電子部品の前記延伸方向に対して直交する方向の部品幅よりも短く、
前記電子部品は、平面視で前記第１隙間及び前記第２隙間を跨いで前記接着部材により接合されている、
請求項１１または１２に記載の半導体装置。 a wiring width of the wiring member in a direction perpendicular to the extension direction is shorter than a component width of the electronic component in a direction perpendicular to the extension direction;
the electronic component is bonded by the adhesive member across the first gap and the second gap in a plan view;
The semiconductor device according to claim 11 or 12 .
JP2020124280A 2020-07-21 2020-07-21 Semiconductor Device Active JP7567243B2 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2020124280A JP7567243B2 (en) 2020-07-21 2020-07-21 Semiconductor Device
CN202110568778.2A CN113964100A (en) 2020-07-21 2021-05-25 semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020124280A JP7567243B2 (en) 2020-07-21 2020-07-21 Semiconductor Device

Publications (2)

Publication Number Publication Date
JP2022020969A JP2022020969A (en) 2022-02-02
JP7567243B2 true JP7567243B2 (en) 2024-10-16

Family

ID=79460140

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020124280A Active JP7567243B2 (en) 2020-07-21 2020-07-21 Semiconductor Device

Country Status (2)

Country Link
JP (1) JP7567243B2 (en)
CN (1) CN113964100A (en)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014199764A1 (en) 2013-06-10 2014-12-18 富士電機株式会社 Semiconductor device and method for producing same

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4219448B2 (en) * 1998-08-28 2009-02-04 富士電機デバイステクノロジー株式会社 Semiconductor device
JP6115172B2 (en) * 2013-02-15 2017-04-19 富士電機株式会社 Semiconductor device
JP2017038019A (en) * 2015-08-13 2017-02-16 富士電機株式会社 Semiconductor device
JP6645134B2 (en) * 2015-11-16 2020-02-12 富士電機株式会社 Semiconductor device and method of manufacturing semiconductor device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014199764A1 (en) 2013-06-10 2014-12-18 富士電機株式会社 Semiconductor device and method for producing same

Also Published As

Publication number Publication date
CN113964100A (en) 2022-01-21
JP2022020969A (en) 2022-02-02

Similar Documents

Publication Publication Date Title
US6703707B1 (en) Semiconductor device having radiation structure
US11177236B2 (en) Semiconductor device having case to which circuit board is bonded by bonding material and method of manafacturing thereof
JP2019040971A (en) Semiconductor device
JP7735655B2 (en) Semiconductor Devices
US12100631B2 (en) Semiconductor device
US12218037B2 (en) Semiconductor device
US11637049B2 (en) Semiconductor device having semiconductor chip formed on wiring part, and method of manufacturing the same
JP7567243B2 (en) Semiconductor Device
US20230067156A1 (en) Semiconductor device
US10784176B1 (en) Semiconductor device and semiconductor device manufacturing method
JP7392319B2 (en) semiconductor equipment
JP7512659B2 (en) Semiconductor module and method for manufacturing the same
US11996347B2 (en) Semiconductor device
US20240079375A1 (en) Bonding tool, semiconductor device manufacturing method, and semiconductor device
JP7626293B2 (en) Semiconductor module, semiconductor device, and method for manufacturing the semiconductor device
US20230402334A1 (en) Semiconductor device
US20240071898A1 (en) Semiconductor device and semiconductor device manufacturing method
US20240007014A1 (en) Power conversion device
US20230109985A1 (en) Semiconductor module
US20240304537A1 (en) Electronic device
US20250070074A1 (en) Semiconductor device
US20240071876A1 (en) Semiconductor module, power converter, and power converter manufacturing method
US20250201756A1 (en) Semiconductor device
US20250096080A1 (en) Semiconductor device
JP7318238B2 (en) semiconductor equipment

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230614

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240314

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240423

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240619

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240903

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240916

R150 Certificate of patent or registration of utility model

Ref document number: 7567243

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150