JP7585832B2

JP7585832B2 - 可変容量回路、回路装置及び発振器

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Publication number: JP7585832B2
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Description

本発明は、可変容量回路、回路装置及び発振器等に関する。

従来より、ＭＩＭ（Metal-Insulator-Metal）キャパシターを用いた可変容量回路が知られている。例えば特許文献１には、ＭＩＭキャパシターを用いたキャパシターアレイが開示されている。

特開２００６－０３２３７４号公報

特許文献１のようなＭＩＭキャパシターを用いたキャパシターアレイにより、可変容量回路を実現する場合に、キャパシターと電極とグランドとの間の寄生容量が原因となって、可変容量回路における容量値変化の線形性が悪化するという問題があることが判明した。

本開示の一態様は、容量値が制御データに基づいて可変に制御される可変容量回路であって、複数のキャパシターを含むキャパシターアレイと、前記制御データに基づきオン又はオフにされる複数のスイッチを有し、第１ノードとグランドノードとの間に前記キャパシターアレイと直列に設けられるスイッチアレイと、を含み、前記キャパシターアレイは、複数のＭＩＭ（Metal-Insulator-Metal）キャパシターが並列接続された第１キャパシターと、複数のＭＩＭキャパシターが直列接続された第２キャパシターと、を含み、前記スイッチアレイは、前記第１ノードと前記グランドノードとの間に、前記第１キャパシターと直列接続される第１スイッチと、前記第１ノードと前記グランドノードとの間に、前記第２キャパシターと直列接続される第２スイッチと、を含み、前記第１キャパシターと前記第１キャパシターの寄生容量とによる前記第１ノードと前記グランドノードとの間の容量値を第１容量値とし、前記第２キャパシターと前記第２キャパシターの寄生容量とによる前記第１ノードと前記グランドノードとの間の容量値を第２容量値としたとき、前記第１スイッチがオンであるときの前記第１容量値と前記第１スイッチがオフであるときの前記第１容量値の、前記制御データの１ＬＳＢ当たりにおける第１容量差と、前記第２スイッチがオンであるときの前記第２容量値と前記第２スイッチがオフであるときの前記第２容量値の、前記制御データの１ＬＳＢ当たりにおける第２容量差とが近づくように、平面視において、前記第１キャパシターの電極である第１電極、前記第１キャパシターを囲む第１グランドシールド、前記第２キャパシターの電極である第２電極、及び前記第２キャパシターを囲む第２グランドシールドの少なくとも１つの形状パターンが設定されている可変容量回路に関係する。

また本開示の一態様は、容量値が制御データに基づいて可変に制御される可変容量回路であって、複数のキャパシターを含むキャパシターアレイと、前記制御データに基づきオン又はオフにされる複数のスイッチを有し、第１ノードとグランドノードとの間に前記キャパシターアレイと直列に設けられるスイッチアレイと、を含み、前記キャパシターアレイは、複数のＭＩＭキャパシターが並列接続された第１キャパシターと、複数のＭＩＭキャパシターが直列接続された第２キャパシターと、を含み、前記スイッチアレイは、前記第１ノードと前記グランドノードとの間に、前記第１キャパシターと直列接続される第１スイッチと、前記第１ノードと前記グランドノードとの間に、前記第２キャパシターと直列接続される第２スイッチと、を含み、前記平面視における、前記第１キャパシターの第１電極と前記第１キャパシターを囲む第１グランドシールドとの間の第１方向での距離をＬＡ１とし、前記第２キャパシターの第２電極と前記第２キャパシターを囲む第２グランドシールドとの間の前記第１方向での距離をＬＡ２としたとき、ＬＡ２＞ＬＡ１である可変容量回路に関係する。

また本開示の一態様は、上記に記載された可変容量回路と、前記可変容量回路の前記容量値により発振周波数が制御される発振回路と、を含み、前記第１ノードは、前記発振回路の発振ノードである回路装置に関係する。

また本開示の一態様は、上記に記載の回路装置と、前記発振回路により駆動されることで発振する振動子と、を含む発振器に関係する。

本実施形態の可変容量回路の構成例。並列接続ＭＩＭキャパシターの例。直列接続ＭＩＭキャパシターの例。グランドシールドの説明図。直列接続ＭＩＭキャパシターの他の例。並列接続ＭＩＭキャパシターの寄生容量を増加させる手法の説明図。直列接続ＭＩＭキャパシターの寄生容量を減少させる手法の説明図。本実施形態の可変容量回路の詳細な構成例。キャパシターとスイッチの具体的な構成例。キャパシターとスイッチのレイアウト配置例。容量値変化の線形性の悪化についての説明図。並列接続ＭＩＭキャパシターのスイッチオン時とスイッチオフ時における等価回路図。直列接続ＭＩＭキャパシターのスイッチオン時とスイッチオフ時における等価回路図。直列接続ＭＩＭキャパシターのスイッチオン時とスイッチオフ時における等価回路図。並列接続ＭＩＭキャパシターと直列接続ＭＩＭキャパシターの容量値や容量差の一例。並列接続ＭＩＭキャパシターの寄生容量を増加させる手法の説明図。並列接続ＭＩＭキャパシターの寄生容量を増加させる手法の説明図。並列接続ＭＩＭキャパシターの寄生容量を増加させる手法の説明図。直列接続ＭＩＭキャパシターの寄生容量を増加させる手法の説明図。直列接続ＭＩＭキャパシターの寄生容量を増加させる手法の説明図。直列接続ＭＩＭキャパシターの寄生容量を増加させる手法の説明図。可変容量回路の全体的なレイアウト配置例。本実施形態の回路装置の構成例。発振器の構造例。

以下、本実施形態について説明する。なお、以下に説明する本実施形態は、特許請求の範囲の記載内容を不当に限定するものではない。また本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

１．可変容量回路
図１に本実施形態の可変容量回路３０の構成例を示す。容量値が制御データＤＣＮに基づいて可変に制御される可変容量回路３０は、キャパシターアレイ３２とスイッチアレイ３４を含む。具体的には可変容量回路３０は、複数のキャパシターＣｎ～Ｃ１を含むキャパシターアレイ３２と、制御データＤＣＮに基づきオン又はオフにされる複数のスイッチＳＷｎ～ＳＷ１を有し、第１ノードＮ１とグランドノードＮＧとの間にキャパシターアレイ３２と直列に設けられるスイッチアレイ３４を含む。例えばキャパシターＣｎとスイッチＳＷｎ、第１キャパシターＣｊと第１スイッチＳＷｊ、第２キャパシターＣｉと第２スイッチＳＷｉ、キャパシターＣ１とスイッチＳＷ１が、第１ノードＮ１とグランドノードＮＧとの間に直列に設けられる。ここでｉ、ｊは、１以上でｎ以下の異なる整数である。

そしてキャパシターアレイ３２は、複数のＭＩＭキャパシターが並列接続された第１キャパシターＣｊと、複数のＭＩＭキャパシターが直列接続された第２キャパシターＣｉを含む。ＭＩＭキャパシターはMetal-Insulator-Metalの構造のキャパシターである。例えば第１キャパシターＣｊでは、複数のＭＩＭキャパシターとしてＭＩＭキャパシターＣＭ１、ＣＭ２が並列接続されている。第２キャパシターＣｉでは、複数のＭＩＭキャパシターとしてＭＩＭキャパシターＣＭ３、ＣＭ４が直列接続されている。なお図１では、第１キャパシターＣｊは２つのＭＩＭキャパシターＣＭ１、ＣＭ２が並列接続されているが、並列接続されるＭＩＭキャパシターの数は３以上であってもよい。また第２キャパシターＣｉは２つのＭＩＭキャパシターＣＭ３、ＣＭ４が直列接続されているが、直列接続されるＭＩＭキャパシターの数は３以上であってもよい。

またスイッチアレイ３４は、第１ノードＮ１とグランドノードＮＧとの間に、第１キャパシターＣｊと直列接続される第１スイッチＳＷｊと、第１ノードＮ１とグランドノードＮＧとの間に、第２キャパシターＣｉと直列接続される第２スイッチＳＷｉを含む。なお図１ではグランドノードＮＧ側にスイッチＳＷｎ～ＳＷ１が設けられ、第１ノードＮ１側にキャパシターＣｎ～Ｃ１が設けられる構成となっているが、グランドノードＮＧ側にキャパシターＣｎ～Ｃ１が設けられ、第１ノードＮ１側にスイッチＳＷｎ～ＳＷ１が設けられる構成であってもよい。

図２に第１キャパシターＣｊの構成例を示す。第１キャパシターＣｊは、平面視の方向にスタックされ且つ並列接続されたＭＩＭキャパシターＣＭ１、ＣＭ２を含む。ＭＩＭキャパシターＣＭ１は第１ＭＩＭキャパシターであり、ＭＩＭキャパシターＣＭ２は第２ＭＩＭキャパシターである。平面視の方向は、後述する図２３の回路装置２０である半導体チップの基板に直交する方向である。図２に示すように、第１キャパシターＣｊは、並列接続されるＭＩＭキャパシターＣＭ１、ＣＭ２が平面視の方向に縦積みされた構成となっている。第１キャパシターＣｊは、第１電極ＥＤｊ、ＥＣｊ、ＥＢｊを有する。第１電極ＥＤｊ、ＥＣｊ、ＥＢｊは、各々、金属層ＡＬＤ、ＡＬＣ、ＡＬＢにより形成される。ＡＬＤは上層の金属層であり、ＡＬＢは下層の金属層であり、ＡＬＣはＡＤＬとＡＬＢの間の金属層である。金属層ＡＬＤ、ＡＬＣ、ＡＬＢは例えばアルミ又はアルミ合金等の金属層である。なお図２では後述の図６の電極ＴＰ１、ＴＰ２の図示が省略されている。そして第１キャパシターＣｊの第１電極ＥＣｊは、第１ノードＮ１に接続され、第１電極ＥＤｊ、ＥＢｊは、一端がグランドノードＮＧに接続される第１スイッチＳＷｊの他端に接続される。即ち、第１電極ＥＤｊ、ＥＢｊは、第１スイッチＳＷｊの他端のノードであるノードＮｊに接続される。

第１キャパシターＣｊの周囲には、グランド電圧に設定された第１グランドシールドＧＳｊが設けられる。具体的には図４に示すように第１グランドシールドＧＳｊは第１キャパシターＣｊを囲むように設けられる。第１グランドシールドＧＳｊは、金属層ＡＬＤ、ＡＬＣ、ＡＬＢと、金属層ＡＬＣと金属層ＡＬＤを接続するビアコンタクトＶＣＤと、金属層ＡＬＢと金属層ＡＬＣを接続するビアコンタクトＶＢＣにより形成される。なお図４では第１グランドシールドＧＳｊが第１キャパシターＣｊの全周を囲んでいるが、本実施形態はこれに限定されず、全周のうちの一部の領域において第１グランドシールドＧＳｊが非存在の領域があってもよい。

そして図２では、第１方向ＤＲ１における第１グランドシールドＧＳｊと第１キャパシターＣｊの電極である第１電極ＥＤｊ、ＥＣｊ、ＥＢｊとの距離をＬＡ１としている。また第１方向ＤＲ１に直交する第２方向ＤＲ２における第１電極ＥＤｊ、ＥＣｊ、ＥＢｊとの距離をＬＢ１としている。例えば、第１方向はＸ方向であり、第２方向はＹ方向である。この場合に平面視の方向はＺ方向になる。なお第１キャパシターＣｊにおけるＭＩＭキャパシターの並列接続数は２個には限定されず、３個以上であってもよい。

図３に第２キャパシターＣｉの構成例を示す。第２キャパシターＣｉは、平面視の方向にスタックされ且つ直列接続されたＭＩＭキャパシターＣＭ３、ＣＭ４を含む。ＭＩＭキャパシターＣＭ３は第３ＭＩＭキャパシターであり、ＭＩＭキャパシターＣＭ４は第４ＭＩＭキャパシターである。図３に示すように、第２キャパシターＣｉは、直列接続されるＭＩＭキャパシターＣＭ３、ＣＭ４が平面視の方向に縦積みされた構成となっている。第２キャパシターＣｉは、第２電極ＥＤｉ、ＥＣｉ、ＥＢｉを有する。第２電極ＥＤｉ、ＥＣｉ、ＥＢｉは、各々、金属層ＡＬＤ、ＡＬＣ、ＡＬＢにより形成される。なお図３では後述の図７の電極ＴＰ３、ＴＰ４の図示が省略されている。そして第２キャパシターＣｉの第２電極ＥＤｉは、第１ノードＮ１に接続され、第２電極ＥＢｉは、一端がグランドノードＮＧに接続される第２スイッチＳＷｉの他端に接続される。即ち、第２電極ＥＢｉは、第２スイッチＳＷｉの他端のノードであるノードＮｉに接続される。

第２キャパシターＣｉの周囲には、グランド電圧に設定された第２グランドシールドＧＳｉが設けられる。具体的には図４に示すように第２グランドシールドＧＳｉは第２キャパシターＣｉを囲むように設けられる。第２グランドシールドＧＳｉは、金属層ＡＬＤ、ＡＬＣ、ＡＬＢと、金属層ＡＬＣとＡＬＤを接続するビアコンタクトＶＣＤと、金属層ＡＬＢとＡＬＣを接続するビアコンタクトＶＢＣにより形成される。なお図４では第２グランドシールドＧＳｉが第２キャパシターＣｉの全周を囲んでいるが、本実施形態はこれに限定されず、全周のうちの一部の領域において第２グランドシールドＧＳｉが非存在の領域があってもよい。

そして図３では、第１方向ＤＲ１における第２グランドシールドＧＳｉと第２キャパシターＣｉの電極である第２電極ＥＤｉ、ＥＣｉ、ＥＢｉとの距離をＬＡ２としている。また第１方向ＤＲ１に直交する第２方向ＤＲ２における第２グランドシールドＧＳｉと第２電極ＥＤｉ、ＥＣｉ、ＥＢｉとの距離をＬＢ２としている。

なお第２キャパシターＣｉにおけるＭＩＭキャパシターの直列接続数は２個には限定されず、３個以上であってもよい。例えば図５に４つのＭＩＭキャパシターＣＭ３、ＣＭ４、ＣＭ５、ＣＭ６が直列接続された第２キャパシターＣｉの構成を示す。図５では、第２キャパシターＣｉの第２電極ＥＤＸｉは金属層ＡＬＤにより形成され、第１ノードＮ１に接続される。第２キャパシターＣｉの第２電極ＥＢＸｉは金属層ＡＬＢにより形成され、金属層ＡＬＤにより形成される第２電極ＥＤＹｉに接続される。第２キャパシターＣｉの第２電極ＥＢＹｉは金属層ＡＬＢにより形成され、第２スイッチＳＷｉの他端のノードＮｉに接続される。

さて、図１に示すように、第１キャパシターＣｊ、第２キャパシターＣｉにおいてはグランドノードＮＧとの間に寄生容量ＣＰｊ、ＣＰｉが生じる。図１２～図１４で詳細に説明するようにこれらの寄生容量ＣＰｊ、ＣＰｉの容量値は、第１スイッチＳＷｊ、第２スイッチＳＷｉがオンであるときと、オフであるときとで異なっている。ここで第１キャパシターＣｊと、第１キャパシターＣｊの寄生容量ＣＰｊとによる第１ノードＮ１とグランドノードＮＧとの間の容量値を第１容量値とする。第１容量値は、第１キャパシターＣｊの容量値とその寄生容量ＣＰｊの容量値を合算したものに対応する。また第２キャパシターＣｉと、第２キャパシターＣｉの寄生容量ＣＰｉとによる第１ノードＮ１とグランドノードＮＧとの間の容量値を第２容量値とする。第２容量値は、第２キャパシターＣｉの容量値とその寄生容量ＣＰｉの容量値を合算したものに対応する。

そして第１スイッチＳＷｊがオンであるときの第１容量値と、第１スイッチＳＷｊがオフであるときの第１容量値の、制御データＤＣＮの１ＬＳＢ当たりにおける容量差を第１容量差とする。即ち、第１キャパシターＣｊと寄生容量ＣＰｊとによる第１ノードＮ１とグランドノードＮＧとの間の第１容量値についての、第１スイッチＳＷｊがオンであるときとオフであるときの１ＬＳＢ分の容量差を第１容量差とする。また第２スイッチＳＷｉがオンであるときの第２容量値と、第２スイッチＳＷｉがオフであるときの第２容量値の、制御データＤＣＮの１ＬＳＢ当たりにおける容量差を第２容量差とする。即ち、第２キャパシターＣｉと寄生容量ＣＰｉとによる第１ノードＮ１とグランドノードＮＧとの間の第２容量値についての、第２スイッチＳＷｉがオンであるときとオフであるときの1ＳＢ分の容量差を第２容量差とする。これらの第１容量差、第２容量差の詳細については後述の図１５で具体的に説明する。

このときに本実施形態では、上記の第１容量差と第２容量差とが近づくように、平面視において、図２に示す第１キャパシターＣｊの第１電極ＥＤｊ、ＥＣｊ、ＥＢｊと、第１電極ＥＤｊ、ＥＣｊ、ＥＢｊを囲む第１グランドシールドＧＳｊと、図３に示す第２キャパシターＣｉの第２電極ＥＤｉ、ＥＣｉ、ＥＢｉと、第２電極ＥＤｉ、ＥＣｉ、ＥＢｉを囲む第２グランドシールドＧＳｉの少なくとも１つの形状パターンが設定されている。即ち、第１容量差と第２容量差とが近づくように、第１電極ＥＤｊ、ＥＣｊ、ＥＢｊ、第１グランドシールドＧＳｊ、第２電極ＥＤｉ、ＥＣｉ、ＥＢｉ、及び第２グランドシールドＧＳｉの少なくとも１つの形状パターンが設定されている。例えば第１容量差と第２容量差が近づくように、図２に示す第１電極ＥＤｊ、ＥＣｊ、ＥＢｊと第１グランドシールドＧＳｊとの第１配置関係、図３に示す第２電極ＥＤｉ、ＥＣｉ、ＥＢｉと第２グランドシールドＧＳｉとの第２配置関係の少なくとも一方が設定されている。第１配置関係は、第１電極ＥＤｊ、ＥＣｊ、ＥＢｊと第１グランドシールドＧＳｊの距離関係や、第１電極ＥＤｊ、ＥＣｊ、ＥＢｊの側面と、当該側面に対向する第１グランドシールドＧＳｊの側面との対向面積の関係などである。第２配置関係は、第２電極ＥＤｉ、ＥＣｉ、ＥＢｉと第２グランドシールドＧＳｉの距離関係や、第２電極ＥＤｉ、ＥＣｉ、ＥＢｉの側面と、当該側面に対向する第２グランドシールドＧＳｉの側面との対向面積の関係などである。

具体的には、並列接続ＭＩＭの第１キャパシターＣｊについては、その寄生容量ＣＰｊが増加するように、第１電極ＥＤｊ、ＥＣｊ、ＥＢｊ及び第１グランドシールドＧＳｊの少なくとも１つの形状パターンが設定されたり、第１電極ＥＤｊ、ＥＣｊ、ＥＢｊと第１グランドシールドＧＳｊとの第１配置関係が設定される。一方、直列接続ＭＩＭの第２キャパシターＣｉについては、その寄生容量ＣＰｉが減少するように、第２電極ＥＤｉ、ＥＣｉ、ＥＢｉ及び第２グランドシールドＧＳｉの少なくとも１つの形状パターンが設定されたり、第２電極ＥＤｉ、ＥＣｉ、ＥＢｉと第２グランドシールドＧＳｉとの第２配置関係が設定される。なお本実施形態では、複数のＭＩＭキャパシターが並列接続されたキャパシターを、適宜、並列接続ＭＩＭのキャパシターと記載し、複数のＭＩＭキャパシターが直列接続されたキャパシターを、適宜、直列接続ＭＩＭのキャパシターと記載する。

例えば図２に示すように、第１電極ＥＤｊ、ＥＣｊ、ＥＢｊと、第１グランドシールドＧＳｊとの間の第１方向ＤＲ１での距離をＬＡ１とする。また図３に示すように、第２電極ＥＤｉ、ＥＣｉ、ＥＢｉと、第２グランドシールドＧＳｉとの間の第１方向ＤＲ１での距離をＬＡ２とする。このときに、図６、図７の第１キャパシターＣｊ、第２キャパシターＣｉの断面図に示すように、ＬＡ２＞ＬＡ１の関係が成り立つようにする。

即ち、図６に示すように並列接続ＭＩＭの第１キャパシターＣｊについては、第１電極ＥＤｊ、ＥＣｊ、ＥＢｊと第１グランドシールドＧＳｊとの間の第１方向ＤＲ１での距離ＬＡ１を小さくすることで、寄生容量ＣＰｊを増加させる。一方、図７に示すように直列接続ＭＩＭの第２キャパシターＣｉについては、第２電極ＥＤｉ、ＥＣｉ、ＥＢｉと第２グランドシールドＧＳｉとの間の第１方向ＤＲ１での距離ＬＡ２を大きくすることで、寄生容量ＣＰｉを減少させる。このようにＬＡ２＞ＬＡ１とすることで、並列接続ＭＩＭの第１キャパシターＣｊの寄生容量ＣＰｊを増加させる一方で、直列接続ＭＩＭの第２キャパシターＣｉの寄生容量ＣＰｉを減少させる。このようにすれば、並列接続ＭＩＭの第１キャパシターＣｊについての第１スイッチＳＷｊがオンであるときとオフであるときの１ＬＳＢ当たりの第１容量差と、直列接続ＭＩＭの第２キャパシターＣｉについての第２スイッチＳＷｉがオンであるときとオフであるときの１ＬＳＢ当たりの第２容量差が近づくようになる。これにより、制御データＤＣＮの変化に対して可変容量回路３０の容量値を線形に変化させることが可能になる。

また図２に示すように、第１電極ＥＤｊ、ＥＣｊ、ＥＢｊと第１グランドシールドＧＳｊとの間の第２方向ＤＲ２での距離をＬＢ１とする。また図３に示すように、第２電極ＥＤｉ、ＥＣｉ、ＥＢｉと第２グランドシールドＧＳｉとの間の第２方向ＤＲ２での距離をＬＢ２とする。このときに、ＬＢ２＞ＬＢ１の関係が成り立つようにする。

即ち、図６に示すように並列接続ＭＩＭの第１キャパシターＣｊについては、第１電極ＥＤｊ、ＥＣｊ、ＥＢｊと第１グランドシールドＧＳｊとの間の第２方向ＤＲ２での距離ＬＢ１を小さくすることで、寄生容量ＣＰｊを増加させる。一方、図７に示すように直列接続ＭＩＭの第２キャパシターＣｉについては、第２電極ＥＤｉ、ＥＣｉ、ＥＢｉと第２グランドシールドＧＳｉとの間の第２方向ＤＲ２での距離ＬＢ２を大きくすることで、寄生容量ＣＰｉを減少させる。このようにすれば、並列接続ＭＩＭの第１キャパシターＣｊについての第１スイッチＳＷｊがオンであるときとオフであるときの１ＬＳＢ当たりの第１容量差と、直列接続ＭＩＭの第２キャパシターＣｉについての第２スイッチＳＷｉがオンであるときとオフであるときの１ＬＳＢ当たりの第２容量差が近づくようになる。これにより、制御データＤＣＮの変化に対して可変容量回路３０の容量値を線形に変化させることが可能になる。

２．詳細な構成例
図８に本実施形態の可変容量回路３０の詳細な構成例を示す。図８に示すように、容量値が制御データＤＣＮに基づいて可変に制御される可変容量回路３０は、キャパシターアレイ３２とスイッチアレイ３４を含む。そしてキャパシターアレイ３２は、複数のキャパシターＣ１８～Ｃ１を含む。スイッチアレイ３４は、制御データＤＣＮに基づきオン又はオフにされる複数のスイッチＳＷ１８～ＳＷ１を有し、第１ノードＮ１とグランドノードＮＧとの間にキャパシターアレイ３２と直列に設けられる。

そして、上位ビット側のキャパシターＣ１８～Ｃ８は、その容量値が同一であり、サーモメーター式のコードの制御データＤＣＮにより、そのスイッチＳＷ１８～ＳＷ８のオン、オフが制御される。一方、下位ビット側のキャパシターＣ７～Ｃ１は、その容量値がバイナリーに重み付けされており、バイナリーのコードの制御データＤＣＮにより、そのスイッチＳＷ７～ＳＷ１のオン、オフが制御される。

キャパシターＣ１８～Ｃ４は、複数のＭＩＭキャパシターが並列接続された並列接続ＭＩＭのキャパシターであり、図１、図２の第１キャパシターＣｊに対応する。キャパシターＣ４の容量値を１Ｃとした場合に、キャパシターＣ７、Ｃ６、Ｃ５の容量値は、各々、８Ｃ、４Ｃ、２Ｃとなっており、バイナリーに重み付けされている。具体的には、キャパシターＣ７は、８個のキャパシターＣ４を並列接続したものに対応し、キャパシターＣ６は、４個のキャパシターＣ４を並列接続したものに対応し、キャパシターＣ５は、２個のキャパシターＣ４を並列接続したものに対応する。またキャパシターＣ１８～Ｃ８の各々は、１６個のキャパシターＣ４を並列接続したものに対応する。またキャパシターＣ４のスイッチＳＷ４は、８個のトランジスターを並列接続することで構成される。キャパシターＣ１８～Ｃ５のスイッチＳＷ１８～ＳＷ５も同様である。

一方、キャパシターＣ３、Ｃ２、Ｃ１は、複数のＭＩＭキャパシターが直列接続された直列接続ＭＩＭのキャパシターであり、図１、図３の第２キャパシターＣｉに対応する。キャパシターＣ４の容量値を１Ｃとした場合に、キャパシターＣ３、Ｃ２、Ｃ１の容量値は、各々、（１／２）×Ｃ、（１／４）×Ｃ、（１／８）×Ｃであり、バイナリーに重み付けされている。具体的には、キャパシターＣ３は、２個のＭＩＭキャパシターを直列接続した２つのキャパシターを並列接続することで構成される。キャパシターＣ２は、図３に示すように２個のＭＩＭキャパシターを直列接続することで構成される。キャパシターＣ１は、図５に示すように４個のＭＩＭキャパシターを直列接続することで構成される。またスイッチＳＷ３、ＳＷ２は、各々、４個、２個のトランジスターを並列接続することで構成され、スイッチＳＷ１は１個のトランジスターにより構成される。

例えば図９にキャパシターＣ５とスイッチＳＷ５の具体的な構成例を示す。図９に示すように、キャパシターＣ５は、２つのキャパシターＣ５Ａ、Ｃ５Ｂを並列接続することで構成され、キャパシターＣ５Ａ、Ｃ５Ｂの各々は、２つのＭＩＭキャパシターを並列接続することで構成される。またスイッチＳＷ５は、キャパシターＣ５ＡとグランドノードＮＧとの間に並列接続された８つのトランジスターＴＲと、キャパシターＣ５ＢとグランドノードＮＧとの間に並列接続された８つのトランジスターＴＲとにより構成される。トランジスターＴＲはユニットスイッチに対応する。

例えば図８のキャパシターＣ７～Ｃ１は容量値がバイナリーに重み付けされている。このため例えばキャパシターＣ１のスイッチＳＷ１は１個のトランジスターにより構成し、キャパシターＣ２のスイッチＳＷ２は２個のトランジスターにより構成し、キャパシターＣ３のスイッチＳＷ２は４個のトランジスターにより構成するというように、各スイッチを構成するトランジスターの個数を、対応する各キャパシターの容量値に応じた個数に設定する。こうすることで、トランジスターのドレイン容量等の寄生容量が原因となって、可変容量回路３０の容量値変化の線形性が悪化するのを防止できる。

図１０に図９のキャパシターＣ５、ＳＷ５のレイアウト配置例を示す。図１０では紙面において左側に並列接続ＭＩＭのキャパシターＣ５Ａが配置され、右側に並列接続ＭＩＭもキャパシターＣ５Ｂが配置される。そしてキャパシターＣ５Ａの上側と下側に、キャパシターＣ５Ａに接続される８個のトランジスターＴＲが配置される。またキャパシターＣ５Ｂの上側と下側に、キャパシターＣ５Ｂに接続される８個のトランジスターＴＲが配置される。そしてキャパシターＣ５Ａ、Ｃ５ＢとスイッチＳＷ５を構成する複数のトランジスターＴＲとを囲むようにグランドシールドＧＳが設けられている。

本実施形態では図１、図８に示すように、並列接続ＭＩＭのキャパシターと直列接続ＭＩＭのキャパシターを組み合わせてキャパシターアレイ３２を構成している。これらのキャパシターは複数のＭＩＭキャパシターが例えば縦方向にスタックされたキャパシターである。複数のＭＩＭキャパシターを直列接続することで、容量値が小さなキャパシターを実現できるようになる。従って、例えば下位ビット側のキャパシターとして、容量値をより小さくできる直列接続ＭＩＭのキャパシターを用いることで、可変容量回路３０の容量値の分解能を向上できる。

しかしながら、後述の図１２～図１４で説明するように、直列接続ＭＩＭのキャパシターは、並列接続ＭＩＭのキャパシターに比べて、グランドに対する寄生容量が大きくなる。このため制御データＤＣＮの値である制御データ値に対する可変容量回路３０の容量値の変化の線形性が悪化するという問題が発生する。例えば図１１のＡ１に示すように、可変容量回路３０では制御データ値に対して容量値が線形に変化するように構成される。しかしながら図１１のＡ２に示す部分を拡大したＡ３に示すように、例えばＡ４、Ａ５に示す範囲において制御データ値に対する容量値の線形性が崩れている。例えば図１１のＡ４の範囲は、キャパシターＣ４が非選択であり、キャパシターＣ３、Ｃ２、Ｃ１が選択された状態から、キャパシターＣ４が選択され、キャパシターＣ３、Ｃ２、Ｃ１が非選択となる状態に遷移した範囲である。即ち制御データＤＣＮの下位４ビットが、０１１１から１０００に遷移した範囲である。図１１のＡ５の範囲は、キャパシターＣ５が非選択であり、キャパシターＣ４、Ｃ３、Ｃ２、Ｃ１が選択された状態から、キャパシターＣ５が選択され、キャパシターＣ４、Ｃ３、Ｃ２、Ｃ１が非選択となる状態に遷移した範囲である。即ち制御データＤＣＮの下位５ビットが、０１１１１から１００００に遷移した範囲である。このように容量値変化の線形性が悪化すると、例えば後述の図２３に示すように可変容量回路３０を発振器４の回路装置２０に用いた場合には、発振周波数の精度が劣化するなどの問題を招く。

そして、このような容量値変化の線形性の悪化が発生するのは、スイッチオン時とスイッチオフ時とでグランド等に対する寄生容量が変化してしまうことが原因であることが判明した。例えば図１２に、図８の並列接続ＭＩＭのキャパシターＣ１８～Ｃ４についての、スイッチオン時における寄生容量ＣＰ１を含む等価回路図と、スイッチオフ時における寄生容量ＣＰ１、ＣＰＧ１、ＣＳＷを含む等価回路図を示す。ＣＰ１はキャパシターの２つの電極間に生じる寄生容量であり、ＣＰＧ１はキャパシターの電極とグランドとの間に生じる寄生容量であり、ＣＳＷは、スイッチのドレイン等に生じる寄生容量である。また図１３に、図８の並列接続ＭＩＭのキャパシターＣ３、Ｃ２についての、スイッチオン時における寄生容量ＣＰ１、ＣＰ２、ＣＰＧ２を含む等価回路図と、スイッチオフ時における寄生容量ＣＰ１、ＣＰ２、ＣＰＧ１、ＣＰＧ２、ＣＳＷを含む等価回路図を示す。ＣＰ１、ＣＰ２はキャパシターの２つの電極間に生じる寄生容量であり、ＣＰＧ１、ＣＰＧ２はキャパシターの電極とグランドとの間に生じる寄生容量である。なおＣは１つのＭＩＭキャパシターを示している。また図１４に、図８の並列接続ＭＩＭのキャパシターＣ１についての、スイッチオン時における寄生容量ＣＰ１～ＣＰ４、ＣＰＧ２～ＣＰＧ４を含む等価回路図と、スイッチオフ時における寄生容量ＣＰ１～ＣＰ４、ＣＰＧ１～ＣＰＧ４、ＣＳＷを含む等価回路図を示す。ＣＰ１～ＣＰ４はキャパシターの２つの電極間に生じる寄生容量であり、ＣＰＧ１～ＣＰＧ４はキャパシターの電極とグランドとの間に生じる寄生容量である。このように並列接続ＭＩＭのキャパシターと直列接続ＭＩＭのキャパシターとでは、スイッチオン時やスイッチオフ時における寄生容量の場所や付き方が異なっている。

ここで第１キャパシターＣｊである並列接続ＭＩＭのキャパシターについての第１ノードＮ１とグランドノードＮＧとの間の容量値を第１容量値とする。図１２に示すようにスイッチオン時における並列接続ＭＩＭのキャパシターＣ１８～Ｃ４の第１ノードＮ１とグランドノードＮＧとの間の容量値である第１容量値は、２つのＭＩＭキャパシター（Ｃ）が並列接続されたキャパシターＣ１８～Ｃ４と、キャパシターＣ１８～Ｃ４の寄生容量ＣＰ１とによる容量値である。またスイッチオフ時における並列接続ＭＩＭのキャパシターＣ１８～Ｃ４の第１容量値は、キャパシターＣ１８～Ｃ４と、キャパシターＣ１８～Ｃ４の寄生容量ＣＰ１、ＣＰＧ１、ＣＳＷとによる容量値である。

また第２キャパシターＣｉである直列接続ＭＩＭのキャパシターについての第１ノードＮ１とグランドノードＮＧとの間の容量値を第２容量値とする。図１３に示すようにスイッチオン時における直列接続ＭＩＭのキャパシターＣ３、Ｃ２の第１ノードＮ１とグランドノードＮＧとの間の容量値である第２容量値は、２つのＭＩＭキャパシター（Ｃ）が直列接続されたキャパシターＣ３、Ｃ２と、キャパシターＣ３、Ｃ２の寄生容量ＣＰ１、ＣＰ２、ＣＰＧ２とによる容量値である。またスイッチオフ時における直列接続ＭＩＭのキャパシターＣ３、Ｃ２の第２容量値は、キャパシターＣ３、Ｃ２と、キャパシターＣ３、Ｃ２の寄生容量ＣＰ１、ＣＰ２、ＣＰＧ１、ＣＰＧ２、ＣＳＷとによる容量値である。また図１４に示すようにスイッチオン時における直列接続ＭＩＭのキャパシターＣ１の第１ノードＮ１とグランドノードＮＧとの間の第２容量値は、４つのＭＩＭキャパシター（Ｃ）が直列接続されたキャパシターＣ１と、キャパシターＣ１の寄生容量ＣＰ１～ＣＰ４、ＣＰＧ２～ＣＰＧ４とによる容量値である。またスイッチオフ時における直列接続ＭＩＭのキャパシターＣ１の第２容量値は、キャパシターＣ１と、キャパシターＣ１の寄生容量ＣＰ１～ＣＰ４、ＣＰＧ１～ＣＰＧ４、ＣＳＷとによる容量値である。

図１５は、第１キャパシターＣｊである並列接続ＭＩＭのキャパシターＣ１８～Ｃ４と、第２キャパシターＣｉである直列接続のＭＩＭキャパシターＣ３～Ｃ１の容量値の一例である。図１５の１行目には、スイッチオン時における並列接続ＭＩＭのキャパシターＣ１８～Ｃ４の第１ノードＮ１とグランドノードＮＧとの間の第１容量値と、スイッチオン時における直列接続ＭＩＭのキャパシターＣ３～Ｃ１の第１ノードＮ１とグランドノードＮＧとの間の第２容量値が示されている。ここで並列接続ＭＩＭのキャパシターＣ１８～Ｃ４におけるスイッチオン、スイッチオフとは、第１スイッチＳＷｊであるスイッチＳＷ１８～ＳＷ４がオン、オフになることである。また直列接続ＭＩＭのキャパシターＣ３～Ｃ１におけるスイッチオン、スイッチオフとは、第２スイッチＳＷｉであるスイッチＳＷ３～ＳＷ１がオン、オフになることである。

また図１５の２行目には、スイッチオフ時における並列接続ＭＩＭのキャパシターＣ１８～Ｃ４の第１ノードＮ１とグランドノードＮＧとの間の第１容量値と、スイッチオフ時における直列接続ＭＩＭのキャパシターＣ３～Ｃ１の第１ノードＮ１とグランドノードＮＧとの間の第２容量値が示されている。

そして図１５の３行目には、並列接続ＭＩＭのキャパシターＣ１８～Ｃ４についてのスイッチオン時の第１容量値とスイッチオフ時の第１容量値の、制御データＤＣＮの１ＬＳＢ当たりにおける第１容量差が示されている。

キャパシターＣ４を例にとると、スイッチＳＷ４がオンとなるスイッチオン時の第１容量値は１１７．６２ｆＦであり、スイッチオフ時の第１容量値は１６．０８ｆＦである。そしてキャパシターＣ４の容量値はＣであり、ＬＳＢに対応するキャパシターＣ１の容量値（１／８）×Ｃの８倍である。従って、キャパシターＣ４についてのスイッチオン時の第１容量値とスイッチオフ時の第１容量値の１ＬＳＢ当たりの第１容量差は、（１１７．６２－１６．０８）／８＝１２．６９ｆＦになる。またキャパシターＣ５を例にとると、スイッチＳＷ５がオンとなるスイッチオン時の第１容量値は２３４．４２ｆＦであり、スイッチオフ時の第１容量値は３０．５８ｆＦである。そしてキャパシターＣ５の容量値は２Ｃであり、ＬＳＢに対応するキャパシターＣ１の容量値（１／８）×Ｃの１６倍である。従って、キャパシターＣ５についてのスイッチオン時の第１容量値とスイッチオフ時の第１容量値の１ＬＳＢ当たりの第１容量差は、（２３４．４２－３０．５８）／１６＝１２．７４ｆＦになる。キャパシターＣ６、Ｃ７、Ｃ１８～Ｃ８の１ＬＳＢ当たりの第１容量差も、同様に、１２．７７ｆＦ、１２．７６ｆＦ、１２．７６ｆＦと計算される。

また図１５の３行目には、直列接続ＭＩＭのキャパシターＣ３～Ｃ１についてのスイッチオン時の第２容量値とスイッチオフ時の第２容量値の、制御データＤＣＮの１ＬＳＢ当たりにおける第２容量差が示されている。キャパシターＣ３を例にとると、スイッチＳＷ３がオンとなるスイッチオン時の第２容量値は５２．５０ｆＦであり、スイッチオフ時の第２容量値は１６．９３ｆＦである。そしてキャパシターＣ３の容量値は（１／２）×Ｃであり、キャパシターＣ１の容量値の４倍である。従って、キャパシターＣ３についてのスイッチオン時の第２容量値とスイッチオフ時の第２容量値の１ＬＳＢ当たりの第２容量差は、（５２．５０－１６．９３）／４＝８．８９ｆＦになる。またキャパシターＣ２を例にとると、スイッチＳＷ２がオンとなるスイッチオン時の第２容量値は２６．２８ｆＦであり、スイッチオフ時の第２容量値は９．３３ｆＦである。そしてキャパシターＣ２の容量値は（１／４）×Ｃであり、キャパシターＣ１の容量値の２倍である。従って、キャパシターＣ２についてのスイッチオン時の第２容量値とスイッチオフ時の第２容量値の１ＬＳＢ当たりの第２容量差は、（２６．２８－９．３３）／２＝８．４８ｆＦになる。またキャパシターＣ１についてのスイッチオン時の第２容量値とスイッチオフ時の第２容量値の１ＬＳＢ当たりの第２容量差は、１６．０２－１１．４０＝４．６２ｆＦになる。

このように、並列接続ＭＩＭのキャパシターＣ１８～Ｃ４のスイッチオン時とスイッチオフ時の第１容量差と、直列接続ＭＩＭのキャパシターＣ３～Ｃ１のスイッチオン時とスイッチオフ時の第２容量差とが、大きく異なっており、これが原因で、図１１のＡ４、Ａ５に示すように容量値変化の線形性が悪化する。例えばキャパシターＣ４のスイッチＳＷ４がオフであり、キャパシターＣ３～Ｃ１のスイッチＳＷ３～ＳＷ１がオンである状態から、スイッチＳＷ４がオンであり、スイッチＳＷ３～ＳＷ１がオフである状態に遷移したときに、第１容量差と第２容量差の差分に対応する、容量値変化の線形性の悪化が発生する。例えば第１容量差と第２容量差の差分値が大きいほど、線形性の悪化の度合いが大きくなる。このように第１容量差と第２容量差とが大きく異なるのは、図１２～図１４に示すように、並列接続ＭＩＭのキャパシターと直列接続ＭＩＭのキャパシターとでは寄生容量の場所や付き方が異なっており、直列接続ＭＩＭのキャパシターではより多くの寄生容量が発生してしまうからである。

そこで本実施形態では、図１５に示す並列接続ＭＩＭのキャパシターの第１容量差と、直列接続ＭＩＭのキャパシターの第２容量差とが近づくようにする手法を採用する。例えば第１容量差を小さくしたり、或いは第２容量差を大きくすることで、第１容量差と第２容量差が近づくようになり、容量値変化の線形性を向上できる。具体的には並列接続ＭＩＭのキャパシターについては、グランドに対する寄生容量の値を増加させる。これにより、例えばスイッチオフ時の容量値が大きくなることで、第１容量差が小さくなり、第１容量差と第２容量差が近づくため、容量値変化の線形性を向上できるようになる。また直列接続ＭＩＭのキャパシターについては、グランドに対する寄生容量の値を減少させる。これにより、例えばスイッチオフ時の容量値が小さくなることで、第２容量差が大きくなり、第１容量差と第２容量差が近づくため、容量値変化の線形性を向上できるようになる。

このように本実施形態では、第１キャパシターである並列接続ＭＩＭのキャパシターと、並列接続ＭＩＭのキャパシターの寄生容量とによる第１ノードＮ１とグランドノードＮＧとの間の容量値を第１容量値としている。また第２キャパシターである直列接続ＭＩＭのキャパシターと、直列接続ＭＩＭのキャパシターの寄生容量とによる第１ノードＮ１とグランドノードＮＧとの間の容量値を第２容量値としている。そして並列接続ＭＩＭのキャパシターのスイッチである第１スイッチがオンであるときの第１容量値と、第１スイッチがオフであるときの第１容量値の、制御データＤＣＮの１ＬＳＢ当たりにおける容量差を第１容量差とする。また直列接続ＭＩＭのキャパシターのスイッチである第２スイッチがオンであるときの第２容量値と、第２スイッチがオフであるときの第２容量値の、制御データＤＣＮの１ＬＳＢ当たりにおける容量差を第２容量差とする。このときに本実施形態では、この第１容量差と第２容量差を近づける手法を採用する。

具体的には本実施形態では、並列接続ＭＩＭのキャパシターの第１容量差と直列接続ＭＩＭのキャパシターの第２容量差を近づける手法として、図２～図７で説明した手法を採用する。例えば平面視において、並列接続ＭＩＭの第１キャパシターＣｊの第１電極ＥＤｊ、ＥＣｊ、ＥＢｊと、第１キャパシターＣｊを囲む第１グランドシールドＧＳｊと、直列接続ＭＩＭの第２キャパシターＣｉの第２電極ＥＤｉ、ＥＣｉ、ＥＢｉと、第２キャパシターＣｉを囲む第２グランドシールドＧＳｉの少なくとも１つの形状パターンが設定される。ここで、図８、図１５ではキャパシターＣ１８～Ｃ４が並列接続ＭＩＭの第１キャパシターＣｊである。またキャパシターＣ３～Ｃ１が直列接続ＭＩＭの第２キャパシターＣｉである。

このようにすれば、第１電極ＥＤｊ、ＥＣｊ、ＥＢｊ、第１グランドシールドＧＳｊ、第２電極ＥＤｉ、ＥＣｉ、ＥＢｉ又は第２グランドシールドＧＳｉの形状パターンを所定の形状パターンに設定することで、第１容量差と第２容量差を近づけることが可能になる。例えば、これらの電極やグランドシールドを、第１キャパシターＣｊの寄生容量の値を増加させたり、第２キャパシターＣｉの寄生容量の値を減少させるような形状パターンに設定することで、第１容量差と第２容量差を近づけることが可能になる。そして第１容量差と第２容量差が近づくことで、図１１のＡ４、Ａ５に示すような線形性の悪化を抑制でき、容量値変化の線形性を向上できる可変容量回路３０の実現が可能になる。

更に具体的には本実施形態では、第１容量差と第２容量差が近づくように、第１電極ＥＤｊ、ＥＣｊ、ＥＢｊと第１グランドシールドＧＳｊとの第１配置関係、第２電極ＥＤｉ、ＥＣｉ、ＥＢｉと第２グランドシールドＧＳｉとの第２配置関係の少なくとも一方が設定される。例えば第１配置関係として、第１電極ＥＤｊ、ＥＣｊ、ＥＢｊと第１グランドシールドＧＳｊの距離関係や側面の対向面積の関係などが設定される。また第２配置関係として、第２電極ＥＤｉ、ＥＣｉ、ＥＢｉと第２グランドシールドＧＳｉの距離関係や側面の対向面積の関係などが設定される。このようにすれば、第１電極ＥＤｊ、ＥＣｊ、ＥＢｊと第１グランドシールドＧＳｊとの第１配置関係や、第２電極ＥＤｉ、ＥＣｉ、ＥＢｉと第２グランドシールドＧＳｉとの第２配置関係を所定の配置関係に設定することで、第１容量差と第２容量差を近づけることが可能になる。例えば、第１配置関係や第２配置関係を、第１キャパシターＣｊの寄生容量の値を増加させたり、第２キャパシターＣｉの寄生容量の値を減少させるような配置関係に設定することで、第１容量差と第２容量差を近づけることが可能になる。そして第１容量差と第２容量差が近づくことで、図１１のＡ４、Ａ５に示すような線形性の悪化を抑制でき、容量値変化の線形性を向上できる可変容量回路３０の実現が可能になる。

次に第１容量差を第２容量差に近づける具体的な手法について図１６～図２１を用いて説明する。まず図１６～図１８を用いて、並列接続ＭＩＭの第１キャパシターＣｊの寄生容量を増加させることで、第１容量差を第２容量差に近づける手法について説明する。

例えば図１６は本実施形態の手法を採用しなかった場合における第１キャパシターＣｊについての形状パターンや配置関係の例である。図１６では、第１電極ＥＤｊと第１グランドシールドＧＳｊとの間の第１方向ＤＲ１での距離ＬＡ１や第２方向ＤＲ２での距離ＬＢ１が長くなっている。

一方、図１７は本実施形態の手法を採用した場合における第１キャパシターＣｊについての形状パターンや配置関係の例である。図１７では、第１電極ＥＤｊと第１グランドシールドＧＳｊとの間の第１方向ＤＲ１での距離ＬＡ１や第２方向ＤＲ２での距離ＬＢ１が、図１６に比べて短くなっている。このように距離ＬＡ１、ＬＢ１が短くなることで、グランドに対する寄生容量の値が増加する。例えば図１２の寄生容量ＣＰＧ１の値が増加する。そして寄生容量の値が増加することで、図１５において、並列接続ＭＩＭの第１キャパシターＣｊのスイッチオフ時の第１容量値が増加し、これによりスイッチオン時の第１容量値とスイッチオフ時の第１容量値の容量差である第１容量差が減少する。並列接続ＭＩＭの第１キャパシターＣｊの第１容量差は、直列接続ＭＩＭの第２キャパシターＣｉの第２容量差よりも大きいため、このように第１容量差が減少することで、第１容量差と第２容量差が近づくようになる。これにより、図１１のＡ４、Ａ５に示すような線形性の悪化を抑制でき、可変容量回路３０の容量値変化の線形性を向上できるようになる。

また図１８では、第１電極ＥＤｊと第１グランドシールドＧＳｊを、平面視において側面同士が対応する櫛歯形状にすることで、隣接する側面の対向面積を増加させている。具体的には、第１電極ＥＤｊは、平面視における形状が凸状となる第１部分Ｐ１と、平面視における形状が凸状となる第２部分Ｐ２を有する。また第１グランドシールドＧＳｊは、側面が第１電極ＥＤｊの第１部分Ｐ１の側面に対向し、平面視における形状が凹状となる第３部分Ｐ３と、側面が第１電極ＥＤｊの第２部分Ｐ２の側面に対向し、平面視における形状が凹状となる第４部分Ｐ４を有する。例えば第１電極ＥＤｊの凸状の第１部分Ｐ１は、第１グランドシールドＧＳｊの凹状の第３部分Ｐ３と例えば３方向において側面が対向している。即ち凸状の第１部分Ｐ１を３方向において囲むように凹状の第３部分Ｐ３が形成されている。また第１電極ＥＤｊの凸状の第２部分Ｐ２は、第１グランドシールドＧＳｊの凹状の第４部分Ｐ４と例えば３方向において側面が対向している。即ち凸状の第２部分Ｐ２を３方向において囲むように凹状の第４部分Ｐ４が形成されている。このようにすれば、第１電極ＥＤｊの側面と対向する第１グランドシールドＧＳｊの側面の対向面積を増加させることができる。このように第１電極ＥＤｊと第１グランドシールドＧＳｊの側面の対向面積が増加することで、グランドに対する寄生容量の値が増加する。例えば図１２の寄生容量ＣＰＧ１の値が増加する。そして寄生容量の値が増加することで、並列接続ＭＩＭの第１キャパシターＣｊのスイッチオフ時の第１容量値が増加し、これによりスイッチオン時の第１容量値とスイッチオフ時の第１容量値の容量差である第１容量差が減少する。並列接続ＭＩＭの第１キャパシターＣｊの第１容量差は、直列接続ＭＩＭの第２キャパシターＣｉの第２容量差よりも大きいため、このように第１容量差が減少することで、第１容量差と第２容量差が近づくようになり、可変容量回路３０の容量値変化の線形性を向上できるようになる。

次に図１９～図２１を用いて、直列接続ＭＩＭの第２キャパシターＣｉの寄生容量を減少させることで、第１容量差を第２容量差に近づける手法について説明する。

例えば図１９は本実施形態の手法を採用しなかった場合における第２キャパシターＣｉについての形状パターンや配置関係の例である。図１９では、第２電極ＥＢｉ、ＥＣｉ、ＥＤｉと第２グランドシールドＧＳｉとの間の第１方向ＤＲ１での距離ＬＡ２や第２方向ＤＲ２での距離ＬＢ２が短くなっている。

一方、図２０、図２１は本実施形態の手法を採用した場合における第２キャパシターＣｉについての形状パターンや配置関係の例である。図２０では、第２電極ＥＢｉ、ＥＣｉ、ＥＤｉと第２グランドシールドＧＳｉとの間の第１方向ＤＲ１での距離ＬＡ２が、図１９に比べて長くなっている。図２１では、第２電極ＥＢｉ、ＥＣｉ、ＥＤｉと第２グランドシールドＧＳｉとの間の第２方向ＤＲ２での距離ＬＢ２が、図１９に比べて長くなっている。このように距離ＬＡ２、ＬＢ２が長くなることで、グランドに対する寄生容量の値が減少する。例えば図１３の寄生容量ＣＰＧ１、ＣＰＧ２の値が減少する。そして寄生容量の値が減少することで、図１５において、直列接続ＭＩＭの第２キャパシターＣｉのスイッチオフ時の第２容量値が減少し、これによりスイッチオン時の第２容量値とスイッチオフ時の第２容量値の容量差である第２容量差が増加する。直列接続ＭＩＭの第２キャパシターＣｉの第２容量差は、並列接続ＭＩＭの第１キャパシターＣｊの第１容量差よりも小さいため、このように第２容量差が増加することで、第１容量差と第２容量差が近づくようになる。これにより、図１１のＡ４、Ａ５に示すような線形性の悪化を抑制でき、可変容量回路３０の容量値変化の線形性を向上できるようになる。

このように本実施形態では、並列接続ＭＩＭの第１キャパシターＣｊにおいては、図１７に示すように、第１電極ＥＤｊ等と第１グランドシールドＧＳｊとの間の第１方向ＤＲ１での距離ＬＡ１を短くする。一方、直列接続ＭＩＭの第２キャパシターＣｉにおいては、図２０に示すように、第２電極ＥＢｉ、ＥＣｉ、ＥＤｉと第２グランドシールドＧＳｉとの間の第１方向ＤＲ１での距離ＬＡ２を長くする。即ち、距離ＬＡ１、ＬＡ２についてＬＡ２＞ＬＡ１の関係が成り立つようにする。このようにＬＡ２＞ＬＡ１の関係が成り立てば、並列接続ＭＩＭの第１キャパシターＣｊにおいては図１７に示すように距離ＬＡ１が短くなることで、グランドに対する寄生容量の値が増加し、並列接続ＭＩＭの第１キャパシターＣｊのスイッチオフ時の第１容量値が増加する。これによりスイッチオン時の第１容量値とスイッチオフ時の第１容量値の容量差である第１容量差が減少し、並列接続ＭＩＭの第１キャパシターＣｊの第１容量差と直列接続ＭＩＭの第２キャパシターＣｉの第２容量差が近づくようになり、可変容量回路３０の容量値変化の線形性を向上できるようになる。またＬＡ２＞ＬＡ１の関係が成り立てば、直列接続ＭＩＭの第２キャパシターＣｉにおいては図２０に示すように距離ＬＡ２が長くなることで、グランドに対する寄生容量の値が減少し、直列接続ＭＩＭの第２キャパシターＣｉのスイッチオフ時の第２容量値が減少する。これによりスイッチオン時の第２容量値とスイッチオフ時の第２容量値の容量差である第２容量差が増加し、並列接続ＭＩＭの第１キャパシターＣｊの第１容量差と直列接続ＭＩＭの第２キャパシターＣｉの第２容量差が近づくようになり、可変容量回路３０の容量値変化の線形性を向上できるようになる。

また本実施形態では、並列接続ＭＩＭの第１キャパシターＣｊにおいては、図１７に示すように、第１電極ＥＤｊ等と第１グランドシールドＧＳｊとの間の第２方向ＤＲ２での距離ＬＢ１を短くする。一方、直列接続ＭＩＭの第２キャパシターＣｉにおいては、図２１に示すように、第２電極ＥＢｉ、ＥＣｉ、ＥＤｉと第２グランドシールドＧＳｉとの間の第２方向ＤＲ２での距離ＬＢ２を長くする。即ち、距離ＬＢ１、ＬＢ２についてＬＢ２＞ＬＢ１の関係が成り立つようにする。このようにＬＢ２＞ＬＢ１の関係が成り立てば、並列接続ＭＩＭの第１キャパシターＣｊにおいては図１７に示すように距離ＬＢ１が短くなることで、グランドに対する寄生容量の値が増加し、並列接続ＭＩＭの第１キャパシターＣｊのスイッチオフ時の第１容量値が増加する。これによりスイッチオン時の第１容量値とスイッチオフ時の第１容量値の第１容量差が減少し、第１容量差と第２容量差が近づくようになり、可変容量回路３０の容量値変化の線形性を向上できるようになる。またＬＢ２＞ＬＢ１の関係が成り立てば、直列接続ＭＩＭの第２キャパシターＣｉにおいては図２１に示すように距離ＬＢ２が長くなることで、グランドに対する寄生容量の値が減少し、直列接続ＭＩＭの第２キャパシターＣｉのスイッチオフ時の第２容量値が減少する。これによりスイッチオン時の第２容量値とスイッチオフ時の第２容量値の第２容量差が増加し、第１容量差と第２容量差が近づくようになり、可変容量回路３０の容量値変化の線形性を向上できるようになる。

また図１７、図１８に示すように、並列接続ＭＩＭの第１キャパシターＣｊの第１電極ＥＤｊは、例えば一端がグランドノードＮＧに接続される第１スイッチＳＷｊの他端に接続される電極である。このようにすれば、第１電極ＥＤｊの形状パターンを設定したり、第１電極ＥＤｊと第１グランドシールドＧＳｊとの第１配置関係を設定することで、例えばグランドに対する寄生容量の値を増加させることが可能になる。例えば図１７に示すように第１電極ＥＤｊと第１グランドシールドＧＳｊとの間の距離ＬＡ１、ＬＢ１を減少させて、グランドに対する寄生容量の値を増加させたり、図１８に示すように第１電極ＥＤｊと第１グランドシールドＧＳｊを櫛歯形状にすることで、グランドに対する寄生容量の値を増加させることが可能になる。そして、このように第１キャパシターＣｊの寄生容量の値を増加させて、第１キャパシターＣｊの第１容量差を減少させることで、第１キャパシターＣｊの第１容量差と第２キャパシターＣｉの第２容量差を近づけることが可能になり、可変容量回路３０の容量値変化の線形性を向上できるようになる。なお並列接続ＭＩＭの第１キャパシターＣｊの第１電極は、例えば金属層ＡＬＢにより形成される第１電極ＥＢｊなどであってもよい。このようにすれば第１電極ＥＢｊの形状パターンを設定したり、第１電極ＥＢｊと第１グランドシールドＧＳｊとの第１配置関係を設定することで、グランドに対する寄生容量の値を増加させて、第１容量差と第２容量差を近づけることが可能になる。

また図２０、図２１に示すように、直列接続ＭＩＭの第２キャパシターＣｉの第２電極ＥＢｉは、例えば一端がグランドノードＮＧに接続される第２スイッチＳＷｉの他端に接続される電極である。このようにすれば、第２電極ＥＢｉの形状パターンを設定したり、第２電極ＥＢｉと第２グランドシールドＧＳｉとの第２配置関係を設定することで、例えばグランドに対する寄生容量の値を減少させることが可能になる。例えば図２０、図２１に示すように第２電極ＥＢｉと第２グランドシールドＧＳｉとの間の距離ＬＡ２、ＬＢ２を増加させることなどで、グランドに対する寄生容量の値を減少させることが可能になる。そして、このように第２キャパシターＣｉの寄生容量の値を減少させて、第２キャパシターＣｉの第２容量差を増加させることで、第１キャパシターＣｊの第１容量差と第２キャパシターＣｉの第２容量差を近づけることが可能になり、可変容量回路３０の容量値変化の線形性を向上できるようになる。

また直列接続ＭＩＭの第２キャパシターＣｉの第２電極は、図３に示すように、直列接続される複数のＭＩＭキャパシターＣＭ３、ＣＭ４の中間接続ノードに接続される第２電極ＥＣｉであってもよい。即ち第２電極は、金属層ＡＬＣにより形成される第２電極ＥＣｉであってもよい。このようにすれば、第２電極ＥＣｉの形状パターンを設定したり、第２電極ＥＣｉと第２グランドシールドＧＳｉとの第２配置関係を設定することで、例えばグランドに対する寄生容量の値を減少させることが可能になる。例えば図２０、図２１に示すように第２電極ＥＣｉと第２グランドシールドＧＳｉとの間の距離ＬＡ２、ＬＢ２を増加させることなどで、グランドに対する寄生容量の値を減少させて、第１容量差と第２容量差を近づけることが可能になり、可変容量回路３０の容量値変化の線形性を向上できるようになる。なお直列接続ＭＩＭの第２キャパシターＣｉの第２電極は、例えば金属層ＡＬＤにより形成される第２電極ＥＤｉであってもよい。このようにすれば第２電極ＥＤｉの形状パターンを設定したり、第２電極ＥＤｉと第２グランドシールドＧＳｉとの第２配置関係を設定することで、グランドに対する寄生容量の値を減少させて、第１容量差と第２容量差を近づけることが可能になる。

また図２、図１７、図１８に示すように、並列接続ＭＩＭの第１キャパシターＣｊは、平面視の方向にスタックされ且つ並列接続されたＭＩＭキャパシターＣＭ１、ＣＭ２を含む。ＣＭ１は第１ＭＩＭキャパシターであり、ＣＭ２は第２ＭＩＭキャパシターである。また図３、図２０、図２１に示すように、直列接続ＭＩＭの第２キャパシターＣｉは、平面視の方向にスタックされ且つ直列接続されたＭＩＭキャパシターＣＭ３、ＣＭ４を含む。ＣＭ３は第３ＭＩＭキャパシターであり、ＣＭ４は第４ＭＩＭキャパシターである。このように、縦方向である平面視の方向にスタックされたＭＩＭキャパシターＣＭ１、ＣＭ２により並列接続ＭＩＭの第１キャパシターＣｊを構成し、平面視の方向にスタックされたＭＩＭキャパシターＣＭ３、ＣＭ４により直列接続ＭＩＭの第２キャパシターＣｉを構成すれば、少ないレイアウト面積により、第１キャパシターＣｊ、第２キャパシターＣｉを実現できるようになる。即ち、縦方向である平面視の方向にＭＩＭキャパシターがスタックされることで、横方向での面積の増加を抑えながら、並列接続ＭＩＭの第１キャパシターＣｊや直列接続ＭＩＭの第２キャパシターＣｉを実現できるようになる。これにより可変容量回路３０のレイアウト面積を小さくすることができ、例えば図２３に示すような可変容量回路３０を含む回路装置２０の小型化を実現できるようになる。

また図２、図４に示すように、第１グランドシールドＧＳｊは、平面視においてＭＩＭキャパシターＣＭ１とＭＩＭキャパシターＣＭ２を囲み、第２グランドシールドＧＳｉは、平面視においてＭＩＭキャパシターＣＭ３とＭＩＭキャパシターＣＭ４を囲んでいる。このようにすれば、第１キャパシターＣｊを構成するＭＩＭキャパシターＣＭ１、ＣＭ２が第１グランドシールドＧＳｊにより囲まれるようになり、ＭＩＭキャパシターＣＭ１、ＣＭ２と第１グランドシールドＧＳｊの外側の部材との間において無用な寄生容量が形成されてしまうのを防止できる。また第２キャパシターＣｉを構成するＭＩＭキャパシターＣＭ３、ＣＭ４が第２グランドシールドＧＳｉにより囲まれるようになり、ＭＩＭキャパシターＣＭ３、ＣＭ４と第２グランドシールドＧＳｉの外側の部材との間において無用な寄生容量が形成されてしまうのを防止できる。

また本実施形態では可変容量回路３０のキャパシターアレイ３２の複数のキャパシターは、容量値がバイナリーに重み付けされている。図８を例にとればキャパシターＣ７、Ｃ６、Ｃ５、Ｃ４、Ｃ３、Ｃ２、Ｃ１は、その容量値が、８Ｃ、４Ｃ、２Ｃ、１Ｃ、（１／２）×Ｃ、（１／４）×Ｃ、（１／８）×Ｃというようにバイナリーに重み付けされている。このようにすれば、制御データＤＣＮのバイナリーのコードにより、可変容量回路３０の容量値をデジタル的に調整することが可能になる。なお可変容量回路３０のキャパシターアレイ３２は、例えば図８のキャパシターＣ１８～Ｃ８のように、容量値がバイナリーに重み付けされていないキャパシターを含んでいてもよい。

図２２に本実施形態の可変容量回路３０のレイアウト配置例を示す。例えば図２２では、並列接続ＭＩＭのキャパシターＣ１８～Ｃ８が、例えば第１方向ＤＲ１を長辺方向として、第２方向ＤＲ２に沿って並んで配置されている。また並列接続ＭＩＭのキャパシターＣ１８～Ｃ８の例えば紙面において右下方向に、並列接続ＭＩＭのキャパシターＣ７～Ｃ４が、例えば第１方向ＤＲ１を長辺方向として配置されている。また並列接続ＭＩＭのキャパシターＣ１８～Ｃ８の例えば紙面において左下方向に、直列接続ＭＩＭのキャパシターＣ３～Ｃ１が、例えば第１方向ＤＲ１を長辺方向として配置されている。並列接続ＭＩＭのキャパシターＣ１８～Ｃ４では、例えば図１７に示すように距離ＬＡ１、ＬＢ１が小さくなるようにレイアウト配置されている。一方、直列接続ＭＩＭのキャパシターＣ１～Ｃ３では、例えば図２０、図２１に示すように距離ＬＡ２、ＬＢ２が大きくなるようにレイアウト配置されている。即ちＬＡ２＞ＬＡ１、ＬＢ２＞ＬＢ１の関係が成り立つようなレイアウト配置が行われている。

３．回路装置
図２３に本実施形態の回路装置２０の構成例を示す。本実施形態の回路装置２０は発振回路４０を含む。また回路装置２０は、出力バッファー回路５０、電源回路６０、電源パッドＰＶＤＤ、グランドパッドＰＧＮＤ、クロックパッドＰＣＫ、振動子接続用のパッドＰＸ１、ＰＸ２を含むことができる。また本実施形態の発振器４は、振動子１０と回路装置２０を含む。振動子１０は回路装置２０に電気的に接続されている。例えば振動子１０及び回路装置２０を収納するパッケージの内部配線、ボンディグワイヤー又は金属バンプ等を用いて、振動子１０と回路装置２０は電気的に接続されている。

振動子１０は、電気的な信号により機械的な振動を発生する素子である。振動子１０は、例えば水晶振動片などの振動片により実現できる。例えば振動子１０は、カット角がＡＴカットやＳＣカットなどの厚みすべり振動する水晶振動片、音叉型水晶振動片、或いは双音叉型水晶振動片などにより実現できる。例えば振動子１０は、恒温槽を備えない温度補償型水晶発振器（ＴＣＸＯ）に内蔵されている振動子であってもよいし、恒温槽を備える恒温槽型水晶発振器（ＯＣＸＯ）に内蔵されている振動子であってもよい。或いは振動子１０は、ＳＰＸＯ（Simple Packaged Crystal Oscillator）の発振器に内蔵される振動子であってもよい。なお本実施形態の振動子１０は、例えば厚みすべり振動型、音叉型、又は双音叉型以外の振動片や、水晶以外の材料で形成された圧電振動片などの種々の振動片によっても実現できる。例えば振動子１０として、ＳＡＷ（Surface Acoustic Wave）共振子や、シリコン基板を用いて形成されたシリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用してもよい。

回路装置２０は、例えば半導体プロセスにより製造されるＩＣ（Integrated Circuit）であり、半導体基板上に回路素子が形成された半導体チップである。図２３では回路装置２０は、発振回路４０、出力バッファー回路５０、電源回路６０を含んでいる。

発振回路４０は振動子１０を発振させる回路である。例えば発振回路４０は、パッドＰＸ１、ＰＸ２に電気的に接続され、振動子１０を発振させることで発振信号ＯＳＣを生成する。パッドＰＸ１は第１パッドであり、パッドＰＸ２は第２パッドである。例えば発振回路４０は、パッドＰＸ１とパッドＰＸ２との間に設けられた発振用の駆動回路と、キャパシターや抵抗などの能動素子により実現できる。駆動回路は、例えばＣＭＯＳのインバーター回路やバイポーラートランジスターにより実現できる。駆動回路は、発振回路４０のコア回路であり、駆動回路が、振動子１０を電圧駆動又は電流駆動することで、振動子１０を発振させる。発振回路４０としては、例えばインバーター型、ピアース型、コルピッツ型、又はハートレー型などの種々のタイプの発振回路を用いることができる。

出力バッファー回路５０は、発振信号ＯＳＣに基づくクロック信号ＣＫＱを出力する。例えば出力バッファー回路５０は、発振信号ＯＳＣをバッファリングしてクロック信号ＣＫＱとしてクロックパッドＰＣＫに出力する。そして、このクロック信号ＣＫＱが発振器４の外部端子ＴＣＫを介して外部に出力される。例えば出力バッファー回路５０は、シングルエンドのＣＭＯＳの信号形式でクロック信号ＣＫＱを出力する。なお出力バッファー回路５０が、ＣＭＯＳ以外の信号形式でクロック信号ＣＫＱを出力するようにしてもよい。例えば出力バッファー回路５０は、ＬＶＤＳ（Low Voltage Differential Signaling）、ＰＥＣＬ（Positive Emitter Coupled Logic）、ＨＣＳＬ（High Speed Current Steering Logic）、又は差動のＣＭＯＳ（Complementary MOS）等の信号形式で、差動のクロック信号を外部に出力してもよい。

電源回路６０は、電源パッドＰＶＤＤからの電源電圧ＶＤＤやグランドパッドＰＧＮＤからのグランド電圧が供給されて、回路装置２０の内部回路用の種々の電源電圧を内部回路に供給する。例えば電源回路６０は、電源電圧ＶＤＤに基づくレギュレート電源電圧を発振回路４０等に供給する。例えば電源回路６０はレギュレーターを含み、このレギュレーターがレギュレート電源電圧を生成する。また電源回路６０は、バイアス電流、バイアス電圧又はレギュレート電源電圧等の生成に用いられる基準電圧を生成する基準電圧生成回路を含むことができる。

また回路装置２０は、電源パッドＰＶＤＤ、グランドパッドＰＧＮＤ、クロックパッドＰＣＫ、振動子接続用のパッドＰＸ１、ＰＸ２を含む。これらのパッドは、例えば半導体チップである回路装置２０の端子である。例えばパッド領域では、絶縁層であるパシベーション膜から金属層が露出しており、この露出した金属層により回路装置２０のパッドが構成される。電源パッドＰＶＤＤは電源電圧ＶＤＤが入力されるパッドである。例えば外部の電源供給デバイスからの電源電圧ＶＤＤが電源パッドＰＶＤＤに供給される。グランドパッドＰＧＮＤは、グランド電圧であるＧＮＤが供給される端子である。ＧＮＤはＶＳＳと呼ぶこともでき、グランド電圧は例えば接地電位である。クロックパッドＰＣＫは、クロック信号ＣＫＱが出力されるパッドである。例えば発振回路４０での発振信号ＯＳＣに基づくクロック信号ＣＫＱがクロックパッドＰＣＫから外部に出力される。電源パッドＰＶＤＤ、グランドパッドＰＧＮＤ、クロックパッドＰＣＫは、各々、発振器４の外部接続用の外部端子ＴＶＤＤ、ＴＧＮＤ、ＴＣＫに電気的に接続される。例えばパッケージの内部配線、ボンディグワイヤー又は金属バンプ等を用いて電気的に接続される。そして発振器４の外部端子ＴＶＤＤ、ＴＧＮＤ、ＴＣＫは外部デバイスに電気的に接続される。またパッドＰＸ１、ＰＸ２は振動子１０の接続用のパッドである。例えばパッドＰＸ１は、振動子１０の一端に電気的に接続され、パッドＰＸ２は、振動子１０の他端に電気的に接続される。例えば振動子１０及び回路装置２０を収納するパッケージの内部配線、ボンディグワイヤー又は金属バンプ等を用いて、振動子１０と回路装置２０のパッドＰＸ１、ＰＸ２とが電気的に接続される。

そして発振回路４０は可変容量回路３０を含み、この可変容量回路３０の容量の調整により、発振周波数を調整できるようになっている。可変容量回路３０は、図１、図８で説明したように、キャパシターアレイ３２と、キャパシターアレイ３２に直列に設けられるスイッチアレイ３４とにより実現される。即ち可変容量回路３０は、容量値がバイナリーに重み付けされた複数のキャパシターを有するキャパシターアレイ３２と、各スイッチが、キャパシターアレイの各キャパシターとグランドノードＮＧとの間の接続のオン、オフを行う複数のスイッチを有するスイッチアレイ３４とにより構成される。なお本実施形態における接続は電気的な接続である。電気的な接続は、電気信号が伝達可能に接続されていることであり、電気信号による情報の伝達が可能となる接続である。電気的な接続は受動素子等を介した接続であってもよい。

以上のように本実施形態の回路装置２０は、可変容量回路３０を有する発振回路３０を含み、発振回路３０は、可変容量回路３０の容量値により発振周波数が制御される。そして図１、図８等で説明した第１ノードＮ１は、発振回路４０の発振ノードである。例えば第１ノードＮ１は、パッドＰＸ１又はパッドＰＸ２が接続されるノードであり、振動子１０の一端又は他端が電気的に接続されるノードである。このように第１ノードＮ１が発振回路４０の発振ノードとなるような可変容量回路３０を設けることで、制御データＤＣＮに基づいて可変容量回路３０の容量値を制御することで、発振回路４０の発振周波数を制御できるようになる。これにより例えば発振周波数の温度補償処理や発振周波数の微調整処理などを実現できるようになる。なお可変容量回路３０として、パッドＰＸ１に接続される第１可変容量回路とパッドＰＸ２に接続される第２可変容量回路を設けてもよい。

４．発振器
図２４に本実施形態の発振器４の構造例を示す。本実施形態の発振器４は、回路装置２０と、回路装置２０の発振回路４０により駆動されることで発振する振動子１０を含む。具体的には発振器４は、振動子１０と、回路装置２０と、振動子１０及び回路装置２０を収容するパッケージ１５を有する。パッケージ１５は、例えばセラミック等により形成され、その内側に収容空間を有しており、この収容空間に振動子１０及び回路装置２０が収容されている。収容空間は気密封止されており、望ましくは真空に近い状態である減圧状態になっている。パッケージ１５により、振動子１０及び回路装置２０を衝撃、埃、熱、湿気等から好適に保護することができる。

パッケージ１５はベース１６とリッド１７を有する。具体的にはパッケージ１５は、振動子１０及び回路装置２０を支持するベース１６と、ベース１６との間に収容空間を形成するようにベース１６の上面に接合されたリッド１７とにより構成されている。そして振動子１０は、ベース１６の内側に設けられた段差部に端子電極を介して支持されている。また回路装置２０は、ベース１６の内側底面に配置されている。具体的には回路装置２０は、能動面がベース１６の内側底面に向くように配置されている。能動面は回路装置２０の回路素子が形成される面である。また回路装置２０の端子であるパッドにバンプＢＭＰが形成されている。そして回路装置２０は、導電性のバンプＢＭＰを介してベース１６の内側底面に支持される。導電性のバンプＢＭＰは例えば金属バンプであり、このバンプＢＭＰやパッケージ１５の内部配線や端子電極などを介して、振動子１０と回路装置２０が電気的に接続される。また回路装置２０は、バンプＢＭＰやパッケージ１５の内部配線を介して、発振器４の外部接続端子である外部端子１８、１９に電気的に接続される。外部端子１８、１９は、パッケージ１５の外側底面に形成されている。外部端子１８、１９は、外部配線を介して外部デバイスに接続される。外部配線は、例えば外部デバイスが実装される回路基板に形成される配線などである。これにより外部デバイスに対してクロック信号などを出力できるようになる。

なお図２４では、回路装置２０の能動面が下方に向くように回路装置２０がフリップ実装されているが、本実施形態はこのような実装には限定されない。例えば回路装置２０の能動面が上方に向くように回路装置２０を実装してもよい。即ち能動面が振動子１０に対向するように回路装置２０を実装する。或いは、発振器４は、ウェハレベルパッケージ（ＷＬＰ）の発振器であってもよい。この場合には発振器４は、半導体基板と、半導体基板の第１面と第２面との間を貫通する貫通電極とを有するベースと、半導体基板の第１面に対して、金属バンプ等の導電性の接合部材を介して固定される振動子１０と、半導体基板の第２面側に再配置配線層等の絶縁層を介して設けられる外部端子を含む。そして半導体基板の第１面又は第２面に、回路装置２０となる集積回路が形成される。この場合には、振動子１０及び集積回路が配置された複数のベースが形成された第１半導体ウェハーと、複数のリッドが形成された第２半導体ウェハーとを貼りつけることで、複数のベースと複数のリッドを接合し、その後にダイシングソー等によって発振器４の個片化を行う。このようにすれば、ウェハレベルパッケージの発振器４の実現が可能になり、高スループット、且つ、低コストでの発振器４の製造が可能になる。

以上に説明したように本実施形態の可変容量回路は、容量値が制御データに基づいて可変に制御される可変容量回路であって、複数のキャパシターを含むキャパシターアレイと、制御データに基づきオン又はオフにされる複数のスイッチを有し、第１ノードとグランドノードとの間にキャパシターアレイと直列に設けられるスイッチアレイと、を含む。そしてキャパシターアレイは、複数のＭＩＭキャパシターが並列接続された第１キャパシターと、複数のＭＩＭキャパシターが直列接続された第２キャパシターと、を含む。またスイッチアレイは、第１ノードとグランドノードとの間に、第１キャパシターと直列接続される第１スイッチと、第１ノードとグランドノードとの間に、第２キャパシターと直列接続される第２スイッチと、を含む。そして第１キャパシターと第１キャパシターの寄生容量とによる第１ノードとグランドノードとの間の容量値を第１容量値とし、第２キャパシターと第２キャパシターの寄生容量とによる第１ノードとグランドノードとの間の容量値を第２容量値とする。また第１スイッチがオンであるときの第１容量値と第１スイッチがオフであるときの第１容量値の、制御データの１ＬＳＢ当たりにおける第１容量差と、第２スイッチがオンであるときの第２容量値と第２スイッチがオフであるときの第２容量値の、制御データの１ＬＳＢ当たりにおける第２容量差とする。このときに第１容量差と第２容量差が近づくように、平面視において、第１キャパシターの電極である第１電極、第１キャパシターを囲む第１グランドシールド、第２キャパシターの電極である第２電極、及び第２キャパシターを囲む第２グランドシールドの少なくとも１つの形状パターンが設定されている。

このように本実施形態の可変容量回路は、複数のＭＩＭキャパシターが並列接続された第１キャパシターと複数のＭＩＭキャパシターが直列接続された第２キャパシターとを有するキャパシターアレイと、第１スイッチと第２スイッチとを有するスイッチアレイを含む。そして第１スイッチがオンである時とオフである時の第１キャパシターの第１容量値の１ＬＳＢ当たりの第１容量差と、第２スイッチがオンである時とオフである時の第２キャパシターの第２容量値の１ＬＳＢ当たりの第２容量差とが近づくように、第１キャパシターの第１電極、第１グランドシールド、第２キャパシターの第２電極及び第２グランドシールドの少なくとも１つの形状パターンが設定される。このようにすれば、第１電極、第１グランドシールド、第２電極又は第２グランドシールドの形状パターンを所定の形状パターンに設定することで、第１容量差と第２容量差を近づけることが可能になり、第１容量差と第２容量差が近づくことで、容量値変化の線形性の悪化を抑制できるようになる。従って、容量値変化の線形性を向上できる可変容量回路等の提供が可能になる。

また本実施形態では、第１容量差と第２容量差が近づくように、第１電極と第１グランドシールドとの第１配置関係、及び第２電極と第２グランドシールドとの第２配置関係の少なくとも一方が設定されてもよい。

このようにすれば、第１電極と第１グランドシールドとの第１配置関係や、第２電極と第２グランドシールドとの第２配置関係を所定の配置関係に設定することで、第１容量差と第２容量差を近づけることが可能になり、第１容量差と第２容量差が近づくことで、可変容量回路の容量値変化の線形性を向上できるようになる。

また本実施形態では、平面視における、第１電極と第１グランドシールドとの間の第１方向での距離をＬＡ１とし、第２電極と第２グランドシールドとの間の第１方向での距離をＬＡ２としたとき、ＬＡ２＞ＬＡ１であてもよい。

このようにすれば、第１キャパシターにおいては、第１電極と第１グランドシールドとの間の第１方向での距離ＬＡ１が短くなることで、グランドに対する寄生容量の値が増加し、第２キャパシターにおいては、第２電極と第２グランドシールドとの間の第１方向での距離ＬＡ２が長くなることで、グランドに対する寄生容量の値が減少する。これにより第１キャパシターの第１容量差と第２キャパシターの第２容量差が近づくようになり、可変容量回路の容量値変化の線形性を向上できるようになる。

また本実施形態の可変容量回路は、容量値が制御データに基づいて可変に制御される可変容量回路であって、複数のキャパシターを含むキャパシターアレイと、制御データに基づきオン又はオフにされる複数のスイッチを有し、第１ノードとグランドノードとの間にキャパシターアレイと直列に設けられるスイッチアレイと、を含む。そしてキャパシターアレイは、複数のＭＩＭキャパシターが並列接続された第１キャパシターと、複数のＭＩＭキャパシターが直列接続された第２キャパシターと、を含む。またスイッチアレイは、第１ノードとグランドノードとの間に、第１キャパシターと直列接続される第１スイッチと、第１ノードとグランドノードとの間に、第２キャパシターと直列接続される第２スイッチと、を含む。そして平面視における、第１キャパシターの第１電極と第１キャパシターを囲む第１グランドシールドとの間の第１方向での距離をＬＡ１とし、第２キャパシターの第２電極と第２キャパシターを囲む第２グランドシールドとの間の第１方向での距離をＬＡ２としたとき、ＬＡ２＞ＬＡ１となる。

このように本実施形態の可変容量回路は、複数のＭＩＭキャパシターが並列接続された第１キャパシターと複数のＭＩＭキャパシターが直列接続された第２キャパシターとを有するキャパシターアレイと、第１スイッチと第２スイッチとを有するスイッチアレイを含む。そして第１キャパシターの第１電極と第１グランドシールドとの間の第１方向での距離ＬＡ１と、第２キャパシターの第２電極と第２グランドシールドとの間の第１方向での距離をＬＡ２について、ＬＡ２＞ＬＡ１の関係が成り立つ。このようにすれば、第１キャパシターにおいては、第１電極と第１グランドシールドとの間の第１方向での距離ＬＡ１が短くなることで、グランドに対する寄生容量の値が増加し、第２キャパシターにおいては、第２電極と第２グランドシールドとの間の第１方向での距離ＬＡ２が長くなることで、グランドに対する寄生容量の値が減少する。これにより第１キャパシターの第１容量差と第２キャパシターの第２容量差が近づくようになり、可変容量回路の容量値変化の線形性を向上できるようになる。

また本実施形態では、第１方向に直交する方向を第２方向とし、平面視における、第１電極と第１グランドシールドとの間の第２方向での距離をＬＢ１とし、第２電極と第２グランドシールドとの間の第２方向での距離をＬＢ２としたとき、ＬＢ２＞ＬＢ１であってもよい。

このようにすれば、第１キャパシターにおいては、第１電極と第１グランドシールドとの間の第２方向での距離ＬＢ１が短くなることで、グランドに対する寄生容量の値が増加し、第２キャパシターにおいては、第２電極と第２グランドシールドとの間の第２方向での距離ＬＢ２が長くなることで、グランドに対する寄生容量の値が減少する。これにより第１キャパシターの第１容量差と第２キャパシターの第２容量差が近づくようになり、可変容量回路の容量値変化の線形性を向上できるようになる。

また本実施形態では、第１電極は、平面視における形状が凸状となる第１部分と、平面視における形状が凸状となる第２部分と、を有し、第１グランドシールドは、側面が第１部分の側面に対向し、平面視における形状が凹状となる第３部分と、側面が第２部分の側面に対向し、平面視における形状が凹状となる第４部分と、を有してもよい。

このようにすれば、第１キャパシターにおいて、第１電極の側面と対向する第１グランドシールドの側面の対向面積を増加させることで、グランドに対する寄生容量の値が増加させて、第１キャパシターの第１容量差と第２キャパシターの第２容量差を近づけることが可能になる。

また第１電極は、一端がグランドノードに接続される第１スイッチの他端に接続される電極であってもよい。

このようにすれば、第１キャパシターの第１電極の形状パターンを設定したり、第１電極と第１グランドシールドとの第１配置関係を設定することで、グランドに対する寄生容量の値を増加させて、第１キャパシターの第１容量差と第２キャパシターの第２容量差を近づけることが可能になる。

また本実施形態では、第２電極は、一端がグランドノードに接続される第２スイッチの他端に接続される電極であってもよい。

このようにすれば、第２キャパシターの第２電極の形状パターンを設定したり、第２電極と第２グランドシールドとの第２配置関係を設定することで、グランドに対する寄生容量の値を減少させて、第１キャパシターの第１容量差と第２キャパシターの第２容量差を近づけることが可能になる。

また本実施形態では、第２電極は、直列接続される複数のＭＩＭキャパシターの中間接続ノードに接続される電極であってもよい。

また本実施形態では、第１キャパシターは、平面視の方向にスタックされ且つ並列接続された第１ＭＩＭキャパシター及び第２ＭＩＭキャパシターを含み、第２キャパシターは、平面視の方向にスタックされ且つ直列接続された第３ＭＩＭキャパシター及び第４ＭＩＭキャパシターを含んでもよい。

このように、平面視の方向にスタックされた第１ＭＩＭキャパシター、第２ＭＩＭキャパシターにより第１キャパシターを構成し、平面視の方向にスタックされた第３ＭＩＭキャパシター、第４ＭＩＭキャパシターにより第２キャパシターを構成すれば、少ないレイアウト面積により、第１キャパシター、第２キャパシターを実現できるようになる。

また本実施形態では、第１グランドシールドは、平面視において第１ＭＩＭキャパシターと第２ＭＩＭキャパシターを囲み、第２グランドシールドは、平面視において第３ＭＩＭキャパシターと第４ＭＩＭキャパシターを囲んでもよい。

このようにすれば、第１キャパシターを構成する第１ＭＩＭキャパシター、第２ＭＩＭキャパシターが第１グランドシールドにより囲まれるようになり、第２キャパシターを構成する第３ＭＩＭキャパシター、第４ＭＩＭキャパシターが第２グランドシールドにより囲まれるようになり、第１グランドシールドや第２グランドシールドの外側の部材との間で無用な寄生容量が形成されてしまうのを防止できる。

また本実施形態では、キャパシターアレイの複数のキャパシターは、容量値がバイナリーに重み付けされてもよい。

このようにすれば、制御データのバイナリーのコードにより、可変容量回路の容量値をデジタル的に調整することが可能になる。

また本実施形態は、上記に記載された可変容量回路を有する発振回路を含み、発振回路は、可変容量回路の容量値により発振周波数が制御され、第１ノードは、発振回路の発振ノードであってもよい。

また本実施形態は、上記に記載された可変容量回路と、可変容量回路の容量値により発振周波数が制御される発振回路と、を含み、第１ノードは、発振回路の発振ノードである回路装置に関係する。

このように第１ノードが発振回路の発振ノードとなるような可変容量回路を設けることで、制御データに基づいて可変容量回路の容量値を制御することで、発振回路の発振周波数を制御できるようになる。

また本実施形態は、上記に記載された回路装置と、発振回路により駆動されることで発振する振動子と、を含む発振器に関係する。

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。また可変容量回路、回路装置、発振器の構成・動作等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

４…発振器、１０…振動子、１５…パッケージ、１６…ベース、１７…リッド、１８、１９…外部端子、２０…回路装置、３０…可変容量回路、３２…キャパシターアレイ、３４…スイッチアレイ、４０…発振回路、５０…出力バッファー回路、６０…電源回路、ＡＬＢ、ＡＬＣ、ＡＬＤ…金属層、ＢＭＰ…バンプ、Ｃｊ…第１キャパシター、Ｃｉ…第２キャパシター、Ｃ１～Ｃ１８、Ｃ５Ａ、Ｃ５Ｂ、Ｃｎ…キャパシター、ＣＫＱ…クロック信号、ＣＭ１～ＣＭ４…ＭＩＭキャパシター、ＣＰ１～ＣＰ４、ＣＰＧ１～ＣＰＧ４、ＣＰｊ、ＣＰｉ…寄生容量、ＤＣＮ…制御データ、ＤＲ１…第１方向、ＤＲ２…第２方向、ＥＢｊ、ＥＣｊ、ＥＤｊ…第１電極、ＥＢｉ、ＥＣｉ、ＥＤｉ、ＥＢＸｉ、ＥＢＹｉ、ＥＤＸｉ、ＥＤＹｉ…第２電極、ＧＳ…グランドシールド、ＧＳｊ…第１グランドシールド、ＧＳｉ…第２グランドシールド、ＬＡ１、ＬＡ２、ＬＢ１、ＬＢ２…距離、Ｎ１…第１ノード、ＮＧ…グランドノード、Ｎｉ、Ｎｊ…ノード、ＯＳＣ…発振信号、Ｐ１…第１部分、Ｐ２…第２部分、Ｐ３…第３部分、Ｐ４…第４部分、ＰＣＫ…クロックパッド、ＰＧＮＤ…グランドパッド、ＰＶＤＤ…電源パッド、ＰＸ１、ＰＸ２…パッド、ＳＷ１～ＳＷ１６、ＳＷｎ…スイッチ、ＳＷｊ…第１スイッチ、ＳＷｉ…第２スイッチ、ＴＣＫ…外部端子、ＴＧＮＤ…外部端子、ＴＰ１、ＴＰ２、ＴＰ３、ＴＰ４…電極、ＴＲ…トランジスター、ＴＶＤＤ…外部端子、ＶＢＣ…ビアコンタクト、ＶＣＤ…ビアコンタクト

Claims

容量値が制御データに基づいて可変に制御される可変容量回路であって、
複数のキャパシターを含むキャパシターアレイと、
前記制御データに基づきオン又はオフにされる複数のスイッチを有し、第１ノードとグランドノードとの間に前記キャパシターアレイと直列に設けられるスイッチアレイと、
を含み、
前記キャパシターアレイは、
複数のＭＩＭ（Metal-Insulator-Metal）キャパシターが並列接続された第１キャパ
シターと、
複数のＭＩＭキャパシターが直列接続された第２キャパシターと、
を含み、
前記スイッチアレイは、
前記第１ノードと前記グランドノードとの間に、前記第１キャパシターと直列接続される第１スイッチと、
前記第１ノードと前記グランドノードとの間に、前記第２キャパシターと直列接続される第２スイッチと、
を含み、
前記第１キャパシターと前記第１キャパシターの寄生容量とによる前記第１ノードと前記グランドノードとの間の容量値を第１容量値とし、前記第２キャパシターと前記第２キャパシターの寄生容量とによる前記第１ノードと前記グランドノードとの間の容量値を第２容量値としたとき、
前記第１スイッチがオンであるときの前記第１容量値と前記第１スイッチがオフであるときの前記第１容量値の、前記制御データの１ＬＳＢ当たりにおける第１容量差と、前記第２スイッチがオンであるときの前記第２容量値と前記第２スイッチがオフであるときの前記第２容量値の、前記制御データの１ＬＳＢ当たりにおける第２容量差とが近づくように、
平面視において、前記第１キャパシターの電極である第１電極、前記第１キャパシターを囲む第１グランドシールド、前記第２キャパシターの電極である第２電極、及び前記第２キャパシターを囲む第２グランドシールドの少なくとも１つの形状パターンが設定されていることを特徴とする可変容量回路。
請求項１に記載された可変容量回路において、
前記第１容量差と前記第２容量差が近づくように、
前記第１電極と前記第１グランドシールドとの第１配置関係、及び前記第２電極と前記第２グランドシールドとの第２配置関係の少なくとも一方が設定されていることを特徴とする可変容量回路。
請求項１又は２に記載された可変容量回路において、
前記平面視における、前記第１電極と前記第１グランドシールドとの間の第１方向での距離をＬＡ１とし、前記第２電極と前記第２グランドシールドとの間の前記第１方向での距離をＬＡ２としたとき、
ＬＡ２＞ＬＡ１であることを特徴とする可変容量回路。
容量値が制御データに基づいて可変に制御される可変容量回路であって、
複数のキャパシターを含むキャパシターアレイと、
前記制御データに基づきオン又はオフにされる複数のスイッチを有し、第１ノードとグランドノードとの間に前記キャパシターアレイと直列に設けられるスイッチアレイと、
を含み、
前記キャパシターアレイは、
複数のＭＩＭキャパシターが並列接続された第１キャパシターと、
複数のＭＩＭキャパシターが直列接続された第２キャパシターと、
を含み、
前記スイッチアレイは、
前記第１ノードと前記グランドノードとの間に、前記第１キャパシターと直列接続される第１スイッチと、
前記第１ノードと前記グランドノードとの間に、前記第２キャパシターと直列接続される第２スイッチと、
を含み、
平面視における、前記第１キャパシターの第１電極と前記第１キャパシターを囲む第１グランドシールドとの間の第１方向での距離をＬＡ１とし、前記第２キャパシターの第２電極と前記第２キャパシターを囲む第２グランドシールドとの間の前記第１方向での距離をＬＡ２としたとき、
ＬＡ２＞ＬＡ１であることを特徴とする可変容量回路。
請求項３又は４に記載された可変容量回路において、
前記第１方向に直交する方向を第２方向とし、前記平面視における、前記第１電極と前記第１グランドシールドとの間の前記第２方向での距離をＬＢ１とし、前記第２電極と前記第２グランドシールドとの間の前記第２方向での距離をＬＢ２としたとき、
ＬＢ２＞ＬＢ１であることを特徴とする可変容量回路。
請求項１乃至５のいずれか一項に記載された可変容量回路において、
前記第１電極は、
前記平面視における形状が凸状となる第１部分と、
前記平面視における形状が凸状となる第２部分と、
を有し、
前記第１グランドシールドは、
側面が前記第１部分の側面に対向し、前記平面視における形状が凹状となる第３部分と、
側面が前記第２部分の側面に対向し、前記平面視における形状が凹状となる第４部分と、
を有することを特徴とする可変容量回路。
請求項１乃至６のいずれか一項に記載された可変容量回路において、
前記第１電極は、一端が前記グランドノードに接続される前記第１スイッチの他端に接続される電極であることを特徴とする可変容量回路。
請求項７に記載された可変容量回路において、
前記第２電極は、一端が前記グランドノードに接続される前記第２スイッチの他端に接続される電極であることを特徴とする可変容量回路。
請求項７に記載された可変容量回路において、
前記第２電極は、直列接続される前記複数のＭＩＭキャパシターの中間接続ノードに接続される電極であることを特徴とする可変容量回路。
請求項１乃至９のいずれか一項に記載された可変容量回路において、
前記第１キャパシターは、前記平面視の方向にスタックされ且つ並列接続された第１ＭＩＭキャパシター及び第２ＭＩＭキャパシターを含み、
前記第２キャパシターは、前記平面視の方向にスタックされ且つ直列接続された第３ＭＩＭキャパシター及び第４ＭＩＭキャパシターを含むことを特徴とする可変容量回路。
請求項１０に記載された可変容量回路において、
前記第１グランドシールドは、前記平面視において前記第１ＭＩＭキャパシターと前記第２ＭＩＭキャパシターを囲み、
前記第２グランドシールドは、前記平面視において前記第３ＭＩＭキャパシターと前記第４ＭＩＭキャパシターを囲むことを特徴とする可変容量回路。
請求項１乃至１１のいずれか一項に記載された可変容量回路において、
前記キャパシターアレイの複数のキャパシターは、容量値がバイナリーに重み付けされていることを特徴とする可変容量回路。
請求項１乃至１２のいずれか一項に記載された可変容量回路を有する発振回路を含み、
前記発振回路は、前記可変容量回路の前記容量値により発振周波数が制御され、
前記第１ノードは、前記発振回路の発振ノードであることを特徴とする回路装置。
請求項１３に記載された回路装置と、
前記発振回路により駆動されることで発振する振動子と、
を含むことを特徴とする発振器。